TW202333296A - 半導體結構 - Google Patents

Abstract

提供半導體結構及其製造方法。半導體結構包含具有側壁的導電柱、以及設置於導電柱的側壁之多層隔離結構。多層隔離結構包含第一隔離層與第二隔離層，第一隔離層係介於導電柱與第二隔離層之間，第一隔離層包含朝向第二隔離層延伸的多個凸部。第一隔離層的緻密度不同於第二隔離層的緻密度。

Description

半導體結構及其製造方法

本發明係有關於半導體結構及其製造方法，且特別有關於包含多層隔離結構之半導體結構及其製造方法。

隨著半導體技術進步，近年來，半導體結構的尺寸已逐漸縮小。然而，半導體結構的尺寸縮小會導致半導體結構中的元件之間的干擾增加，並可能使半導體結構之電性表現變差。因此，為了滿足市場對於高效能、經濟且可靠的半導體結構之需求，縮小半導體結構的尺寸同時保持其電性是相當重要的。

本發明係有關於一種半導體結構及其製造方法。

根據本發明之一方面，提出一種半導體結構，其包含具有側壁的導電柱、以及設置於導電柱的側壁之多層隔離結構。多層隔離結構包含第一隔離層與第二隔離層，第一隔離層係介於導電柱與第二隔離層之間，第一隔離層包含朝向第二隔離層延伸的多個凸部。第一隔離層的緻密度不同於第二隔離層的緻密度。

根據本發明之另一方面，提出一種半導體結構，其包含具有側壁的導電柱、以及設置於導電柱的側壁之多層隔離結構。多層隔離結構包含N個隔離層，其中N為3以上的正整數其中之一。N個隔離層包含朝向遠離導電柱的方向依序排列的第一個隔離層至第N個隔離層。第一隔離層的緻密度小於該些隔離層中的其他隔離層的緻密度。

根據本發明之又一方面，提出一種半導體結構的製造方法，其包含以下步驟。形成堆疊結構。在堆疊結構中形成多層隔離結構。在堆疊結構中形成多層隔離結構之步驟包含：透過沉積處理與蝕刻步驟以在堆疊結構中形成第二隔離層；透過另一沉積處理以在第二隔離層上形成第一隔離層。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

以下係提出相關實施例，配合圖式以詳細說明本發明所提出之半導體結構及其製造方法。然而，本發明並不以此為限。實施例中之敘述，例如細部結構、製造方法之步驟和材料應用等，僅為舉例說明之用，本發明欲保護之範圍並非僅限於所述態樣。

同時，須注意的是，本發明並非顯示出所有可能的實施例。相關技術領域者當可在不脫離本發明之精神和範圍之前提下，對實施例之結構和製造方法加以變化與修飾，以符合實際應用所需。因此，未於本發明提出的其他實施態樣也可能可以應用。再者，圖式係簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。圖式中相同或相似的元件符號用以代表相同或相似的元件。

再者，說明書與申請專利範圍中所使用的序數例如「第一」、「第二」、「第三」等用詞是為了修飾元件，其本身並不意含及代表該元件有任何之前的序數，也不代表某一元件與另一元件的順序、或是製造方法上的順序，該些序數的使用，僅是用來使具有某命名的一元件得以和另一具有相同命名的元件能作出清楚區分。

本發明之多個實施例可應用於多種不同的三維(three-dimensional; 3D)堆疊半導體結構。例如，實施例可應用於三維垂直通道(vertical channel; VC)反及閘(NAND)記憶裝置、或其它種類記憶裝置。

請參照第1圖。第1圖係示例性繪示根據本發明一實施例之半導體結構10。半導體結構10可包含堆疊結構100、半導體層103、半導體裝置104、至少一柱元件105、以及至少一通道結構106。

堆疊結構100可包含多個導電層101與多個絕緣層102沿著Z方向交錯堆疊。導電層101與絕緣層102可在X方向及/或Y方向上延伸，X方向、Y方向和Z方向可相互垂直。多個導電層101使多個絕緣層102相互隔離。

半導體層103可位於堆疊結構100下方。半導體裝置104可位於半導體層103下方。在一實施例中，堆疊結構100、半導體層103和半導體裝置104在Z方向上可相互重疊。半導體裝置104可包含主動裝置及/或被動裝置。主動裝置可例如包含電晶體、二極體(diode)等。電晶體可例如包含N型金屬氧化物半導體場效電晶體(N-type metal-oxide-semiconductor field-Effect transistor; NMOS)、P型金屬氧化物半導體場效電晶體(P-type metal-oxide-semiconductor field-effect transistor; PMOS)、互補式金屬氧化物半導體場效電晶體(complementary metal-oxide-semiconductor field-effect transistor; CMOS)、雙極性電晶體(bipolar junction transistor; BJT)等。被動裝置可包括電阻、電容及/或電感。

至少一柱元件105與至少一通道結構106分散地設置於堆疊結構100與半導體層103中。柱元件105可包含具有側壁115s的導電柱115、以及設置於導電柱115的側壁115s上的多層隔離結構116。導電柱115可沿著Z方向延伸且貫穿堆疊結構100。導電柱115可電性連接於半導體層103。

導電柱115可包含上導電部121與上導電部121下方的下導電部122。在一實施例中，上導電部121可沿著Z方向朝下逐漸變窄。在一實施例中，上導電部121可具有沿著Z方向從上導電部121之頂表面往上導電部121之底表面逐漸變小的橫向剖面尺寸(例如在X-Y平面上的橫向剖面尺寸)。但本揭露不以此為限，上導電部121也可具有其他合適的外形。下導電部122可沿著Z方向延伸且貫穿堆疊結構100。下導電部122可具有連接上導電部121之上端部122a、以及相對於上端部122a之下端部122b。下導電部122之上端部122a可位於堆疊結構100中。下導電部122之下端部122b可位於堆疊結構100的下方，且位於半導體層103中。

多層隔離結構116可貫穿堆疊結構100。多層隔離結構116可包含第一隔離層123與第二隔離層124。第一隔離層123介於導電柱115與第二隔離層124之間。下導電部122之下端部122b可位於第二隔離層124之底表面124b的下方第二隔離層124之底表面124b可位於第一隔離層123之底表面123b的下方。第一隔離層123可包含間隔設置且朝向第二隔離層124橫向地延伸的多個凸部123p。多個凸部123p可分別設置於堆疊結構100中的多個絕緣層102之間。多個凸部123p可對應於堆疊結構100中的多個導電層101設置。舉例來說，多個凸部123p在Z方向上的位置（例如高度）可分別對應於多個導電層101，且各凸部123p朝向所對應的導電層101橫向地延伸。

在一實施例中，第一隔離層123之緻密度可不同於第二隔離層124之緻密度。舉例而言，第一隔離層123的緻密度可小於第二隔離層124的緻密度。

通道結構106可沿著Z方向延伸且貫穿堆疊結構100。通道結構106可具有下通道端部106b。通道結構106的下通道端部106b可在第二隔離層124之底表面124b及/或下導電部122之下端部122b的下方。通道結構106可包含記憶膜117、垂直通道膜118、絕緣柱119與接墊120。記憶膜117可圍繞垂直通道膜118。在一實施例中，記憶膜117可圍繞部分的垂直通道膜118。例如，如第1圖所示，在半導體層103中，部分的垂直通道膜118可未被記憶膜117圍繞，電流可經由此處流動於通道結構106與半導體層103之間。通道結構106可電性連接於半導體層103，並電性連接於導電柱115。垂直通道膜118設置於記憶膜117與絕緣柱119之間。垂直通道膜118可具有管狀且圍繞絕緣柱119。在一實施例中，垂直通道膜118可具有一端封閉、一端開放之管狀。接墊120設置於垂直通道膜118與絕緣柱119上，且可被記憶膜117圍繞。當施加電壓至半導體結構10時，垂直通道膜118可用來提供通道給電子或電洞。

半導體結構10可包含多個記憶胞，設置於堆疊結構100中。記憶胞可定義於導電層101與通道結構106之垂直通道膜118交錯處的記憶膜117中。

半導體結構10還可包含保護層107，設置於多層隔離結構116與半導體層103之間。

在一實施例中，導電層101可作為字元線(word line; WL)，導電柱115可作為源極線(source line; SL)，例如共同源極線(common source line; SL)。

如第1圖所示，半導體結構10包含兩個隔離層（第一隔離層123與第二隔離層124），但本發明不以此為限，本發明提供之技術方案可應用於包含兩個以上的隔離層之半導體結構。在一實施例中，本發明提供之技術方案可應用於包含三個隔離層之半導體結構，其形成之半導體結構20可如第2圖所示。

請參照第2圖。半導體結構20可包含至少一柱元件205設置於堆疊結構100中。柱元件205可包含導電柱115、以及設置於導電柱115的側壁115s上的多層隔離結構216。多層隔離結構216可包含第一隔離層223、第二隔離層224與第三隔離層225。第一隔離層223介於導電柱115和第二隔離層224之間。第二隔離層224介於第一隔離層223和第三隔離層225之間。第一隔離層223可相似於半導體結構10之第一隔離層123。第二隔離層224可相似於半導體結構10之第二隔離層124。在一實施例中，第一隔離層223的緻密度可不同於第二隔離層224的緻密度及/或第三隔離層225的緻密度。舉例來說，第一隔離層223的緻密度可小於第二隔離層224的緻密度，及/或第一隔離層223的緻密度可小於第三隔離層225的緻密度。

第3圖至第16圖係示例性繪示根據本發明一實施例之用以製造半導體結構的方法。

請參照第3圖。提供絕緣堆疊結構300、半導體材料堆疊310與半導體裝置104。絕緣堆疊結構300可形成於半導體材料堆疊310上。半導體材料堆疊310可形成於半導體裝置104上。

半導體材料堆疊310可包含沿著Z方向由下往上依序堆疊的第一半導體材料層311、第一層間絕緣層312、第二半導體材料層313、第二層間絕緣層314、第三半導體材料層315。在一實施例中，第一半導體材料層311、第二半導體材料層313與第三半導體材料層315可包含摻雜的(doped)或未摻雜的(undoped)半導體材料，例如摻雜的或未摻雜的多晶矽(polysilicon)。第一層間絕緣層312與第二層間絕緣層314可包含絕緣材料，絕緣材料包括氧化物，例如氧化矽(silicon oxide)。在一實施例中，可藉由依序沉積第一半導體材料層311、第一層間絕緣層312、第二半導體材料層313、第二層間絕緣層314與第三半導體材料層315以在半導體裝置104上形成半導體材料堆疊310，例如是藉由化學氣相沉積處理(chemical vapor deposition; CVD)。

絕緣堆疊結構300可包含多個犧牲層301與多個絕緣層102沿著Z方向交錯堆疊。犧牲層301與絕緣層102可在X方向及/或Y方向上延伸。多個犧牲層301使多個絕緣層102相互隔離。在一實施例中，絕緣堆疊結構300之犧牲層301可包含絕緣材料，絕緣材料包括氮化物，例如氮化矽(silicon nitride)。絕緣堆疊結構300之絕緣層102可包含絕緣材料，絕緣材料包括氧化物，例如氧化矽。在一實施例中，犧牲層301與絕緣層102可包含不同材料。在一實施例中，可藉由依序沉積絕緣層102與犧牲層301以在半導體材料堆疊310上形成絕緣堆疊結構300。

至少一通道結構106可形成於絕緣堆疊結構300中。通道結構106可沿著Z方向延伸且貫穿絕緣堆疊結構300、第三半導體材料層315、第二層間絕緣層314、第二半導體材料層313與第一層間絕緣層312。通道結構106的下通道端部106b可位於第一半導體材料層311中。通道結構106可包含記憶膜117、垂直通道膜118、絕緣柱119與接墊120。

記憶膜117可包含記憶體技術領域中已知的多層結構(multilayer structure)，例如ONO（氧化物-氮化物-氧化物）結構、ONONO（氧化物-氮化物-氧化物-氮化物-氧化物）結構、ONONONO（氧化物-氮化物-氧化物-氮化物-氧化物-氮化物-氧化物）結構、SONOS（矽-氧化矽-氮化矽-氧化矽-矽）結構、BE-SONOS（能帶隙矽-氧化矽-氮化矽-氧化矽-矽）結構、TANOS （氮化鉭-氧化鋁-氮化矽-氧化矽-矽）結構、MA BE-SONOS（金屬-高介電常數材料能帶隙矽-氧化矽-氮化矽-氧化矽-矽）結構及其組合。

垂直通道膜118可包含摻雜的或未摻雜的半導體材料，例如摻雜的多晶矽或未摻雜的多晶矽。絕緣柱119可包含介電材料，介電材料包含氧化物（例如氧化矽）。接墊120可包含摻雜的或未摻雜的半導體材料，例如摻雜的多晶矽或未摻雜的多晶矽。

在一實施例中，通道結構106之形成可包含以下步驟：對絕緣堆疊結構300進行圖案化(pattern)製程以在絕緣堆疊結構300中形成至少一開孔330。例如，可藉由微影製程(photolithography process)以圖案化絕緣堆疊結構300。開孔330可沿著Z方向向下延伸，貫穿絕緣堆疊結構300、第三半導體材料層315、第二層間絕緣層314、第二半導體材料層313與第一層間絕緣層312，並停止於第一半導體材料層311中；第一半導體材料層311可被視為蝕刻停止層。接著，在開孔330中依序沉積記憶膜117、垂直通道膜118、絕緣柱119與接墊120，以形成通道結構106。

對絕緣堆疊結構300進行圖案化製程以在絕緣堆疊結構300中形成至少一溝槽320。舉例而言，可藉由微影製程以圖案化絕緣堆疊結構300。溝槽320可沿著Z方向向下延伸，貫穿絕緣堆疊結構300並停止於第二層間絕緣層314。溝槽320使絕緣堆疊結構300之側壁和第三半導體材料層315之側壁（同時也作為溝槽320之側壁）暴露，且使第二層間絕緣層314之部分上表面（同時也作為溝槽320之底部）暴露。在一實施例中，可透過蝕刻選擇性不同的兩次蝕刻步驟來形成溝槽320；例如，可先進行蝕刻選擇性較低的第一次蝕刻步驟以在絕緣堆疊結構300中形成溝槽320，此時的溝槽320沿著Z方向向下延伸、貫穿絕緣堆疊結構300並停止於第三半導體材料層315，第三半導體材料層315可被視為蝕刻停止層，此時的溝槽320的底部使第三半導體材料層315之一部分暴露；接著，再進行蝕刻選擇性較高的第二次蝕刻步驟以使溝槽320沿著Z方向向下延伸，移除部分的第三半導體材料層315後使第二層間絕緣層314之部分上表面暴露，形成如第3圖所示之溝槽320的態樣，蝕刻選擇性較高的第二次蝕刻步驟停止於第二層間絕緣層314。在此實施例中，採用蝕刻選擇性不同的兩次蝕刻步驟來形成溝槽320有助於精確控制溝槽320的輪廓，並確保溝槽320停止於期望的位置。

請參照第4圖。在第3圖所示之溝槽320的側壁、以及絕緣堆疊結構300的上表面上形成絕緣膜411、絕緣膜412與絕緣膜413。舉例來說，可藉由沉積處理使絕緣膜411形成於絕緣堆疊結構300的上表面上且襯裡式地形成於溝槽320中，再藉由蝕刻步驟移除溝槽320底部上的部分絕緣膜411；接著，可藉由沉積處理使絕緣膜412形成於絕緣膜411上，再藉由蝕刻步驟移除溝槽320底部上的部分絕緣膜412；然後，可藉由沉積處理使絕緣膜413形成於絕緣膜412上，再藉由蝕刻步驟移除溝槽320底部上的部分絕緣膜413，此時，溝槽320的底部可使部分的第二層間絕緣層314暴露。絕緣膜411可包含絕緣材料，絕緣材料包括氮化物，例如氮化矽。絕緣膜412可包含絕緣材料，絕緣材料包括氧化物，例如氧化矽。絕緣膜413可包含絕緣材料，絕緣材料包括氮化物，例如氮化矽。

請參照第5圖。可進行蝕刻步驟以透過溝槽320移除部分的第二層間絕緣層314與第二半導體材料層313，從而形成狹縫520。狹縫520在第一層間絕緣層312與第二層間絕緣層314之間。此蝕刻步驟可實質上移除第二半導體材料層313，而不會移除第一層間絕緣層312下方的第一半導體材料層311與第二層間絕緣層314上方的第三半導體材料層315。狹縫520使通道結構106的部分側壁暴露。具體而言，狹縫520使通道結構106的記憶膜117的部分側壁暴露。

請參照第6圖。可進行一或更多的蝕刻步驟以移除第一層間絕緣層312、第二層間絕緣層314、絕緣膜412與絕緣膜413。在一實施例中，此一或更多的蝕刻步驟中可移除通道結構106之記憶膜117之一部分。在一實施例中，絕緣堆疊結構300上的部分絕緣膜411可被移除，且溝槽320之側壁上的部分絕緣膜411可被保留。舉例而言，絕緣堆疊結構300上的部分絕緣膜411可藉由化學機械平坦化(chemical-mechanical planarization)處理及/或蝕刻步驟來移除。

請參照第7圖。可藉由沉積處理以在第一半導體材料層311與第三半導體材料層315之間形成第四半導體材料層611。在一實施例中，第四半導體材料層611可連接或接觸記憶膜117、垂直通道膜118、第一半導體材料層311與第三半導體材料層315。在一實施例中，第四半導體材料層611可包含摻雜的或未摻雜的半導體材料，例如摻雜的或未摻雜的多晶矽。第一半導體材料層311、第四半導體材料層611與第三半導體材料層315可形成半導體層103。半導體層103可包含摻雜的或未摻雜的半導體材料，例如摻雜的或未摻雜的多晶矽。

請參照第8圖。可進行蝕刻步驟以移除剩餘的絕緣膜411，並在溝槽320的底部和部分側壁上形成保護層107。保護層107可覆蓋被溝槽320暴露之半導體層103。在一實施例中，保護層107可覆蓋絕緣堆疊結構300中的最下方的絕緣層102之側壁。在一實施例中，保護層107可包含絕緣材料，絕緣材料包含氧化物，例如氧化矽。

請參照第9圖。可透過溝槽320進行蝕刻步驟以移除絕緣堆疊結構300之犧牲層301，形成絕緣層102之間的多個空間920。在此蝕刻步驟中，保護層107可保護半導體層103，以避免半導體層103在蝕刻步驟中被移除。在一實施例中，蝕刻步驟可包含溼式蝕刻方式，例如使用熱磷酸(phosphoric acid; H ₃PO ₄)或其他合適的化學物。

請參照第10圖。以導電材料填充多個空間920，形成在多個絕緣層102之間的多個導電層101。如此，形成了堆疊結構100以及在堆疊結構100中的溝槽1020。溝槽1020可包含介於絕緣層102之間的多個凹室1020r，其沿著X方向及/或Y方向延伸進入導電層101。

在一實施例中，包含於第9-10圖之步驟可被理解為閘極取代(gate replacement)製程。在一實施例中，導電層101可包含導電材料，例如鎢(tungsten; W)。

請參照第11圖。可藉由沉積處理以使隔離材料層1124襯裡式地形成於溝槽1020中。隔離材料層1124可覆蓋堆疊結構100之導電層101與絕緣層102被溝槽1020暴露的側壁，且覆蓋保護層107。在一實施例中，隔離材料層1124可包含氧化物，例如低溫氧化物(low temperature oxide; LTO)。

請參照第12圖。對隔離材料層1124進行熱處理步驟，以使隔離材料層1124緻密化。在熱處理步驟後，隔離材料層1124轉變為緻密隔離材料層1224。在一實施例中，熱處理步驟可為快速熱處理步驟(rapid thermal process; RTP)，且於800-900 之間進行約25-35秒。在一實施例中，快速熱處理步驟可在約850 時進行約30秒。熱處理步驟亦可理解為緻密化處理，透過這樣的處理可使隔離材料層1124更加緻密。緻密隔離材料層1224可比隔離材料層1124更加緻密。緻密隔離材料層1224的緻密度可大於隔離材料層1124的緻密度。

請參照第13圖。對緻密隔離材料層1224進行蝕刻步驟，形成貫穿堆疊結構100之第二隔離層124。在一實施例中，蝕刻步驟可移除凹室1020r中的部分的緻密隔離材料層1224，以形成包含多個凹室124r之第二隔離層124。第二隔離層124之多個凹室124r對應於堆疊結構100之多個導電層101。各凹室124r可朝向所對應的導電層101橫向地延伸。在一實施例中，第二隔離層124可包含氧化物，例如低溫氧化物。在一實施例中，第二隔離層124可包含緻密的低溫氧化物。

在一實施例中，在蝕刻步驟之前進行熱處理步驟有助於降低蝕刻步驟之蝕刻速率以提升蝕刻控制性，並可獲得更精確的蝕刻輪廓。但在另一實施例中，對隔離材料層1124進行熱處理步驟是可省略的，可對隔離材料層1124進行蝕刻步驟來形成第二隔離層124。是否對隔離材料層1124進行熱處理步驟可取決於隔離材料層1124的材料特性及/或半導體結構之設計。舉例而言，在隔離材料層1124包含緻密材料、或隔離材料層1124之蝕刻速率較低的情況下，對隔離材料層1124進行熱處理步驟是可省略的。

請參照第14圖。可進行沉積處理以在第二隔離層124上形成貫穿堆疊結構100的第一隔離層123。如此，形成了包含第一隔離層123與第二隔離層124之多層隔離結構116。第一隔離層123可包含多個凸部123p。第一隔離層123之凸部123p形成於第二隔離層124的多個凹室124r中。第一隔離層123的緻密度可不同於第二隔離層124的緻密度，從而在第一隔離層123與第二隔離層124之間形成一界面(interface)。例如，第一隔離層123的緻密度可小於第二隔離層124的緻密度。在一實施例中，第二隔離層124之形成包含熱處理步驟（如第12圖所示），熱處理步驟使第二隔離層124比第一隔離層123更緻密。在一實施例中，第一隔離層123可包含氧化物，例如低溫氧化物。

請參照第15圖。可進行蝕刻步驟以移除溝槽1020底部的部分的第一隔離層123、第二隔離層124和保護層107，並暴露出半導體層103。

請參照第16圖。形成導電柱115以填充溝槽1020。導電柱115之形成可例如包含：進行沉積處理以在第一隔離層123的側壁上形成下導電部122，進行另一沉積處理以在下導電部122上形成上導電部121。在一實施例中，導電柱115之形成可更包含，移除部分的第一隔離層123、部分的第二隔離層124、及/或部分的堆疊結構100中最上方的絕緣層102，以使上導電部121沿著Z方向朝下逐漸變窄。在一實施例中，上導電部121可包含金屬材料，例如鎢；下導電部122可包含摻雜的或未摻雜的半導體材料，例如摻雜的或未摻雜的多晶矽。在另一實施例中，上導電部121和下導電部122可皆包含金屬材料，例如鎢。在一實施例中，可通過施行示例性繪示於第3-16圖之方法，得到如第1圖所述的半導體結構10。

如第3-16圖所示，本發明提供之用以製造半導體結構的方法可應用於形成包含兩個隔離層之半導體結構，但本發明不以此為限，本發明提供之技術方案亦可應用於形成包含兩個以上的隔離層之半導體結構。在一實施例中，本發明提供之技術方案可應用於包含N個隔離層之半導體結構（即半導體結構之多層隔離結構包含N個隔離層），N為大於等於2之正整數的其中之一。

當N為2時，半導體結構之多層隔離結構包含兩個隔離層，其製造方法與形成的半導體結構可如第3-16圖所示。

當N為3時，半導體結構之多層隔離結構包含三個隔離層，其製造方法和用以製造包含兩個隔離層的半導體結構之製造方法的差異在於，方法更包含在形成第二隔離層之前，形成介於第二隔離層和堆疊結構之間的第三隔離層；其中第三隔離層之形成步驟可類似於第二隔離層之形成步驟。也就是說，第三隔離層之形成可包含沉積隔離材料層、以及對隔離材料層進行熱處理步驟與蝕刻步驟（熱處理步驟係為可選的）。所形成的第三隔離層可相似於第二隔離層。第一隔離層的緻密度可小於第二隔離層的緻密度，及/或第一隔離層的緻密度可小於第三隔離層的緻密度。第二隔離層的緻密度可相同或不同於第三隔離層的緻密度。第三隔離層可包含氧化物，例如低溫氧化物或緻密的低溫氧化物。此製造方法形成的半導體結構可如第2圖所示之半導體結構20。

當N為大於等於3之正整數的其中之一時，半導體結構之多層隔離結構包含N個隔離層，N個隔離層包含朝向遠離導電柱的方向依序排列之第一隔離層、第二隔離層、......、第N個隔離層，其中第一隔離層的緻密度小於該些隔離層中的其他隔離層（即第二隔離層至第N個隔離層）的緻密度。用以製造半導體結構的方法可包含：在堆疊結構中依序形成第N個隔離層、第N-1個隔離層、......、第二隔離層、第一隔離層，其中第一隔離層以外的隔離層之形成步驟可類似於第11-13圖所述之第二隔離層124之形成步驟，第一隔離層之形成步驟可類似於第14圖所述之第一隔離層123之形成步驟。

在一比較例中，使用單層隔離結構以隔離半導體結構中的導電柱和堆疊結構，單層隔離結構之材料填充性較差，易在形成過程中產生多個孔隙(voids)。隔離結構中的孔隙會導致導電柱和堆疊結構之隔離效果降低，並降低半導體結構之電性表現。具體而言，導電層的材料會滲入單層隔離結構之多個孔隙中，而在導電柱和堆疊結構之導電層之間形成漏電路徑(leak path)，漏電路徑會干擾半導體結構之運作，造成離子流(ion current)難以偵測，並降低半導體結構之電性表現。

本發明提供之半導體結構包含介於導電柱與堆疊結構之間的多層隔離結構。相較於比較例之包含單層隔離結構的半導體結構，本發明之多層隔離結構具有較佳的填充性與較少的孔隙。透過這樣的配置，可減少或解決導電層的材料滲入孔隙而導致的漏電問題，離子流得以被偵測，且可提升半導體結構之電性表現並提升產量。此外，在本發明提供之多層隔離結構中，多個隔離層之性質（例如緻密度）與輪廓（例如第一隔離層包含朝向對應的導電層延伸的多個凸部、及/或第二隔離層包含朝向對應導電層延伸的多個凹室）亦有助於進一步提升填充性。再者，在本發明提供之半導體結構之製造方法中，多層隔離結構的形成包含沉積、蝕刻、再沉積的步驟，其有助於形成良好的隔離層輪廓並可減少隔離層中的孔隙數量。

應注意的是，如上所述之圖式、結構和步驟，是用以敘述本發明之部分實施例或應用例，本發明並不限制於上述結構和步驟之範圍與應用態樣。其他不同結構態樣之實施例，例如不同內部組件的已知構件都可應用，其示例之結構和步驟可根據實際應用之需求而調整。因此圖式之結構僅用以舉例說明之，而非用以限制本發明。通常知識者當知，應用本發明之相關結構和步驟過程，例如半導體結構中的相關元件和層的排列方式或構型，或製造步驟細節等，都可能依實際應用樣態所需而可能有相應的調整和變化。

綜上所述，雖然本發明已以實施例揭露如上，然而其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍前提下，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10:半導體結構 100:堆疊結構 101:導電層 102:絕緣層 103:半導體層 104:半導體裝置 105:柱元件 106:通道結構 106b:下通道端部 107:保護層 115:導電柱 115s:側壁 116,216:多層隔離結構 117:記憶膜 118:垂直通道膜 119:絕緣柱 120:接墊 121:上導電部 122:下導電部 122a:上端部 122b:下端部 123,223:第一隔離層 123b:底表面 123p:凸部 124,224:第二隔離層 124b:底表面 124r:凹室 225:第三隔離層 300:絕緣堆疊結構 301:犧牲層 310:半導體材料堆疊 311:第一半導體材料層 312:第一層間絕緣層 313:第二半導體材料層 314:第二層間絕緣層 315:第三半導體材料層 320:溝槽 330:開孔 411,412,413:絕緣膜 520:狹縫611:第四半導體材料層 920:空間 1020:溝槽 1020r:凹室 1124:隔離材料層 1224:緻密隔離材料層 X,Y,Z:方向

第1圖係繪示根據本發明一實施例之半導體結構； 第2圖係繪示根據本發明另一實施例之半導體結構；及 第3圖至第16圖係繪示根據本發明一實施例之用以製造半導體結構的方法。

10:半導體結構

100:堆疊結構

101:導電層

102:絕緣層

103:半導體層

104:半導體裝置

105:柱元件

106:通道結構

107:保護層

115:導電柱

115s:側壁

116:多層隔離結構

117:記憶膜

118:垂直通道膜

119:絕緣柱

120:接墊

121:上導電部

122:下導電部

122a:上端部

122b:下端部

123:第一隔離層

123b:底表面

123p:凸部

124:第二隔離層

124b:底表面

X,Y,Z:方向

Claims (10)

1. 一種半導體結構，包含： 一導電柱，具有一側壁；以及 一多層隔離結構，設置於該導電柱的該側壁，該多層隔離結構包含一第一隔離層與一第二隔離層， 其中該第一隔離層係介於該導電柱與該第二隔離層之間，該第一隔離層包含朝向該第二隔離層延伸的多個凸部，該第一隔離層的一緻密度不同於該第二隔離層的一緻密度。
2. 如請求項1所述之半導體結構，其中該第一隔離層係介於該導電柱與該第二隔離層之間，該第一隔離層的該緻密度小於該第二隔離層的該緻密度。
3. 如請求項2所述之半導體結構，其中該多層隔離結構更包含一第三隔離層，該第二隔離層係介於該第一隔離層與該第三隔離層之間，該第一隔離層的該緻密度小於該第三隔離層的一緻密度。
4. 如請求項1所述之半導體結構，更包含一堆疊結構，該多層隔離結構設置於該堆疊結構中，該堆疊結構包含交錯堆疊的多個導電層與多個絕緣層， 其中該第一隔離層的該些凸部對應於該些導電層。
5. 如請求項4所述之半導體結構，更包含一通道結構與一半導體層，該通道結構設置於該堆疊結構中，該半導體層位於該堆疊結構下方， 其中該通道結構透過該半導體層電性連接於該導電柱。
6. 如請求項1所述之半導體結構，其中該導電柱包含一上導電部與在該上導電部下方的一下導電部，該上導電部包含一金屬材料，該下導電部包含一半導體材料。
7. 一種半導體結構，包含： 一導電柱，具有一側壁；以及 一多層隔離結構，設置於該導電柱的該側壁，該多層隔離結構包含N個隔離層，其中N為3以上的正整數其中之一， 該些隔離層包含朝向遠離該導電柱的方向依序排列的一第一個隔離層至一第N個隔離層，該第一隔離層的緻密度小於該些隔離層中的其他隔離層的緻密度。
8. 一種用以製造半導體結構的方法，包含： 形成一堆疊結構；以及 在該堆疊結構中形成一多層隔離結構，包含： 透過一沉積處理與一蝕刻步驟以在該堆疊結構中形成一第二隔離層；及 透過另一沉積處理以在該第二隔離層上形成一第一隔離層。
9. 如請求項8所述之方法，其中在該堆疊結構中形成該第二隔離層之該步驟包含一熱處理步驟， 該熱處理步驟係進行於該蝕刻步驟之前。
10. 如請求項8所述之方法，其中該堆疊結構包含交錯堆疊的多個導電層與多個絕緣層； 其中在該堆疊結構中形成該第二隔離層之該步驟包含透過該蝕刻步驟形成包含對應於該些導電層的多個凹室之該第二隔離層。

Images