CN108470737B - 三维存储器及其制造方法 - Google Patents
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Abstract
本发明公开了一种三维存储器及其制造方法，该存储器包括栅极/介质层叠层结构，包括核心区和位于所述核心区一侧的台阶区；第一沟道孔，穿过所述核心区的栅极/介质层叠层结构；第二沟道孔，穿过所述台阶区的栅极/介质层叠层结构；所述第二沟道孔的开口小于所述第一沟道孔的开口。依照本发明的三维存储器及其制造方法，通过随着与核心区之间距离增大而减小台阶区沟道孔的尺寸，使得沟道孔底部凸台高度保持一致，提高了器件的可靠性。
Description
技术领域
本发明涉及一种三维存储器及其制造方法，特别是涉及一种三维与非门存储器单元晶体管及其制造方法。
背景技术
为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。
典型的3D NAND器件结构的制造过程中的剖视图如图1所示，在通常为Si的衬底(分别对应于虚线右侧的核心区1c和虚线左侧的台阶(dummy)区1d)上沉积多个介质层堆叠构成的叠层结构，例如氮化物的第一层2a和氧化物的第二层2b交替的结构，并且优选地，最底部的一个氧化物层2b厚度较大以提高底部驱动晶体管与上部NAND晶体管串之间的绝缘隔离效果。其中，在存储器阵列的核心区1c中的晶体管串内所含的串接晶体管数目较多，因此层2a/2b循环层叠数目较多，而台阶区1d中串接晶体管数目较少并朝外围区域逐渐减少至0，因此层2a/2b循环数目逐渐减少，使得在台阶区1d中的叠层结构2a/2b存在图1左侧所示的台阶状分布。在整个器件上沉积氧化物或低k材料的保护/钝化层3。
通过各向异性的刻蚀工艺对衬底上多层叠层结构刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道通孔，包括核心区沟道孔2hc和台阶区沟道孔2hd(可直达衬底表面或者具有一定过刻蚀)。为了提高后续所沉积垂直沟道的薄膜质量，同时为了提高底部驱动晶体管的驱动能力，通常需要在沟道孔底部外延生长单晶材料的凸台(或硅岛)1e。随后以凸台为基础继续在沟道孔中形成垂直沟道层4a以及优选地沟道填充层(绝缘材料或空气隙)4b，如局部放大剖视图2a和2b所示，其中图2a对应于核心区1c，图2b对应于台阶区1d。接着在相邻的沟道孔之间的区域中形成暴露衬底和叠层2a/2b侧壁的深孔，利用深孔侧向腐蚀去除叠层结构中第一层或者第二层留下横向凹陷而保留另一个(图2a、图2b中示出为去除第一层2a)，在横向凹陷中氧化或沉积形成栅极绝缘层5a(可以包含多个子层，例如ONO，以提高电荷存储能力)，然后沉积金属或掺杂多晶硅形成栅极导电层5b。由此，底部半导体凸台1e与其侧面的栅极堆叠5a/5b形成了底部选择晶体管，而垂直沟道层4a与其侧面的栅极堆叠5a/5b形成了NAND晶体管串，留下的介质层2b作为相邻晶体管之间的绝缘隔离层。
在此过程中，为了提高核心区底部选择晶体管的驱动能力、同时进一步提高NAND晶体管串中晶体管的电荷存储能力，凸台1e的顶部优选地超过底部的第一介质层2a(例如氮化物)的顶部并继续超过底部的第二介质层2b(例如氧化物)高度的至少1/3处，如图2a所示，优选地与底部第二介质层2b的中部齐平。而在外围的台阶区1d中，为了保证去除第一介质层2a之后在凸台1e周围形成成膜质量良好的栅极绝缘层5a以与栅极导电层5b绝缘隔离、防止漏电，凸台1e的顶部至少应该与底部第一介质层2a顶部(或底部第二介质层2b底部)齐平并优选地超过、乃至与核心区1c一样。
然而，如图1所示，在实际刻蚀去除第一介质层2a过程中，随着台阶沟道区1d与核心区1c距离的增大，晶体管串中串接晶体管数目减少，层2a/2b的堆叠数目减少，因此第一介质层2a的数目也相应减少，也即介质层堆叠距离器件顶部的距离增大而高度减小。而刻蚀剂对于保护层3的刻蚀速度远高于介质层堆叠2a/2b。在相同的刻蚀时间内，与核心区1c相比，刻蚀剂将在台阶区1d中更快穿透保护层3和介质层堆叠2a/2b而到达衬底，使得衬底被提前过刻蚀，最终使得台阶区1d的沟道孔2hd深度大于核心区1c的沟道孔2hc深度。
在稍后的外延生长半导体凸台1e过程中，在相同的沉积工艺条件下，核心区以及靠近核心区的部分台阶区中的凸台1e高度尚能满足图2a、图2b所示的至少高于底部第一介质层2a顶部的要求。但是在远离核心区的部分台阶区中，由于衬底过刻蚀量增大，沉积生长的半导体层1e不足以达到上述要求，使得后续去除层2a形成栅极堆叠5a/5b过程中，栅极介质层5a不足以完全填满凸台1e与第二介质层2b之间的空隙，栅极导电层5b有可能直接接触、电连接凸台1e，造成器件失效，如图2c所示。
发明内容
因此，本发明的目的在于克服上述缺陷，提高沟道孔底部凸台高度的均匀性，避免漏电。
为此，本发明提供了一种三维存储器，其特征在于，包括：
栅极/介质层叠层结构，包括核心区和位于所述核心区一侧的台阶区；
第一沟道孔，穿过所述核心区的栅极/介质层叠层结构；
第二沟道孔，穿过所述台阶区的栅极/介质层叠层结构；
所述第二沟道孔的开口小于所述第一沟道孔的开口。
所述第二沟道孔的数量为两个以上；所述台阶区的所述第二沟道孔中，距离所述核心区越远的所述第二沟道孔的开口越小。
所述第一沟道孔、第二沟道孔至少其中之一为圆孔。
自所述核心区指向台阶区的方向，所述台阶区的所述第二沟道孔的开口呈线性或步进式减小。
进一步包括：分布在所述第一沟道孔底部的第一半导体凸台；分布在所述第二沟道孔底部的第二半导体凸台。
其中，所述第一半导体凸台和第二半导体凸台的顶部齐平或接近；任选地，所述第二半导体凸台的顶部至少超过最下方介质层的底部，优选地，所述第一半导体凸台的顶部至少超过最下方介质层高度的1/3处。
本发明还提供了一种三维存储器的制造方法，其特征在于，包括：
在衬底上形成由多个第一介质层与多个第二介质层交替堆叠构成的介质层堆叠；
刻蚀介质层堆叠，形成穿过介质层堆叠直至暴露衬底的多个沟道孔，其中多个沟道孔包括在核心区中的第一沟道孔、和在位于所述核心区一侧的台阶区中的第二沟道孔，所述第二沟道孔的开口小于所述第一沟道孔的开口。
所述第二沟道孔的数量为两个以上；所述台阶区的所述第二沟道孔中，距离所述核心区越远的所述第二沟道孔的开口越小。
形成多个第一和第二沟道孔之后进一步包括：在各个沟道孔底部外延生长半导体凸台，包括分布在第一沟道孔底部的第一半导体凸台、以及分布在第二沟道孔底部的第二半导体凸台；在第一和第二沟道孔中分别形成垂直衬底分布的第一和第二沟道区；刻蚀介质层堆叠形成暴露衬底顶面和介质层堆叠侧壁的多个深孔；在多个深孔底部的衬底中形成多个共源区；通过深孔去除介质层堆叠中的多个第一介质层，在多个第二介质层之间留下多个横向凹陷；在多个横向凹陷中形成多个栅极堆叠。
所述第一半导体凸台和所述第二半导体凸台的顶部齐平或接近；任选地，所述第二半导体凸台的顶部至少超过最下方第二介质层的底部，优选地，所述第一半导体凸台的顶部至少超过最下方第二介质层高度的1/3处。
自所述核心区指向台阶区的方向，所述台阶区的所述第二沟道孔的开口呈线性或步进式减小。
依照本发明的半导体器件及其制造方法，通过随着与核心区之间距离增大而减小台阶区沟道孔的尺寸，使得沟道孔底部凸台高度保持一致，提高了器件的可靠性。
本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1显示了3D存储器工艺中在沟道孔中形成凸台的剖面示意图；
图2a、图2b、图2c分别显示了核心区、较近的台阶区、以及较远的台阶区中沟道底部的局部放大图；
图3a、图3b和图3c显示了根据本发明实施例的3D存储器的剖面示意图；以及
图4显示了根据本发明实施例的沟道阵列的顶视图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了可有效提高3D NAND存储器件可靠性的半导体器件及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。
如图3a所示，提供衬底10，其材质可以包括体硅(bulk Si)、体锗(bulk Ge)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、Si:C、SIGeC、GaN、GaAs、InP等等，以及这些物质的组合。为了与现有的IC制造工艺兼容，衬底优选地为含硅材质的衬底，例如Si、SOI、SiGe、Si:C、SiGeC等。衬底包括对应于半导体器件的核心区10c的部分，以及对应于半导体器件台阶区(位于核心区一侧)10d的部分。
采用包括LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射、热氧化、化学氧化等常规工艺，在衬底上依次形成第一介质层20a和第二介质层20b交替层叠的介质层堆叠结构。层20a和层20b的材质相互不同以提供较大的刻蚀选择性，例如选自氧化硅、氮化硅、氮氧化硅、掺碳氮化硅、掺氟氮化硅、掺碳氧化硅、掺氟氧化硅、非晶碳、类金刚石无定形碳(DLC)、氧化锗、氧化铝、氮化铝的任一个或其组合。在本发明一个优选实施例中，第一介质层20a为氮化硅，第二介质层20b为氧化硅。在本发明另一优选实施例中，最底部的第二介质层20b厚度大于其余的第二介质层20b，也进一步大于所有其他第一介质层20a，以实现底部选择晶体管与上方单元晶体管串的良好绝缘隔离。在本发明的优选实施例中，介质层堆叠为台阶状，在器件核心区10c的介质层堆叠高度大于在器件台阶区10d的介质层高度，任选地，介质层堆叠的高度随着与核心区之间距离的增大而减小直至减小至0。
采用CVD、旋涂、喷涂、丝网印刷等工艺，在整个器件上形成保护层30，材质为氧化硅(可掺杂B、P、C、F等)或低k材料。其中低k材料包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。
在保护层30上形成光刻胶图形(未示出)，以光刻胶图形为掩模，依次刻蚀保护层、介质层堆叠结构20a/20b形成暴露衬底表面的多个沟道孔20hc(多个第一沟道孔)、20hd(多个第二沟道孔)构成的阵列。优选采用各向异性刻蚀工艺，例如(采用CxHyFz等氟代烃刻蚀气体)等离子干法刻蚀或反应离子刻蚀等各向异性干法刻蚀工艺。其中，类似于图4的俯视图所示，通过控制光刻胶图形的形状和尺寸分布，使得在器件的台阶区10d中，随着距离器件核心区10c距离增大，台阶区10d内的台阶沟道孔20hd的大小(例如平行于衬底表面的水平方向的直径、最大宽度)线性地或步进式减小。因为深孔刻蚀的刻蚀速率与所需要刻蚀的孔的开口大小有关，孔的开口越大，刻蚀过程中产生的副产物排出的速度越快，刻蚀速率也就越快台阶台阶，因此使得台阶区10d中各个最终台阶沟道孔20hd深度与核心区10c保持相近或一致。各个沟道孔在俯视图中的形状可以为矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状。优选地，核心区与台阶区的沟道孔截面形状相同或基本相同，便于减小刻蚀掩模的制造成本并提高器件制造的均匀性。进一步，针对整个晶片边缘处与中心处的光刻/刻蚀差异性，可以设计使得台阶区内最外围或次外围的多个子沟道孔20hd(也即距离核心区水平距离最大或次大的多个沟道孔)具有更圆化的截面形状，例如角部圆化的矩形或长短轴比较小的椭圆形等，由此减小曝光区域边缘失真带来的线条畸变。
优选地，执行微量过刻蚀，例如深入衬底表面0.2至1nm，以保证完全去除衬底表面的各种缺陷例如原生氧化物、裂缝、污染物颗粒等。进一步优选地，采用湿法腐蚀工艺(例如TMAH针对Si)刻蚀衬底表面形成多个周期性微凹陷或微凸起(未示出)以用作后续CVD沉积或外延生长的成核结构，进一步提高薄膜生长质量。
通过LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD等工艺、并且优选其中保形性和台阶覆盖率良好的沉积工艺在各个沟道孔20hc、20hd中沉积半导体层10e。半导体层10e材质可以与衬底相同或不同，例如为硅、锗等IV族单质，也可以选自IV族、III-V族或II-VI族化合物半导体，诸如SiGe、Si:C、SiGe:C、Ge、GeSn、InSn、InN、InP、GaN、GaP、GaSn、GaAs等及其组合。优选地，半导体层10e材质与衬底不同以利用晶格不匹配而向沟道区施加应力，从而提高选择晶体管的驱动能力。优选地，直接沉积半导体层10e为单晶结构以提高未来凸台的成膜质量，或者以低温成膜工艺形成多晶层并随后激光快速退火使得被照射的区域(例如沟道孔底部)重新结晶成为局部单晶或者晶畴较大的多晶结构从而避免单晶成膜期间过高工艺温度对于晶片上已有其他器件带来热预算问题。在此过程中，由于核心区与台阶区中各个沟道孔深度相同或相近(差别小于等于底部第二介质层20b的厚度的1/2，优选小于1/3，最佳差异为零)，在相同的沉积工艺条件下，最终得到的凸台10e的高度不论在核心区还是在台阶区均能满足图2a、图2b所示的要求。具体的，使得核心区凸台10e的顶部超过底部第二介质层20b厚度的1/3处，使得台阶区凸台10e的顶部超过底部第二介质层20b的底部或者与其齐平。
随后，如局部放大图3b、图3c所示，在沟道孔20hc、20hd剩余空间中采用类似工艺外延生长、沉积填充沟道层40a。层40a的材质优选与凸台10e材质相同，并且台阶区中的各个台阶子沟道区40d1～40dn尺寸也同样随着距离核心区距离增大而减小。在本发明一个优选实施例中，沟道层40a并未完全填充沟道孔，而是留有空隙，接着采用绝缘材料或者惰性气体填充该空隙形成填充绝缘层40b，也即使得晶体管串的垂直沟道区为中空结构。由于多个第二沟道孔20hd的横向尺寸(也即平行于衬底表面的水平方向的直径、最大宽度)随着与核心区水平距离增大而减小，沉积得到的多个台阶子沟道区的横向尺寸(也即平行于衬底表面的水平方向的直径、最大宽度)也同样随着与核心区距离增大而减小。接着，刻蚀垂直沟道区之间的介质层堆叠形成暴露衬底和介质层侧壁的深孔，利用深孔各向同性刻蚀去除第一介质层20a留下横向凹陷。在深孔底部注入形成共源区。采用热氧化、化学氧化、CVD沉积等工艺，在横向凹陷中共形地形成氧化硅或高k材料的栅极绝缘层50a。高k材料包括但不限于，选自HfO2、HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx、HfLaSiOx的铪基材料，或是包括选自ZrO2、La2O3、LaAlO3、Ta2O5、TiO2、Y2O3、CeO2的稀土基高K介质材料，或是包括SiN、AlSiN、AlN、Al2O3，以其上述材料的复合层。优选地，栅极绝缘层50a包含多个子层，例如界面层、阻挡层、电荷存储层、隧穿层及其组合，用于提高存储晶体管性能。接着，采用MOCVD、MBE、ALD、HDPCVD等沉积工艺，在横向凹陷中剩余部分填充栅极导电层50b。层50b材质可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的导电氮化物或导电氧化物，还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极导电层50b与栅极绝缘层50a之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。随后在沟道区4a/4b顶部形成漏区。
最终形成的三维存储器包括：栅极/介质层叠层结构(包括若干堆叠的栅极，以及相邻两个栅极之间的介质层)，包括核心区和位于所述核心区一侧的台阶区；第一沟道孔，穿过所述核心区的栅极/介质层叠层结构；第二沟道孔，穿过所述台阶区的栅极/介质层叠层结构；所述第二沟道孔的开口小于所述第一沟道孔的开口。其中，每个沟道区的底部具有半导体凸台，优选地各个半导体凸台顶部齐平或相近(高度差小于总高度的5％)。优选地，半导体凸台的顶部至少超过最下方介质层高度的1/3处。其中，在整个器件顶部还具有保护层。三维存储器的其余结构、布局和材料选择，如之前制造方法中所述，在此不再赘述。
依照本发明的三维存储器及其制造方法，通过随着与核心区之间距离增大而减小台阶区沟道孔的尺寸，使得沟道孔底部凸台高度保持一致，提高了器件的可靠性。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (9)
1.一种三维存储器，其特征在于，包括：
栅极与介质层的叠层结构，包括核心区和位于所述核心区一侧的台阶区；
第一沟道孔，穿过所述核心区的栅极与介质层的叠层结构，第一半导体凸台分布在所述第一沟道孔底部；
第二沟道孔，穿过所述台阶区的栅极与介质层的叠层结构，第二半导体凸台分布在所述第二沟道孔底部；
所述第二沟道孔的开口小于所述第一沟道孔的开口并且所述第一半导体凸台和第二半导体凸台的顶部齐平或高度差小于总高度的 5％，所述台阶区的所述第二沟道孔中，距离所述核心区越远的所述第二沟道孔的开口越小，第二半导体凸台和台阶区中的台阶子沟道区的横向尺寸随着与核心区距离增大而减小。
2.如权利要求1所述的三维存储器，其特征在于，所述第一沟道孔、第二沟道孔至少其中之一为圆孔。
3.如权利要求1所述的三维存储器，其特征在于，自所述核心区指向台阶区的方向，所述台阶区的所述第二沟道孔的开口呈线性减小。
4.如权利要求1所述的三维存储器，其特征在于，其中，所述第二半导体凸台的顶部至少超过最下方介质层的底部。
5.如权利要求4所述的三维存储器，其中，所述第一半导体凸台的顶部至少超过最下方介质层高度的1/3处。
6.一种三维存储器的制造方法，其特征在于，包括：
在衬底上形成由多个第一介质层与多个第二介质层交替堆叠构成的介质层堆叠结构；
刻蚀介质层堆叠结构，形成穿过介质层堆叠结构直至暴露衬底的多个沟道孔，其中多个沟道孔包括在核心区中的第一沟道孔、和在位于所述核心区一侧的台阶区中的第二沟道孔，所述第二沟道孔的开口小于所述第一沟道孔的开口，所述台阶区的所述第二沟道孔中距离所述核心区越远的所述第二沟道孔的开口越小；
在各个沟道孔底部外延生长半导体凸台，包括分布在第一沟道孔底部的第一半导体凸台、以及分布在第二沟道孔底部的第二半导体凸台，所述第一半导体凸台和第二半导体凸台的顶部齐平或高度差小于总高度的 5％，第二半导体凸台和台阶区中的台阶子沟道区的横向尺寸随着与核心区距离增大而减小。
7.如权利要求6所述的三维存储器的制造方法，其特征在于，形成多个第一和第二沟道孔之后进一步包括：
在第一和第二沟道孔中分别形成垂直衬底分布的第一和第二沟道区；
刻蚀介质层堆叠形成暴露衬底顶面和介质层堆叠侧壁的多个深孔；
在多个深孔底部的衬底中形成多个共源区；
通过深孔去除介质层堆叠中的多个第一介质层，在多个第二介质层之间留下多个横向凹陷；
在多个横向凹陷中形成多个栅极堆叠。
8.如权利要求7所述的三维存储器的制造方法，其特征在于，所述第二半导体凸台的顶部至少超过最下方第二介质层的底部。
9.如权利要求8所述的三维存储器的制造方法，其中，所述第一半导体凸台的顶部至少超过最下方第二介质层高度的1/3处。
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