CN108550578B - 三维存储器制造方法 - Google Patents

三维存储器制造方法 Download PDF

Info

Publication number
CN108550578B
CN108550578B CN201810252921.5A CN201810252921A CN108550578B CN 108550578 B CN108550578 B CN 108550578B CN 201810252921 A CN201810252921 A CN 201810252921A CN 108550578 B CN108550578 B CN 108550578B
Authority
CN
China
Prior art keywords
dielectric layer
etching
forming
layer stack
lateral
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810252921.5A
Other languages
English (en)
Other versions
CN108550578A (zh
Inventor
郭玉芳
乐陶然
刘欢
程强
陈世平
邵克坚
陈保友
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN201810252921.5A priority Critical patent/CN108550578B/zh
Publication of CN108550578A publication Critical patent/CN108550578A/zh
Application granted granted Critical
Publication of CN108550578B publication Critical patent/CN108550578B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Abstract

本发明公开了一种三维存储器制造方法，包括：在衬底上形成由交替布置的多个第一介质层和多个第二介质层构成的介质层堆叠；刻蚀介质层堆叠以形成多个沟道区；在所述沟道区之间，刻蚀介质层堆叠以形成暴露衬底的槽；以及执行侧向刻蚀，使得所述槽的侧壁的曲率至少局部减少。依照本发明的三维存储器制造方法，刻蚀接触槽之后增加额外的侧向刻蚀使得槽侧壁平直，提高器件可靠性。

Description

三维存储器制造方法
技术领域
本发明涉及一种三维存储器制造方法，特别是涉及一种三维与非门存储器单元晶体管的制造方法。
背景技术
为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。
典型的3D NAND存储器制造过程中，形成了沟道区之后，为了形成共源区并引出，需要刻蚀堆叠的介质层直至暴露衬底。在此过程之中，由于存储器核心(core)区与虚设(dummy)区所需的控制栅极数目不同，因此介质层堆叠高度不同，例如虚设区内介质层堆叠中所含的氮化硅层数较少。如此，在刻蚀共源区引出孔过程中，相同时间内刻蚀剂对于虚设区的刻蚀程度大于核心区，造成了如图1所示的弓形刻蚀形貌。这种形貌对于后续共源区接触结构的金属填充将带来不利影响，例如过早闭合或者留下孔洞。
一种传统的解决方案是在刻蚀槽的刻蚀剂中添加碳氟比较大的刻蚀气体例如CH3F、CH2F2，利用过量的C与Si反应形成的SiC基材料在槽侧壁形成保护层以获得较为平整的形貌。然而，这种刻蚀气体的选择会对于核心区的槽形貌产生较大的影响，具体的，上述碳氟比较大的刻蚀气体除了会加强侧壁保护性之外，也同时会在纵向形成保护壁，导致核心区底部的槽宽度变窄。
发明内容
因此，本发明的目的在于克服上述缺陷，平衡核心区与虚设区之间刻蚀速率差，提高虚设区接触槽的侧壁平整度，提高器件可靠性。
为此，本发明提供了一种三维存储器制造方法，包括：
在衬底上形成由交替布置的多个第一介质层和多个第二介质层构成的介质层堆叠；
刻蚀介质层堆叠以形成多个沟道区；
在所述沟道区之间，刻蚀介质层堆叠以形成暴露衬底的槽；以及
执行侧向刻蚀，使得所述槽的侧壁的曲率至少局部减少。
在本发明的一个优选方案中规定，侧向刻蚀工艺为各向同性的湿法腐蚀或者干法刻蚀。
在本发明的一个优选方案中规定，执行侧向刻蚀同时或之后进一步包括：选择性刻蚀去除多个第一介质层，形成横向凹陷。
在本发明的一个优选方案中规定，形成横向凹陷之后进一步包括，在由横向凹陷中形成栅极绝缘层和栅极导电层构成的栅极堆叠。
在本发明的一个优选方案中规定，执行侧向刻蚀之后进一步包括：在衬底中形成共源区；在多个槽中、在共源区上形成源极接触。
在本发明的一个优选方案中规定，形成共源区同时或者之后掺杂。
在本发明的一个优选方案中规定，形成多个沟道区的步骤进一步包括：刻蚀介质层堆叠形成多个沟道孔；在沟道孔的侧壁形成第二介质层堆叠；在第二介质层堆叠上形成沟道层。
在本发明的一个优选方案中规定，形成介质层堆叠之前进一步包括，在沟道孔底部形成外延层。
在本发明的一个优选方案中规定，外延层的顶部超过介质层堆叠中最底部的第一介质层的顶部。
依照本发明的三维存储器制造方法，刻蚀接触槽之后增加额外的侧向刻蚀使得槽侧壁平直，提高器件可靠性。
本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图5分别显示了根据本发明实施例的半导体器件制造工艺各个步骤的剖面示意图；以及
图6显示了根据本发明实施例的半导体器件制造工艺的示意性流程图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了可有效提高3D NAND存储器件虚设区槽侧壁平整度的新型三维存储器制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。
如图6和图1所示，形成基础结构。
提供衬底1，其材质可以包括体硅(bulk Si)、体锗(bulk Ge)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、Si:C、SIGeC、GaN、GaAs、InP等等，以及这些物质的组合。为了与现有的IC制造工艺兼容，衬底1优选地为含硅材质的衬底，例如Si、SOI、SiGe、Si:C、SiGeC等。
采用包括LPCVD、PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD、蒸发、溅射、热氧化、化学氧化等常规工艺，在衬底1上依次形成第一介质层2A和第二介质层2B的交替堆叠。层2A和层2B的材质相互不同以提供较大的刻蚀选择性，例如选自氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)、氧化锗、氧化铝的任一个或其组合。在一个优选实施例中，第一介质层2A的材质例如为氮化硅，同时兼做保护衬底的刻蚀停止层，第二介质层2B的材质例如为氧化硅，用于最终器件栅极堆叠结构之间的绝缘隔离材料。在本发明一个优选实施例中，介质层堆叠中最底部的第二介质层2B的厚度大于其余的第二介质层，用于提高底部选择晶体管与上方存储器单元晶体管串之间的绝缘隔离效果。
采用旋涂、喷涂、丝网印刷、低温CVD等工艺，在整个器件顶部形成保护层3，其材质例如低温氧化硅、TEOS、或其他低k材料，包括但不限于有机低k材料(例如含芳基或者多元环的有机聚合物)、无机低k材料(例如无定形碳氮薄膜、多晶硼氮薄膜、氟硅玻璃、BSG、PSG、BPSG)、多孔低k材料(例如二硅三氧烷(SSQ)基多孔低k材料、多孔二氧化硅、多孔SiOCH、掺C二氧化硅、掺F多孔无定形碳、多孔金刚石、多孔有机聚合物)。保护层3用作各个单元之间的绝缘体，因此需要采用这些低k材料以减小寄生电容。优选地，保护层3顶部还包括硬掩模层或抗反射涂层(均未示出)。
采用光刻形成光刻胶图形(未示出)，以光刻胶图形为掩模，对介质层堆叠2A/2B执行各向异性干法刻蚀，形成暴露衬底1的多个沟道孔，例如排列成矩阵形式。优选采用各向异性刻蚀工艺，例如(采用CxHyFz等氟代烃刻蚀气体，并采用碳氟比较大的刻蚀气体，例如CH3F、CH2F2)等离子干法刻蚀或反应离子刻蚀等各向异性干法刻蚀工艺。优选地，执行微量过刻蚀，例如深入衬底1表面0.2至1nm，以保证完全去除衬底1表面的各种缺陷例如原生氧化物、裂缝、污染物颗粒等。进一步优选地，采用湿法腐蚀工艺(例如TMAH针对Si)刻蚀衬底1表面形成多个周期性微凹陷或微凸起(未示出)以用作后续CVD沉积或外延生长的成核结构，进一步提高薄膜生长质量。随后，湿法腐蚀或者干法氧化去除光刻胶图形以暴露保护层3的顶部。沟道孔在俯视图中的形状可以为矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形等等各种几何形状。另外，沟道区的各沟道孔既可以垂直于衬底表面，也可以与衬底表面成其它角度。
通过MOCVD、MBE、ALD等工艺，在沟道孔底部外延生长抬升的半导体层1E，也称作外延层1E，用作底部选择晶体管的沟道区。外延层1E的材质可以与衬底1相同以提高薄膜生长质量，也可以晶格常数与衬底1相近但是有差别以利用晶格失配提供的应力提高载流子迁移率从而提高驱动能力。外延层1E的顶部优选地至少超过介质层堆叠中最底部的第一介质层2A的顶部，并优选超过最底部第二介质层2B高度的1/3处，以便之后刻蚀去除第一介质层2A形成栅极堆叠时能有效提高选择晶体管的绝缘隔离效果。优选地，直接沉积半导体层1E为单晶结构以提高未来凸台的成膜质量，或者以低温成膜工艺形成多晶层并随后激光快速退火使得被照射的区域(例如硬掩模堆叠之间的区域)重新结晶成为局部单晶或者晶畴较大的多晶结构从而避免单晶成膜期间过高工艺温度对于晶片上已有其他器件带来热预算问题。
随后，优选地，先通过HDPCVD、ALD等保形性良好的沉积工艺，在沟道孔底部和侧壁上形成第二介质层堆叠，包括但不限于界面层、阻挡层、隧穿层、电荷存储层，用于提高存储器晶体管串的存储和驱动能力。在本发明一个优选实施例中，第二介质层堆叠至少包括隧穿层4A，例如超薄(0.1～1nm)的氧化硅、氮氧化硅或其他高k材料，高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如MgO、Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、氮氧化物(如HfSiON)；钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))。第二介质层堆叠还至少包括电荷存储层4B，例如氮化物与氧化物的堆叠，诸如ONO结构。随后，刻蚀穿透介质层堆叠直至暴露外延层1E，接着以外延层1E为基础沉积或外延生长沟道层4C。沟道层4C的材质可以与外延层1E、衬底1相同，也可以利用晶格失配施加应力以提高驱动能力，因此其材质包括但不限于SiC、SiGe、SiGeC、Ge、GeSn、InSn、InN、InP、GaN、GaP、GaSn、GaAs等及其组合。在本发明优选实施例中，沟道层4C并未完全填充沟道孔，之后可以采用绝缘介质层或者空气隙填充。
接着，利用光刻胶图形(未示出)，刻蚀介质层堆叠2A/2B，在多个沟道区4A/4B/4C之间，形成虚设区的一个或多个槽2C。槽2C例如可被填充以提供机械支撑。刻蚀优选各向异性干法刻蚀工艺，例如等离子体干法刻蚀或反应离子刻蚀(RIE)，刻蚀气体选择SF6、NF3、Cl2、HBr、CF4、CHF3等。如背景技术部分所述，由于核心区与虚设区之间介质层堆叠高度不同且保护层3材质较软，相同刻蚀时间内，虚设区内刻蚀剂较快刻蚀到达介质层堆叠顶部，因此在核心区完成刻蚀之后，虚设区内的槽2C侧壁将具有图1所示的向沟道区凹陷的弓形形貌。为此，本申请需要额外执行图2所示的工艺以使得槽2C侧壁平直。
如图2所示，执行侧向刻蚀，使得槽2C侧壁平直。刻蚀优选各向同性的干法刻蚀或者湿法腐蚀，使得第一介质层2A的刻蚀速率小于第二介质层2B的刻蚀速率，最终扩大了槽2C的孔径而成为槽2C’。在本发明一个优选实施例中，第一介质层2A为氮化硅，第二介质层2B为氧化硅，因此采用dHF(稀释氢氟酸)、dBOE(缓释刻蚀剂，氢氟酸与氟化铵的混合溶液)湿法腐蚀。在本发明另一优选实施例中，第一介质层2A为氧化硅，第二介质层2B为氮化硅，可以选用热磷酸湿法腐蚀。在本发明其他实施例中，可以通过调节干法刻蚀剂气体中F、Br、Cl等卤素元素与其他元素(例如C、H、O、N、S等)的比例而使得第二介质层的刻蚀速率大于第一介质层。
如图3所示，可选地在槽2C’底部进行过刻蚀，形成凹陷，便于后续层堆叠的沉积或生长，也同时利于清除槽刻蚀过程中残留在底部的聚合物。刻蚀优选各向异性的湿法腐蚀。例如先用dHF、dBOE去除氧化硅基残留物，用热磷酸去除氮化硅基残留物，随后采用KOH、TMAH湿法腐蚀Si衬底1。在此过程中，可以同时执行选择性刻蚀去除第一介质层2A，但是也可以过刻蚀槽底部之后执行，优选各向同性湿法腐蚀。随后，在去除第一介质层2A留下的横向凹陷中，通过热氧化、HDPCVD、MBE、ALD等工艺形成栅极绝缘层，通过ALD、磁控溅射、蒸发、MOCVD等工艺形成栅极导电层，由此构成存储单元串的控制栅极5。栅极绝缘层优选高k材料，栅极导电层可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、Ni、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、Ti、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的导电氮化物或导电氧化物，还可掺杂有C、F、N、O、B、P、As等元素以调节功函数。栅极导电层与栅极绝缘层之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。
如图4所示，在衬底1中形成共源区1S，例如执行离子注入。离子注入之前，任选地，在过刻蚀的凹陷中外延生长单晶材料以提高界面质量。优选地，可以在外延生长过程中原位掺杂形成共源区1S。
如图5所示，在槽2C’中形成源极接触。优选地，采用PECVD、HDPCVD、MOCVD、MBE、ALD、蒸发、磁控溅射等工艺，形成阻挡层/粘附层6A，材质优选MxNy、MxSiyNz、MxAlyNz、MaAlxSiyNz，其中M为Ta、Ti、Hf、Zr、Mo、W或其它元素。接着，采用类似工艺或者电镀、化学镀，形成金属插塞6B，其材质例如W、Cu、Al、Ti、Mo及其氮化物，或者这些材料的组合。随着，执行CMP等工艺直至暴露保护层3，或者优选地去除保护层3。
此后，在沟道区顶部形成漏极，最终完成器件制造。
依照本发明的三维存储器制造方法，刻蚀接触槽之后增加额外的侧向刻蚀使得槽侧壁平直，提高器件可靠性。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。

Claims (9)

1.一种三维存储器制造方法，包括：
在衬底上形成由交替布置的多个第一介质层和多个第二介质层构成的介质层堆叠；
刻蚀介质层堆叠以形成多个沟道区；
在所述沟道区之间，刻蚀介质层堆叠以形成暴露衬底的槽；以及
执行侧向刻蚀，使得所述槽的侧壁的曲率至少局部减少并扩大槽的孔径，其中，侧向刻蚀过程中，第二介质层的刻蚀速率大于第一介质层的刻蚀速率。
2.如权利要求1所述的三维存储器制造方法，其中，侧向刻蚀工艺为各向同性的湿法腐蚀或者干法刻蚀。
3.如权利要求1所述的三维存储器制造方法，其中，执行侧向刻蚀的之后进一步包括：
选择性刻蚀去除第一介质层，形成横向凹陷；
形成横向凹陷之后进一步包括，在横向凹陷中形成由栅极绝缘层和栅极导电层构成的栅极堆叠。
4.如权利要求1所述的三维存储器制造方法，其中，执行侧向刻蚀之后进一步包括：
在衬底中形成共源区；
在多个槽中、在共源区上形成源极接触。
5.如权利要求4所述的三维存储器制造方法，其中，形成共源区同时或者之后掺杂。
6.如权利要求1所述的三维存储器制造方法，其中，形成多个沟道区的步骤进一步包括：
刻蚀介质层堆叠以形成多个沟道孔；
在沟道孔的侧壁形成第二介质层堆叠；
在第二介质层堆叠上形成沟道层。
7.如权利要求6所述的三维存储器制造方法，其中，形成第二介质层堆叠之前进一步包括，在沟道孔底部形成外延层。
8.如权利要求7所述的三维存储器制造方法，其中，外延层的顶部超过介质层堆叠中最底部的第一介质层的顶部。
9.如权利要求1所述的三维存储器制造方法，执行侧向刻蚀以后进一步包括：过刻蚀衬底。
CN201810252921.5A 2018-03-26 2018-03-26 三维存储器制造方法 Active CN108550578B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810252921.5A CN108550578B (zh) 2018-03-26 2018-03-26 三维存储器制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810252921.5A CN108550578B (zh) 2018-03-26 2018-03-26 三维存储器制造方法

Publications (2)

Publication Number Publication Date
CN108550578A CN108550578A (zh) 2018-09-18
CN108550578B true CN108550578B (zh) 2020-10-02

Family

ID=63517040

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810252921.5A Active CN108550578B (zh) 2018-03-26 2018-03-26 三维存储器制造方法

Country Status (1)

Country Link
CN (1) CN108550578B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112490250A (zh) * 2020-11-26 2021-03-12 长江存储科技有限责任公司 半导体器件的制作方法及半导体器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315157A (zh) * 2010-08-11 2012-01-11 上海集成电路研发中心有限公司 一种tsv通孔形成方法和tsv通孔修正方法
CN104253036A (zh) * 2013-06-28 2014-12-31 东京毅力科创株式会社 等离子体蚀刻方法及等离子体蚀刻装置
CN104576506A (zh) * 2013-10-22 2015-04-29 中微半导体设备(上海)有限公司 一种刻蚀硅通孔的方法
CN107665893A (zh) * 2016-07-27 2018-02-06 三星电子株式会社 制造半导体器件的方法
CN107731741A (zh) * 2017-08-24 2018-02-23 长江存储科技有限责任公司 一种改善接触孔插塞氧化物凹陷的工艺方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016058552A (ja) * 2014-09-09 2016-04-21 株式会社東芝 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102315157A (zh) * 2010-08-11 2012-01-11 上海集成电路研发中心有限公司 一种tsv通孔形成方法和tsv通孔修正方法
CN104253036A (zh) * 2013-06-28 2014-12-31 东京毅力科创株式会社 等离子体蚀刻方法及等离子体蚀刻装置
CN104576506A (zh) * 2013-10-22 2015-04-29 中微半导体设备(上海)有限公司 一种刻蚀硅通孔的方法
CN107665893A (zh) * 2016-07-27 2018-02-06 三星电子株式会社 制造半导体器件的方法
CN107731741A (zh) * 2017-08-24 2018-02-23 长江存储科技有限责任公司 一种改善接触孔插塞氧化物凹陷的工艺方法

Also Published As

Publication number Publication date
CN108550578A (zh) 2018-09-18

Similar Documents

Publication Publication Date Title
CN108649033B (zh) 半导体器件及其制造方法
US10269908B2 (en) FinFET and method of forming same
TWI662600B (zh) 半導體元件與其製造方法
US9105666B2 (en) Methods of fabricating semiconductor structures
US11854901B2 (en) Semiconductor method and device
US9960271B1 (en) Method of forming vertical field effect transistors with different threshold voltages and the resulting integrated circuit structure
CN108470737B (zh) 三维存储器及其制造方法
US11398482B2 (en) Semiconductor device and method
TWI807104B (zh) 半導體裝置及其製造方法
CN108630691B (zh) 三维存储器及其制造方法
US11764222B2 (en) Method of forming a dummy fin between first and second semiconductor fins
US20220181440A1 (en) Transistors with Stacked Semiconductor Layers as Channels
CN108550578B (zh) 三维存储器制造方法
CN105097517A (zh) 一种FinFET器件及其制造方法、电子装置
CN107706110B (zh) FinFET器件的制造方法
US11658245B2 (en) Semiconductor device and method of manufacturing
US11557518B2 (en) Gapfill structure and manufacturing methods thereof
US11901410B2 (en) Semiconductor devices and methods of manufacture
US20220384270A1 (en) Semiconductor Device and Method
US20230420525A1 (en) Method for forming semiconductor device
US20230343853A1 (en) Partial Directional Etch Method and Resulting Structures
CN115706140A (zh) 鳍的制备方法、鳍式场效应晶体管及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant