TWI767629B - 半導體元件及其形成方法 - Google Patents

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Abstract

在此公開了一種半導體元件及其形成方法，此半導體元件包括形成在電晶體上的電容器，電容器具有將第一電極與接觸件隔離的記憶體膜。在一個實施例中，一種半導體元件包括：在半導體基材上的閘極堆疊；在閘極堆疊上的電容器，此電容器包括沿閘極堆疊的頂表面延伸的第一電極，第一電極為U形；在第一電極上的第一鐵電層；在第一鐵電層上的第二電極，第二電極的頂表面與第一鐵電層的頂表面齊平，並且第一鐵電層的頂表面和第二電極的頂表面比第一電極的最頂表面距離半導體基材更遠。

Description

半導體元件及其形成方法
本公開涉及半導體元件及其形成方法。
在用於電子應用的積體電路中使用半導體記憶體，作為示例，這些電子應用包括無線電、電視、手機和個人電腦元件。半導體記憶體包括兩個主要的類別。一種是揮發性記憶體(volatile memories)；另一種是非揮發性記憶體(non-volatile memories)。揮發性記憶體包括隨機存取記憶體(random access memory,RAM)，可以將其進一步分為兩個子類別：靜態隨機存取記憶體(static random access memory,SRAM)和動態隨機存取記憶體(dynamic random access memory,DRAM)。靜態隨機存取記憶體和動態隨機存取記憶體都是揮發性的，因為它們在沒有電源時都會遺失其所儲存的資訊。
另一方面，非揮發性記憶體可以將數據儲存在其上。非揮發性半導體記憶體的其中一種類型是鐵電隨機存取記 憶體(ferroelectric random access memory,FERAM,or FRAM)。鐵電隨機存取記憶體的益處包括其快速的寫/讀速度和較小的尺寸。
依據本公開之部分實施例，提供一種半導體元件，包含：閘極堆疊和電容器。閘極堆疊在半導體基材上。電容器在閘極堆疊上。電容器包含：第一電極、第一鐵電層和第二電極。第一電極沿閘極堆疊的頂表面延伸，並且第一電極為U形。第一鐵電層在第一電極上。第二電極在第一鐵電層上，其中第二電極的頂表面與第一鐵電層的頂表面齊平，並且其中第一鐵電層的頂表面和第二電極的頂表面比第一電極的最頂表面離半導體基材更遠。
依據本公開之部分實施例，提供一種半導體元件，包含：電晶體結構、第一間隔物、第一介電層和電容器。電晶體結構在半導體基材上。第一間隔物沿電晶體結構的閘極結構的側壁延伸。第一介電層在閘極結構上，第一介電層沿第一間隔物的側壁延伸。電容器在閘極結構上，電容器延伸穿過第一介電層。電容器包含：第一電極、記憶體膜和第二電極。第一電極在閘極結構上。記憶體膜在第一電極上，記憶體膜沿第一電極的最頂表面延伸，其中第一電極的最頂表面在記憶體膜的最底表面上。第二電極在記憶體膜上。
依據本公開之部分實施例，提供一種方法，包含： 形成閘極堆疊在基材上，其中閘極堆疊與閘極間隔物相鄰；蝕刻閘極堆疊以形成第一凹槽；沉積第一電極層在第一凹槽中；蝕刻第一電極層，使得第一電極層的複數個頂表面在閘極間隔物的頂表面下；沉積記憶體膜在第一電極層上；沉積第二電極層在記憶體膜上；以及平坦化記憶體膜和第二電極層，使得記憶體膜的頂表面、第二電極層的頂表面和閘極間隔物的頂表面彼此齊平。
50:基材
50N:n型區域
50P:p型區域
51:分隔器
55:鰭片
58:淺溝槽隔離區域
60:虛設介電層
62:虛設閘極層
64:遮罩層
68:通道區域
72:虛設閘極
74:遮罩
80:第一間隔物層
81:第一間隔物
82:第二間隔物層
83:第二間隔物
86:第一凹槽
92:源極/汲極區域
92A:第一半導體材料層
92B:第二半導體材料層
92C:第三半導體材料層
94:接觸蝕刻停止層
96:第一層間介電質
98:第二凹槽
100:閘極介電層
101:區域
102:閘極
102A:襯墊層
102B:功函數調整層
102C:填充材料
103:第三凹槽
104:第一介電層
105:第四凹槽
106:第一電極層
106a:第一電極層
106b:第一電極層
108:第一硬遮罩層
108a:第一硬遮罩層
108b:一硬遮罩層
109:電晶體結構
110:記憶體膜
110a:記憶體膜
110b:記憶體膜
112:第二電極層
112a:第二電極層
112b:第二電極層
113:電容器
113a:電容器
113b:電容器
114:第二層間介電質
116:接觸件
116a:接觸件
118:接觸件
A-A':橫截面
B-B':橫截面
C-C':橫截面
H1:高度
當結合附圖閱讀時，根據以下詳細描述可以最好地理解本公開的各方面。應理解，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了討論的清楚，各種特徵的尺寸可以任意地增加或減小。
第1圖根據部分實施例以三維視圖繪示鰭式場效應電晶體的示例。
第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第7A圖、第7B圖、第7C圖、第8A圖、第8B圖、第8C圖、第9A圖、第9B圖、第9C圖、第10A圖、第10B圖、第10C圖、第10D圖、第11A圖、第11B圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第14C圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B 圖、第21A圖、第21B圖、第22A圖、第22B圖、第23A圖、第23B圖、第24A圖、第24B圖、第25A圖、第25B圖、第26A圖、第26B圖、第27A圖、第27B圖、第28A圖、第28B圖、第29A圖、第29B圖、第30A圖、第30B圖、第31A圖、第31B圖、第32A圖和第32B圖是根據部分實施例在製造鰭式場效應電晶體的中間階段的橫截面圖。
以下公開提供了用於實現本公開之不同特徵的許多不同的實施例或示例。以下描述元件和配置的特定示例以簡化本公開。當然，這些僅是示例，並不旨在進行限制。例如，在下面的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加的特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各個示例中重複參考數字和/或文字。此重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
更甚者，空間相對的詞彙(例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙)於此用以簡單描述如圖所示之元件或特徵與另一元件或特徵的關係。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋元件的不同轉向。再者，這些元件 可旋轉(旋轉90度或其他角度)，且在此使用之空間相對的描述語可作對應的解讀。
多個實施例提供了一種單電晶體單電容器(one transistor one capacitor,1T-1C)記憶體單元(其包括形成在電晶體的閘極上方的電容器)，以及形成此單電晶體單電容器記憶體單元的方法。在部分實施例中，電容器可以包括鐵電(ferroelectric,FE)材料，並且記憶體單元可以是鐵電隨機存取記憶體(ferroelectric random access memory,FERAM)單元。可以透過以下的步驟形成電容器：在閘極上形成溝槽，在溝槽中形成間隔物，在溝槽中沉積底部電極層，圖案化底部電極層以使得底部電極層的頂表面在間隔物的頂表面之下，在底部電極層上方沉積記憶體膜(例如，鐵電材料)，並且在記憶體膜上方沉積頂部電極層。然後，形成延伸到頂部電極層的接觸件，其中記憶體膜介於底部電極層和接觸件之間。在底部電極層上方沉積記憶體膜和頂部電極層之前對底部電極層進行圖案化可以使底部電極與接觸件隔離，從而防止接觸件和底部電極層之間的分流，如此，可以減少錯誤並提高元件性能。
第1圖繪示根據部分實施例的鰭式場效應電晶體(fin field-effect transistor,FinFET)的示例的三維視圖。鰭式場效應電晶體在基材50(例如，半導體基材)上包括鰭片55。淺溝槽隔離(shallow trench isolation,STI)區域58設置在基材50中，並且鰭片 55從相鄰的淺溝槽隔離區域58上方和之間突出。儘管將淺溝槽隔離區域58描述/繪示為與基材50分離，但是如本文中所使用的，術語「基材」可以用於僅指半導體基材或包括淺溝槽隔離區域的半導體基材。另外，儘管將鰭片55繪示為單個、與基材50連續的材料，然而鰭片55和/或基材50可以包括單一材料或多種材料。在本文中，鰭片55指的是在相鄰的淺溝槽隔離區域58之間延伸的部分。
閘極介電層100沿著鰭片55的側壁並位於鰭片55的頂表面之上，並且閘極102位於閘極介電層100之上。磊晶源極/汲極區域92相對於閘極介電層100和閘極102位於鰭片55的相對側。第1圖還繪示在後面的圖式中使用的參考橫截面。橫截面A-A'沿著閘極102的長軸並且在例如垂直於鰭式場效應電晶體的源極/汲極區域92之間的電流流動方向的方向上。橫截面B-B'垂直於橫截面A-A'，並且沿著鰭片55的長軸並且在例如鰭式場效應電晶體的磊晶源極/汲極區域92之間的電流流動的方向上。橫截面C-C'平行於橫截面A-A'，並延伸穿過鰭式場效應電晶體的源極/汲極區域92。為了清楚起見，後續附圖將參考這些參考的橫截面。
本文討論的部分實施例是在使用後閘極製程(gate-last process)形成的鰭式場效應電晶體的背景下討論的。在其他實施例中，可以使用先閘極製程(gate-first process)。此外，部分實施例考慮了在平面元件中使用的方面，例如，平面場效應電晶體、奈米結 構(例如，奈米片、奈米線、閘極全環等)場效應電晶體(nanostructure field-effect transistors,NSFET)等。
第2圖至第32B圖是根據部分實施例在製造記憶體元件的中間階段的橫截面圖。第2圖至第5圖繪示沿第1圖所示之參考橫截面A-A'的n型區域50N和p型區域50P。第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖、第26A圖、第27A圖、第28A圖、第29A圖、第30A圖、第31A圖、第32A圖繪示沿著第1圖中所示之參考橫截面A-A'的n型區域50N或p型區域50P中的任何一個中。第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第14C圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖、第24B圖、第25B圖、第26B圖、第27B圖、第28B圖、第29B圖、第30B圖、第31B圖、第32B圖沿著第1圖所示之參考橫截面B-B'繪示。第7C圖、第8C圖、第9C圖、第10C圖、第10D圖沿著第1圖所示之參考橫截面C-C'繪示。
在第2圖中，提供了基材50。基材50可以是半導體基材(例如，體半導體、絕緣體上半導體 (semiconductor-on-insulator,SOI)基材等)，其可以被摻雜(例如，用p型或n型摻雜劑)或未摻雜。基材50可以是晶片(例如，矽晶片)。通常，絕緣體上半導體基材是在絕緣體層上形成的半導體材料層。絕緣體層可以是例如埋入氧化物(buried oxide,BOX)層、氧化矽層等。絕緣層設置在通常為矽或玻璃基材的基材上。亦可以使用其他基材(例如，多層或梯度基材)。在部分實施例中，基材50的半導體材料可以包括矽；鍺；化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦)；合金半導體(包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦和/或磷砷化鎵銦)；或其組合。
基材50具有n型區域50N和p型區域50P。n型區域50N可以用於形成n型元件(例如，N型金屬氧化物半導體電晶體(例如，n型鰭式場效應電晶體))。p型區域50P可以用於形成p型元件(例如，P型金屬氧化物半導體電晶體(例如，p型鰭式場效應電晶體))。n型區域50N可以與p型區域50P物理上分開(如分隔器51所示)，並且可以在n型區域50N和p型區域50P之間設置任何數量的元件特徵(例如，其他主動元件、摻雜區域、隔離結構等)。
在第3圖中，鰭片55形成在基材50中。鰭片55是半導體條。在部分實施例中，可以透過在基材50中刻蝕溝槽而在基材50中形成鰭片55。此刻蝕可以是任何可接 受的刻蝕製程(例如，反應性離子刻蝕(reactive ion etch,RIE)、中性束刻蝕(neutral beam etch,NBE)等，或其組合)。蝕刻可以是各向異性的。
可以透過任何合適的方法來圖案化鰭片55。例如，可以使用一種或多種微影製程(包括雙重圖案化或多重圖案化製程)來圖案化鰭片55。通常，雙重圖案化或多重圖案化製程將微影和自對準製程相結合，從而允許產生例如間距小於使用單次、直接微影法可獲得的間距的圖案。例如，在一個實施例中，在基材上方形成犧牲層並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後去除犧牲層，然後可以使用剩餘的間隔物來圖案化鰭片55。在部分實施例中，遮罩(或其他層)可以保留在鰭片55上。
在第4圖中，淺溝槽隔離區域58形成在鰭片55附近。可以透過在基材50上方和在相鄰的鰭片55之間形成絕緣材料(未單獨地繪示)來形成淺溝槽隔離區域58。絕緣材料可以是氧化物(例如，氧化矽)、氮化物等或它們的組合，並且其可以透過高密度電漿化學氣相沉積(high density plasma chemical vapor deposition,HDP-CVD)、可流動化學氣相沉積(flowable chemical vapor deposition,FCVD)(例如，在遠端電漿系統中進行基於化學氣相沉積的材料沉積，並進行後固化，以將沉積的材料轉換為另一種材料(例如，氧化物))等或其組合來形成。亦可以使用任何可接受的製程來形成其他 的絕緣材料。在所示的實施例中，絕緣材料是透過可流動化學氣相沉積製程形成的氧化矽。一旦形成絕緣材料，就可以執行退火製程。在部分實施例中，形成絕緣材料，使得多餘的絕緣材料覆蓋鰭片55。絕緣材料可以包括單層或可以利用多層。例如，在部分實施例中，可以先沿著基材50和鰭片55的表面形成襯墊(未單獨地繪示出)。之後，可以在襯墊上形成諸如上述的填充材料。
然後，對絕緣材料施加去除製程以去除鰭片55上方多餘的絕緣材料。在部分實施例中，可使用諸如化學機械平坦化(chemical mechanical polish,CMP)、回蝕刻製程、其組合等的平坦化製程。平坦化製程可以使絕緣材料和鰭片55平坦化。平坦化製程會暴露鰭片55，使得在平坦化製程完成之後，鰭片55和絕緣材料的頂表面是水平的。
然後，使絕緣材料凹陷以形成如第4圖所示的淺溝槽隔離區域58。使絕緣材料凹陷，以使鰭片55和基材50的上部從相鄰的淺溝槽隔離區域58之間突出。此外，淺溝槽隔離區域58的頂表面可以具有如圖所示的平坦表面、凸表面、凹表面(例如，凹陷)或其組合。淺溝槽隔離區域58的頂表面可以透過適當的蝕刻製程形成為平坦的、凸的和/或凹的。可以使用可接受的蝕刻製程來凹陷淺溝槽隔離區域58，例如，對絕緣材料的材料具有選擇性的蝕刻製程(例如，以比蝕刻鰭片55和基材50的材料更快的速率蝕刻絕緣材料的材料)。例如，可以使用例如稀氫氟酸(dHF) 去除氧化物。
第2圖至第4圖所描述的製程僅是可以形成鰭片55的一個實施例。在部分實施例中，鰭片55可以透過磊晶生長製程形成。例如，可以在基材50的頂表面上方形成介電層，並且可以蝕刻穿過介電層以形成溝槽以暴露出下面的基材50。可以在溝槽中磊晶生長同質磊晶結構，並且可以凹陷介電層使得同質磊晶結構從介電層突出以形成鰭片。另外，在部分實施例中，鰭片55可以使用異質磊晶結構。例如，可以凹陷第4圖中的鰭片55，並且可以在凹陷的鰭片55上磊晶生長與鰭片55不同的材料。在這樣的實施例中，鰭片55包括凹入的材料以及配置在凹入的材料上方的磊晶生長材料。在部分實施例中，可以在基材50的頂表面上方形成介電層，並且可以蝕刻穿過介電層以形成溝槽。然後可以使用與基材50不同的材料在溝槽中磊晶生長異質磊晶結構，並且可以凹陷介電層，使得異質磊晶結構從介電層突出以形成鰭片55。在磊晶生長同質磊晶或異質磊晶結構的部分實施例中，可以在生長過程中原位摻雜磊晶生長的材料，儘管原位摻雜和佈植摻雜可以一起使用，然而其可能會消除之前和之後的佈植。
更進一步，在n型區域50N(例如，N型金屬氧化物半導體區域)中磊晶生長與在p型區域50P(例如，P型金屬氧化物半導體區域)中的材料不同的材料可能是有利的。在部分實施例中，鰭片55的上部可以由矽鍺(SixGe1-x，其中x可以在0至1的範圍內)、碳化矽、 純的或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體等形成。例如，用於形成III-V族化合物半導體的可用材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵等。
進一步在第4圖中，可以在鰭片55和/或基材50中形成適當的井(未單獨繪示)。在部分實施例中，可以在n型區域50N中形成P型井，並且可以在在p型區域50P中形成N型井。在部分實施例中，在n型區域50N和p型區域50P兩者中均形成P型井或N型井。
在具有不同類型井的實施例中，可以使用光阻或其他遮罩(未單獨地繪示)來實現在n型區域50N和p型區域50P的不同佈植步驟。例如，可以在n型區域50N中的鰭片55和淺溝槽隔離區域58上方形成光阻。圖案化光阻以暴露基材50的p型區域50P(例如，P型金屬氧化物半導體區域)。可以透過使用旋塗技術來形成光阻，並且可以使用可接受的微影技術來對光阻進行圖案化。一旦圖案化光阻，就在p型區域50P中執行n型雜質佈植，並且光阻可以作為遮罩以實質上防止n型雜質被佈植到n型區域50N(例如，N型金屬氧化物半導體區域)中。n型雜質可以是佈植到此區域中的磷、砷、銻等，其濃度等於或小於1×1018原子/公分3(例如，在約1×1016原子/公分3和約1×1018原子/公分3之間)。在佈植之後，例如透過可接受的灰化製程去除光阻。
在佈植p型區域50P之後，在p型區域50P中的鰭片55和淺溝槽隔離區域58上方形成光阻。圖案化光阻以暴露基材50的n型區域50N(例如，N型金屬氧化物半導體區域)。可以透過使用旋塗技術來形成光阻，並且可以使用可接受的微影技術來對光阻進行圖案化。一旦光阻被圖案化，就可以在n型區域50N中進行p型雜質佈植，並且光阻可以作為遮罩以實質上防止p型雜質被佈植到p型區域50P(例如，P型金屬氧化物半導體區域)中。p型雜質可以是佈植到此區域中的硼、氟化硼、銦等，其濃度等於或小於1×1018原子/公分3(例如，在約1×1016原子/公分3至約1x1018原子/公分3之間)。在佈植之後，可以例如透過可接受的灰化製程來去除光阻。
在n型區域50N和p型區域50P的佈植之後，可以執行退火以修復佈植損傷並激活佈植的p型和/或n型雜質。在部分實施例中，磊晶鰭片的生長材料可以在生長期間被原位摻雜，儘管原位和佈植摻雜可以一起使用，然而這可能會消除佈植。
在第5圖中，在鰭片55上形成虛設介電層60。虛設介電層60可以是例如氧化矽、氮化矽、其組合等，並且根據可接受的技術可以使用沉積或熱生長的方式形成虛設介電層60。在虛設介電層60上方形成虛設閘極層62，並且在虛設閘極層62上方形成遮罩層64。可以在虛設介電層60上方沉積虛設閘極層62，然後例如透過化學機械平坦化將其平坦化。遮罩層64可以沉積在虛設閘極層62 上。虛設閘極層62可以是導電或非導電的材料，並且可以選自由非晶矽(amorphous silicon)、多晶矽(polycrystalline-silicon)(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和金屬所組成的群組。可以透過物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積、濺鍍沉積或用於沉積所選材料的其他技術來沉積虛設閘極層62。虛設閘極層62可以由對隔離區域(例如，淺溝槽隔離區域58和/或虛設介電層60)的蝕刻具有高的蝕刻選擇性的其他材料製成。遮罩層64可以包括諸如氮化矽、氮氧化矽等的一層或多層。在此實施例中，在橫跨n型區域50N和p型區域50P的上方形成單個虛設閘極層62和單個遮罩層64。應理解，僅出於說明的目的，繪示的虛設介電層60僅覆蓋鰭片55。在部分實施例中，可以沉積虛設介電層60，使得虛設介電層60覆蓋淺溝槽隔離區域58，在淺溝槽隔離區域58上方延伸並且在虛設閘極層62和淺溝槽隔離區域58之間。
第6A圖至第32B圖繪示示例性元件之製造中的各種附加步驟。第8A圖至第32B圖繪示n型區域50N或p型區域50P中的任何一個的特徵。例如，第6A圖至第32B圖所示的結構可以適用於n型區域50N和p型區域50P。在每個附圖所附的文字中描述了n型區域50N和p型區域50P的結構上的差異(如果有的話)。
在第6A圖和第6B圖中，可以使用可接受的微影 和蝕刻技術來對遮罩層64(參見第5圖)進行圖案化以形成遮罩74。可以使用可接受的蝕刻技術來將遮罩74的圖案轉印至虛設閘極層62以形成虛設閘極72。在部分實施例中，遮罩74的圖案也可以轉移到虛設介電層60。虛設閘極72覆蓋鰭片55之相應的通道區域68。遮罩74的圖案可以用於將每個虛設閘極72與相鄰的虛設閘極72物理地分離。虛設閘極72的長度方向可以實質上垂直於相應的鰭片55的長度方向。虛設介電層60、虛設閘極72和遮罩74可以統稱為「虛設閘極堆疊」。
在第7A圖至第7C圖中，在第6A圖和第6B圖所示的結構上方形成第一間隔物層80和第二間隔物層82。在第7A圖至第7C圖中，第一間隔物層80形成在淺溝槽隔離區域58的頂表面、鰭片55和遮罩74的頂表面和側壁，以及虛設閘極72和虛設介電層60的側壁上。第二間隔物層82沉積在第一間隔物層80上方。第一間隔物層80可以透過熱氧化或透過化學氣相沉積、原子層沉積等沉積形成。第一間隔物層80可以由氧化矽、氮化矽、氮氧化矽等形成。第二間隔層82可以透過化學氣相沉積、原子層沉積等沉積。第二間隔物層82可以由氧化矽、氮化矽、氮氧化矽等形成。
在第8A圖至第8C圖中，蝕刻第一間隔物層80和第二間隔物層82以形成第一間隔物81和第二間隔物83。可以使用適當的蝕刻(例如，各向異性蝕刻製程(例如，乾式蝕刻製程)之類的製程)來蝕刻第一間隔物層80 和第二間隔物層82。第一間隔物81和第二間隔物83可以設置在鰭片55、虛設介電層60、虛設閘極72和遮罩74的側壁上。由於用於蝕刻第一間隔層80和第二間隔物層82的蝕刻製程，第一間隔物81和第二間隔物83可以具有與鰭片55和虛設閘極堆疊相鄰的不同高度，以及在鰭片55和虛設閘極堆疊之間的不同高度。具體地，如第8A圖至第8C圖所示，在部分實施例中，第一間隔物81和第二間隔物83可以部分地向上延伸至鰭片55和虛設閘極堆疊的側壁。在部分實施例中，第一間隔物81和第二間隔物83可以延伸到虛設閘極堆疊的頂表面。
在形成第一間隔物81和第二間隔物83之後，可以執行用於輕度摻雜的源極/汲極(lightly doped source/drain,LDD)區域(未單獨地繪示)的佈植。在具有不同元件類型的實施例中，類似於以上在第4圖中討論的佈植，可以在n型區域50N上方形成遮罩(例如，光阻)，並暴露p型區域50P，並且可以將適當類型的雜質(例如，p型雜質)佈植到p型區域50P中之暴露的鰭片55和基材50中。然後可以去除遮罩。隨後，可以在p型區域50P上方形成遮罩(例如，光阻)，並暴露n型區域50N，並且可以將適當類型的雜質(例如，n型雜質)佈植到在n型區域50N中之暴露的鰭片55和基材50中。然後可以去除遮罩。在此所指的n型雜質可以是先前討論的任何n型雜質，並且在此所指的p型雜質可以是先前討論的任何p型雜質。輕度摻雜的源極/汲極區域可以具有約 1×1015原子/公分3至約1×1019原子/公分3的雜質濃度。退火可用於修復佈植物損壞並激活佈植的雜質。
應理解，以上公開總體上描述了形成間隔物和輕度摻雜的源極/汲極區域的製程。亦可以使用其他製程和順序。例如，可以利用更少或更多的間隔物，可以利用不同的步驟順序(例如，可以在形成第二間隔物83之前形成第一間隔物81，可以形成和去除另外的間隔物，等等)。此外，可以使用不同的結構和步驟來形成n型和p型元件。
在第9A圖至第9C圖中，在鰭片55和基材50中形成第一凹槽86。如第9C圖所示，淺溝槽隔離區域58的頂表面可以與基材50的頂表面齊平。可以蝕刻基材50，使得第一凹槽86的底表面設置在淺溝槽隔離區域58的頂表面上方或下方。可以透過使用各向異性蝕刻製程(例如，反應性離子刻蝕、中性束刻蝕等)蝕刻鰭片55和基材50來形成第一凹槽86。在用於形成第一凹槽86的蝕刻製程期間，第一間隔物81、第二間隔物83和遮罩74遮蔽部分的鰭片55和基材50。可以使用單次蝕刻製程或多次蝕刻製程來形成第一凹槽86。在第一凹槽86達到期望的深度之後，可以使用定時蝕刻製程來停止對第一凹槽86的蝕刻。
在第10A圖至第10D圖中，在第一凹槽86中形成磊晶源極/汲極區域92，以在鰭片55的通道區域68上施加應力，從而提高性能。如第10B圖所示，在第一凹槽86中形成磊晶源極/汲極區域92，使得每個虛設閘極72 設置在磊晶源極/汲極區域92之相應的相鄰對之間。在部分實施例中，第一間隔物81用來將磊晶源極/汲極區域92與虛設閘極72分開適當的橫向距離，使得磊晶源極/汲極區域92不會與隨後形成的鰭式場效應電晶體的閘極短路。
可以透過遮蔽p型區域50P(例如，P型金屬氧化物半導體區域)來形成n型區域50N(例如，N型金屬氧化物半導體區域)中的磊晶源極/汲極區域92。然後，在第一凹槽86中磊晶生長磊晶源極/汲極區域92。磊晶源極/汲極區域92可以包括任何可接受的材料(例如，適用於n型鰭式場效應電晶體的材料)。例如，如果鰭片55是矽，則磊晶源極/汲極區域92可以包括會在鰭片55上施加拉伸應變的材料(例如，矽、碳化矽、摻雜磷的碳化矽、磷化矽等)。磊晶源極/汲極區域92可以具有從鰭片55之相應的表面凸起的表面並且可以具有刻面(facet)。
可以透過遮蔽n型區域50N(例如，N型金屬氧化物半導體區域)來形成p型區域50P(例如，P型金屬氧化物半導體區域)中的磊晶源極/汲極區域92。然後，在第一凹槽86中磊晶生長磊晶源極/汲極區域92。磊晶源極/汲極區域92可以包括任何可接受的材料(例如，適用於P型奈米結構場效應電晶體的材料)。例如，如果鰭片55是矽，則磊晶源極/汲極區域92可以包括會在鰭片55上施加壓縮應變的材料(例如，矽鍺、摻雜硼的矽鍺、鍺、鍺錫等)。磊晶源極/汲極區域92還可以具有從鰭片55 的相應表面凸起的表面，並且可以具有刻面。
磊晶源極/汲極區域92、鰭片55和/或基材50可以佈植摻雜劑以形成源極/汲極區域(類似於先前討論的用於形成輕度摻雜的源極/汲極區域的製程)，隨後執行退火。源極/汲極區域的雜質濃度可以在約1×1019原子/公分3至約1×1021原子/公分3之間。用於源極/汲極區域的n型和/或p型雜質可以是先前討論的任何雜質。在部分實施例中，可以在生長期間原位摻雜磊晶源極/汲極區域92。
作為用於在n型區域50N和p型區域50P中形成磊晶源極/汲極區域92的磊晶製程的結果，磊晶源極/汲極區域92的頂表面具有橫向向外擴展超過鰭片55的側壁的刻面。在部分實施例中，如第10C圖所示，這些刻面使同一個鰭式場效應電晶體之相鄰的磊晶源極/汲極區域92合併。在部分實施例中，如第10D圖所示，在磊晶製程完成之後，相鄰的磊晶源極/汲極區域92保持分離。在第10C圖和第10D圖所示的實施例中，可以形成覆蓋延伸超過淺溝槽隔離區域58之鰭片55的一部分側壁的第一間隔物81，從而阻止了磊晶生長。在部分實施例中，可以調整用於形成第一間隔物81的間隔物蝕刻，以去除間隔物材料，以允許磊晶生長區域延伸到淺溝槽隔離區域58的表面。
磊晶源極/汲極區域92可以包括一個或多個半導體材料層。例如，磊晶源極/汲極區域92可以包括第一半導體材料層92A、第二半導體材料層92B和第三半導體材 料層92C。磊晶源極/汲極區域92可以使用任意數量的半導體材料層。第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C中的每一個可以由不同的半導體材料形成和/或可以摻雜不同的摻雜劑濃度。在部分實施例中，第一半導體材料層92A可以具有小於第二半導體材料層92B並且大於第三半導體材料層92C的摻雜劑濃度。在磊晶源極/汲極區域92包括三個半導體材料層的實施例中，可以沉積第一半導體材料層92A，可以在第一半導體材料層92A上方沉積第二半導體材料層92B，並且可以在第二半導體材料層92B上方沉積第三半導體材料層92C。
在第11A圖和第11B圖中，第一層間介電質(interlayer dielectric,ILD)96分別沉積在第10A圖和第10B圖所示的結構上。第一層間介電質96可以由介電材料形成，並且可以透過任何合適的方法(例如，化學氣相沉積、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition,PECVD)或可流動化學氣相沉積)來沉積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass,PSG)、硼矽酸鹽玻璃(boro-silicate glass,BSG)、摻硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass,BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass,USG)等。可以使用透過任何可接受的製程形成的其他絕緣材料。在部分實施例中，接觸蝕刻停止層(contact etch stop layer，接觸蝕刻停止層)94設置在第一層間介電質96和磊晶源極/汲極區域92、遮罩74以及第一間隔物81之間。接觸蝕刻停止層94可以包括蝕刻速率與上面的第一層間介電質96的材料不同的介電材料(例如，氮化矽、氧化矽、氮氧化矽等)。
在第12A圖和第12B圖中，可以執行平坦化製程(例如，化學機械平坦化)，以使第一層間介電質96的頂表面與虛設閘極72或遮罩74的頂表面平齊。平坦化製程也可能會去除虛設閘極72上的遮罩74，以及沿著遮罩74的側壁之部分的第一間隔物81。在平坦化製程之後，虛設閘極72、第一間隔物81和第一層間介電質96的頂表面是水平的。因此，虛設閘極72的頂表面透過第一層間介電質96被暴露。在部分實施例中，可以保留遮罩74，在這種情況下，平坦化製程會使第一層間介電質96的頂表面與遮罩74和第一間隔物81的頂表面齊平。
在第13A圖和第13B圖中，在一個或多個蝕刻步驟中去除了虛設閘極72和遮罩74(如果存在)，從而形成了第二凹槽98。亦可以去除第二凹槽98中部分的虛設介電層60。在部分實施例中，僅虛設閘極72被去除而虛設介電層60被保留並且被第二凹槽98暴露。在部分實施例中，虛設介電層60從晶粒的第一區域(例如，核心邏輯區域)中的第二凹槽98中被去除並保留在晶粒的第二區域(例如，輸入/輸出區域)的第二凹槽98中。在部分實施例中，透過各向異性乾式蝕刻製程去除虛設閘極72。例如， 蝕刻製程可以包括使用反應氣體的乾式蝕刻製程，其以比蝕刻第一層間介電質96或第一間隔物81更快的速率選擇性地蝕刻虛設閘極72。每個第二凹槽98暴露和/或覆蓋相應的鰭片55的通道區域68。每個通道區域68設置在磊晶源極/汲極區域92的相鄰對之間。在去除期間，當虛設閘極72被蝕刻時，虛設介電層60可以作為蝕刻停止層。然後，可以在去除虛設閘極72之後可選地去除虛設介電層60。
在第14A圖至第14C圖中，形成作為替換閘極的閘極介電層100和閘極102。第14C圖繪示第14B圖的區域101的詳細視圖。閘極介電層100可以包括沉積在第二凹槽98中的一個或多個層(例如，在鰭片55的頂表面和側壁上，在第一間隔物81的頂表面和側壁上以及在第二間隔物83的頂表面上)。閘極介電層100也可以形成在第一層間介電質96、接觸蝕刻停止層94和淺溝槽隔離區域58的頂表面上。在部分實施例中，閘極介電層100包括一個或多個介電層(例如，一個或多個氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽等的層)。在部分實施例中，閘極介電層100包括透過熱或化學氧化形成的氧化矽的界面層以及上面的高介電常數介電材料(例如，金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的矽酸鹽及其組合)。閘極介電層100可以包括具有大於約7.0的介電常數值的介電層。閘極介電層100的形成方法可以包括分子束沉積(molecular-beam deposition,MBD)、原子層沉 積、電漿增強化學氣相沉積等。在虛設介電層60的一部分保留在第二凹槽98中的實施例中，閘極介電層100可以包括虛設介電層60的材料(例如，氧化矽)。
閘極102沉積在閘極介電層100上方並填充第二凹槽98的其餘部分。閘極102可以包括含金屬的材料(例如，氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或多層)。儘管在第14B圖中繪示單層閘極102，然而，閘極102可以包括任意數量的襯墊層102A、任意數量的功函數調整層102B和填充材料102C(如第14C圖所示)。
在填充第二凹槽98之後，可以執行平坦化製程(例如，化學機械平坦化)以去除閘極介電層100和閘極102的多餘部分，這些多餘部分位於第一層間介電質96的頂表面上方。閘極102和閘極介電層100的其餘部分形成所得的鰭式場效應電晶體的替換閘極。閘極102和閘極介電層100可以被統稱為「閘極堆疊」。閘極堆疊可以沿著鰭片55的通道區域68的側壁延伸。
在n型區域50N和p型區域50P中的閘極介電層100的形成可以同時發生，使得每個區域中的閘極介電層100由相同的材料形成。閘極102的形成可以同時發生，使得每個區域中的閘極102由相同的材料形成。在部分實施例中，可以透過不同的製程來形成每個區域中的閘極介電層100，使得n型區域50N和p型區域50P中的閘極介電層100可以是不同的材料。在部分實施例中，每個區 域中的閘極102可以透過不同的製程形成，使得n型區域50N和p型區域50P中的閘極102可以是不同的材料。當使用不同的製程時，可以使用不同的遮蔽步驟來遮蔽和暴露適當的區域。
磊晶源極/汲極區域92、鰭片55的通道區域68以及閘極堆疊(包括閘極介電層100和閘極102)可以被統稱為電晶體結構109。在下面關於第15A圖至第32B圖的實施例中，一部分的閘極堆疊可以用電容器代替以形成單電晶體單電容器記憶體單元(例如，鐵電隨機存取記憶體記憶體單元)。儘管在此將電晶體結構109描述為包括鰭式場效應電晶體，然而，在其他的實施例中可以包括包含不同類型的電晶體(例如，平面場效應電晶體、奈米場效應電晶體、薄膜電晶體(thin film transistor,TFT)等)的電晶體結構109。
在第15A圖和第15B圖中，使閘極堆疊(包括閘極介電層100和閘極102)是凹陷，因此第三凹槽103形成在閘極堆疊正上方以及在第一間隔物81的相對部分之間。可以透過諸如各向同性蝕刻製程(例如，濕式蝕刻製程)、各向異性蝕刻製程(例如，乾式蝕刻製程)、多種製程或其組合等的蝕刻製程來凹陷閘極堆疊。蝕刻製程可以是對閘極介電層100和閘極102的材料具有選擇性的蝕刻製程(例如，以比蝕刻第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83的材料更快的速率蝕刻閘極介電層100和閘極102的材料)。如此， 可以蝕刻閘極介電層100和閘極102以形成第三凹槽103，而第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83保持相對未被蝕刻。第三凹槽103可以具有從大約5奈米到大約50奈米的高度H1。
在第16A圖和第16B圖中，第一介電層104形成在閘極堆疊上方的第三凹槽103中。第一介電層104可以透過任何合適的方法(例如，化學氣相沉積、原子層沉積等)來沉積。第一介電層104可以包括氧化矽、氮化矽等。在填充第三凹槽103之後，可以執行平坦化製程(例如，化學機械平坦化)以去除在第一層間介電質96的頂表面上方之第一介電層104的多餘部分。因此，第一介電層104、第一間隔物81、第二間隔物83、接觸蝕刻停止層94和第一層間介電質96的頂表面可以彼此齊平。第一介電層104可以具有從大約5奈米到大約50奈米的高度H1。
在第17A圖和第17B圖中，透過第一介電層104圖案化第四凹槽105。可以透過微影和蝕刻的組合在第一介電層104中圖案化第四凹槽105。蝕刻可以是任何可接受的蝕刻製程(例如，濕式或乾式蝕刻、反應性離子刻蝕、中性束刻蝕等或其組合)。蝕刻可以是各向異性的。第四凹槽105可以設置在第一介電層104的相對側壁之間。第四凹槽105可以暴露出閘極102的頂表面。在部分實施例中，第四凹槽105還可以暴露出閘極介電層100的頂表面。
在第18A圖和第18B圖中，第一電極層106和第一硬遮罩層108形成在第四凹槽105中，並在第一介電層104、第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83上延伸。第一電極層106可以透過保形的沉積製程(例如，化學氣相沉積、原子層沉積等)來沉積。第一電極層106可以是導電材料(例如，氮化鈦(TiN)、釕(Ru)、鉭(Ta)、鈦(Ti)、鋁(Al)、鎢(W)或其組合等)。第一電極層106可具有約1奈米至約15奈米的厚度。可以透過旋塗等來沉積第一硬遮罩層108。第一硬遮罩層108可以包括聚合物材料(例如，聚(甲基)丙烯酸酯(poly(methyl)acrylate)、聚(馬來酰亞胺)(poly(maleimide))、酚醛樹脂(novolacs)、聚(醚)(poly(ether)s)、它們的組合等)。在部分實施例中，第一硬遮罩層108可以是底部抗反射塗層(bottom anti-reflective coating,BARC)材料。
在第19A圖和第19B圖中，蝕刻第一硬遮罩層108和第一電極層106。第一硬遮罩層108和第一電極層106可以透過一個或多個蝕刻製程(例如，各向同性蝕刻製程(例如，濕式蝕刻製程)、各向異性蝕刻製程(例如，乾式蝕刻製程)、或者它們的組合或者類似的製程)來蝕刻。在部分實施例中，可以透過第一蝕刻製程來蝕刻第一硬遮罩層108以暴露第一電極層106的頂部和側壁部分。然後可以透過使用第一硬遮罩層108作為遮罩的第二蝕刻製程來蝕刻第一電極層106。在部分實施例中，第一蝕刻 製程和第二蝕刻製程可以是各向同性蝕刻製程。在部分實施例中，可以同時蝕刻第一電極層106和第一硬遮罩層108。
如第19A圖和第19B圖所示，在蝕刻第一硬遮罩層108和第一電極層106之後，第一硬遮罩層108和第一電極層106的頂表面設置在第一介電層104、第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83的頂表面下方。此外，第一電極層106的頂表面可以設置在第一硬遮罩層108的頂表面下方。如第19A圖和第19B圖所示，第一電極層106的頂表面可以是直的並且是傾斜的；然而，在部分實施例中，第一電極層106的頂表面可以是水平的、可以是彎曲的等。蝕刻第一電極層106，使得第一電極層106的頂表面在第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83的頂表面之下，以有助於將第一電極層106與隨後形成的接觸件(例如下面參考第23A圖和第23B圖討論的接觸件116)隔離開，以防止分流、減少元件錯誤並改善元件性能。此外，第一硬遮罩層108保護第一電極層106的側壁部分和底部部分免於蝕刻，使得第一電極層106可以作為隨後完成的鐵電電容器中的底部電極。如第19A圖和第19B圖所示，第一電極層106可以是U形的，這可以增加隨後形成的電容器的電容(例如，電容器面積)。
在第20A圖和第20B圖中，去除了第一硬遮罩層108，並且在第一電極層106、第一介電層104、第一層 間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83上方形成了記憶體膜110和第二電極層112。第一硬遮罩層108可以透過電漿灰化、蝕刻製程(例如，各向同性或各向異性的蝕刻製程)等來去除。
記憶體膜110可以透過化學氣相沉積、原子層沉積等沉積。記憶體膜110可以包括能夠透過在記憶體膜110上施加適當的電壓差而在兩個不同的極化方向之間切換的材料。記憶體膜110可以是高介電常數介電材料。在部分實施例中，記憶體膜110包括鐵電材料(例如，金屬氧化物(例如，氧化鉿(HfxOy)等)、成分金屬氧化物(例如，氧化鉿矽(HfxSiyOz)、氧化鉿鋁(HfxAlyOz)、氧化鉿釓(HfxGdyOz)、氧化鉿鋯(HfxZryOz)、氧化鉿鑭(HfxLayOz)、氧化鉿鍶物(HfxSryOz)、氧化鉿釔(HfxYyOz)、鈦酸鍶(SrTiO3)等)、金屬氮氧化物(例如，氮氧化鉿(HfxOyNz)等)、多層或其組合等)。在部分實施例中，記憶體膜110可以包括不同的鐵電材料或不同類型的記憶體材料。在部分實施例中，記憶體膜110可以是包括在兩個氧化矽(SiOx)層之間的氧化氮(SiNx)層的多層記憶體結構(例如，二氧化矽/氮化矽/二氧化矽(ONO)結構)。記憶體膜110可以具有從大約1奈米到大約20奈米的厚度。
第二電極層112可以透過化學氣相沉積、原子層沉積等沉積。第二電極層112可以是導電材料(例如，氮化鈦(TiN)、釕(Ru)、鉭(Ta)、鈦(Ti)、鋁(Al)、 鎢(W)或其組合等)。第二電極層112可以具有從大約1奈米到大約15奈米的厚度。
記憶體膜110可以在兩個不同方向之一上極化。可以透過在記憶體膜110上施加適當的電壓差並產生適當的電場來改變極化方向。根據記憶體膜110的極化方向，相應的鰭式場效應電晶體的臨界電壓會改變，並且可以儲存數值(例如，0或1)。例如，當記憶體膜110具有第一電極化方向時，相應的電晶體可以具有相對較低的臨界電壓，並且當記憶體膜110具有第二電極化方向時，相應的電晶體可以具有相對較高的臨界電壓。兩個臨界電壓之間的差可以被稱為臨界電壓偏移。較大的臨界電壓偏移使讀取儲存在相應的記憶體單元中的數值更容易(例如，較不容易出錯)。
如第20A圖和第20B圖所示，可以沉積記憶體膜110使其與第一電極層106的最頂表面和側壁、第一介電層104的頂表面和側壁，以及第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83的頂表面接觸。沿著第一電極層106的側壁部分的最頂表面形成記憶體膜110，以將第一電極層106與隨後形成的接觸件(例如，在下面關於第23A圖和第23B圖討論的接觸件116)隔離開來，以防止分流、減少元件錯誤並改善元件性能。
在第21A圖和第21B圖中，執行平坦化製程(例如，化學機械平坦化)，以使記憶體膜110和第二電極層 112的頂表面與第一介電層104、第一層間介電質96、接觸蝕刻停止層94，第一間隔物81和第二間隔物83的頂表面齊平。平坦化製程可以形成包括第一電極層106、記憶體膜110和第二電極層112的電容器113。在平坦化製成之後，記憶體膜110、第二電極層112、第一介電層104、第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83的頂表面是水平的。第一電極層106、記憶體膜110和第二電極層112的組合可以作為完成的元件中的電容器113(例如，鐵電電容器)。每個電容器113(包括第一電極層106、記憶體膜110和第二電極層112)可以電耦合至下面的鰭式場效應電晶體的金屬閘極結構(例如，閘極102)以形成單電晶體單電容器記憶體單元(例如，鐵電隨機存取記憶體記憶體單元)。
在第22A圖和第22B圖中，第二層間介電質114沉積在第一層間介電質96上方，並且接觸件116和接觸件118形成在第二層間介電質114中。在部分實施例中，第二層間介電質114是透過可流動化學氣相沉積形成的可流動膜。在部分實施例中，第二層間介電質114由諸如磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃等的介電材料形成，並且可以透過諸如化學氣相沉積、電漿增強化學氣相沉積等的任何適當方法來沉積。
進一步在第22A圖和第22B圖中，穿過第二層間介電質114和第一層間介電質96形成接觸件116和接觸 件118。穿過第一層間介電質96和第二層間介電質114形成接觸件118的開口並且穿過第二層間介電質114形成接觸件116的開口。可以使用可接受的微影和蝕刻技術形成開口。在開口中形成諸如擴散阻擋層、黏著層等的襯墊以及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行諸如化學機械平坦化的平坦化製程以從第二層間介電質114的表面去除多餘的材料。剩餘的襯墊和導電材料在開口中形成接觸件116和接觸件118。可以執行退火製程以在磊晶源極/汲極區域92和接觸件118之間的界面處形成矽化物。接觸件118物理地和電地耦合到磊晶源極/汲極區域92，並且可以被稱為源極/汲極接觸件。接觸件116物理地和電地耦合到第二電極層112，並且可以被稱為電容器接觸件。接觸件116和接觸件118可以以不同的製程形成，或者可以以相同的製程形成。儘管在此將接觸件116和接觸件118繪示為在相同的橫截面中形成，然而應當理解，接觸件116和接觸件118中的每一個可以在不同的橫截面中形成，這可以避免接觸件的短路。
如第22A圖和第22B圖所示，形成在第一電極層106上方的記憶體膜110可以將接觸件116與第一電極層106分開(即使在接觸件116未對準的情況下(如第22A圖和第22B圖中接觸件116的虛線輪廓所示))。例如，記憶體膜110覆蓋第一電極層106並將第一電極層106與接觸件116物理地隔離。這防止了透過第一電極層106 從接觸件116分流，並防止元件錯誤和改善元件性能。
第23A圖至第27B圖繪示一個實施例，其中第一電極層106a是透過物理氣相沉積而不是化學氣相沉積或原子層沉積形成的(如第18A圖至第22B圖所示的實施例)。可以在第23A圖和第23B圖所示的步驟之前執行關於第2圖至第17B圖所執行和討論的步驟。在第23A圖和第23B圖中，第一電極層106a和第一硬遮罩層108a形成在第四凹槽105中(參見第17A圖和第17B圖)，並在第一介電層104、第一層間介電質96、接觸蝕刻停止層94、第一間隔物81、第二間隔物83上延伸。可以透過與第18A圖至第22B圖的實施例中所使用的製程相比不那麼保形的製程(例如，物理氣相沉積等)來沉積第一電極層106a。第一電極層106a可以是導電材料(例如，氮化鈦(TiN)、釕(Ru)、鉭(Ta)、鈦(Ti)、鋁(Al)、鎢(W)或其組合等)。第一電極層106a可以具有從大約1奈米到大約15奈米的厚度。可以透過旋塗等來沉積第一硬遮罩層108a。第一硬遮罩層108a可以包括聚合物材料(例如，聚(甲基)丙烯酸酯、聚(馬來酰亞胺)、酚醛樹脂、聚(醚)、它們的組合等)。在部分實施例中，第一硬遮罩層108a可以是底部抗反射塗層材料。
如第23A圖和第23B圖所示，第一電極層106a可能不是保形的。例如，第一電極層106a的底部部分可以具有彎曲的表面，第一電極層106a的側壁部分可以具有傾斜的表面，並且第一電極層106a的厚度可以變化。 然而，在部分實施例中，第一電極層106a的底部部分和側壁部分可以具有彎曲或傾斜的表面。使用物理氣相沉積沉積第一電極層106a可能會導致第一電極層106a的內側壁具有沿朝向基材50的方向逐漸變細的厚度，並且第一電極層106a的底部部分沿著閘極102延伸以在中心具有更大的厚度，此厚度朝第一電極層106a的邊緣減小。在部分實施例中，第一電極層106a之設置在第一介電層104的側壁上的部分可以與第一電極層106a之設置在閘極堆疊的頂表面上的部分連續。在部分實施例中，第一電極層106a之設置在第一介電層104的側壁上的部分可以與第一電極層106a之設置在閘極堆疊的頂表面上的部分不連續。將第一電極層106a形成為連續的或不連續的層可以用於調整隨後形成之包括第一電極層106a的電容器的電容(例如，電容器面積)。這為完成的元件提供了更大的靈活性。
在第24A圖和第24B圖中，蝕刻第一硬遮罩層108a和第一電極層106a。第一硬遮罩層108a和第一電極層106a可以透過一個或多個蝕刻製程(例如，各向同性蝕刻製程(例如，濕式蝕刻製程)、各向異性蝕刻製程(例如，乾式蝕刻製程)或其組合或類似的製程)來蝕刻。在部分實施例中，可以透過第一蝕刻製程來蝕刻第一硬遮罩層108a以暴露第一電極層106a的頂部和側壁部分。然後可以使用第一硬遮罩層108a作為遮罩透過第二蝕刻製程來蝕刻第一電極層106a。在部分實施例中，第一蝕刻 製程和第二蝕刻製程可以是各向同性蝕刻製程。在部分實施例中，可以同時蝕刻第一電極層106a和第一硬遮罩層108a。
如第24A圖和第24B圖所示，在蝕刻第一硬遮罩層108a和第一電極層106a之後，第一硬遮罩層108a和第一電極層106a的頂表面被設置在第一介電層104、第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83的頂表面下方。此外，第一電極層106a的頂表面可以設置在第一硬遮罩層108a的頂表面下方。第一電極層106a的頂表面可以是直的並且是傾斜的(如第24A圖和第24B圖所示)；然而，在部分實施例中，第一電極層106a的頂表面可以是水平的、可以是彎曲的等。蝕刻第一電極層106a，使得第一電極層106a的頂表面在第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83的頂表面之下，其將有助於使第一電極層106a與隨後形成的接觸件(例如，參考下面第27A圖和第27B圖討論的接觸件116a)隔離，以防止分流、減少元件誤差並改善元件性能。此外，第一硬遮罩層108a保護第一電極層106a的側壁部分和底部部分，使得第一電極層106a可以為作隨後完成的鐵電電容器中的底部電極。
在第25A圖和第25B圖中，去除了第一硬遮罩層108a，並且在第一電極層106a、第一介電層104、第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第 二間隔物83上形成了記憶體膜110a和第二電極層112a。第一硬遮罩層108a可以透過電漿灰化、蝕刻製程(例如，各向同性或各向異性的蝕刻製程)等來去除。
可以透過化學氣相沉積、原子層沉積等沉積記憶體膜110a。記憶體膜110a可以包括能夠透過在記憶體膜110a上施加適當的電壓差而在兩個不同的極化方向之間切換的材料。記憶體膜110a可以是高介電常數介電材料。在部分實施例中，記憶體膜110a包括鐵電材料(例如，金屬氧化物(例如，氧化鉿(HfxOy)等)、成分金屬氧化物(例如，氧化鉿矽(HfxSiyOz)、氧化鉿鋁(HfxAlyOz)、氧化鉿釓(HfxGdyOz)、氧化鉿鋯(HfxZryOz)、氧化鉿鑭(HfxLayOz)、氧化鉿鍶物(HfxSryOz)、氧化鉿釔(HfxYyOz)、鈦酸鍶(SrTiO3)等)、金屬氮氧化物(例如，氮氧化鉿(HfxOyNz)等)、多層或其組合等)。在部分實施例中，記憶體膜110a可以包括不同的鐵電材料或不同類型的記憶體材料。在部分實施例中，記憶體膜110可以是包括在兩個氧化矽(SiOx)層之間的氧化氮(SiNx)層的多層記憶體結構(例如，二氧化矽/氮化矽/二氧化矽(ONO)結構)。記憶體膜110a可以具有從大約1奈米到大約20奈米的厚度。
第二電極層112a可以透過化學氣相沉積、原子層沉積等沉積。第二電極層112a可以是導電材料(例如，氮化鈦(TiN)、釕(Ru)、鉭(Ta)、鈦(Ti)、鋁(Al)、鎢(W)或其組合等)。第二電極層112a可以具有從大 約1奈米到大約15奈米的厚度。
如第25A圖和第25B圖所示，可以沉積記憶體膜110a以使其接觸第一電極層106a的最頂表面和側壁、第一介電層104的頂表面和側壁以及第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83的頂表面。沿著第一電極層106a的側壁部分的最頂表面形成記憶體膜110a以將第一電極層106a與隨後形成的接觸件(例如，在下面關於第27A圖和第27B圖所討論的接觸件116)分開並隔離，其可以防止分流、減少元件錯誤並改善元件性能。此外，在第一電極層106a不連續的實施例中，可以在第一電極層106a的不連續側壁部分和底部部分之間形成與第一介電層104接觸的記憶體膜110a。在第一電極層106a的不連續部分之間形成記憶體膜110a可以使第一電極層106a的側壁部分與第一電極層106a的底部部分隔離，這可防止第一電極層106a的部分之間的短路。
在第26A圖和第26B圖中，執行平坦化製程(例如，化學機械平坦化)以使記憶體膜110a和第二電極層112a的頂表面與第一介電層104、第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83的頂表面齊平。平坦化製程可以形成包括第一電極層106a、記憶體膜110a和第二電極層112a的電容器113a。在平坦化製程之後，記憶體膜110a、第二電極層112a、第一介電層104、第一層間介電質96、接觸蝕刻停止層94、 第一間隔物81和第二間隔物83的頂表面是水平的。第一電極層106a、記憶體膜110a和第二電極層112a的組合可以作為完成的元件中的電容器113a(例如，鐵電電容器)。每個電容器113a(包括第一電極層106a、記憶體膜110a和第二電極層112a)可以電耦合到下面的鰭式場效應電晶體的金屬閘極結構(例如，閘極102)以形成單電晶體單電容器記憶體單元(例如，鐵電隨機存取記憶體記憶體單元)。
在第27A圖和第27B圖中，第二層間介電質114沉積在第一層間介電質96上方，並且接觸件116和接觸件118形成在第二層間介電質114中。在部分實施例中，第二層間介電質114是透過可流動化學氣相沉積形成的可流動膜。在部分實施例中，第二層間介電質114由諸如磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃等的介電材料形成，並且可以透過諸如化學氣相沉積、電漿增強化學氣相沉積等的任何適當方法來沉積。
進一步在第27A圖和第27B圖中，穿過第二層間介電質114和第一層間介電質96形成接觸件116和接觸件118。穿過第一層間介電質96和第二層間介電質114形成接觸件118的開口並且穿過第二層間介電質114形成接觸件116的開口。可以使用可接受的微影和蝕刻技術形成開口。在開口中形成諸如擴散阻擋層、黏著層等的襯墊以及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭等。 導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行諸如化學機械平坦化的平坦化製程以從第二層間介電質114的表面去除多餘的材料。剩餘的襯墊和導電材料在開口中形成接觸件116和接觸件118。可以執行退火製程以在磊晶源極/汲極區域92和接觸件118之間的界面處形成矽化物。接觸件118物理地和電地耦合到磊晶源極/汲極區域92，並且可以被稱為源極/汲極接觸件。接觸件116物理地和電地耦合到第二電極層112a，並且可以被稱為電容器接觸件。接觸件116和接觸件118可以以不同的製程形成，或者可以以相同的製程形成。儘管在此將接觸件116和接觸件118繪示為在相同的橫截面中形成，然而應當理解，接觸件116和接觸件118中的每一個可以在不同的橫截面中形成，這可以避免接觸件的短路。
如第27A圖和第27B圖所示，形成在第一電極層106a上方的記憶體膜110a可以將接觸件116與第一電極層106a分開。這防止了透過第一電極層106a從接觸件116分流，並防止了元件錯誤和提高元件性能。此外，第一電極層106a的側壁部分和底部部分可以是連續的或不連續的，這提供了對包括第一電極層106a、記憶體膜110a和第二電極層112a的電容器的電容和電容器尺寸的額外控制。
第28A圖至第32B圖繪示在蝕刻第一電極層106b之前將第一電極層106b和第一硬遮罩層108b平坦化的實施例。可以在第28A圖和第28B圖所示的步驟之 前執行關於第2圖至第18B圖所執行和討論的步驟。在第28A圖和第28B圖中，執行諸如化學機械平坦化的平坦化製程以使第一電極層106b和第一硬遮罩層108b的頂表面與第一介電層104、第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83的頂表面齊平。在平坦化製程之後，第一電極層106b、第一硬遮罩層108b、第一介電層104、第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83的頂表面是水平的。
在第29A圖和第29B圖中，蝕刻第一電極層106b。可以透過諸如各向同性蝕刻製程(例如，濕式蝕刻製程)、各向異性蝕刻製程(例如，乾式蝕刻製程)等的一種或多種蝕刻製程來蝕刻第一電極層106b。可以使用可接受的蝕刻製程來蝕刻第一電極層106b，例如，對第一電極層106b的材料具有選擇性的蝕刻製程(例如，以比蝕刻第一介電層104、第一層間介電質96、接觸蝕刻停止層94、第一間隔物81、第二間隔物83和第一硬遮罩層108b的材料更快的速率蝕刻第一電極層106b的材料)。如第29A圖和第29B圖所示，可以透過蝕刻第一電極層106b來去除一些第一硬遮罩層108b的材料。在部分實施例中，可以使用各向同性蝕刻製程來蝕刻第一電極層。
如第29A圖和第29B圖所示，在蝕刻第一電極層106b之後，第一硬遮罩層108b和第一電極層106b的頂表面可能會在第一介電層104、第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83的頂表 面下方。在部分實施例中，第一硬遮罩層108b的頂表面可以與第一介電層104、第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83的頂表面齊平。第一電極層106b的頂表面可以在第一硬遮罩層108b的頂表面下方。如第29A圖和第29B圖所示，第一電極層106b的頂表面可以是直的並且是水平的；然而，在部分實施例中，第一電極層106a的頂表面可以是傾斜的、可以是彎曲的等。蝕刻第一電極層106b，使得第一電極層106b的頂表面在第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83的頂表面之下，這將有助於使第一電極層106b與隨後形成的接觸件(例如，參考下面第32A圖和第32B圖討論的接觸件116)隔離，其防止了分流、減少了元件錯誤並改善了元件性能。此外，第一硬遮罩層108b保護第一電極層106b的側壁部分和底部部分，使得第一電極層106b可以作為隨後完成的鐵電電容器中的底部電極。
在第30A圖和第30B圖中，去除了第一硬遮罩層108b，並且在第一電極層106b、第一介電層104、第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83之上形成了記憶體膜110b和第二電極層112b。第一硬遮罩層108b可以透過電漿灰化、蝕刻製程(例如，各向同性或各向異性蝕刻製程)等來去除。如第30A圖和第30B圖所示，用於去除第一硬遮罩層108b的製程可能會蝕刻第一電極層106b，使得第一電極層106b 的頂表面是直的且傾斜的。然而，在部分實施例中，可以在不蝕刻第一電極層106b的情況下去除第一硬遮罩層108b，使得第一電極層106b的頂表面保持筆直和水平。
可以透過化學氣相沉積、原子層沉積等沉積記憶體膜110b。記憶體膜110b可以包括能夠透過在記憶體膜110b上施加適當的電壓差而在兩個不同的極化方向之間切換的材料。記憶體膜110b可以是高介電常數介電材料。在部分實施例中，記憶體膜110b包括鐵電材料(例如，金屬氧化物(例如，氧化鉿(HfxOy)等)、成分金屬氧化物(例如，氧化鉿矽(HfxSiyOz)、氧化鉿鋁(HfxAlyOz)、氧化鉿釓(HfxGdyOz)、氧化鉿鋯(HfxZryOz)、氧化鉿鑭(HfxLayOz)、氧化鉿鍶物(HfxSryOz)、氧化鉿釔(HfxYyOz)、鈦酸鍶(SrTiO3)等)、金屬氮氧化物(例如，氮氧化鉿(HfxOyNz)等)、多層或其組合等)。在部分實施例中，記憶體膜110b可以包括不同的鐵電材料或不同類型的記憶體材料。在部分實施例中，記憶體膜110可以是包括在兩個氧化矽(SiOx)層之間的氧化氮(SiNx)層的多層記憶體結構(例如，二氧化矽/氮化矽/二氧化矽(ONO)結構)。記憶體膜110b可以具有從大約1奈米到大約20奈米的厚度。
第二電極層112b可以透過化學氣相沉積、原子層沉積等沉積。第二電極層112b可以是導電材料(例如，氮化鈦(TiN)、釕(Ru)、鉭(Ta)、鈦(Ti)、鋁(Al)、鎢(W)或其組合等)。第二電極層112b可以具有從大 約1奈米到大約15奈米的厚度。
如第30A圖和第30B圖所示，可以沉積記憶體膜110b以使其與第一電極層106b的最頂表面和側壁、第一介電層104的頂表面和側壁以及第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83的頂表面接觸。沿著第一電極層106b的側壁部分的最頂表面形成記憶體膜110b以將第一電極層106b與隨後形成的接觸件(例如，在下面關於第32A圖和第32B圖所討論的接觸件116)分開並隔離，以防止分流、減少元件錯誤並且改善元件性能。
在第31A圖和第31B圖中，執行平坦化製程(例如，化學機械平坦化)，以使記憶體膜110b和第二電極層112b的頂表面與第一介電層104、第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83的頂表面齊平。平坦化製程可以形成包括第一電極層106b、記憶體膜110b和第二電極層112b的電容器113b。在平坦化製程之後，記憶體膜110b、第二電極層112b、第一介電層104、第一層間介電質96、接觸蝕刻停止層94、第一間隔物81和第二間隔物83的頂表面是水平的。第一電極層106b、記憶體膜110b和第二電極層112b的組合可以作為完成的元件中的電容器113b(例如，鐵電電容器)。每個電容器113b(包括第一電極層106b、記憶體膜110b和第二電極層112b)可以電耦合至下面的鰭式場效應電晶體的金屬閘極結構(例如，閘極102)以形成單電晶體單 電容器記憶體單元(例如，鐵電隨機存取記憶體記憶體單元)。
在第32A圖和第32B圖中，第二層間介電質114沉積在第一層間介電質96上方，並且在第二層間介電質114中形成接觸件116和接觸件118。在部分實施例中，第二層間介電質114是透過可流動化學氣相沉積形成的可流動膜。在部分實施例中，第二層間介電質114由諸如磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃等的介電材料形成，並且可以透過諸如化學氣相沉積、電漿增強化學氣相沉積等的任何適當方法來沉積。
進一步在第32A圖和第32B圖中，穿過第二層間介電質114和第一層間介電質96形成接觸件116和接觸件118。穿過第一層間介電質96和第二層間介電質114形成接觸件118的開口，並且穿過第二層間介電質114形成接觸件116的開口。可以使用可接受的微影和蝕刻技術形成開口。在開口中形成諸如擴散阻擋層、黏著層等的襯墊以及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行諸如化學機械平坦化的平坦化製程以從第二層間介電質114的表面去除多餘的材料。剩餘的襯墊和導電材料在開口中形成接觸件116和接觸件118。可以執行退火製程以在磊晶源極/汲極區域92和接觸件118之間的界面處形成矽化物。接觸件118物理地和電地耦合到磊晶源極/ 汲極區域92，並且可以被稱為源極/汲極接觸件。接觸件116物理地和電地耦合到第二電極層112b，並且可以被稱為電容器接觸件。接觸件116和接觸件118可以以不同的製程形成，或者可以以相同的製程形成。儘管在此將接觸件116和接觸件118繪示為在相同的橫截面中形成，然而應當理解，接觸件116和接觸件118中的每一個可以在不同的橫截面中形成，這可以避免接觸件的短路。如第32A圖和第32B圖所示，形成在第一電極層106b上方的記憶體膜110b可以將接觸件116與第一電極層106b分開。這防止了透過第一電極層106b從接觸件116分流，並防止元件錯誤且提高元件性能。
不同的實施例可以實現不同的益處。例如，在閘極堆疊上方的第一介電層中形成第一電極層，並回蝕刻第一電極層，使得第一電極層的頂表面在第一介電層的頂表面下方，並且在第一電極層的頂表面上形成記憶體膜可使第一電極層與隨後形成的接觸件隔離。這可防止接觸件與第一電極層之間的分流、減少誤差並改善元件性能。
所公開的鰭式場效應電晶體的實施例還可以應用於奈米結構元件(例如，奈米結構)(例如，奈米片、奈米線、閘極全環等等)場效應電晶體。在奈米結構場效應電晶體的實施例中，鰭片由奈米結構代替，這些奈米結構是透過對通道層和犧牲層的交替層的堆疊進行圖案化而形成的。虛設閘極堆疊和源極/汲極區域以與上述實施例類似的方式形成。在去除虛設閘極堆疊之後，可以在通道區域 中部分地或全部地去除犧牲層。替換閘極結構以與上述實施例類似的方式形成，替換閘極結構可以部分地或完全地填充透過去除犧牲層而留下的開口，並且替換閘極結構可以部分地或完全地圍繞奈米結構場效應電晶體元件的通道區域中的通道層。可以以與上述實施例類似的方式來形成層間介電層以及與替換閘極結構和源極/汲極區域的接觸件。可以如美國專利申請公開號2016/0365414中所公開的那樣形成奈米結構元件，此專利透過引用整體結合於此。
根據一個實施例，一種半導體元件包括在半導體基材上方的閘極堆疊；在閘極堆疊上方的電容器，此電容器包括沿閘極堆疊的頂表面延伸的第一電極，此第一電極為U形；在第一電極上的第一鐵電層；在第一鐵電層上的第二電極，第二電極的頂表面與第一鐵電層的頂表面齊平，並且第一鐵電層的頂表面和第二電極的頂表面比第一電極的最頂表面距離半導體基材更遠。在一個實施例中，半導體元件還包括沿著閘極堆疊的頂表面延伸的第一介電層，第一介電層的頂表面與第一鐵電層的頂表面和第二電極的頂表面齊平。在一個實施例中，第一介電層和第一電極的合併寬度等於閘極堆疊的寬度。在一個實施例中，半導體元件還包括電連接到第二電極的閘極接觸，第一鐵電層將閘極接觸與第一電極分開。在一個實施例中，第一鐵電層完全地覆蓋第一電極的頂表面。在一個實施例中，第一鐵電層是U形的，並且第一鐵電層的底表面設置在第一電極 的頂表面的下方。在一個實施例中，第一電極層的側壁的厚度在朝著半導體基材的方向上逐漸變細。
根據另一個實施例，一種半導體元件包括：在半導體基材上方的電晶體結構；沿著電晶體結構的閘極結構的側壁延伸的第一間隔物；在閘極結構上方的第一介電層，第一介電層沿第一間隔物的側壁延伸；以及在閘極結構上方的電容器，此電容器延伸穿過第一介電層，此電容器包括在閘極結構上方的第一電極；在第一電極上方的記憶體膜，此記憶體膜沿著第一電極的最頂表面延伸，第一電極的最頂表面在記憶體膜的最下表面上方；以及在記憶體膜上方的第二電極。在一個實施例中，第一電極包括沿著閘極結構延伸的第一部分和沿著第一介電層的側表面延伸的第二部分，第一部分和第二部分是不連續的。在一個實施例中，第二部分的厚度在朝著半導體基材的方向上逐漸變細，並且記憶體膜將第一部分與第二部分隔離。在一個實施例中，第一電極包括沿著閘極結構延伸的第一部分和沿著第一介電層的側表面延伸的第二部分，第二部分包括最頂表面，第一部分和第二部分是連續的。在一個實施例中，記憶體膜包括鐵電材料。在一個實施例中，記憶體膜的最頂表面與第二電極的最頂表面齊平，並且記憶體膜的最頂表面和第二電極的最頂表面與第一間隔物的最頂表面和第一介電層的最頂表面齊平。在一個實施例中，半導體元件還包括電連接到第二電極的閘極接觸，記憶體膜將閘極接觸與第一電極分開。
根據另一個實施例，一種方法包括：在基材上方形成閘極堆疊，此閘極堆疊與閘極間隔物相鄰；蝕刻閘極堆疊以形成第一凹槽；在第一凹槽中沉積第一電極層；蝕刻第一電極層，使得第一電極層的頂表面在閘極間隔物的頂表面下方；在第一電極層上沉積記憶體膜；在記憶體膜上方沉積第二電極層；以及平坦化記憶體膜和第二電極層，使得記憶體膜的頂表面、第二電極層的頂表面和閘極間隔物的頂表面彼此齊平。在一個實施例中，此方法還包括在第一電極層上方形成硬遮罩層，此硬遮罩層在蝕刻第一電極層的同時遮蔽部分的第一電極層。在一個實施例中，此方法還包括在蝕刻第一電極層之前平坦化硬遮罩層和第一電極層。在一個實施例中，第一電極層透過原子層沉積沉積為保形層。在一個實施例中，此方法還包括在第一凹槽中沉積第一介電層；以及蝕刻第一介電層以暴露出閘極堆疊，在蝕刻第一介電層之後沉積第一電極層。在一個實施例中，透過物理氣相沉積沉積第一電極層，並且沉積第一電極層，其中第一部分沿著閘極堆疊延伸，第二部分沿著第一介電層延伸，第一部分與第二部分是不連續的。
前述內容概述了幾個實施例的特徵，以便本領域具普通知識者可以更好地理解本公開的各方面。本領域具普通知識者應該理解，他們可以容易地將本公開用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的益處。本領域具普通知識者還應該認識到，這樣的等效構造不脫離本公開的精神和範圍， 並且在不脫離本公開的精神和範圍的情況下，它們可以在此進行各種改變、替換和變更。
50:基材
68:通道區域
81:第一間隔物
83:第二間隔物
92:源極/汲極區域
94:接觸蝕刻停止層
96:第一層間介電質
100:閘極介電層
102:閘極
104:第一介電層
106:第一電極層
109:電晶體結構
110:記憶體膜
112:第二電極層
113:電容器
114:第二層間介電質
116:接觸件
118:接觸件

Claims (9)

  1. 一種半導體元件，包含：一閘極堆疊，在一半導體基材上；一電容器，在該閘極堆疊上，該電容器包含：一第一電極，沿該閘極堆疊的一頂表面延伸，該第一電極為U形；一第一鐵電層，在該第一電極上，其中該第一鐵電層是U形的，並且該第一鐵電層的一底表面設置在該第一電極的一頂表面下；以及一第二電極，在該第一鐵電層上，其中該第二電極的一頂表面與該第一鐵電層的一頂表面齊平，並且其中該第一鐵電層的該頂表面和該第二電極的該頂表面比該第一電極的一最頂表面離該半導體基材更遠。
  2. 根據請求項1所述的半導體元件，更包含沿該閘極堆疊的該頂表面延伸的一第一介電層，其中，該第一介電層的一頂表面與該第一鐵電層的該頂表面和該第二電極的該頂表面齊平。
  3. 根據請求項1所述的半導體元件，更包含電耦合到該第二電極的一閘極接觸，其中該第一鐵電層將該閘極接觸與該第一電極分開。
  4. 根據請求項1所述的半導體元件，其中，該 第一鐵電層完全地覆蓋該第一電極的該頂表面。
  5. 一種半導體元件，包含：一電晶體結構，在一半導體基材上；一第一間隔物，沿該電晶體結構的一閘極結構的一側壁延伸；一第一介電層，在該閘極結構上，該第一介電層沿該第一間隔物的一側壁延伸；以及一電容器，在該閘極結構上，該電容器延伸穿過該第一介電層，該電容器包含：一第一電極，在該閘極結構上；一記憶體膜，在該第一電極上，該記憶體膜沿該第一電極的一最頂表面延伸，其中該第一電極的該最頂表面在該記憶體膜的一最底表面上；以及一第二電極，在該記憶體膜上。
  6. 根據請求項5所述的半導體元件，其中，該第一電極包含沿著該閘極結構延伸的一第一部分和沿著該第一介電層的一側表面延伸的一第二部分，其中，該第一部分和該第二部分是不連續的。
  7. 根據請求項5所述的半導體元件，其中，該第一電極包含沿著該閘極結構延伸的一第一部分和沿著該第一介電層的一側表面延伸的一第二部分，該第二部分包 含該最頂表面，其中，該第一部份和該第二部分是連續的。
  8. 一種半導體元件的形成方法，包含：形成一閘極堆疊在一基材上，其中該閘極堆疊與一閘極間隔物相鄰；蝕刻該閘極堆疊以形成一第一凹槽；沉積一第一電極層在該第一凹槽中；蝕刻該第一電極層，使得該第一電極層的複數個頂表面在該閘極間隔物的一頂表面下；沉積一記憶體膜在該第一電極層上；沉積一第二電極層在該記憶體膜上；以及平坦化該記憶體膜和該第二電極層，使得該記憶體膜的一頂表面、該第二電極層的一頂表面和該閘極間隔物的一頂表面彼此齊平，其中該記憶體膜是U形的，並且該記憶體膜的一底表面設置在該第一電極層的該些頂表面下。
  9. 根據請求項8所述的方法，更包含在該第一電極層上形成一硬遮罩層，其中，在蝕刻該第一電極層時該硬遮罩層遮蔽該第一電極層的複數個部分。
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