KR20220015905A - 강유전체 메모리를 포함하는 반도체 디바이스들 및 그 형성 방법들 - Google Patents

강유전체 메모리를 포함하는 반도체 디바이스들 및 그 형성 방법들 Download PDF

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KR20220015905A
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electrode layer
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첸첸 제이콥 왕
사이-후이 영
치 온 추이
유-밍 린
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

트랜지스터 위에 형성되는, 접촉부로부터 제1 전극을 격리하는 메모리 막을 갖는 커패시터를 포함하는 반도체 디바이스 및 그 형성 방법이 개시된다. 한 실시형태에서, 반도체 디바이스는, 반도체 기판 위의 게이트 스택; 게이트 스택 위의 커패시터를 포함하되, 커패시터는 게이트 스택의 상면을 따라 연장되는 제1 전극 - 제1 전극은 U자 형상임 - ; 제1 전극 위의 제1 강유전체층; 및 제1 강유전체층 위의 제2 전극 - 제2 전극의 상면은 제1 강유전체층의 상면과 동일한 높이에 있고, 제1 강유전체층의 상면 및 제2 전극의 상면은 제1 전극의 최상면보다 반도체 기판으로부터 더 멀리 배치됨 - 을 포함한다.

Description

강유전체 메모리를 포함하는 반도체 디바이스들 및 그 형성 방법들{SEMICONDUCTOR DEVICES INCLUDING FERROELECTRIC MEMORY AND METHODS OF FORMING THE SAME}
본 출원은 2020년 7월 31일자로 출원된 발명의 명칭이 "Optimized Metal-Ferroelectric-Metal Design for SAC Integrated FERAM Memory"인 미국 가출원 번호 제63/059,214호의 이점을 주장하는데, 이 가출원은 참조에 의해 본원에 통합된다.
반도체 메모리는, 예로서, 무선국(radio), 텔레비전, 셀폰(cell phone), 및 개인용 컴퓨팅 디바이스를 비롯한, 전자적 애플리케이션을 위한 집적 회로에서 사용된다. 반도체 메모리는 두 가지 주요한 카테고리를 포함한다. 하나는 휘발성 메모리이고; 다른 하나는 불휘발성 메모리이다. 휘발성 메모리에는 랜덤 액세스 메모리(random access memory; RAM)를 포함하는데, 이것은 두 개의 하위 카테고리, 정적 랜덤 액세스 메모리(static random access memory; SRAM) 및 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM)로 더 나누어질 수 있다. SRAM 및 DRAM 둘 모두는, 그들이 전력을 공급받지 않을 때 그들이 저장하는 정보를 상실할 것이기 때문에 휘발성이다.
다른 한편으로는, 불휘발성 메모리는 그 상에 저장되는 데이터를 계속 유지할 수 있다. 불휘발성 반도체 메모리의 하나의 타입은 강유전체 랜덤 액세스 메모리(ferroelectric random access memory; FERAM 또는 FRAM)이다. FERAM의 이점은 빠른 쓰기/읽기 속도 및 작은 사이즈를 포함한다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은, 몇몇 실시형태에 따른, FinFET의 예를 삼차원 뷰에서 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 14c, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 22a, 도 22b, 도 23a, 도 23b, 도 24a, 도 24b, 도 25a, 도 25b, 도 26a, 도 26b, 도 27a, 도 27b, 도 28a, 도 28b, 도 29a, 도 29b, 도 30a, 도 30b, 도 31a, 도 31b, 도 32a, 및 도 32b는, 몇몇 실시형태에 따른, FinFET의 제조에서의 중간 스테이지의 단면도이다.
하기의 개시는, 본 발명의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
다양한 실시형태는 트랜지스터의 게이트 위에 형성되는 커패시터를 포함하는 일 트랜지스터 일 커패시터(one transistor one capacitor; 1T-1C) 메모리 셀 및 그 형성 방법을 제공한다. 몇몇 실시형태에서, 커패시터는 강유전체(ferroelectric; FE) 재료를 포함할 수도 있고 메모리 셀은 강유전체 랜덤 액세스 메모리(ferroelectric random access memory; FERAM) 셀일 수도 있다. 커패시터는 게이트 위에 트렌치를 형성하는 것, 트렌치에 스페이서를 형성하는 것, 트렌치에 하부 전극층(bottom electrode layer)을 퇴적하는 것, 하부 전극층의 상면(top surface)이 스페이서의 상면 아래에 있도록 하부 전극층을 패턴화하는 것, 하부 전극층 위에 메모리 막(memory film)(예를 들면, 강유전체 재료)을 퇴적하는 것, 및 메모리 막 위에 상단 전극층(top electrode layer)을 퇴적하는 것에 의해 형성될 수도 있다. 그 다음, 하부 전극층과 접촉부 사이에서 개재되는 메모리 막과 함께 상단 전극층으로 연장되는 접촉부가 형성된다. 메모리 막을 퇴적하기 전에 하부 전극층을 그리고 하부 전극층 위에 상단 전극층을 패턴화하는 것은 하부 전극을 접촉부로부터 격리하여, 접촉부와 하부 전극층 사이의 분로화(shunting)를 방지한다. 이것은 에러를 감소시키고 디바이스 성능을 향상시킨다.
도 1은, 몇몇 실시형태에 따른, 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)의 예의 삼차원 뷰를 예시한다. FinFET은 기판(50)(예를 들면, 반도체 기판) 상에서 핀(fin)(55)을 포함한다. 얕은 트렌치 격리(shallow trench isolation; STI) 영역(58)이 기판(50)에서 배치되고, 핀(55)은 이웃하는 STI 영역(58) 사이에서부터 상방으로 돌출된다. 비록 STI 영역(58)이 기판(50)으로부터 분리되는 것으로 설명/예시되지만, 본원에서 사용되는 바와 같이, 용어 "기판"은 단지 반도체 기판만을 또는 STI 영역을 포함하는 반도체 기판을 지칭하기 위해 사용될 수도 있다. 추가적으로, 비록 핀(55)이 기판(50)과 단일의 연속하는 재료로서 예시되지만, 핀(55) 및/또는 기판(50)은 단일의 재료 또는 복수의 재료를 포함할 수도 있다. 이러한 맥락에서, 핀(55)은 이웃하는 STI 영역(58) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체층(100)은 핀(55)의 측벽을 따르고 상면 위에 있으며, 게이트 전극(102)은 게이트 유전체층(100) 위에 있다. 에피택셜 소스/드레인 영역(92)은 게이트 유전체층(100) 및 게이트 전극(102)과 관련하여 핀(55)의 반대 측에서 배치된다. 도 1은 이후의 도면에서 사용되는 기준 단면(reference cross-section)을 추가적으로 예시한다. 단면 A-A'는 게이트 전극(102)의 길이 방향 축(longitudinal axis)을 따르며, 예를 들면, FinFET의 소스/드레인 영역(92) 사이의 전류 흐름의 방향에 수직인 방향에 있다. 단면 B-B'는 단면 A-A'에 수직이며 핀(55)의 길이 방향 축을 따르고, 예를 들면, FinFET의 에피택셜 소스/드레인 영역(92) 사이의 전류 흐름의 방향에 있다. 단면 C-C'는 단면 A-A'에 평행하고 FinFET의 소스/드레인 영역(92)을 통해 연장된다. 후속하는 도면은 명확화를 위해 이들 기준 단면을 참조한다.
본원에서 논의되는 몇몇 실시형태는 게이트 라스트 프로세스(gate-last process)를 사용하여 형성되는 FinFET의 맥락에서 논의된다. 다른 실시형태에서, 게이트 퍼스트 프로세스(gate-first process)가 사용될 수도 있다. 또한, 몇몇 실시형태는 평면 FET, 나노구조체(예를 들면, 나노시트, 나노와이어, 게이트 올 어라운드(gate-all-around), 또는 등등) 전계 효과 트랜지스터(nanostructure field-effect transistor; NSFET), 또는 등등과 같은 평면 디바이스에서 사용되는 양태를 고려한다.
도 2 내지 도 32b는, 몇몇 실시형태에 따른, 메모리 디바이스의 제조에서의 중간 스테이지의 단면도이다. 도 2 내지 도 5는 n 타입 영역(50N) 및 p 타입 영역(50P)에서 도 1에서 예시되는 기준 단면 A-A'를 따라 예시된다. 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a, 도 29a, 도 30a, 도 31a, 및 도 32a는 n 타입 영역(50N) 또는 p 타입 영역(50P) 중 하나에서 도 1에서 예시되는 기준 단면 A-A'를 따라 예시된다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 14c, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b, 도 24b, 도 25b, 도 26b, 도 27b, 도 28b, 도 29b, 도 30b, 도 31b, 및 도 32b는 도 1에서 예시되는 기준 단면 B-B'를 따라 예시된다. 도 7c, 도 8c, 도 9c, 도 10c, 및 도 10d는 도 1에서 예시되는 기준 단면 C-C'를 따라 예시된다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, 벌크 반도체 기판(bulk semiconductor substrate), 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판, 또는 등등과 같은 반도체 기판일 수도 있는데, 반도체 기판은 (예를 들면, p 타입 또는 n 타입 도펀트로) 도핑될 수도 있거나 또는 도핑되지 않을 수도 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수도 있다. 일반적으로, SOI 기판은, 절연체층(insulator layer) 상에 형성되는 반도체 재료의 층이다. 절연체층은, 예를 들면, 매립 산화물(buried oxide; BOX)층, 또는 실리콘 산화물(silicon oxide)층, 또는 등등일 수도 있다. 절연체층은, 기판, 통상적으로, 실리콘 기판 또는 유리 기판 상에 제공된다. 다른 기판, 예컨대 다층 기판 또는 그래디언트 기판(gradient substrate)이 또한 사용될 수도 있다. 몇몇 실시형태에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물(silicon carbide), 갈륨 비화물(gallium arsenide), 갈륨 인화물(gallium phosphide), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide), 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; 실리콘-게르마늄(silicon-germanium), 갈륨 비화물 인화물(gallium arsenide phosphide), 알루미늄 인듐 비화물(aluminum indium arsenide), 알루미늄 갈륨 비화물(aluminum gallium arsenide), 갈륨 인듐 비화물(gallium indium arsenide), 갈륨 인듐 인화물(gallium indium phosphide), 및/또는 갈륨 인듐 비화물 인화물(gallium indium arsenide phosphide)을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수도 있다.
기판(50)은 n 타입 영역(50N) 및 p 타입 영역(50P)을 구비한다. n 타입 영역(50N)은 NMOS 트랜지스터와 같은 n 타입 디바이스, 예를 들면, n 타입 FinFET을 형성하기 위한 것일 수 있다. p 타입 영역(50P)은 PMOS 트랜지스터와 같은 p 타입 디바이스, 예를 들면, p 타입 FinFET을 형성하기 위한 것일 수 있다. n 타입 영역(50N)은 (디바이더(divider; 51)에 의해 예시되는 바와 같이) p 타입 영역(50P)으로부터 물리적으로 분리될 수도 있고, 임의의 수의 디바이스 피쳐(예를 들면, 다른 능동 디바이스, 도핑된 영역, 격리 구조체, 등등)이 n 타입 영역(50N)과 p 타입 영역(50P) 사이에서 배치될 수도 있다.
도 3에서, 핀(55)은 기판(50)에 형성된다. 핀(55)은 반도체 스트립(semiconductor strip)이다. 몇몇 실시형태에서, 핀(55)은 기판(50)에서 트렌치를 에칭하는 것에 의해 기판(50)에 형성될 수도 있다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE), 등등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수도 있다. 에칭은 이방성(anisotropic)일 수도 있다.
핀(55)은 임의의 적절한 방법에 의해 패턴화될 수도 있다. 예를 들면, 핀(55)은, 이중 패턴화 또는 다중 패턴화 프로세스를 비롯한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패턴화될 수도 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 프로세스는 포토리소그래피 및 자기 정렬식 프로세스(self-aligned process)를 결합하여, 예를 들면, 다르게는, 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 허용한다. 예를 들면, 한 실시형태에서, 희생층(sacrificial layer)이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서는 자기 정렬식 프로세스를 사용하여 패턴화되는 희생층과 나란히 형성된다. 그 다음, 희생층은 제거되고, 그 다음, 남아 있는 스페이서는 핀(55)을 패턴화하기 위해 사용될 수도 있다. 몇몇 실시형태에서, 마스크(또는 다른 층)는 핀(55) 상에 남아 있을 수도 있다.
도 4에서, 얕은 트렌치 격리(STI) 영역(58)이 핀(55)에 인접하여 형성된다. STI 영역(58)은 기판(50) 위에 그리고 이웃하는 핀(55) 사이에서 절연 재료(별개로 예시되지 않음)를 형성하는 것에 의해 형성될 수도 있다. 절연 재료는 산화물, 예컨대 실리콘 산화물, 질화물, 등등, 또는 이들의 조합일 수도 있고, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동 가능 CVD(flowable CVD; FCVD)(예를 들면, 퇴적된 재료를 산화물과 같은 다른 재료로 변환하기 위한 사후 경화를 갖는 원격 플라즈마 시스템에서의 CVD 기반의 재료 퇴적), 등등, 또는 이들의 조합에 의해 형성될 수도 있다. 임의의 허용 가능한 프로세스에 의해 형성되는 다른 절연 재료가 사용될 수도 있다. 예시된 실시형태에서, 절연 재료는 FCVD 프로세스에 의해 형성되는 실리콘 산화물이다. 일단 절연 재료가 형성되면 어닐 프로세스(anneal process)가 수행될 수도 있다. 몇몇 실시형태에서, 절연 재료는 잉여(excess) 절연 재료가 핀(55)을 커버하도록 형성된다. 절연 재료는 단일의 층을 포함할 수도 있거나 또는 다수의 층을 활용할 수도 있다. 예를 들면, 몇몇 실시형태에서, 라이너(liner)(별개로 예시되지 않음)가 기판(50) 및 핀(55)의 표면을 따라 먼저 형성될 수도 있다. 그 후, 상기에서 논의되는 것들과 같은 충전 재료가 라이너 위에 형성될 수도 있다.
그 다음, 핀(55) 위의 잉여 절연 재료를 제거하기 위해 제거 프로세스가 절연 재료에 적용된다. 몇몇 실시형태에서, 화학적 기계적 연마(chemical mechanical polish; CMP), 에칭백 프로세스, 이들의 조합, 또는 등등과 같은 평탄화 프로세스가 활용될 수도 있다. 평탄화 프로세스는 절연 재료 및 핀(55)을 평탄화할 수도 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 이후, 핀(55) 및 절연 재료의 상면이 수평이 되도록 핀(55)을 노출시킨다.
그 다음, 절연 재료는 도 4에서 예시되는 바와 같이 STI 영역(58)을 형성하기 위해 리세스된다(recessed). 절연 재료는 핀(55) 및 기판(50)의 상부 부분(upper portion)이 이웃하는 STI 영역(58) 사이에서부터 돌출되도록 리세스된다. 게다가, STI 영역(58)의 상면은 예시되는 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(예컨대 디싱(dishing)), 또는 이들의 조합을 가질 수도 있다. STI 영역(58)의 상면은 적절한 에칭에 의해 평탄하게, 볼록하게, 및/또는 오목하게 형성될 수도 있다. STI 영역(58)은, 절연 재료의 재료에 선택적인 것과 같은 허용 가능한 에칭 프로세스를 사용하여 리세스될 수도 있다(예를 들면, 핀(55) 및 기판(50)의 재료보다 더 빠른 레이트에서 절연 재료의 재료를 에칭한다). 예를 들면, 희석 불화수소(dilute hydrofluoric; dHF) 산을 사용한 산화물 제거가, 예를 들면, 사용될 수도 있다.
도 2 내지 도 4와 관련하여 설명되는 프로세스는 핀(55)이 어떻게 형성될 수도 있는지의 하나의 예에 불과하다. 몇몇 실시형태에서, 핀(55)은 에피택셜 성장 프로세스에 의해 형성될 수도 있다. 예를 들면, 유전체층이 기판(50)의 상면 위에 형성될 수 있고, 트렌치가 유전체층을 통해 에칭되어 기저의(underlying) 기판(50)을 노출시킬 수 있다. 호모에피택셜(homoepitaxial) 구조체가 트렌치에서 에피택셜하게 성장될 수 있고, 호모에피택셜 구조체가 유전체층으로부터 돌출되어 핀을 형성하도록 유전체층이 리세스될 수 있다. 추가적으로, 몇몇 실시형태에서, 헤테로에피택셜(heteroepitaxial) 구조체가 핀(55)에 대해 사용될 수 있다. 예를 들면, 도 4의 핀(55)은 리세스될 수 있고, 핀(55)과는 상이한 재료가 리세스된 핀(55) 위에 에피택셜하게 성장될 수도 있다. 그러한 실시형태에서, 핀(55)은 리세스된 재료뿐만 아니라 리세스된 재료 위에 배치되는 에피택셜하게 성장된 재료를 포함한다. 몇몇 실시형태에서, 유전체층이 기판(50)의 상면 위에 형성될 수 있고, 트렌치가 유전체층을 통해 에칭될 수 있다. 그 다음, 헤테로에피택셜 구조체가 기판(50)과는 상이한 재료를 사용하여 트렌치에서 에피택셜하게 성장될 수 있고, 헤테로에피택셜 구조체가 유전체층으로부터 돌출되어 핀(55)을 형성하도록 유전체층이 리세스될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조체가 에피택셜하게 성장되는 몇몇 실시형태에서, 에피택셜하게 성장된 재료는 성장 동안 인시튜(in situ) 도핑될 수도 있는데, 이것은, 비록 인시튜 및 주입 도핑이 함께 사용될 수도 있을지라도, 이전의 그리고 후속하는 주입을 제거할 수도 있다.
여전히 또한, 영역(50P)(예를 들면, PMOS 영역)에서의 p 타입 재료와는 상이한 재료를 n 타입 영역(50N)(예를 들면, NMOS 영역)에서 에피택셜하게 성장시키는 것이 유리할 수도 있다. 몇몇 실시형태에서, 핀(55)의 상부 부분은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위 내에 있을 수 있음), 실리콘 탄화물(silicon carbide), 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체, 또는 등등으로부터 형성될 수도 있다. 예를 들면, III-V 화합물 반도체를 형성하기 위해 이용 가능한 재료는, 인듐 비화물(indium arsenide), 알루미늄 비화물(aluminum arsenide), 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide), 갈륨 질화물(gallium nitride), 인듐 갈륨 비화물(indium gallium arsenide), 인듐 알루미늄 비화물(indium aluminum arsenide), 갈륨 안티몬화물(gallium antimonide), 알루미늄 안티몬화물(aluminum antimonide), 알루미늄 인화물(aluminum phosphide), 갈륨 인화물(gallium phosphide), 및 등등을 포함하지만, 그러나 이들로 제한되지는 않는다.
추가로 도 4에서, 적절한 웰(별개로 예시되지 않음)이 핀(55) 및/또는 기판(50)에 형성될 수도 있다. 몇몇 실시형태에서, n 타입 영역(50N)에서 P 웰이 형성될 수도 있고, p 타입 영역(50P)에서 N 웰이 형성될 수도 있다. 몇몇 실시형태에서, P 웰 또는 N 웰은 n 타입 영역(50N) 및 p 타입 영역(50P) 둘 모두에 형성된다.
상이한 웰 타입을 갖는 실시형태에서, n 타입 영역(50N) 및 p 타입 영역(50P)에 대한 상이한 주입 단계는 포토레지스트 또는 다른 마스크(별개로 예시되지 않음)를 사용하여 달성될 수도 있다. 예를 들면, 포토레지스트가 n 타입 영역(50N) 내의 STI 영역(58) 및 핀(55) 위에 형성될 수도 있다. 포토레지스트는 PMOS 영역과 같은 기판(50)의 p 타입 영역(50P)을 노출시키도록 패턴화된다. 포토레지스트는 스핀 온 기술(spin-on technique)을 사용하여 형성될 수 있고 허용 가능한 포토리소그래피 기술을 사용하여 패턴화될 수 있다. 일단 포토레지스트가 패턴화되면, n 타입 불순물 주입이 p 타입 영역(50P)에서 수행되고, 포토레지스트는 n 타입 불순물이 NMOS 영역과 같은 n 타입 영역(50N) 안으로 주입되는 것을 실질적으로 방지하는 마스크로서 작용을 할 수도 있다. n 타입 불순물은 약 1×1016 원자/cm3과 약 1×1018 원자/cm3 사이와 같은 1×1018 원자/cm3 이하의 농도로 영역에서 주입되는 인, 비소, 안티몬, 또는 등등일 수도 있다. 주입 이후, 포토레지스트는, 예컨대, 허용 가능한 애싱 프로세스에 의해 제거된다.
p 타입 영역(50P)의 주입 이후, 포토레지스트가 p 타입 영역(50P)의 STI 영역(58) 및 핀(55) 위에 형성된다. 포토레지스트는 NMOS 영역과 같은 기판(50)의 n 타입 영역(50N)을 노출시키도록 패턴화된다. 포토레지스트는 스핀 온 기술을 사용하여 형성될 수 있고 허용 가능한 포토리소그래피 기술을 사용하여 패턴화될 수 있다. 일단 포토레지스트가 패턴화되면, p 타입 불순물 주입이 n 타입 영역(50N)에서 수행될 수도 있고, 포토레지스트는 p 타입 불순물이 PMOS 영역과 같은 p 타입 영역(50P) 안으로 주입되는 것을 실질적으로 방지하는 마스크로서 작용을 할 수도 있다. p 타입 불순물은 약 1×1016 원자/cm3와 약 1×1018 원자/cm3 사이와 같은 1×1018 원자/cm3 이하의 농도로 영역에서 주입되는 붕소, 붕소 불화물(boron fluoride), 인듐, 또는 등등일 수도 있다. 주입 이후, 포토레지스트는, 예컨대, 허용 가능한 애싱 프로세스에 의해 제거될 수도 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)의 주입 이후, 주입 손상을 복구하기 위해 그리고 주입된 p 타입 및/또는 n 타입 불순물을 활성화하기 위해 어닐이 수행될 수도 있다. 몇몇 실시형태에서, 에피택셜 핀의 성장된 재료는 성장 동안 현장에서 도핑될 수도 있는데, 비록 현장 및 주입 도핑이 함께 사용될 수도 있을지라도, 이것은 주입을 제거할 수도 있다.
도 5에서, 더미 유전체층(60)이 핀(55) 상에 형성된다. 더미 유전체층(60)은, 예를 들면, 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 이들의 조합, 또는 등등일 수도 있고, 허용 가능한 기술에 따라 퇴적되거나 또는 열적으로 성장될 수도 있다. 더미 게이트층(62)이 더미 유전체층(60) 위에 형성되고, 마스크층(64)이 더미 게이트층(62) 위에 형성된다. 더미 게이트층(62)은 더미 유전체층(60) 위에 퇴적될 수도 있고, 그 다음, 예컨대 CMP에 의해 평탄화될 수도 있다. 마스크층(64)은 더미 게이트층(62) 위에 퇴적될 수도 있다. 더미 게이트층(62)은 전도성 또는 비전도성 재료일 수도 있고, 비정질(amorphous) 실리콘, 다결정 실리콘(polycrystalline-silicon)(폴리실리콘), 다결정 실리콘 게르마늄(poly-SiGe), 금속 질화물(metallic nitride), 금속 실리사이드(metallic silicide), 금속 산화물(metallic oxide), 및 금속을 포함하는 그룹으로부터 선택될 수도 있다. 더미 게이트층(62)은 물리적 기상 증착(physical vapor deposition; PVD), CVD, 스퍼터 퇴적, 또는 선택된 재료를 퇴적하기 위한 다른 기술에 의해 퇴적될 수도 있다. 더미 게이트층(62)은 격리 영역, 예를 들면, STI 영역(58) 및/또는 더미 유전체층(60)의 에칭으로부터 높은 에칭 선택도를 갖는 다른 재료로 제조될 수도 있다. 마스크층(64)은, 예를 들면, 실리콘 질화물, 실리콘 산질화물(silicon oxynitride), 또는 등등의 하나 이상의 층을 포함할 수도 있다. 이 예에서, 단일의 더미 게이트층(62) 및 단일의 마스크층(64)이 n 타입 영역(50N) 및 p 타입 영역(50P)에 걸쳐 형성된다. 더미 유전체층(60)은 단지 예시의 목적을 위해 핀(55)만을 커버하면서 도시된다는 것을 유의한다. 몇몇 실시형태에서, 더미 유전체층(60)은, 더미 유전체층(60)이, STI 영역(58) 위에서 그리고 더미 게이트층(62)과 STI 영역(58) 사이에서 연장하면서, STI 영역(58)을 커버하도록 퇴적될 수도 있다.
도 6a 내지 도 32b는 실시형태 디바이스의 제조에서의 다양한 추가적인 단계를 예시한다. 도 8a 내지 도 32b는 n 타입 영역(50N) 또는 p 타입 영역(50P) 중 어느 하나에서의 피쳐를 예시한다. 예를 들면, 도 6a 내지 도 32b에서 예시되는 구조체는 n 타입 영역(50N) 및 p 타입 영역(50P) 둘 모두에 적용 가능할 수도 있다. n 타입 영역(50N)과 p 타입 영역(50P)의 구조체에서의 차이(만약 있다면)는 각각의 도면을 수반하는 본문(text)에서 설명된다.
도 6a 및 도 6b에서, 마스크층(64)(도 5 참조)은 마스크(74)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패턴화될 수도 있다. 마스크(74)의 패턴을 더미 게이트층(62)으로 전사하여 더미 게이트(72)를 형성하기 위해 허용 가능한 에칭 기술이 사용될 수도 있다. 몇몇 실시형태에서, 마스크(74)의 패턴은 또한 더미 유전체층(60)으로 전사될 수도 있다. 더미 게이트(72)는 핀(55)의 각각의 채널 영역(68)을 커버한다. 마스크(74)의 패턴은 인접한 더미 게이트(72)로부터 더미 게이트(72) 각각을 물리적으로 분리하기 위해 사용될 수도 있다. 더미 게이트(72)는 또한 각각의 핀(55)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수도 있다. 더미 유전체층(60), 더미 게이트(72), 및 마스크(74)는 일괄적으로 "더미 게이트 스택"으로 지칭될 수도 있다.
도 7a 내지 도 7c에서, 제1 스페이서층(80) 및 제2 스페이서층(82)은 도 6a 및 도 6b에서 예시되는 구조체 위에 형성된다. 도 7a 내지 도 7c에서, 제1 스페이서층(80)은 STI 영역(58)의 상면, 핀(55) 및 마스크(74)의 상면 및 측벽, 및 더미 게이트(72) 및 더미 유전체층(60)의 측벽 상에 형성된다. 제2 스페이서층(82)은 제1 스페이서층(80) 위에 퇴적된다. 제1 스페이서층(80)은 열 산화에 의해 형성될 수도 있거나 또는 CVD, ALD, 또는 등등에 의해 퇴적될 수도 있다. 제1 스페이서층(80)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 등등으로 형성될 수도 있다. 제2 스페이서층(82)은 CVD, ALD, 또는 등등에 의해 퇴적될 수도 있다. 제2 스페이서층(82)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 등등으로 형성될 수도 있다.
도 8a 내지 도 8c에서, 제1 스페이서층(80) 및 제2 스페이서층(82)은 제1 스페이서층(81) 및 제2 스페이서층(83)을 형성하도록 에칭된다. 제1 스페이서층(80) 및 제2 스페이서층(82)은 이방성 에칭 프로세스(anisotropic etching process)(예를 들면, 건식 에칭 프로세스(dry etching process)) 또는 등등과 같은 적절한 에칭 프로세스를 사용하여 에칭될 수도 있다. 제1 스페이서(81) 및 제2 스페이서(83)는 핀(55), 더미 유전체층(60), 더미 게이트(72), 및 마스크(74)의 측벽 상에 배치될 수도 있다. 제1 스페이서(81) 및 제2 스페이서(83)는, 제1 스페이서층(80) 및 제2 스페이서층(82)을 에칭하기 위해 사용되는 에칭 프로세스뿐만 아니라, 핀(55)과 더미 게이트 스택 사이의 상이한 높이에 기인하여, 핀(55)과 더미 게이트 스택에 인접한 상이한 높이를 가질 수도 있다. 구체적으로, 도 8a 내지 도 8c에서 예시되는 바와 같이, 몇몇 실시형태에서, 제1 스페이서(81) 및 제2 스페이서(83)는 핀(55) 및 더미 게이트 스택의 측벽 위로 부분적으로 연장될 수도 있다. 몇몇 실시형태에서, 제1 스페이서(81) 및 제2 스페이서(83)는 더미 게이트 스택의 상면까지 연장될 수도 있다.
제1 스페이서(81) 및 제2 스페이서(83)가 형성된 이후, 약하게 도핑된 소스/드레인(LDD) 영역(별개로 예시되지 않음)에 대한 주입이 수행될 수도 있다. 상이한 디바이스 타입을 갖는 실시형태에서, 상기의 도 4에서 논의되는 주입과 유사하게, 포토레지스트와 같은 마스크가, p 타입 영역(50P)을 노출시키면서, n 타입 영역(50N) 위에 형성될 수도 있고, 적절한 타입(예를 들면, p 타입)의 불순물이 p 타입 영역(50P)의 기판(50) 및 노출된 핀(55) 안으로 주입될 수도 있다. 그 다음, 마스크는 제거될 수도 있다. 후속하여, 포토레지스트와 같은 마스크가, n 타입 영역(50N)을 노출시키면서, p 타입 영역(50P) 위에 형성될 수도 있고, 적절한 타입의 불순물(예를 들면, n 타입)이 n 타입 영역(50N)의 기판(50) 및 노출된 핀(55) 안으로 주입될 수도 있다. 그 다음, 마스크는 제거될 수도 있다. n 타입 불순물은 앞서 논의되는 n 타입 불순물 중 임의의 것일 수도 있고, p 타입 불순물은 앞서 논의되는 p 타입 불순물 중 임의의 것일 수도 있다. 약하게 도핑된 소스/드레인 영역은 약 1×1015 원자/cm3에서부터 약 1×1019 원자/cm3까지의 불순물의 농도를 가질 수도 있다. 어닐은 주입 손상을 복구하기 위해 그리고 주입된 불순물을 활성화하기 위해 사용될 수도 있다.
상기의 개시는 스페이서 및 LDD 영역을 형성하는 프로세스를 일반적으로 설명한다는 것을 유의한다. 다른 프로세스 및 시퀀스가 사용될 수도 있다. 예를 들면, 더 적은 또는 추가적인 스페이서가 활용될 수도 있고, 상이한 시퀀스의 단계가 활용될 수도 있다(예를 들면, 제1 스페이서(81)는 제2 스페이서층(83)을 형성하기 전에 형성될 수도 있음, 추가적인 스페이서가 형성 및 제거될 수도 있고, 및/또는 등등일 수도 있다). 더구나, n 타입 및 p 타입 디바이스는 상이한 구조체 및 단계를 사용하여 형성될 수도 있다.
도 9a 내지 도 9c에서, 제1 리세스(86)가 핀(55) 및 기판(50)에 형성된다. 도 9c에서 예시되는 바와 같이, STI 영역(58)의 상면은 기판(50)의 상면과 동일한 높이에 있을 수도 있다. 기판(50)은 제1 리세스(86)의 하면이 STI 영역(58)의 상면 위에 또는 아래에 배치되도록 에칭될 수도 있다. 제1 리세스(86)는 RIE, NBE, 또는 등등과 같은 이방성 에칭 프로세스를 사용하여 핀(55) 및 기판(50)을 에칭하는 것에 의해 형성될 수도 있다. 제1 스페이서(81), 제2 스페이서(83), 및 마스크(74)는 제1 리세스(86)를 형성하기 위해 사용되는 에칭 프로세스 동안 기판(50) 및 핀(55)의 일부를 마스킹한다. 단일의 에칭 프로세스 또는 다수의 에칭 프로세스가 제1 리세스(86)를 형성하기 위해 사용될 수도 있다. 제1 리세스(86)가 소망되는 깊이에 도달한 이후 제1 리세스(86)의 에칭을 중지시키기 위해, 타이밍이 조절된 에칭 프로세스가 사용될 수도 있다.
도 10a-10d에서, 핀(55)의 채널 영역(68)에 스트레스를 가하고, 그에 의해, 성능을 향상시키기 위해, 에피택셜 소스/드레인 영역(92)이 제1 리세스(86)에 형성된다. 도 10b에서 예시되는 바와 같이, 에피택셜 소스/드레인 영역(92)은, 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역(92)의 각각의 이웃하는 쌍 사이에서 배치되도록, 제1 리세스(86)에 형성된다. 몇몇 실시형태에서, 제1 스페이서(81)는, 에피택셜 소스/드레인 영역(92)이 결과적으로 나타나는 FinFET의 후속하여 형성되는 게이트를 단락시키지 않도록, 에피택셜 소스/드레인 영역(92)을 더미 게이트(72)로부터 적절한 횡방향 간격만큼 분리하기 위해 사용된다.
n 타입 영역(50N), 예를 들면, NMOS 영역의 에피택셜 소스/드레인 영역(92)은 p 타입 영역(50P), 예를 들면, PMOS 영역을 마스킹하는 것에 의해 형성될 수도 있다. 그 다음, 에피택셜 소스/드레인 영역(92)은 제1 리세스(86)에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역(92)은, 예컨대 n 타입 FinFET에 대해 적절한 임의의 허용 가능한 재료를 포함할 수도 있다. 예를 들면, 핀(55)이 실리콘인 경우, 에피택셜 소스/드레인 영역(92)은, 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물(silicon phosphide), 또는 등등과 같은, 핀(55)에 인장 변형(tensile strain)을 가하는 재료를 포함할 수도 있다. 에피택셜 소스/드레인 영역(92)은 핀(55)의 각각의 표면으로부터 상승되는 표면을 가질 수도 있고 패싯(facet)을 가질 수도 있다.
p 타입 영역(50P), 예를 들면, PMOS 영역의 에피택셜 소스/드레인 영역(92)은 n 타입 영역(50N), 예를 들면, NMOS 영역을 마스킹하는 것에 의해 형성될 수도 있다. 그 다음, 에피택셜 소스/드레인 영역(92)은 제1 리세스(86)에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역(92)은, 예컨대 p 타입 NSFET에 대해 적절한 임의의 허용 가능한 재료를 포함할 수도 있다. 예를 들면, 핀(55)이 실리콘인 경우, 에피택셜 소스/드레인 영역(92)은, 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석, 또는 등등과 같은, 핀(55)에 압축 변형(compressive strain)을 인가하는 재료를 포함할 수도 있다. 에피택셜 소스/드레인 영역(92)은 핀(55)의 각각의 표면으로부터 상승되는 표면을 또한 가질 수도 있고 패싯을 가질 수도 있다.
약하게 도핑된 소스/드레인 영역을 형성하기 위한 앞서 논의된 프로세스와 유사하게, 에피택셜 소스/드레인 영역(92), 핀(55), 및/또는 기판(50)은 소스/드레인 영역을 형성하도록 도펀트가 주입될 수도 있고, 어닐이 후속될 수도 있다. 소스/드레인 영역은 약 1×1019 원자/cm3와 약 1×1021 원자/cm3 사이의 불순물 농도를 가질 수도 있다. 소스/드레인 영역에 대한 n 타입 및/또는 p 타입 불순물은 앞서 논의되는 불순물 중 임의의 것일 수도 있다. 몇몇 실시형태에서, 에피택셜 소스/드레인 영역(92)은 성장 동안 현장에서 도핑될 수도 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)에서 에피택셜 소스/드레인 영역(92)을 형성하기 위해 사용되는 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역(92)의 상단 표면은, 핀(55)의 측벽을 넘어 바깥쪽으로 횡방향으로 확장되는 패싯을 구비한다. 몇몇 실시형태에서, 이들 패싯은 동일한 FinFET의 인접한 에피택셜 소스/드레인 영역(92)으로 하여금 도 10c에 의해 예시되는 바와 같이 병합되게 한다. 몇몇 실시형태에서, 인접한 에피택셜 소스/드레인 영역(92)은 도 10d에 의해 예시되는 바와 같이 에피택시 프로세스가 완료된 이후 분리된 상태로 유지된다. 도 10c 및 도 10d에서 예시되는 실시형태에서, 제1 스페이서(81)는, STI 영역(58) 위로 연장되는 핀(55)의 측벽의 부분을 커버하면서 형성될 수도 있고 그에 의해 에피택셜 성장을 방지할 수도 있다. 몇몇 실시형태에서, 제1 스페이서(81)를 형성하기 위해 사용되는 스페이서 에칭은 에피택셜하게 성장된 영역으로 하여금 STI 영역(58)의 표면으로 연장되게끔 스페이서 재료를 제거하도록 조정될 수도 있다.
에피택셜 소스/드레인 영역(92)은 하나 이상의 반도체 재료층을 포함할 수도 있다. 예를 들면, 에피택셜 소스/드레인 영역(92)은 제1 반도체 재료층(92A), 제2 반도체 재료층(92B), 및 제3 반도체 재료층(92C)을 포함할 수도 있다. 에피택셜 소스/드레인 영역(92)에 대해 임의의 수의 반도체 재료층이 사용될 수도 있다. 제1 반도체 재료층(92A), 제2 반도체 재료층(92B), 및 제3 반도체 재료층(92C) 각각은 상이한 반도체 재료로 형성될 수도 있고 및/또는 상이한 도펀트 농도로 도핑될 수도 있다. 몇몇 실시형태에서, 제1 반도체 재료층(92A)은 제2 반도체 재료층(92B)보다 더 낮고 제3 반도체 재료층(92C)보다 더 높은 도펀트 농도를 가질 수도 있다. 에피택셜 소스/드레인 영역(92)이 세 개의 반도체 재료층을 포함하는 실시형태에서, 제1 반도체 재료층(92A)이 퇴적될 수도 있고, 제2 반도체 재료층(92B)이 제1 반도체 재료층(92A) 위에 퇴적될 수도 있고, 제3 반도체 재료층(92C)이 제2 반도체 재료층(92B) 위에 퇴적될 수도 있다.
도 11a 및 도 11b에서, 제1 층간 유전체(interlayer dielectric; ILD)(96)가 도 10a 및 도 10b에서 예시되는 구조체 위에 각각 퇴적된다. 제1 ILD(96)는 유전체 재료로 형성될 수도 있고, CVD, 플라즈마 강화 CVD(PECVD), 또는 FCVD와 같은 임의의 적절한 방법에 의해 퇴적될 수도 있다. 유전체 재료는 포스포 실리케이트 유리(phospho-silicate glass; PSG), 보로 실리케이트 유리(boro-silicate glass; BSG), 붕소 도핑된 포스포 실리케이트 유리(boron-doped phospho-silicate glass; BPSG), 도핑되지 않은 실리케이트 유리(undoped silicate glass; USG), 또는 등등을 포함할 수도 있다. 임의의 허용 가능한 프로세스에 의해 형성되는 다른 절연 재료가 사용될 수도 있다. 몇몇 실시형태에서, 접촉 에칭 정지층(contact etch stop layer; CESL)(94)이 제1 ILD(96)와 에피택셜 소스/드레인 영역(92), 마스크(74), 및 제1 스페이서(81) 사이에서 배치된다. CESL(94)은, 위에 놓이는 제1 ILD(96)의 재료와는 상이한 에칭 레이트를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 또는 등등과 같은 유전체 재료를 포함할 수도 있다.
도 12a 및 도 12b에서, 제1 ILD(96)의 상면을 더미 게이트(72) 또는 마스크(74)의 상면과 수평이 되게 하도록, CMP와 같은 평탄화 프로세스가 수행될 수도 있다. 평탄화 프로세스는 또한 더미 게이트(72) 상의 마스크(74), 및 마스크(74)의 측벽을 따르는 제1 스페이서(81)의 부분을 제거할 수도 있다. 평탄화 프로세스 이후, 더미 게이트(72), 제1 스페이서(81), 및 제1 ILD(96)의 상면은 수평이다. 따라서, 더미 게이트(72)의 상면은 제1 ILD(96)를 통해 노출된다. 몇몇 실시형태에서, 마스크(74)는 남아 있을 수도 있는데, 이 경우 평탄화 프로세스는 제1 ILD(96)의 상면을 마스크(74) 및 제1 스페이서(81)의 상면과 수평이 되게 한다.
도 13a 및 도 13b에서, 더미 게이트(72), 및 존재하는 경우 마스크(74)는, 에칭 단계(들)에서 제거되고, 그 결과 제2 리세스(98)가 형성된다. 제2 리세스(98) 내의 더미 유전체층(60)의 부분도 또한 제거될 수도 있다. 몇몇 실시형태에서, 더미 게이트(72)만이 제거되고 더미 유전체층(60)은 남아 있고 제2 리세스(98)에 의해 노출된다. 몇몇 실시형태에서, 더미 유전체층(60)은 다이의 제1 영역(예를 들면, 코어 로직 영역)에서 제2 리세스(98)로부터 제거되고 다이의 제2 영역(예를 들면, 입력/출력 영역)에서 제2 리세스(98) 내에 남아 있다. 몇몇 실시형태에서, 더미 게이트 전극(72)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들면, 에칭 프로세스는 제1 ILD(96) 또는 제1 스페이서(81)보다 더 빠른 레이트에서 더미 게이트(72)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수도 있다. 각각의 제2 리세스(98)는 각각의 핀(55)의 채널 영역(68)을 노출시키고 및/또는 그 위에 놓인다. 각각의 채널 영역(68)은 에피택셜 소스/드레인 영역(92)의 이웃하는 쌍 사이에 배치된다. 제거 동안, 더미 유전체층(60)은 더미 게이트(72)가 에칭될 때 에칭 정지층으로서 사용될 수도 있다. 그 다음, 더미 유전체층(60)은 더미 게이트(72)의 제거 이후 옵션 사항으로(optionally) 제거될 수도 있다.
도 14a 내지 도 14c에서, 게이트 유전체층(100) 및 게이트 전극(102)은 대체 게이트를 위해 형성된다. 도 14c는 도 14b의 영역(101)의 상세도를 예시한다. 게이트 유전체층(100)은 제2 리세스(98)에서, 예컨대 핀(55)의 상면 및 측벽 상에, 제1 스페이서(81)의 상면 및 측벽 상에, 그리고 제2 스페이서(83)의 상면 상에 퇴적되는 하나 이상의 층을 포함할 수도 있다. 게이트 유전체층(100)은 또한 제1 ILD(96), CESL(94), 및 STI 영역(58)의 상면 상에 형성될 수도 있다. 몇몇 실시형태에서, 게이트 유전체층(100)은 실리콘 산화물, 실리콘 질화물, 금속 산화물, 금속 실리케이트, 또는 등등의 하나 이상의 층과 같은 하나 이상의 유전체층을 포함한다. 몇몇 실시형태에서, 게이트 유전체층(100)은 열적 또는 화학적 산화에 의해 형성되는 실리콘 산화물의 계면층 및 위에 놓이는 하이-k(high-k) 유전체 재료, 예컨대 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 및 이들의 조합의 실리케이트를 포함한다. 게이트 유전체층(100)은 약 7.0보다 더 큰 k 값을 갖는 유전체층을 포함할 수도 있다. 게이트 유전체층(100)의 형성 방법은 분자 빔 퇴적(molecular-beam deposition; MBD), ALD, PECVD, 및 등등을 포함할 수도 있다. 더미 유전체층(60)의 일부가 제2 리세스(98)에 남아 있는 실시형태에서, 게이트 유전체층(100)은 더미 유전체층(60)의 재료(예를 들면, 실리콘 산화물)를 포함할 수도 있다.
게이트 전극(102)은 게이트 유전체층(100) 위에 퇴적되고 제2 리세스(98)의 나머지 부분을 충전한다. 게이트 전극(102)은, 티타늄 질화물(titanium nitride), 티타늄 산화물(titanium oxide), 탄탈룸 질화물(tantalum nitride), 탄탈룸 탄화물(tantalum carbide), 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 재료를 포함할 수도 있다. 비록 단일의 층의 게이트 전극(102)이 도 14b에서 예시되지만, 게이트 전극(102)은, 도 14c에서 예시되는 바와 같이, 임의의 수의 라이너층(102A), 임의의 수의 일 함수 조정층(work function tuning layer)(102B), 및 충전 재료(102C)를 포함할 수도 있다.
제2 리세스(98)의 충전 이후, 게이트 유전체층(100) 및 게이트 전극(102)의 잉여 부분을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수도 있는데, 이 잉여 부분은 제1 ILD(96)의 상면 위에 있다. 게이트 전극(102) 및 게이트 유전체층(100)의 나머지 부분은 결과적으로 나타나는 FinFET의 대체 게이트를 형성한다. 게이트 전극(102) 및 게이트 유전체층(100)은 일괄적으로 "게이트 스택"으로 지칭될 수도 있다. 게이트 스택은 핀(55)의 채널 영역(68)의 측벽을 따라 연장될 수도 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)에서의 게이트 유전체층(100)의 형성은, 각각의 영역의 게이트 유전체층(100)이 동일한 재료로 형성되도록 동시에 일어날 수도 있다. 게이트 전극(102)의 형성은 각각의 영역의 게이트 전극(102)이 동일한 재료로 형성되도록 동시에 발생할 수도 있다. 몇몇 실시형태에서, 각각의 영역의 게이트 유전체층(100)은 별개의 프로세스에 의해 형성될 수도 있고, 그 결과, n 타입 영역(50N) 및 p 타입 영역(50P)의 게이트 유전체층(100)은 상이한 재료일 수도 있다. 몇몇 실시형태에서, 각각의 영역의 게이트 전극(102)은 별개의 프로세스에 의해 형성될 수도 있고, 그 결과, n 타입 영역(50N) 및 p 타입 영역(50P)의 게이트 전극(102)은 상이한 재료일 수도 있다. 별개의 프로세스를 사용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계가 사용될 수도 있다.
에피택셜 소스/드레인 영역(92), 핀(55)의 채널 영역(68), 및 게이트 스택(게이트 유전체층(100) 및 게이트 전극(102)을 포함함)은 일괄적으로 트랜지스터 구조체(109)로 지칭될 수도 있다. 도 15a 내지 도 32b와 관련하여 하기에서 논의될 바와 같이, 게이트 스택의 일부는 1T-1C 메모리 셀(예를 들면, FERAM 메모리 셀)을 형성하기 위해 커패시터에 의해 대체될 수도 있다. 트랜지스터 구조체(109)가 FinFET를 포함하는 것으로 설명되지만, 다른 실시형태는 상이한 타입의 트랜지스터(예를 들면, 평면 FET, 나노 FET, 박막 트랜지스터(thin film transistor; TFT), 또는 등등)를 포함하는 트랜지스터 구조체(109)를 포함할 수도 있다.
도 15a 및 도 15b에서, 게이트 스택(게이트 유전체층(100) 및 게이트 전극(102)을 포함함)이 리세스되고, 그 결과, 게이트 스택 바로 위에 그리고 제1 스페이서(81)의 대향하는 부분 사이에서 제3 리세스(103)가 형성된다. 게이트 스택은, 등방성 에칭 프로세스(isotropic etching process)(예를 들면, 습식 에칭 프로세스(wet etching process)), 이방성 에칭 프로세스(예를 들면, 건식 에칭 프로세스), 다수의 프로세스 또는 이들의 조합, 또는 등등과 같은 에칭 프로세스에 의해 리세스될 수도 있다. 에칭 프로세스는 게이트 유전체층(100) 및 게이트 전극(102)의 재료에 선택적인 에칭 프로세스일 수도 있다(예를 들면, 게이트 유전체층(100) 및 게이트 전극(102)의 재료를, 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)의 재료보다 더 빠른 레이트에서 에칭한다). 그러한 만큼, 게이트 유전체층(100) 및 게이트 전극(102)은 제3 리세스(103)를 형성하기 위해 에칭될 수도 있고, 한편, 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)는 상대적으로 에칭되지 않은 상태로 남아 있다. 제3 리세스(103)는 약 5 nm에서부터 약 50 nm까지의 높이(H1)를 가질 수도 있다.
도 16a 및 도 16b에서, 제1 유전체층(104)은 게이트 스택 위의 제3 리세스(103)에 형성된다. 제1 유전체층(104)은 CVD, ALD, 또는 등등과 같은 임의의 적절한 방법에 의해 퇴적될 수도 있다. 제1 유전체층(104)은 실리콘 산화물, 실리콘 질화물, 또는 등등을 포함할 수도 있다. 제3 리세스(103)의 충전 이후, 제1 유전체층(104)의 잉여 부분을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수도 있는데, 그 잉여 부분은 제1 ILD(96)의 상면 위에 있다. 그러한 만큼, 제1 유전체층(104), 제1 스페이서(81), 제2 스페이서(83), CESL(94), 및 제1 ILD(96)의 상면은 서로 동일한 높이에 있을 수도 있다. 제1 유전체층(104)은 약 5 nm에서부터 약 50 nm까지의 높이(H1)를 가질 수도 있다.
도 17a 및 도 17b에서, 제4 리세스(105)가 제1 유전체층(104)을 통해 패턴화된다. 제4 리세스(105)는 포토리소그래피와 에칭의 조합을 통해 제1 유전체층(104)에서 패턴화될 수도 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE, 등등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 프로세스일 수도 있다. 에칭은 이방성(anisotropic)일 수도 있다. 제4 리세스(105)는 제1 유전체층(104)의 대향하는 측벽 사이에서 배치될 수도 있다. 제4 리세스(105)는 게이트 전극(102)의 상면을 노출시킬 수도 있다. 몇몇 실시형태에서, 제4 리세스(105)는 또한 게이트 유전체층(100)의 상면을 노출시킬 수도 있다.
도 18a 및 도 18b에서, 제1 전극층(106) 및 제1 하드 마스크층(108)이 제4 리세스(105)에 형성되고 제1 유전체층(104), 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83) 위로 연장되고 있다. 제1 전극층(106)은 CVD, ALD, 또는 등등과 같은 컨포멀 퇴적 프로세스(conformal deposition process)에 의해 퇴적될 수도 있다. 제1 전극층(106)은 티타늄 질화물(TiN), 루테늄(Ru), 탄탈룸(Ta), 티타늄(Ti), 알루미늄(Al), 텅스텐(W), 이들의 조합, 또는 등등과 같은 전도성 재료일 수도 있다. 제1 전극층(106)은 약 1 nm에서부터 약 15 nm까지의 두께를 가질 수도 있다. 제1 하드 마스크층(108)은 스핀 온 코팅 또는 등등에 의해 퇴적될 수도 있다. 제1 하드 마스크층(108)은 폴리(메틸)아크릴레이트, 폴리(말레이미드), 노볼락, 폴리(에테르), 이들의 조합, 또는 등등과 같은 폴리머 재료를 포함할 수도 있다. 몇몇 실시형태에서, 제1 하드 마스크층(108)은 하부 반사 방지 코팅(bottom anti-reflective coating; BARC) 재료일 수도 있다.
도 19a 및 도 19b에서, 제1 하드 마스크층(108) 및 제1 전극층(106)이 에칭된다. 제1 하드 마스크층(108) 및 제1 전극층(106)은, 등방성 에칭 프로세스(예를 들면, 습식 에칭 프로세스), 이방성 에칭 프로세스(예를 들면, 건식 에칭 프로세스), 이들의 조합, 또는 등등과 같은 하나 이상의 에칭 프로세스에 의해 에칭될 수도 있다. 몇몇 실시형태에서, 제1 하드 마스크층(108)은 제1 전극층(106)의 상단 부분 및 측벽 부분을 노출시키도록 제1 에칭 프로세스에 의해 에칭될 수도 있다. 그 다음, 제1 전극층(106)은 제1 하드 마스크층(108)을 마스크로서 사용하는 제2 에칭 프로세스에 의해 에칭될 수도 있다. 몇몇 실시형태에서, 제1 에칭 프로세스 및 제2 에칭 프로세스는 등방성 에칭 프로세스일 수도 있다. 몇몇 실시형태에서, 제1 전극층(106) 및 제1 하드 마스크층(108)은 동시에 에칭될 수도 있다.
도 19a 및 도 19b에서 예시되는 바와 같이, 제1 하드 마스크층(108) 및 제1 전극층(106)이 에칭된 이후, 제1 하드 마스크층(108) 및 제1 전극층(106)의 상면은 제1 유전체층(104), 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)의 상면 아래에 배치된다. 또한, 제1 전극층(106)의 상면은 제1 하드 마스크층(108)의 상면 아래에 배치될 수도 있다. 제1 전극층(106)의 상면은, 도 19a 및 도 19b에서 예시되는 바와 같이, 직선이고 경사질 수도 있지만; 그러나, 몇몇 실시형태에서, 제1 전극층(106)의 상면은 수평일 수도 있거나, 만곡될 수도 있거나, 또는 등등일 수도 있다. 제1 전극층(106)의 상면이 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)의 상면 아래에 있도록 제1 전극층(106)을 에칭하는 것은, 제1 전극층(106)을 후속하여 형성되는 접촉부(예컨대, 도 23a 및 도 23b와 관련하여 하기에서 논의되는 접촉부(116))로부터 격리하는 것을 돕고 - 이것은 분로화를 방지함 - , 디바이스 에러를 감소시키며, 디바이스 성능을 개선한다. 또한, 제1 하드 마스크층(108)은, 제1 전극층(106)이 후속하여 완성된 FE 커패시터에서 하부 전극으로서 사용될 수도 있도록, 제1 전극층(106)의 측벽 부분 및 하부 부분을 에칭으로부터 보호한다. 도 19a 및 도 19b에서 예시되는 바와 같이, 제1 전극층(106)은 U자 형상(U-shaped)일 수도 있는데, 이것은 후속하여 형성된 커패시터의 커패시턴스(예를 들면, 커패시터 영역)를 증가시킬 수도 있다.
도 20a 및 도 20b에서, 제1 하드 마스크층(108)이 제거되고 메모리 막(110) 및 제2 전극층(112)이 제1 전극층(106), 제1 유전체층(104), 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83) 위에 형성된다. 제1 하드 마스크층(108)은 플라즈마 애싱(plasma ashing), 등방성 또는 이방성 에칭 프로세스와 같은 에칭 프로세스, 또는 등등에 의해 제거될 수도 있다.
메모리 막(110)은 CVD, ALD, 또는 등등에 의해 퇴적될 수도 있다. 메모리 막(110)은, 메모리 막(110) 양단에 적절한 전압 차이를 인가하는 것에 의해 두 개의 상이한 분극 방향 사이에서 스위칭 가능한 재료를 포함할 수도 있다. 메모리 막(110)은 하이-k 유전체 재료일 수도 있다. 몇몇 실시형태에서, 메모리 막(110)은 강유전체(FE) 재료, 예컨대 금속 산화물(예를 들면, 하프늄 산화물(hafnium oxide)(HfxOy) 또는 등등), 한 성분 금속 산화물(a component-metal-oxide)(예를 들면, 하프늄-실리콘-산화물(hafnium-silicon-oxide)(HfxSiyOz), 하프늄-알루미늄-산화물(hafnium-aluminum-oxide)(HfxAlyOz), 하프늄-가돌리늄 산화물(hafnium-gadolinium-oxide)(HfxGdyOz), 하프늄-지르코늄-산화물(hafnium-zirconium-oxide)(HfxZryOz), 하프늄-란탄-산화물(hafnium-lanthanum-oxide)(HfxLayOz), 하프늄-스트론튬-산화물(hafnium-strontium-oxide)(HfxSryOz), 하프늄-이트륨-산화물(hafnium-yttrium-oxide)(HfxYyOz), 스트론튬 티탄산염(strontium titanate)(SrTiO3), 또는 등등), 금속-산질화물(metal-oxynitride)(예를 들면, 하프늄 산질화물(HfxOyNz) 또는 등등), 이들의 다수의 층 또는 조합, 또는 등등을 포함한다. 몇몇 실시형태에서, 메모리 막(110)은 상이한 강유전체 재료 또는 상이한 타입의 메모리 재료를 포함할 수도 있다. 몇몇 실시형태에서, 메모리 막(110)은 두 개의 SiOx층 사이에서 SiNx의 층을 포함하는 다층 메모리 구조체(예를 들면, ONO 구조체)일 수도 있다. 메모리 막(110)은 약 1 nm에서부터 약 20 nm까지의 두께를 가질 수도 있다.
제2 전극층(112)은 CVD, ALD, 또는 등등에 의해 퇴적될 수도 있다. 제2 전극층(112)은 티타늄 질화물(TiN), 루테늄(Ru), 탄탈룸(Ta), 티타늄(Ti), 알루미늄(Al), 텅스텐(W), 이들의 조합, 또는 등등과 같은 전도성 재료일 수도 있다. 제2 전극층(112)은 약 1 nm에서부터 약 15 nm까지의 두께를 가질 수도 있다.
메모리 막(110)은 두 개의 상이한 방향 중 하나에서 분극될 수도 있다. 분극 방향은 메모리 막(110) 양단에 적절한 전압 차이를 인가하는 것 및 적절한 전계를 생성하는 것에 의해 변경될 수도 있다. 메모리 막(110)의 분극 방향에 따라, 대응하는 FinFET의 임계 전압이 변하며 디지털 값(예를 들면, 0 또는 1)이 저장될 수 있다. 예를 들면, 메모리 막(110)이 제1 전기 분극 방향을 갖는 경우, 대응하는 트랜지스터는 상대적으로 낮은 임계 전압을 가질 수도 있고, 메모리 막(110)이 제2 전기 분극 방향을 갖는 경우, 대응하는 트랜지스터는 상대적으로 높은 임계 전압을 가질 수도 있다. 두 임계 전압 사이의 차이는 임계 전압 시프트로 지칭될 수도 있다. 더 큰 임계 전압 시프트는, 대응하는 메모리 셀에 저장되는 디지털 값을 판독하는 것을 더 쉽게(예를 들면, 에러 발생 가능성을 더 적게) 만든다.
도 20a 및 도 20b에서 예시되는 바와 같이, 메모리 막(110)은 제1 전극층(106)의 최상면(topmost surface) 및 측벽, 제1 유전체층(104)의 최상면 및 측벽, 및 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)의 상면과 접촉하여 퇴적될 수도 있다. 제1 전극층(106)의 측벽 부분의 최상면을 따라 메모리 막(110)을 형성하는 것은, 분로화가 방지되도록, 디바이스 에러가 감소되도록, 그리고 디바이스 성능이 개선되도록, 제1 전극층(106)을 후속하여 형성되는 접촉부(예컨대, 도 23a 및 도 23b와 관련하여 하기에서 논의되는 접촉부(116))로부터 분리 및 격리한다.
도 21a 및 도 21b에서, 메모리 막(110) 및 제2 전극층(112)의 상면을, 제1 유전체층(104), 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)의 상면과 수평이 되게 하기 위해, CMP와 같은 평탄화 프로세스가 수행된다. 평탄화 프로세스는 제1 전극층(106), 메모리 막(110), 및 제2 전극층(112)을 포함하는 커패시터(113)를 형성할 수도 있다. 평탄화 프로세스 이후, 메모리 막(110), 제2 전극층(112), 제1 유전체층(104), 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)의 상면은 수평이다. 제1 전극층(106), 메모리 막(110), 및 제2 전극층(112)의 조합은 완성된 디바이스에서 커패시터(113)(예를 들면, FE 커패시터)로서 기능할 수도 있다. 제1 전극층(106), 메모리 막(110), 및 제2 전극층(112)을 비롯한, 커패시터(113) 각각은, 1T-1C 메모리 셀(예를 들면, FERAM 메모리 셀)을 형성하기 위해 기저의 FinFET의 금속 게이트 구조체(예를 들면, 게이트 전극(102))에 전기적으로 커플링될 수도 있다.
도 22a 및 도 22b에서, 제2 ILD(114)는 제1 ILD(96) 위에 퇴적되고 접촉부(116) 및 접촉부(118)는 제2 ILD(114)에 형성된다. 몇몇 실시형태에서, 제2 ILD(114)는 FCVD에 의해 형성되는 유동 가능한 막이다. 몇몇 실시형태에서, 제2 ILD(114)는 PSG, BSG, BPSG, USG, 또는 등등과 같은 유전체 재료로 형성되고, CVD, PECVD, 또는 등등과 같은 임의의 적절한 방법에 의해 퇴적될 수도 있다.
추가로 도 22a 및 도 22b에서, 접촉부(116) 및 접촉부(118)는 제2 ILD(114) 및 제1 ILD(96)를 관통하여 형성된다. 접촉부(118)를 위한 개구는 제1 ILD(96) 및 제2 ILD(114)를 관통하여 형성되고 접촉부(116)를 위한 개구는 제2 ILD(114)를 관통하여 형성된다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수도 있다. 개구 내에는, 확산 배리어층, 접착층, 또는 등등과 같은 라이너, 및 전도성 재료가 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 또는 등등을 포함할 수도 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈, 또는 등등일 수도 있다. 제2 ILD(114)의 표면으로부터 잉여 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수도 있다. 나머지 라이너 및 전도성 재료는 개구에서 접촉부(116) 및 접촉부(118)를 형성한다. 에피택셜 소스/드레인 영역(92)과 접촉부(118) 사이의 계면에서 실리사이드를 형성하기 위해 어닐 프로세스가 수행될 수도 있다. 접촉부(118)는 에피택셜 소스/드레인 영역(92)에 물리적으로 그리고 전기적으로 커플링되고 소스/드레인 접촉부로서 지칭될 수도 있다. 접촉부(116)는 제2 전극층(112)에 물리적으로 그리고 전기적으로 커플링되고 커패시터 접촉부로서 지칭될 수도 있다. 접촉부(116) 및 접촉부(118)는 상이한 프로세스에서 형성될 수도 있거나, 또는 동일한 프로세스에서 형성될 수도 있다. 동일한 단면으로 형성되는 것으로 도시되지만, 접촉부(116) 및 접촉부(118) 각각은 상이한 단면에 형성될 수도 있다는 것이 이해되어야 하는데, 이것은 접촉부의 단락을 방지할 수도 있다.
도 22a 및 도 22b에서 예시되는 바와 같이, 제1 전극층(106) 위에 형성되는 메모리 막(110)은, 심지어 접촉부(116)가 오정렬되는 경우에도(도 22a 및 도 22b에서 접촉부(116)의 점선 외형에 의해 표현됨), 접촉부(116)를 제1 전극층(106)으로부터 분리할 수도 있다. 예를 들면, 메모리 막(110)은 제1 전극층(106)을 커버하고 접촉부(116)로부터 물리적으로 분리한다. 이것은 제1 전극층(106)을 통한 접촉부(116)로부터의 분로화를 방지하는데, 이것은 디바이스 에러를 방지하고 디바이스 성능을 향상시킨다.
도 23a 내지 도 27b는, 도 18a 내지 도 22b에서 예시되는 실시형태에서와 같이, 제1 전극층(106a)이 CVD 또는 ALD가 아닌 PVD에 의해 형성되는 실시형태를 예시한다. 도 2 내지 도 17b에서 수행되고 그들과 관련하여 논의되는 단계는 도 23a 및 도 23b에서 예시되는 단계 이전에 수행될 수도 있다. 도 23a 및 도 23b에서, 제1 전극층(106a) 및 제1 하드 마스크층(108a)은 제4 리세스(105)(도 17a 및 도 17b 참조)에 형성되고 제1 유전체층(104), 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83) 위로 연장되고 있다. 제1 전극층(106a)은 PVD 또는 등등과 같은 도 18a 내지 도 22b의 실시형태에서 사용되는 프로세스보다 덜 컨포멀한 프로세스에 의해 퇴적될 수도 있다. 제1 전극층(106a)은 티타늄 질화물(TiN), 루테늄(Ru), 탄탈룸(Ta), 티타늄(Ti), 알루미늄(Al), 텅스텐(W), 이들의 조합, 또는 등등과 같은 전도성 재료일 수도 있다. 제1 전극층(106a)은 약 1 nm에서부터 약 15 nm까지의 두께를 가질 수도 있다. 제1 하드 마스크층(108a)은 스핀 온 코팅 또는 등등에 의해 퇴적될 수도 있다. 제1 하드 마스크층(108a)은 폴리(메틸)아크릴레이트, 폴리(말레이미드), 노볼락, 폴리(에테르), 이들의 조합, 또는 등등과 같은 폴리머 재료를 포함할 수도 있다. 몇몇 실시형태에서, 제1 하드 마스크층(108a)은 하부 반사 방지 코팅(BARC) 재료일 수도 있다.
도 23a 및 도 23b에서 예시되는 바와 같이, 제1 전극층(106a)은 컨포멀하지 않을 수도 있다. 예를 들면, 제1 전극층(106a)의 하부 부분은 굴곡된 표면을 가질 수도 있고, 제1 전극층(106a)의 측벽 부분은 경사진 표면을 가질 수도 있으며, 제1 전극층(106a)의 두께는 변할 수도 있다. 그러나, 몇몇 실시형태에서, 제1 전극층(106a)의 하부 부분 및 측벽 부분은 굴곡된 또는 경사진 표면을 가질 수도 있다. PVD를 사용하여 제1 전극층(106a)을 퇴적하는 것은, 제1 전극층(106a)의 내부 측벽으로 하여금 기판(50)을 향하는 방향으로 점점 가늘어지는 두께를 가지게 그리고 게이트 전극(102)을 따라 연장되는 제1 전극층(106a)의 하부 부분으로 하여금 중심에서 더 큰 두께를 가지게 할 수도 있는데, 중심에서 더 큰 두께는 제1 전극층(106a)의 에지를 향해 감소한다. 몇몇 실시형태에서, 제1 유전체층(104)의 측벽 상에 배치되는 제1 전극층(106a)의 부분은 게이트 스택의 상면 상에 배치되는 제1 전극층(106a)의 부분과 연속적일 수도 있다. 몇몇 실시형태에서, 제1 유전체층(104)의 측벽 상에 배치되는 제1 전극층(106a)의 부분은 게이트 스택의 상면 상에 배치되는 제1 전극층(106a)의 부분과 불연속적일 수도 있다. 연속 또는 불연속층으로서 제1 전극층(106a)을 형성하는 것은 제1 전극층(106a)을 포함하는 후속하여 형성되는 커패시터의 커패시턴스(예를 들면, 커패시터 면적)를 조정하기 위해 사용될 수도 있다. 이것은 완성된 디바이스에 더 큰 유연성을 제공한다.
도 24a 및 도 24b에서, 제1 하드 마스크층(108a) 및 제1 전극층(106a)이 에칭된다. 제1 하드 마스크층(108a) 및 제1 전극층(106a)은, 등방성 에칭 프로세스(예를 들면, 습식 에칭 프로세스), 이방성 에칭 프로세스(예를 들면, 건식 에칭 프로세스), 이들의 조합, 또는 등등과 같은 하나 이상의 에칭 프로세스에 의해 에칭될 수도 있다. 몇몇 실시형태에서, 제1 하드 마스크층(108a)은 제1 전극층(106a)의 상단 부분 및 측벽 부분을 노출시키도록 제1 에칭 프로세스에 의해 에칭될 수도 있다. 그 다음, 제1 전극층(106a)은 제1 하드 마스크층(108a)을 마스크로서 사용하는 제2 에칭 프로세스에 의해 에칭될 수도 있다. 몇몇 실시형태에서, 제1 에칭 프로세스 및 제2 에칭 프로세스는 등방성 에칭 프로세스일 수도 있다. 몇몇 실시형태에서, 제1 전극층(106a) 및 제1 하드 마스크층(108a)은 동시에 에칭될 수도 있다.
도 24a 및 도 24b에서 예시되는 바와 같이, 제1 하드 마스크층(108a) 및 제1 전극층(106a)이 에칭된 이후, 제1 하드 마스크층(108a) 및 제1 전극층(106a)의 상면은 제1 유전체층(104), 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)의 상면 아래에 배치된다. 또한, 제1 전극층(106a)의 상면은 제1 하드 마스크층(108a)의 상면 아래에 배치될 수도 있다. 제1 전극층(106a)의 상면은, 도 24a 및 도 24b에서 예시되는 바와 같이, 직선이고 경사질 수도 있지만; 그러나, 몇몇 실시형태에서, 제1 전극층(106a)의 상면은 수평일 수도 있거나, 만곡될 수도 있거나, 또는 등등일 수도 있다. 제1 전극층(106a)의 상면이 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)의 상면 아래에 있도록 제1 전극층(106a)을 에칭하는 것은, 제1 전극층(106a)을 후속하여 형성되는 접촉부(예컨대, 도 27a 및 도 27b와 관련하여 하기에서 논의되는 접촉부(116a))로부터 격리하는 것을 돕고 - 이것은 분로화를 방지함 - , 디바이스 에러를 감소시키며, 디바이스 성능을 개선한다. 또한, 제1 하드 마스크층(108a)은, 제1 전극층(106a)이 후속하여 완성된 FE 커패시터에서 하부 전극으로서 사용될 수도 있도록, 제1 전극층(106a)의 측벽 부분 및 하부 부분을 보호한다.
도 25a 및 도 25b에서, 제1 하드 마스크층(108a)이 제거되고 메모리 막(110a) 및 제2 전극층(112a)이 제1 전극층(106a), 제1 유전체층(104), 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83) 위에 형성된다. 제1 하드 마스크층(108a)은 플라즈마 애싱, 등방성 또는 이방성 에칭 프로세스와 같은 에칭 프로세스, 또는 등등에 의해 제거될 수도 있다.
메모리 막(110a)은 CVD, ALD, 또는 등등에 의해 퇴적될 수도 있다. 메모리 막(110a)은, 메모리 막(110a) 양단에 적절한 전압 차이를 인가하는 것에 의해 두 개의 상이한 분극 방향 사이에서 스위칭 가능한 재료를 포함할 수도 있다. 메모리 막(110a)은 하이-k 유전체 재료일 수도 있다. 몇몇 실시형태에서, 메모리 막(110a)은 강유전체(FE) 재료, 예컨대 금속 산화물(예를 들면, 하프늄 산화물(HfxOy) 또는 등등), 한 성분 금속 산화물(예를 들면, 하프늄-실리콘-산화물(HfxSiyOz), 하프늄-알루미늄-산화물(HfxAlyOz), 하프늄-가돌리늄 산화물(HfxGdyOz), 하프늄-지르코늄-산화물(HfxZryOz), 하프늄-란탄-산화물(HfxLayOz), 하프늄-스트론튬-산화물(HfxSryOz), 하프늄-이트륨-산화물(HfxYyOz), 스트론튬 티탄산염(SrTiO3), 또는 등등), 금속-산질화물(예를 들면, 하프늄 산질화물(HfxOyNz) 또는 등등), 이들의 다수의 층 또는 조합, 또는 등등을 포함한다. 몇몇 실시형태에서, 메모리 막(110a)은 상이한 강유전체 재료 또는 상이한 타입의 메모리 재료를 포함할 수도 있다. 몇몇 실시형태에서, 메모리 막(110a)은 두 개의 SiOx층 사이에서 SiNx의 층을 포함하는 다층 메모리 구조체(예를 들면, ONO 구조체)일 수도 있다. 메모리 막(110a)은 약 1 nm에서부터 약 20 nm까지의 두께를 가질 수도 있다.
제2 전극층(112a)은 CVD, ALD, 또는 등등에 의해 퇴적될 수도 있다. 제2 전극층(112a)은 티타늄 질화물(TiN), 루테늄(Ru), 탄탈룸(Ta), 티타늄(Ti), 알루미늄(Al), 텅스텐(W), 이들의 조합, 또는 등등과 같은 전도성 재료일 수도 있다. 제2 전극층(112a)은 약 1 nm에서부터 약 15 nm까지의 두께를 가질 수도 있다.
도 25a 및 도 25b에서 예시되는 바와 같이, 메모리 막(110a)은 제1 전극층(106a)의 최상면 및 측벽, 제1 유전체층(104)의 최상면 및 측벽, 및 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)의 상면과 접촉하여 퇴적될 수도 있다. 제1 전극층(106a)의 측벽 부분의 최상면을 따라 메모리 막(110a)을 형성하는 것은, 분로화가 방지되도록, 디바이스 에러가 감소되도록, 그리고 디바이스 성능이 개선되도록, 제1 전극층(106a)을 후속하여 형성되는 접촉부(예컨대, 도 27a 및 도 27b와 관련하여 하기에서 논의되는 접촉부(116))로부터 분리 및 격리한다. 게다가, 제1 전극층(106a)이 불연속적인 실시형태에서, 메모리 막(110a)은 제1 전극층(106a)의 불연속 측부 부분과 하부 부분 사이에서 제1 유전체층(104)과 접촉하여 형성될 수도 있다. 제1 전극층(106a)의 불연속 부분 사이에서 메모리 막(110a)을 형성하는 것은 제1 전극층(106a)의 하부 부분으로부터 제1 전극층(106a)의 측부 부분을 격리할 수도 있는데, 이것은 제1 전극층(106a)의 부분 사이의 단락을 방지한다.
도 26a 및 도 26b에서, 메모리 막(110a) 및 제2 전극층(112a)의 상면을, 제1 유전체층(104), 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)의 상면과 수평이 되게 하기 위해, CMP와 같은 평탄화 프로세스가 수행된다. 평탄화 프로세스는 제1 전극층(106a), 메모리 막(110a), 및 제2 전극층(112a)을 포함하는 커패시터(113a)를 형성할 수도 있다. 평탄화 프로세스 이후, 메모리 막(110a), 제2 전극층(112a), 제1 유전체층(104), 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)의 상면은 수평이다. 제1 전극층(106a), 메모리 막(110a), 및 제2 전극층(112a)의 조합은 완성된 디바이스에서 커패시터(113a)(예를 들면, FE 커패시터)로서 기능할 수도 있다. 제1 전극층(106a), 메모리 막(110a), 및 제2 전극층(112a)을 비롯한, 커패시터(113a) 각각은, 1T-1C 메모리 셀(예를 들면, FERAM 메모리 셀)을 형성하기 위해 기저의 FinFET의 금속 게이트 구조체(예를 들면, 게이트 전극(102))에 전기적으로 커플링될 수도 있다.
도 27a 및 도 27b에서, 제2 ILD(114)는 제1 ILD(96) 위에 퇴적되고 접촉부(116) 및 접촉부(118)는 제2 ILD(114)에 형성된다. 몇몇 실시형태에서, 제2 ILD(114)는 FCVD에 의해 형성되는 유동 가능한 막이다. 몇몇 실시형태에서, 제2 ILD(114)는 PSG, BSG, BPSG, USG, 또는 등등과 같은 유전체 재료로 형성되고, CVD, PECVD, 또는 등등과 같은 임의의 적절한 방법에 의해 퇴적될 수도 있다.
추가로 도 27a 및 도 27b에서, 접촉부(116) 및 접촉부(118)는 제2 ILD(114) 및 제1 ILD(96)를 관통하여 형성된다. 접촉부(118)를 위한 개구는 제1 ILD(96) 및 제2 ILD(114)를 관통하여 형성되고 접촉부(116)를 위한 개구는 제2 ILD(114)를 관통하여 형성된다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수도 있다. 개구 내에는, 확산 배리어층, 접착층, 또는 등등과 같은 라이너, 및 전도성 재료가 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 또는 등등을 포함할 수도 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈, 또는 등등일 수도 있다. 제2 ILD(114)의 표면으로부터 잉여 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수도 있다. 나머지 라이너 및 전도성 재료는 개구에서 접촉부(116) 및 접촉부(118)를 형성한다. 에피택셜 소스/드레인 영역(92)과 접촉부(118) 사이의 계면에서 실리사이드를 형성하기 위해 어닐 프로세스가 수행될 수도 있다. 접촉부(118)는 에피택셜 소스/드레인 영역(92)에 물리적으로 그리고 전기적으로 커플링되고 소스/드레인 접촉부로서 지칭될 수도 있다. 접촉부(116)는 제2 전극층(112a)에 물리적으로 그리고 전기적으로 커플링되고 커패시터 접촉부로서 지칭될 수도 있다. 접촉부(116) 및 접촉부(118)는 상이한 프로세스에서 형성될 수도 있거나, 또는 동일한 프로세스에서 형성될 수도 있다. 동일한 단면으로 형성되는 것으로 도시되지만, 접촉부(116) 및 접촉부(118) 각각은 상이한 단면에 형성될 수도 있다는 것이 이해되어야 하는데, 이것은 접촉부의 단락을 방지할 수도 있다.
도 27a 및 도 27b에서 예시되는 바와 같이, 제1 전극층(106a) 위에 형성되는 메모리 막(110a)은 제1 전극층(106a)으로부터 접촉부(116)를 분리할 수도 있다. 이것은 제1 전극층(106a)을 통한 접촉부(116)로부터의 분로화를 방지하는데, 이것은 디바이스 에러를 방지하고 디바이스 성능을 향상시킨다. 또한, 제1 전극층(106a)의 측벽 부분 및 하부 부분은 연속적이거나 또는 불연속적일 수도 있는데, 이것은, 제1 전극층(106a), 메모리 막(110a), 및 제2 전극층(112a)을 포함하는 커패시터의 커패시턴스 및 커패시터 사이즈에 대한 추가적인 제어를 제공한다.
도 28a 내지 도 32b는 제1 전극층(106b)을 에칭하기 전에 제1 전극층(106b) 및 제1 하드 마스크층(108b)이 평탄화되는 실시형태를 예시한다. 도 2 내지 도 18b에 대해 수행되고 논의되는 단계는 도 28a 및 도 28b에서 예시되는 단계 이전에 수행될 수도 있다. 도 28a 및 도 28b에서, 제1 전극층(106b) 및 제1 하드 마스크층(108b)의 상면을 제1 유전체층(104), 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)의 상면과 수평이 되게 하기 위해 CMP와 같은 평탄화 프로세스가 수행된다. 평탄화 프로세스 이후, 제1 전극층(106b), 제1 하드 마스크층(108b), 제1 유전체층(104), 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)의 상면은 수평이다.
도 29a 및 도 29b에서, 제1 전극층(106b)이 에칭된다. 제1 전극층(106b)은 등방성 에칭 프로세스(예를 들면, 습식 에칭 프로세스), 이방성 에칭 프로세스(예를 들면, 건식 에칭 프로세스), 이들의 조합, 또는 등등과 같은 하나 이상의 에칭 프로세스에 의해 에칭될 수도 있다. 제1 전극층(106b)은 제1 전극층(106b)의 재료에 선택적인 것과 같은 허용 가능한 에칭 프로세스를 사용하여 에칭될 수도 있다(예를 들면, 제1 전극층(106b)의 재료를 제1 유전체층(104), 제1 ILD(96), CESL(94), 제1 스페이서(81), 제2 스페이서(83), 및 제1 하드 마스크층(108b)의 재료보다 더 빠른 레이트에서 에칭한다). 도 29a 및 도 29b에서 예시되는 바와 같이, 제1 하드 마스크층(108b)의 몇몇 재료는 제1 전극층(106b)의 에칭에 의해 제거될 수도 있다. 몇몇 실시형태에서, 제1 전극층은 등방성 에칭 프로세스를 사용하여 에칭될 수도 있다.
도 29a 및 도 29b에서 예시되는 바와 같이, 제1 전극층(106b)이 에칭된 이후, 제1 하드 마스크층(108b) 및 제1 전극층(106b)의 상면은 제1 유전체층(104), 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)의 상면 아래에 배치될 수도 있다. 몇몇 실시형태에서, 제1 하드 마스크층(108b)의 상면은 제1 유전체층(104), 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)의 상면과 동일한 높이에 있을 수도 있다. 제1 전극층(106b)의 상면은 제1 하드 마스크층(108b)의 상면 아래에 배치될 수도 있다. 제1 전극층(106b)의 상면은, 도 29a 및 도 29b에서 예시되는 바와 같이, 직선이고 수평일 수도 있지만; 그러나, 몇몇 실시형태에서, 제1 전극층(106a)의 상면은 경사질 수도 있거나, 굴곡될 수도 있거나, 또는 등등일 수도 있다. 제1 전극층(106b)의 상면이 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)의 상면 아래에 있도록 제1 전극층(106b)을 에칭하는 것은, 제1 전극층(106b)을 후속하여 형성되는 접촉부(예컨대, 도 32a 및 도 32b와 관련하여 하기에서 논의되는 접촉부(116))로부터 격리하는 것을 돕고 - 이것은 분로화를 방지함 - , 디바이스 에러를 감소시키며, 디바이스 성능을 개선한다. 또한, 제1 하드 마스크층(108b)은, 제1 전극층(106b)이 후속하여 완성된 FE 커패시터에서 하부 전극으로서 사용될 수도 있도록, 제1 전극층(106b)의 측벽 부분 및 하부 부분을 보호한다.
도 30a 및 도 30b에서, 제1 하드 마스크층(108b)이 제거되고 메모리 막(110b) 및 제2 전극층(112b)이 제1 전극층(106b), 제1 유전체층(104), 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83) 위에 형성된다. 제1 하드 마스크층(108b)은 플라즈마 애싱, 등방성 또는 이방성 에칭 프로세스와 같은 에칭 프로세스, 또는 등등에 의해 제거될 수도 있다. 도 30a 및 도 30b에서 예시되는 바와 같이, 제1 하드 마스크층(108b)을 제거하기 위해 사용되는 프로세스는 제1 전극층(106b)을 에칭할 수도 있고, 그 결과, 제1 전극층(106b)의 상면이 직선이고 경사질 수도 있다. 그러나, 몇몇 실시형태에서, 제1 하드 마스크층(108b)은, 제1 전극층(106b)의 상면이 직선이고 및 수평으로 유지되도록, 제1 전극층(106b)을 에칭하지 않으면서 제거될 수도 있다.
메모리 막(110b)은 CVD, ALD, 또는 등등에 의해 퇴적될 수도 있다. 메모리 막(110b)은, 메모리 막(110b) 양단에 적절한 전압 차이를 인가하는 것에 의해 두 개의 상이한 분극 방향 사이에서 스위칭 가능한 재료를 포함할 수도 있다. 메모리 막(110b)은 하이-k 유전체 재료일 수도 있다. 몇몇 실시형태에서, 메모리 막(110b)은 강유전체(FE) 재료, 예컨대 금속 산화물(예를 들면, 하프늄 산화물(HfxOy) 또는 등등), 한 성분 금속 산화물(예를 들면, 하프늄-실리콘-산화물(HfxSiyOz), 하프늄-알루미늄-산화물(HfxAlyOz), 하프늄-가돌리늄 산화물(HfxGdyOz), 하프늄-지르코늄-산화물(HfxZryOz), 하프늄-란탄-산화물(HfxLayOz), 하프늄-스트론튬-산화물(HfxSryOz), 하프늄-이트륨-산화물(HfxYyOz), 스트론튬 티탄산염(SrTiO3), 또는 등등), 금속-산질화물(예를 들면, 하프늄 산질화물(HfxOyNz) 또는 등등), 이들의 다수의 층 또는 조합, 또는 등등을 포함한다. 몇몇 실시형태에서, 메모리 막(110b)은 상이한 강유전체 재료 또는 상이한 타입의 메모리 재료를 포함할 수도 있다. 몇몇 실시형태에서, 메모리 막(110b)은 두 개의 SiOx층 사이에서 SiNx의 층을 포함하는 다층 메모리 구조체(예를 들면, ONO 구조체)일 수도 있다. 메모리 막(110b)은 약 1 nm에서부터 약 20 nm까지의 두께를 가질 수도 있다.
제2 전극층(112b)은 CVD, ALD, 또는 등등에 의해 퇴적될 수도 있다. 제2 전극층(112b)은 티타늄 질화물(TiN), 루테늄(Ru), 탄탈룸(Ta), 티타늄(Ti), 알루미늄(Al), 텅스텐(W), 이들의 조합, 또는 등등과 같은 전도성 재료일 수도 있다. 제2 전극층(112b)은 약 1 nm에서부터 약 15 nm까지의 두께를 가질 수도 있다.
도 30a 및 도 30b에서 예시되는 바와 같이, 메모리 막(110b)은 제1 전극층(106b)의 최상면 및 측벽, 제1 유전체층(104)의 최상면 및 측벽, 및 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)의 상면과 접촉하여 퇴적될 수도 있다. 제1 전극층(106b)의 측벽 부분의 최상면을 따라 메모리 막(110b)을 형성하는 것은, 분로화가 방지되도록, 디바이스 에러가 감소되도록, 그리고 디바이스 성능이 개선되도록, 제1 전극층(106b)을 후속하여 형성되는 접촉부(예컨대, 도 32a 및 도 32b와 관련하여 하기에서 논의되는 접촉부(116))로부터 분리 및 격리한다.
도 31a 및 도 31b에서, 메모리 막(110b) 및 제2 전극층(112b)의 상면을, 제1 유전체층(104), 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)의 상면과 수평이 되게 하기 위해, CMP와 같은 평탄화 프로세스가 수행된다. 평탄화 프로세스는 제1 전극층(106b), 메모리 막(110b), 및 제2 전극층(112b)을 포함하는 커패시터(113b)를 형성할 수도 있다. 평탄화 프로세스 이후, 메모리 막(110b), 제2 전극층(112b), 제1 유전체층(104), 제1 ILD(96), CESL(94), 제1 스페이서(81), 및 제2 스페이서(83)의 상면은 수평이다. 제1 전극층(106b), 메모리 막(110b), 및 제2 전극층(112b)의 조합은 완성된 디바이스에서 커패시터(113b)(예를 들면, FE 커패시터)로서 기능할 수도 있다. 제1 전극층(106b), 메모리 막(110b), 및 제2 전극층(112b)을 비롯한, 커패시터(113b) 각각은, 1T-1C 메모리 셀(예를 들면, FERAM 메모리 셀)을 형성하기 위해 기저의 FinFET의 금속 게이트 구조체(예를 들면, 게이트 전극(102))에 전기적으로 커플링될 수도 있다.
도 32a 및 도 32b에서, 제2 ILD(114)는 제1 ILD(96) 위에 퇴적되고 접촉부(116) 및 접촉부(118)는 제2 ILD(114)에 형성된다. 몇몇 실시형태에서, 제2 ILD(114)는 FCVD에 의해 형성되는 유동 가능한 막이다. 몇몇 실시형태에서, 제2 ILD(114)는 PSG, BSG, BPSG, USG, 또는 등등과 같은 유전체 재료로 형성되고, CVD, PECVD, 또는 등등과 같은 임의의 적절한 방법에 의해 퇴적될 수도 있다.
추가로 도 32a 및 도 32b에서, 접촉부(116) 및 접촉부(118)는 제2 ILD(114) 및 제1 ILD(96)를 관통하여 형성된다. 접촉부(118)를 위한 개구는 제1 ILD(96) 및 제2 ILD(114)를 관통하여 형성되고 접촉부(116)를 위한 개구는 제2 ILD(114)를 관통하여 형성된다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수도 있다. 개구 내에는, 확산 배리어층, 접착층, 또는 등등과 같은 라이너, 및 전도성 재료가 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 또는 등등을 포함할 수도 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈, 또는 등등일 수도 있다. 제2 ILD(114)의 표면으로부터 잉여 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수도 있다. 나머지 라이너 및 전도성 재료는 개구에서 접촉부(116) 및 접촉부(118)를 형성한다. 에피택셜 소스/드레인 영역(92)과 접촉부(118) 사이의 계면에서 실리사이드를 형성하기 위해 어닐 프로세스가 수행될 수도 있다. 접촉부(118)는 에피택셜 소스/드레인 영역(92)에 물리적으로 그리고 전기적으로 커플링되고 소스/드레인 접촉부로서 지칭될 수도 있다. 접촉부(116)는 제2 전극층(112b)에 물리적으로 그리고 전기적으로 커플링되고 커패시터 접촉부로서 지칭될 수도 있다. 접촉부(116) 및 접촉부(118)는 상이한 프로세스에서 형성될 수도 있거나, 또는 동일한 프로세스에서 형성될 수도 있다. 동일한 단면으로 형성되는 것으로 도시되지만, 접촉부(116) 및 접촉부(118) 각각은 상이한 단면에 형성될 수도 있다는 것이 이해되어야 하는데, 이것은 접촉부의 단락을 방지할 수도 있다. 도 32a 및 도 32b에서 예시되는 바와 같이, 제1 전극층(106b) 위에 형성되는 메모리 막(110b)은 제1 전극층(106b)으로부터 접촉부(116)를 분리할 수도 있다. 이것은 제1 전극층(106b)을 통한 접촉부(116)로부터의 분로화를 방지하는데, 이것은 디바이스 에러를 방지하고 디바이스 성능을 향상시킨다.
실시형태는 다양한 이점을 달성할 수도 있다. 예를 들면, 게이트 스택 위의 제1 유전체층에서 제1 전극층을 형성하는 것 및 제1 전극층의 상면이 제1 유전체층의 상면 아래에 있도록 제1 전극층을 에칭백하는 것, 제1 전극층의 상면 위에 메모리 막을 형성하는 것은, 제1 전극층을 후속하여 형성되는 접촉부로부터 격리한다. 이것은 접촉부와 제1 전극층 사이의 분로화를 방지하고, 에러를 감소시키며, 디바이스 성능을 향상시킨다.
개시된 FinFET 실시형태는 또한 나노구조체(예를 들면, 나노시트, 나노와이어, 게이트 올 어라운드, 또는 등등) 전계 효과 트랜지스터(NSFET)와 같은 나노구조체 디바이스에도 적용될 수 있다. NSFET 실시형태에서, 핀은 채널층 및 희생층의 교대하는 층의 스택을 패턴화하는 것에 의해 형성되는 나노구조체에 의해 대체된다. 더미 게이트 스택 및 소스/드레인 영역은 상기에서 설명된 실시형태와 유사한 방식으로 형성된다. 더미 게이트 스택이 제거된 이후, 희생층은 채널 영역에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조체는 상기에서 설명된 실시형태와 유사한 방식으로 형성되며, 대체 게이트 구조체는 희생층을 제거하는 것에 의해 남겨지는 개구를 부분적으로 또는 완전히 충전할 수도 있으며, 대체 게이트 구조체는 NSFET 디바이스의 채널 영역의 채널층을 부분적으로 또는 완전히 둘러쌀 수도 있다. 대체 게이트 구조체 및 소스/드레인 영역에 대한 ILD 및 접촉부는 상기에서 설명된 실시형태와 유사한 방식으로 형성될 수도 있다. 나노구조체 디바이스는 미국 특허 출원 공개 번호 제2016/0365414호에서 개시되는 바와 같이 형성될 수 있는데, 이 특허 문헌은 참조에 의해 그 전체가 본원에 통합된다.
한 실시형태에 따르면, 반도체 디바이스는, 반도체 기판 위의 게이트 스택; 게이트 스택 위의 커패시터를 포함하고, 커패시터는 게이트 스택의 상면을 따라 연장된 제1 전극 - 제1 전극은 U자 형상임 - ; 제1 전극 위의 제1 강유전체층; 및 제1 강유전체층 위의 제2 전극 - 제2 전극의 상면은 제1 강유전체층의 상면과 동일한 높이에 있고, 제1 강유전체층의 상면 및 제2 전극의 상면은 제1 전극의 최상면보다 반도체 기판으로부터 더 멀리 배치됨 - 을 포함한다. 한 실시형태에서, 반도체 디바이스는 게이트 스택의 상면을 따라 연장된 제1 유전체층을 더 포함하고, 제1 유전체층의 상면은 제1 강유전체층의 상면 및 제2 전극의 상면과 동일한 높이에 있다. 한 실시형태에서, 제1 유전체층과 제1 전극의 조합된 폭은 게이트 스택의 폭과 동일하다. 한 실시형태에서, 반도체 디바이스는 제2 전극에 전기적으로 커플링된 게이트 접촉부를 더 포함하고, 제1 강유전체층은 제1 전극으로부터 게이트 접촉부를 분리한다. 한 실시형태에서, 제1 강유전체층은 제1 전극의 상면들을 완전히 커버한다. 한 실시형태에서, 제1 강유전체층은 U자 형상이고, 제1 강유전체층의 하면은 제1 전극의 상면 아래에 배치된다. 한 실시형태에서, 제1 전극층의 측벽의 두께는 반도체 기판을 향하는 방향으로 점점 가늘어진다.
다른 실시형태에 따르면, 반도체 디바이스는, 반도체 기판 위의 트랜지스터 구조체; 트랜지스터 구조체의 게이트 구조체의 측벽을 따라 연장된 제1 스페이서; 게이트 구조체 위의 제1 유전체층 - 제1 유전체층은 제1 스페이서의 측벽을 따라 연장됨 - ; 및 게이트 구조체 위의 커패시터 - 커패시터는 제1 유전체층을 관통하여 연장됨 - 를 포함하고, 커패시터는, 게이트 구조체 위의 제1 전극; 제1 전극 위의 메모리 막 - 메모리 막은 제1 전극의 최상면을 따라 연장되고, 제1 전극의 최상면은 메모리 막의 최하면 위에 있음 - ; 및 메모리 막 위의 제2 전극을 포함한다. 한 실시형태에서, 제1 전극은 게이트 구조체를 따라 연장된 제1 부분 및 제1 유전체층의 측면을 따라 연장된 제2 부분을 포함하고, 제1 부분 및 제2 부분은 불연속적이다. 한 실시형태에서, 제2 부분의 두께는 반도체 기판을 향하는 방향으로 점점 가늘어지고, 메모리 막은 제1 부분을 제2 부분으로부터 격리한다. 한 실시형태에서, 제1 전극은 게이트 구조체를 따라 연장된 제1 부분 및 제1 유전체층의 측면을 따라 연장된 제2 부분을 포함하고, 제2 부분은 최상면을 포함하고, 제1 부분 및 제2 부분은 연속적이다. 한 실시형태에서, 메모리 막은 강유전체 재료를 포함한다. 한 실시형태에서, 메모리 막의 최상면은 제2 전극의 최상면과 동일한 높이에 있고, 메모리 막의 최상면 및 제2 전극의 최상면은 제1 스페이서의 최상면 및 제1 유전체층의 최상면과 동일한 높이에 있다. 한 실시형태에서, 반도체 디바이스는 제2 전극에 전기적으로 커플링된 게이트 접촉부를 더 포함하고, 메모리 막은 제1 전극으로부터 게이트 접촉부를 분리한다.
또 다른 실시형태에 따르면, 방법은, 기판 위에 게이트 스택을 형성하는 단계 - 게이트 스택은 게이트 스페이서에 인접함 - ; 제1 리세스를 형성하기 위해 게이트 스택을 에칭하는 단계; 제1 리세스 내에 제1 전극층을 퇴적하는 단계; 제1 전극층의 상면들이 게이트 스페이서의 상면 아래에 있도록 제1 전극층을 에칭하는 단계; 제1 전극층 위에 메모리 막을 퇴적하는 단계; 메모리 막 위에 제2 전극층을 퇴적하는 단계; 및 메모리 막의 상면, 제2 전극층의 상면, 및 게이트 스페이서의 상면이 서로 동일한 높이에 있도록 메모리 막 및 제2 전극층을 평탄화하는 단계를 포함한다. 한 실시형태에서, 방법은 제1 전극층 위에 하드 마스크층을 형성하는 단계를 더 포함하고, 하드 마스크층은 제1 전극층을 에칭하는 동안 제1 전극층의 부분들을 마스킹한다. 한 실시형태에서, 방법은 제1 전극층을 에칭하는 단계 전에 하드 마스크층 및 제1 전극층을 평탄화하는 단계를 더 포함한다. 한 실시형태에서, 제1 전극층은 원자 층 증착(atomic layer deposition; ALD)에 의해 컨포멀층으로서 퇴적된다. 한 실시형태에서, 방법은 제1 리세스 내에 제1 유전체층을 퇴적하는 단계; 및 게이트 스택을 노출시키기 위해 제1 유전체층을 에칭하는 단계 - 제1 전극층은 제1 유전체층을 에칭한 이후 퇴적됨 - 를 더 포함한다. 한 실시형태에서, 제1 전극층은 물리적 기상 증착(PVD)에 의해 퇴적되고, 제1 전극층은 게이트 스택을 따라 연장되는 제1 부분 및 제1 유전체층을 따라 연장되는 제2 부분으로 퇴적되며, 제1 부분은 제2 부분과 불연속적이다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 실행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
실시예들
실시예 1. 반도체 디바이스로서,
반도체 기판 위의 게이트 스택;
상기 게이트 스택 위의 커패시터
를 포함하고, 상기 커패시터는,
상기 게이트 스택의 상면을 따라 연장된 제1 전극 - 상기 제1 전극은 U자 형상(U-shaped)임 - ;
상기 제1 전극 위의 제1 강유전체층; 및
상기 제1 강유전체층 위의 제2 전극 - 상기 제2 전극의 상면은 상기 제1 강유전체층의 상면과 동일한 높이에 있고, 상기 제1 강유전체층의 상면 및 상기 제2 전극의 상면은 상기 제1 전극의 최상면보다 상기 반도체 기판으로부터 더 멀리 배치됨 -
을 포함하는 것인, 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 상기 게이트 스택의 상면을 따라 연장된 제1 유전체층을 더 포함하고, 상기 제1 유전체층의 상면은 상기 제1 강유전체층의 상면 및 상기 제2 전극의 상면과 동일한 높이에 있는 것인, 반도체 디바이스.
실시예 3. 실시예 2에 있어서, 상기 제1 유전체층과 상기 제1 전극의 조합된 폭은 상기 게이트 스택의 폭과 동일한 것인, 반도체 디바이스.
실시예 4. 실시예 1에 있어서, 상기 제2 전극에 전기적으로 커플링된 게이트 접촉부를 더 포함하고, 상기 제1 강유전체층은 상기 제1 전극으로부터 상기 게이트 접촉부를 분리하는 것인, 반도체 디바이스.
실시예 5. 실시예 1에 있어서, 상기 제1 강유전체층은 상기 제1 전극의 상면들을 완전히 커버하는 것인, 반도체 디바이스.
실시예 6. 실시예 1에 있어서, 상기 제1 강유전체층은 U자 형상이고, 상기 제1 강유전체층의 하면은 상기 제1 전극의 상면 아래에 배치되는 것인, 반도체 디바이스.
실시예 7. 실시예 1에 있어서, 상기 제1 전극층의 측벽의 두께는 상기 반도체 기판을 향하는 방향으로 점점 가늘어지는(taper) 것인, 반도체 디바이스.
실시예 8. 반도체 디바이스로서,
반도체 기판 위의 트랜지스터 구조체;
상기 트랜지스터 구조체의 게이트 구조체의 측벽을 따라 연장된 제1 스페이서;
상기 게이트 구조체 위의 제1 유전체층 - 상기 제1 유전체층은 상기 제1 스페이서의 측벽을 따라 연장됨 - ; 및
상기 게이트 구조체 위의 커패시터 - 상기 커패시터는 상기 제1 유전체층을 관통하여 연장됨 -
를 포함하고, 상기 커패시터는,
상기 게이트 구조체 위의 제1 전극;
상기 제1 전극 위의 메모리 막(memory film) - 상기 메모리 막은 상기 제1 전극의 최상면을 따라 연장되고, 상기 제1 전극의 최상면은 상기 메모리 막의 최하면 위에 있음 - ; 및
상기 메모리 막 위의 제2 전극
을 포함하는 것인, 반도체 디바이스.
실시예 9. 실시예 8에 있어서, 상기 제1 전극은 상기 게이트 구조체를 따라 연장된 제1 부분 및 상기 제1 유전체층의 측면을 따라 연장된 제2 부분을 포함하고, 상기 제1 부분 및 상기 제2 부분은 불연속적인 것인, 반도체 디바이스.
실시예 10. 실시예 9에 있어서, 상기 제2 부분의 두께는 상기 반도체 기판을 향하는 방향으로 점점 가늘어지고, 상기 메모리 막은 상기 제1 부분을 상기 제2 부분으로부터 격리하는 것인, 반도체 디바이스.
실시예 11. 실시예 8에 있어서, 상기 제1 전극은 상기 게이트 구조체를 따라 연장된 제1 부분 및 상기 제1 유전체층의 측면을 따라 연장된 제2 부분을 포함하고, 상기 제2 부분은 최상면을 포함하고, 상기 제1 부분 및 상기 제2 부분은 연속적인 것인, 반도체 디바이스.
실시예 12. 실시예 8에 있어서, 상기 메모리 막은 강유전체 재료를 포함하는 것인, 반도체 디바이스.
실시예 13. 실시예 8에 있어서, 상기 메모리 막의 최상면은 상기 제2 전극의 최상면과 동일한 높이에 있고, 상기 메모리 막의 최상면 및 상기 제2 전극의 최상면은 상기 제1 스페이서의 최상면 및 상기 제1 유전체층의 최상면과 동일한 높이에 있는 것인, 반도체 디바이스.
실시예 14. 실시예 8에 있어서, 상기 제2 전극에 전기적으로 커플링된 게이트 접촉부를 더 포함하고, 상기 메모리 막은 상기 제1 전극으로부터 상기 게이트 접촉부를 분리하는 것인, 반도체 디바이스.
실시예 15. 방법으로서,
기판 위에 게이트 스택을 형성하는 단계 - 상기 게이트 스택은 게이트 스페이서에 인접함 - ;
제1 리세스를 형성하기 위해 상기 게이트 스택을 에칭하는 단계;
상기 제1 리세스 내에 제1 전극층을 퇴적하는 단계;
상기 제1 전극층의 상면들이 상기 게이트 스페이서의 상면 아래에 있도록 상기 제1 전극층을 에칭하는 단계;
상기 제1 전극층 위에 메모리 막을 퇴적하는 단계;
상기 메모리 막 위에 제2 전극층을 퇴적하는 단계; 및
상기 메모리 막의 상면, 상기 제2 전극층의 상면, 및 상기 게이트 스페이서의 상면이 서로 동일한 높이에 있도록 상기 메모리 막 및 상기 제2 전극층을 평탄화하는 단계
를 포함하는, 방법.
실시예 16. 실시예 15에 있어서, 상기 제1 전극층 위에 하드 마스크층을 형성하는 단계를 더 포함하고, 상기 하드 마스크층은 상기 제1 전극층을 에칭하는 동안 상기 제1 전극층의 부분들을 마스킹하는 것인, 방법.
실시예 17. 실시예 16에 있어서, 상기 제1 전극층을 에칭하는 단계 전에 상기 하드 마스크층 및 상기 제1 전극층을 평탄화하는 단계를 더 포함하는, 방법.
실시예 18. 실시예 15에 있어서, 상기 제1 전극층은 원자 층 증착(atomic layer deposition; ALD)에 의해 컨포멀층(conformal layer)으로서 퇴적되는 것인, 방법.
실시예 19. 실시예 15에 있어서,
상기 제1 리세스 내에 제1 유전체층을 퇴적하는 단계; 및
상기 게이트 스택을 노출시키기 위해 상기 제1 유전체층을 에칭하는 단계 - 상기 제1 전극층은 상기 제1 유전체층을 에칭하는 단계 후 퇴적됨 -
를 더 포함하는, 방법.
실시예 20. 실시예 19에 있어서, 상기 제1 전극층은 물리적 기상 증착(physical vapor deposition; PVD)에 의해 퇴적되고, 상기 제1 전극층은 상기 게이트 스택을 따라 연장되는 제1 부분 및 상기 제1 유전체층을 따라 연장되는 제2 부분으로 퇴적되며, 상기 제1 부분은 상기 제2 부분과 불연속적인 것인, 방법.

Claims (10)

  1. 반도체 디바이스로서,
    반도체 기판 위의 게이트 스택;
    상기 게이트 스택 위의 커패시터
    를 포함하고, 상기 커패시터는,
    상기 게이트 스택의 상면을 따라 연장된 제1 전극 - 상기 제1 전극은 U자 형상(U-shaped)임 - ;
    상기 제1 전극 위의 제1 강유전체층; 및
    상기 제1 강유전체층 위의 제2 전극 - 상기 제2 전극의 상면은 상기 제1 강유전체층의 상면과 동일한 높이에 있고, 상기 제1 강유전체층의 상면 및 상기 제2 전극의 상면은 상기 제1 전극의 최상면보다 상기 반도체 기판으로부터 더 멀리 배치됨 -
    을 포함하는 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 게이트 스택의 상면을 따라 연장된 제1 유전체층을 더 포함하고, 상기 제1 유전체층의 상면은 상기 제1 강유전체층의 상면 및 상기 제2 전극의 상면과 동일한 높이에 있는 것인, 반도체 디바이스.
  3. 제2항에 있어서, 상기 제1 유전체층과 상기 제1 전극의 조합된 폭은 상기 게이트 스택의 폭과 동일한 것인, 반도체 디바이스.
  4. 제1항에 있어서, 상기 제2 전극에 전기적으로 커플링된 게이트 접촉부를 더 포함하고, 상기 제1 강유전체층은 상기 제1 전극으로부터 상기 게이트 접촉부를 분리하는 것인, 반도체 디바이스.
  5. 제1항에 있어서, 상기 제1 강유전체층은 상기 제1 전극의 상면들을 완전히 커버하는 것인, 반도체 디바이스.
  6. 제1항에 있어서, 상기 제1 강유전체층은 U자 형상이고, 상기 제1 강유전체층의 하면은 상기 제1 전극의 상면 아래에 배치되는 것인, 반도체 디바이스.
  7. 제1항에 있어서, 상기 제1 전극층의 측벽의 두께는 상기 반도체 기판을 향하는 방향으로 점점 가늘어지는(taper) 것인, 반도체 디바이스.
  8. 반도체 디바이스로서,
    반도체 기판 위의 트랜지스터 구조체;
    상기 트랜지스터 구조체의 게이트 구조체의 측벽을 따라 연장된 제1 스페이서;
    상기 게이트 구조체 위의 제1 유전체층 - 상기 제1 유전체층은 상기 제1 스페이서의 측벽을 따라 연장됨 - ; 및
    상기 게이트 구조체 위의 커패시터 - 상기 커패시터는 상기 제1 유전체층을 관통하여 연장됨 -
    를 포함하고, 상기 커패시터는,
    상기 게이트 구조체 위의 제1 전극;
    상기 제1 전극 위의 메모리 막(memory film) - 상기 메모리 막은 상기 제1 전극의 최상면을 따라 연장되고, 상기 제1 전극의 최상면은 상기 메모리 막의 최하면 위에 있음 - ; 및
    상기 메모리 막 위의 제2 전극
    을 포함하는 것인, 반도체 디바이스.
  9. 제8항에 있어서, 상기 제1 전극은 상기 게이트 구조체를 따라 연장된 제1 부분 및 상기 제1 유전체층의 측면을 따라 연장된 제2 부분을 포함하고, 상기 제1 부분 및 상기 제2 부분은 불연속적인 것인, 반도체 디바이스.
  10. 방법으로서,
    기판 위에 게이트 스택을 형성하는 단계 - 상기 게이트 스택은 게이트 스페이서에 인접함 - ;
    제1 리세스를 형성하기 위해 상기 게이트 스택을 에칭하는 단계;
    상기 제1 리세스 내에 제1 전극층을 퇴적하는 단계;
    상기 제1 전극층의 상면들이 상기 게이트 스페이서의 상면 아래에 있도록 상기 제1 전극층을 에칭하는 단계;
    상기 제1 전극층 위에 메모리 막을 퇴적하는 단계;
    상기 메모리 막 위에 제2 전극층을 퇴적하는 단계; 및
    상기 메모리 막의 상면, 상기 제2 전극층의 상면, 및 상기 게이트 스페이서의 상면이 서로 동일한 높이에 있도록 상기 메모리 막 및 상기 제2 전극층을 평탄화하는 단계
    를 포함하는, 방법.
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