JP2022027711A - 強誘電体メモリを含む半導体デバイスおよびその形成方法 - Google Patents

強誘電体メモリを含む半導体デバイスおよびその形成方法 Download PDF

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Abstract

Figure 2022027711000001
【課題】トランジスタの上に形成された、接点から第１の電極を絶縁するメモリフィルムを有するコンデンサを含む半導体デバイス及びそれを形成する方法を提供する。
【解決手段】半導体デバイスは、半導体基板５０の上のゲートスタック（ゲート電極１０２及びゲート誘電体層１００）と、ゲートスタックの上面に沿って延びるＵ字状の第１の電極層１０６ａ、第１の電極層の上の第１の誘電体層１０４及び第１の強誘電体層の上の第２の電極層１１２ａを含むゲートスタックの上のコンデンサ１１３ａと、を含む。第２の電極の上面は、第１の強誘電体層の上面と同じ高さであり、第１の強誘電体層の上面及び第２の電極の上面は、第１の電極層の最上面よりも半導体基板から離れて配置される。
【選択図】図２６Ａ

Description

この出願は、２０２０年７月３１日に出願された「ＳＡＣ統合ＦＥＲＡＭメモリのための最適化された金属－強誘電体－金属設計」と題する米国仮出願第６３／０５９，２１４号の利益を主張する。この出願は、参照により本明細書に組み込まれる。
本発明は、強誘電体メモリを含む半導体デバイスおよびその形成方法に関する。
半導体メモリは、例として、ラジオ、テレビ、携帯電話、パーソナルコンピューティングデバイスなどの電子アプリケーションの集積回路で使用される。半導体メモリには、２つの主要なカテゴリがある。１つは揮発性メモリで、もう１つは不揮発性メモリである。揮発性メモリには、ランダムアクセスメモリ（ＲＡＭ）が含まれる。これは、スタティックランダムアクセスメモリ（ＳＲＡＭ）とダイナミックランダムアクセスメモリ（ＤＲＡＭ）の２つのサブカテゴリにさらに分割できる。ＳＲＡＭとＤＲＡＭはどちらも、電源が入っていないときに保存されている情報を失うため、揮発性がある。
一方、不揮発性メモリはデータを保存しておくことができる。不揮発性半導体メモリの１つのタイプは、強誘電体メモリ（ＦｅＲＡＭ、又はＦＲＡＭ）である。ＦｅＲＡＭの利点には、書き込み／読み取り速度が速く、サイズが小さいことが含まれる。
本発明の態様は、添付図面を参照しながら、以下の詳細な説明から最もよく理解される。業界の標準的技法に従って、様々なフィーチャが一定のスケールで描かれていないことに注意すべきである。実際、様々なフィーチャの寸法は、説明を明確にするために任意に増減できる。
は、いくつかの実施形態に係る三次元図でのＦｉｎＦＥＴの例を示す。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。 は、いくつかの実施形態による、ＦｉｎＦＥＴの製造における中間段階の断面図である。
以下の開示は、本発明の異なる特徴を実施するための多くの異なる実施形態または例を提供する。以下、本開示を簡略化するために、構成要素及び配置の特定の例を説明する。もちろん、これらは、一例に過ぎず、これらに限定するものではない。例えば、以下の説明における第２の特徴の上方又は上の第１の特徴の形成は、第１と第２の特徴が直接接触して形成される実施形態を含んでもよく、また、第１と第２の特徴が直接接触しないように、追加の特徴が第１と第２の特徴の間に形成され得る実施形態を含んでもよい。また、本開示は、様々な例において符号及び／又は文字を繰り返してもよい。この繰り返しは、単純さと明快さを目的としており、それ自体では、説明した様々な実施形態及び／又は構成の間の関係を示すものではない。
さらに、図示されているように、ここで、ある要素又は構造と別の要素又は構造との関係を説明しやすくするために、「下方」、「下」、「下部」、「上方」、「上部」などのような空間的に相対的な用語を使用することができる。空間的に相対的な用語は、図に示されている方向に加えて、使用中又は動作中の装置の異なる方向を包含することを意図している。装置は、他の方向に配向してもよく（９０度又は他の配向に回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様にそれに応じて解釈され得る。
様々な実施形態は、トランジスタのゲート上に形成されたコンデンサおよびそれを形成する方法を含む１つのトランジスタ１つのコンデンサ（１Ｔ－１Ｃ）メモリセルを提供する。いくつかの実施形態では、コンデンサは、強誘電性（ＦＥ）材料を含み得、メモリセルは、強誘電性ランダムアクセスメモリ（ＦＥＲＡＭ）セルであってもよい。コンデンサは、ゲート上にトレンチを形成し、トレンチ内にスペーサを形成し、トレンチ内に下部電極層を堆積させ、下部電極層の上面がスペーサの上面の下になるように下部電極層をパターン化し、下部電極層上にメモリフィルム（例えば、強誘電体材料）を堆積し、メモリフィルム上に上部電極層を堆積させることによって形成することができる。次に、下部電極層と接点との間にメモリフィルムが挿入された状態で、上部電極層まで延びる接点が形成される。メモリフィルムを堆積させる前に下部電極層をパターン化し、下部電極層の上に上部電極層をパターン化すると、下部電極が接点から分離され、接点と下部電極層の間のシャントが防止される。これにより、エラーが減少し、デバイスのパフォーマンスが向上する。
図１は、いくつかの実施形態による、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）の例の３次元図を示している。ＦｉｎＦＥＴは、基板５０（例えば、半導体基板）上のフィン５５を含む。シャロートレンチアイソレーション（ＳＴＩ）領域５８は、基板５０内に配置され、フィン５５は、隣接するＳＴＩ領域５８の上および間から突出している。ＳＴＩ領域５８は、基板５０から分離していると説明／図示されているが、本明細書で使用される場合、「基板」という用語は、半導体基板またはＳＴＩ領域を含む半導体基板のみを指すために使用されてもよい。さらに、フィン５５は、基板５０を備えた単一の連続材料として示されているが、フィン５５および／または基板５０は、単一の材料または複数の材料を含んでもよい。本文において、フィン５５は、隣接するＳＴＩ領域５８の間に延びる部分を指す。
ゲート誘電体層１００は、側壁に沿って、フィン５５の上面上にあり、ゲート電極１０２は、ゲート誘電体層１００の上にある。エピタキシャルソース／ドレイン領域９２は、ゲート誘電体層１００およびゲート電極１０２に関してフィン５５の反対側に配置されている。図１は、後の図面で使用される基準断面をさらに示す。断面Ａ－Ａ’は、ゲート電極１０２の縦軸に沿っており、例えば、ＦｉｎＦＥＴのソース／ドレイン領域９２の間を流れる電流の方向に垂直な方向にある。断面Ｂ－Ｂ’は、断面Ａ－Ａ’に垂直であり、フィン５５の縦軸に沿って、例えば、ＦｉｎＦＥＴのエピタキシャルソース／ドレイン領域９２の間を流れる電流の方向にある。 。断面Ｃ－Ｃ’は断面Ａ－Ａ’に平行であり、ＦｉｎＦＥＴのソース／ドレイン領域９２を通って伸びている。以降の図面では、明確化するために、これらの基準断面を参照する。
ここで説明するいくつかの実施形態は、ゲートラストプロセスを使用して形成されたＦｉｎＦＥＴのコンテキストにおいて説明される。他の実施形態では、ゲートファーストプロセスを使用してもよい。また、いくつかの実施形態は、平面ＦＥＴ、ナノ構造（例えば、ナノシート、ナノワイヤ、ゲートオールアラウンドなど）電界効果トランジスタ（ＮＳＦＥＴ）などの平面デバイスで使用される態様を示している。
図２から３２Ｂは、いくつかの実施形態による、メモリデバイスの製造における中間段階の断面図である。図２から５は、図１に示される参照断面Ａ－Ａ’に沿って、ｎ型領域５０Ｎおよびｐ型領域５０Ｐで示されている。図６Ａ、７Ａ、８Ａ、９Ａ、１０Ａ、１１Ａ、１２Ａ、１３Ａ、１４Ａ、１５Ａ、１６Ａ、１７Ａ、１８Ａ、１９Ａ、２０Ａ、２１Ａ、２２Ａ、２３Ａ、２４Ａ、２５Ａ、２６Ａ、２７Ａ、２８Ａ、２９Ａ、３０Ａ 、３１Ａおよび３２Ａは、ｎ型領域５０Ｎまたはｐ型領域５０Ｐのいずれかにおいて、図１に示される参照断面Ａ－Ａ’に沿って示されている。図６Ｂ、７Ｂ、８Ｂ、９Ｂ、１０Ｂ、１１Ｂ、１２Ｂ、１３Ｂ、１４Ｂ、１４Ｃ、１５Ｂ、１６Ｂ、１７Ｂ、１８Ｂ、１９Ｂ、２０Ｂ、２１Ｂ、２２Ｂ、２３Ｂ、２４Ｂ、２５Ｂ、２６Ｂ、２７Ｂ、２８Ｂ、２９Ｂ 、３０Ｂ、３１Ｂ、および３２Ｂは、図１に示されている参照断面Ｂ－Ｂ’に沿って示されている。図７Ｃ、８Ｃ、９Ｃ、１０Ｃ、および１０Ｄは、図１に示されている参照断面Ｃ－Ｃ’に沿って示されています。
図２において、基板５０が設けられる。基板５０は、ドープされていても（例えば、ｐ型またはｎ型ドーパントを使用）ドープされていなくてもよい、バルク半導体、半導体オン絶縁体（ＳＯＩ）基板などの半導体基板であってもいよい。基板５０は、５０は、シリコンウェーハなどのウェーハであり得る。一般に、ＳＯＩ基板は絶縁体層上に形成された半導体材料の層である。絶縁体層は、例えば、埋め込み酸化物（ＢＯＸ）層、酸化ケイ素層などであってもよい。絶縁体層は、基板、通常はシリコンまたはガラス基板上に設けられる。多層または勾配基板などの他の基板も使用することができる。いくつかの実施形態では、基板５０の半導体材料は、シリコンゲルマニウム、 炭化ケイ素、ヒ化ガリウム、リン化ガリウムを含む化合物半導体、リン化インジウム、ヒ化インジウム、および／またはアンチモン化インジウム、 シリコンゲルマニウム、ガリウム砒素リン、アルミニウムインジウム砒素、アルミニウムガリウム砒素を含む合金半導体、ガリウムインジウム砒素、ガリウムインジウムリン化物、および／またはガリウムインジウム砒素リン化物、またはそれらの組み合わせを含んでもよい。
基板５０は、ｎ型領域５０Ｎおよびｐ型領域５０Ｐを有する。ｎ型領域５０Ｎは、ＮＭＯＳトランジスタ、例えば、ｎ型ＦｉｎＦＥＴなどのｎ型デバイスを形成するためのものであってもいよい。ｐ型領域５０Ｐは、ＰＭＯＳトランジスタ、例えば、ｐ型ＦｉｎＦＥＴなどのｐ型デバイスを形成するためのものであってもいよい。ｎ型領域５０Ｎは、ｐ型領域５０Ｐ（仕切り５１で示されているように）から物理的に分離することができ、任意の数のデバイス特徴（例えば、他のアクティブデバイス、ドープされた領域、分離構造など）を、ｎ型領域５０Ｎとｐ型領域５０Ｐとの間に配置することができる。
図３では、フィン５５が基板５０に形成されている。フィン５５は半導体ストリップである。いくつかの実施形態では、フィン５５は、基板５０にトレンチをエッチングすることによって基板５０に形成することができる。前記エッチングは、反応性イオンエッチング（ＲＩＥ）、中性粒子ビームエッチング（ＮＢＥ）など、又はそれらの組み合わせなどの任意の許容可能なエッチングプロセスであり得る。前記エッチングは異方性であり得る。
フィン５５は、任意の適切な方法によってパターン化することができる。例えば、フィン５５は、ダブルパターニングまたはマルチパターニングプロセスを含む、１つまたは複数のフォトリソグラフィプロセスを使用してパターニングすることができる。一般に、ダブルパターニング又はマルチパターニングプロセスは、フォトリソグラフィと自己整合プロセスを組み合わせたものであり、例えば、１回の直接フォトリソグラフィプロセスを用いて得ることができるピッチよりも小さいピッチを有するパターンを形成することができる。例えば、一実施形態では、犠牲層は、基板上に形成され、かつフォトリソグラフィプロセスを使用してパターニングされる。スペーサーは、自己整列プロセスを用いて、パターニングされた犠牲層に沿って形成される。次に、犠牲層が除去され、残りのスペーサを使用して、フィン５５をパターン化することができる。いくつかの実施形態では、マスク（または他の層）は、フィン５５上に残っていてもよい。
図４では、フィン５５に隣接してシャロートレンチアイソレーション（ＳＴＩ）領域５８が形成されている。ＳＴＩ領域５８は、基板５０上および隣接するフィン５５の間に絶縁材料（別個に図示されていない）を形成することによって形成することができる。絶縁材料は、酸化ケイ素、窒化物などの酸化物、またはそれらの組み合わせであってもよく、高密度プラズマ化学蒸着（ＨＤＰ－ＣＶＤ）、流動性ＣＶＤ（ＦＣＶＤ）（例えば、堆積された材料を酸化物などの別の材料に変換するための後硬化を伴う遠隔プラズマシステムにおけるＣＶＤベースの材料堆積）など、またはそれらの組み合わせによって形成されてもよい。任意の許容可能なプロセスによって形成された他の断熱材を使用することができる。図示の実施形態では、絶縁材料は、ＦＣＶＤプロセスによって形成された酸化ケイ素である。一旦、断熱材が形成されると、アニール処理を行ってもよい。いくつかの実施形態では、断熱材は、過剰な断熱材がフィン５５を覆うように形成される。断熱材は、単一の層を含んでもよく、または複数の層を利用してもよい。例えば、いくつかの実施形態では、ライナー（別個に図示されていない）は、最初に、基板５０およびフィン５５の表面に沿って形成されてもよい。その後、ライナー上に上述したような充填材を形成してもよい。
次に、除去プロセスが断熱材に適用されて、フィン５５上の余分な断熱材が除去される。いくつかの実施形態では、化学機械研磨（ＣＭＰ）、エッチングバックプロセス、またはこれらの組み合わせなどの平坦化プロセスを利用してもよい。平坦化プロセスは、断熱材およびフィン５５を平坦化することができる。平坦化プロセスは、平坦化プロセスが完了した後、フィン５５の上面および断熱材が水平になるようにフィン５５を露出させる。
次に、図４に示されるように、絶縁材料が凹んで、ＳＴＩ領域５８を形成する。絶縁材料は、フィン５５および基板５０の上部が隣接するＳＴＩ領域５８の間から突出するように凹んでいる。さらに、ＳＴＩ領域５８の上面は、図示のような平坦な表面、凸状の表面、凹状の表面（ディッシングなど）、またはそれらの組み合わせを有してもよい。ＳＴＩ領域５８の上面は、適切なエッチングによって平坦、凸面、および／または凹面に形成することができる。ＳＴＩ領域５８は、絶縁材料の材料に選択的なものなど、許容可能なエッチングプロセスを使用して凹ませることができる（例えば、フィン５５および基板５０の材料よりも速い速度で絶縁材料の材料をエッチングする）。例えば、希フッ化水素酸（ｄＨＦ）を使用する酸化物除去を使用することができる。
図２から図４に関して説明されたプロセスは、フィン５５がどのように形成されるかの一例にすぎない。いくつかの実施形態では、フィン５５は、エピタキシャル成長プロセスによって形成されてもよい。例えば、誘電体層を基板５０の上面上に形成することができ、トレンチを誘電体層を通してエッチングして、下にある基板５０を露出させることができる。ホモエピタキシャル構造は、トレンチ内でエピタキシャル成長させることができ、誘電体層は、ホモエピタキシャル構造が誘電体層から突出してフィンを形成するように凹ませることができる。さらに、いくつかの実施形態では、ヘテロエピタキシャル構造をフィン５５に使用することができる。例えば、図４のフィン５５は凹型にすることができ、フィン５５とは異なる材料を凹型フィン５５上にエピタキシャル成長させることができる。そのような実施形態では、フィン５５は、凹んだ材料と、凹んだ材料の上に配置されたエピタキシャル成長した材料とを含む。いくつかの実施形態では、誘電体層を基板５０の上面上に形成することができ、トレンチを誘電体層を通してエッチングすることができる。次に、ヘテロエピタキシャル構造は、基板５０とは異なる材料を使用してトレンチ内でエピタキシャル成長させることができ、誘電体層は、ヘテロエピタキシャル構造が誘電体層から突出してフィン５５を形成するように凹むことができる。ホモエピタキシャルまたはヘテロエピタキシャル構造がエピタキシャル成長するいくつかの実施形態では、エピタキシャル成長した材料は、成長中にその場でドープされてもよく、これにより、その場でのドーピングと注入ドーピングを併用するが、前後の注入を不要としてもよい。
さらに、ｐ型領域５０Ｐ（例えば、ＰＭＯＳ領域）の材料とは異なるｎ型領域５０Ｎ（例えば、ＮＭＳ領域）の材料をエピタキシャル成長させることが有利である。いくつかの実施形態では、フィン５５の上部は、シリコンゲルマニウム（ＳｉｘＧｅ１－ｘ、ｘは０から１の範囲にすることができる）、炭化ケイ素、純粋又は実質的に純粋なゲルマニウム、ＩＩＩ－Ｖ化合物半導体、ＩＩ－ＶＩ化合物半導体などで形成され得る。例えば、ＩＩＩ－Ｖ化合物半導体を形成するために利用可能な材料には、例えば、インジウムヒ素、アルミニウムヒ素、ガリウムヒ素、リン化インジウム、窒化ガリウム、インジウムガリウムヒ素、インジウムアルミニウムヒ素、ガリウムアンチモン、アルミニウムアンチモン、アルミニウムリン、ガリウムリンなどが含まれるが、これらに限定されない。
また、図４において、フィン５５及び／又は基板５０には、適宜のウェル（図示せず）が形成され得る。いくつかの実施形態では、ｎ型領域５０ＮにはＰウェルが形成され、ｐ型領域５０Ｐにはｎウェルが形成され得る。いくつかの実施形態では、ｎ型領域５０Ｎ及びｐ型領域５０Ｐの両方に、Ｐウェル又はｎウェルが形成されている。
ウェルの種類が異なる実施形態において、ｎ型領域５０Ｎとｐ型領域５０Ｐとの異なる注入工程は、フォトレジスト又は他のマスク（別途図示せず）を用いて達成され得る。例えば、ｎ型領域５０Ｎのフィン５５及びＳＴＩ領域５８上にフォトレジストを形成することができる。前記フォトレジストをパターニングして、ＰＭＯＳ領域等の基板５０のｐ型領域５０Ｐを露出させる。フォトレジストをスピンオン技術を用いて形成することができ、許容可能なフォトリソグラフィ技術を用いてパターニングすることができる。フォトレジストをパターニングした後、ｐ型領域５０Ｐにｎ型不純物を注入し、前記フォトレジストはマスクとして、ＮＭＯＳ領域等のｎ型領域５０Ｎにｎ型不純物が注入されることを実質的に防止することができる。前記ｎ型不純物は、１ｘ １０１８ａｔｏｍｓ／ｃｍ３以下の濃度、例えば１ｘ １０１６ａｔｏｍｓ／ｃｍ３－１ｘ １０１８ａｔｏｍｓ／ｃｍ３程度の濃度で、その領域に注入されたリン、ヒ素、アンチモン等であり得る。注入後、許容可能なアッシングプロセスなどによってフォトレジストを除去する。
ｐ型領域５０Ｐの注入に続いて、ｐ型領域５０Ｐ内のフィン５５及びＳＴＩ領域５８上にフォトレジストを形成する。前記フォトレジストをパターニングして、ＮＭＯＳ領域等の基板５０のｎ型領域５０Ｎを露出させる。フォトレジストをスピンオン技術を用いて形成することができ、許容可能なフォトリソグラフィ技術を用いてパターニングすることができる。フォトレジストをパターニングすると、ｎ型領域５０Ｎにｐ型不純物を注入することができ、前記フォトレジストをマスクとして、ＰＭＯＳ領域等のｐ型領域５０ｐにｐ型不純物が注入されることを実質的に防止することができる。前記１ｘ １０１８ａｔｏｍｓ／ｃｍ３以下の濃度、例えば１ｘ １０１６ａｔｏｍｓ／ｃｍ３－１ｘ １０１８ａｔｏｍｓ／ｃｍ３程度の濃度で、その領域に注入されたボロン、ホウフッ化物、インジウム等であり得る。注入後、許容可能なアッシングプロセスなどによってフォトレジストを除去してもよい。
ｎ型領域５０Ｎ及びｐ型領域５０Ｐの注入後、アニールを実行して注入ダメージを修復し、注入されたｐ型及び／又はｎ型不純物を活性化してもよい。いくつかの実施形態では、エピタキシャルフィンの成長した材料は、成長中にその場でドープされてもよく、これにより、注入が不要になる可能性があるが、その場でのドーピングと注入ドーピングを併用してもよい。
図５において、フィン５５上には、ダミー誘電体層６０が形成される。前記ダミー誘電体層６０は、例えば、酸化ケイ素、窒化ケイ素又はこれらの組み合わせなどであってもよく、許容可能な技術に従って堆積又は熱成長され得る。ダミー誘電体層６０上にはダミーゲート層６２が形成され、前記ダミーゲート層６２上にはマスク層６４が形成される。前記ダミーゲート層６２は、ダミー誘電体層６０上に堆積された後、ＣＭＰ等により平坦化され得る。前記マスク層６４は、ダミーゲート層６２上に堆積され得る。前記ダミーゲート層６２は、導電性又は非導電性の材料であってもよく、アモルファスシリコン、多結晶シリコン（ポリシリコン）、多結晶シリコンゲルマニウム（ポリＳｉＧｅ）、金属窒化物、金属シリサイド、金属酸化物および金属を含む群から選択され得る。前記ダミーゲート層６２は、物理蒸着（ＰＶＤ）、ＣＶＤ法、スパッタ堆積、法、又は選択された材料を堆積させるための他の技術により堆積され得る。前記ダミーゲート層６２は、素子分離領域のエッチングからの高いエッチング選択性を有する他の材料、例えば、ＳＴＩ領域５８及び／又はダミー誘電体層６０から構成され得る。マスク層６４は、窒化シリコン又は酸窒化シリコン等の１層又は２層以上を含むことができる。この例では、ｎ型領域５０Ｎとｐ型領域５０Ｐとに跨って、単一のダミーゲート層６２と単一のマスク層６４とが形成される。なお、前記ダミー誘電体層６０は単に例示のために、フィン５５のみを覆うように示される。いくつかの実施形態では、ダミー誘電体層６０は、ダミー誘電体層６０がＳＴＩ領域５８を覆うように、ＳＴＩ領域５８上及びダミーゲート層６２とＳＴＩ領域５８との間に伸びるように堆積され得る。
図６Ａ－図３２Ｂは、実施形態のデバイスの製造における様々な追加のステップを示す。図６Ａ－図３２Ｂは、ｎ形領域５０Ｎ及びｐ形領域５０Ｐのいずれかにおける特徴を示す。例えば、図６Ａ－図３２Ｂに示された構造は、ｎ形領域５０Ｎ及びｐ形領域５０Ｐの両方に適用可能である。ｎ型領域５０Ｎ及びｐ型領域５０Ｐの構造の相違（ある場合）は、各図に付随する文字に記載される。
図６Ａ及び図６Ｂにおいて、マスク層６４（図５参照）は、好ましいフォトリソグラフィ技術及びエッチング技術を用いてパターニングされ、マスク７４を形成することができる。許容可能なエッチング技術を使用して、マスク７４のパターンをダミーゲート層６２に転写し、ダミーゲート７２を形成することができる。いくつかの実施形態では、マスク７４のパターンをダミー誘電体層６０に転写することもできる。前記ダミーゲート７２は、フィン５５のチャネル領域６８を覆う。前記マスク７４のパターンを使用して、隣接するダミーゲート７２から各ダミーゲート７２を物理的に分離し得る。ダミーゲート７２の長手方向は、フィン５５の長手方向と略直交していてもよい。ダミー誘電体層６０、ダミーゲート７２及びマスク７４はまとめて「ダミーゲートスタック」と呼ばれ得る。
図７Ａ－図７Ｃにおいて、図６Ａ及び図６Ｂに示す構造の上に、第１のスペーサ層８０及び第２のスペーサ層８２が形成される。図７Ａ－７Ｃにおいて、第１のスペーサ層８０は、ＳＴＩ領域５８の頂面、フィン５５及びマスク７４の頂面及び側壁、並びにダミーゲート７２及びダミー誘電体層６０の側壁に形成される。第２のスペーサ層８２は、第１のスペーサ層８０の上に堆積される。第１のスペーサ層８０は、熱酸化、又はＣＶＤ又はＡＬＤ等により堆積され得る。第１のスペーサ層８０は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等で形成され得る。第２のスペーサ層８２は、ＣＶＤ法、ＡＬＤ法等により堆積され得る。第２のスペーサ層８２は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物等で形成され得る。
図８Ａ－図８Ｃにおいて、第１のスペーサ層８０及び第２のスペーサ層８２がエッチングされｒて、第１のスペーサ８１及び第２のスペーサ８３が形成される。第１のスペーサ層８０及び第２のスペーサ層８２は、例えば、異方性エッチングプロセス（例えば、ドライエッチングプロセス）等の適宜のエッチングプロセスを用いてエッチングされ得る。第１のスペーサ８１及び第２のスペーサ８３は、フィン５５、ダミー誘電体層６０、ダミーゲート７２及びマスク７４の側壁に配置されていてもよい。第１のスペーサ８１及び第２のスペーサ８３は、第１のスペーサ層８０及び第２のスペーサ層８２をエッチングするためのエッチングにより、フィン５５及びダミーゲートスタックの高さが異るように、フィン５５及びダミーゲートスタックに隣接する高さが異なっていてもよい。具体的には、図８Ａ－８Ｃに示すように、いくつかの実施形態では、第１のスペーサ８１及び第２のスペーサ８３は、フィン５５及びダミーゲートスタックの側壁の一部に延伸してもよい。いくつかの実施形態では、第１のスペーサ８１及び第２のスペーサ８３は、ダミーゲートスタックの頂面まで延伸してもよい。
第１のスペーサ８１及び第２のスペーサ８３を形成した後に、低濃度ドープ（ＬＤＤ）領域（図示せず）の注入を行うことができる。異なるデバイスタイプを使用する実施形態では、図４に示された注入と同様に、ｐ型領域５０Ｐを露出させた状態で、ｎ型領域５０Ｎ上にフォトレジスト等のマスクを形成してもよいし、適切なタイプ（例えば、ｎ型またはｐ型）の不純物を、露出したｐ型領域５０Ｐのフィン５５及び基板５０に注入してもよい。その後、マスクを除去してもよい。続いて、ｎ型領域５０Ｎを露出させた状態で、ｐ型領域５０Ｐ上にフォトレジスト等のマスクを形成してもよいし、適切な種類の不純物（例えば、ｎ型）を、露出したｎ型領域５０Ｎのフィン５５及び基板５０に注入してもよい。その後、マスクを除去してもよい。ｎ型不純物は、前記ｎ型不純物のいずれであってもよく、ｐ型不純物は、前記ｐ型不純物のいずれであってもよい。低濃度ソース／ドレイン領域は、約１ｘ １０１５ａｔｏｍｓ／ｃｍ３－１ｘ １０１９ａｔｏｍｓ／ｃｍ３の不純物の濃度を有し得る。アニールを用いて注入ダメージを修復し、注入された不純物を活性化させてもよい。
なお、以上の開示は、一般に、スペーサ及びＬＤＤ領域を形成するプロセスを説明している。他の処理とプロセスを使用してもよい。例えば、スペーサを減少させたり、追加したりしてもよいし、工程順を変えてもよい（例えば、第２のスペーサ８３を形成する前に第１のスペーサ８１を形成してもよいし、追加のスペーサを形成したり、除去したりしてもよい）。さらに、ｎ型デバイスとｐ型デバイスとは、異なる構造及び工程を用いて形成されてもよい。
図９Ａ－９Ｃにおいて、フィン５５及び基板５０には、第１の凹部８６が形成される。図９Ｃに示すように、ＳＴＩ領域５８の頂面は、基板５０の頂面に実質的に面一であってもよい。第１の凹部８６の底面がＳＴＩ領域５８の頂面の上方又は下方に位置するように、基板５０をエッチングしてもよい。第１の凹部８６は、ＲＩＥ、ＮＢＥ等の異方性エッチングを用いてフィン５５及び基板５０をエッチングすることにより形成することができる。第１のスペーサ８１、第２のスペーサ８３及びマスク７４は、第１の凹部８６を形成する際のエッチングプロセスにおいて、フィン５５及び基板５０の一部をマスクする。第１の凹部８６の形成は、１回のエッチング処理を用いてもよいし、複数回のエッチング処理を用いてもよい。時限式エッチングプロセスは第１の凹部８６が所望の深さＤ３に達した後、第１の凹部８６に対するエッチングを停止するように使用し得る。
図１０Ａ－図１０Ｄでは、第１の凹部８６内にエピタキシャルソース／ドレイン領域９２を形成し、フィン５５のチャネル領域６８に応力を作用させて性能を向上させる。図１０Ｂに示すように、前記エピタキシャルソース／ドレイン領域９２は、第１の凹部８６内に形成され、その結果、各ダミーゲート７２は、エピタキシャルソース／ドレイン領域９２のそれぞれの隣接するペアの間に配置される。いくつかの実施形態では、第１のスペーサ８１を用いて、前記エピタキシャルソース／ドレイン領域９２をダミーゲート７２から適切な横方向距離だけ分離し、その結果、前記エピタキシャルソース／ドレイン領域９２は、結果として生じるＦｉｎＦＥＴのその後に形成されたゲートを短絡させない。
Ｎ型領域５０Ｎ、例えば、ＮＭＯＳ領域のエピタキシャルソース／ドレイン領域９２は、Ｐ型領域５０Ｐ、例えば、ＰＭＯＳ領域をマスクして形成されてもよい。そして、第１の凹部８６内に、エピタキシャルソース／ドレイン領域９２をエピタキシャル成長させる。エピタキシャルソース／ドレイン領域９２は、ｎ型ＦｉｎＦＥＴに適切な材料などの任意の許容可能な材料を含んでもよい。例えば、フィン５５がシリコンである場合、エピタキシャルソース・ドレイン領域９２は、フィン５５に圧縮歪を与える材料、例えば、シリコン、炭化シリコン、リンがドープされた炭化シリコン、リンがドープされたシリコン等を含み得る。前記エピタキシャルソース／ドレイン領域９２は、フィン５５のそれぞれの表面から隆起した表面を有し得、ファセットを有し得る。
Ｐ型領域５０Ｐ、例えば、ＰＭＯＳ領域のエピタキシャルソース・ドレイン領域９２は、Ｎ型領域５０Ｎ、例えば、ＮＭＯＳ領域をマスクして形成されてもよい。そして、第１の凹部８６内に、エピタキシャルソース／ドレイン領域９２をエピタキシャル成長させる。エピタキシャルソース／ドレイン領域９２は、ｐ型のＮＳＦＥＴに適切な材料などの任意の許容可能な材料を含んでもよい。例えば、フィン５５がシリコンである場合、エピタキシャルソース／ドレイン領域９２は、フィン５５に圧縮歪を与える材料、例えば、シリコンゲルマニウム、ボロンドープドシリコンゲルマニウム、ゲルマニウム、ゲルマニウムスズ等を含み得る。前記エピタキシャルソース／ドレイン領域９２も、フィン５５のそれぞれの表面から隆起した表面を有し得、ファセットを有し得る。
エピタキシャルソース／ドレイン領域９２、フィン５５、及び／又は基板５０には、前記低濃度ソース／ドレイン領域の形成方法と同様に、ドーパントを注入してソース／ドレイン領域を形成した後、アニールを行ってもよい。前記ソース／ドレイン領域の不純物濃度は、約１ｘ １０１９ａｔｏｍｓ／ｃｍ３－約１ｘ １０２１ａｔｏｍｓ／ｃｍ３であってもよい。前記ソース／ドレイン領域用のｎ型および／またはｐ型不純物は、前述した不純物のいずれであってもよい。いくつかの実施形態では、エピタキシャルソース／ドレイン領域９２は、成長中にその場でドープされ得る。
ｎ型領域５０Ｎ及びｐ型領域５０Ｐにエピタキシャルソース／ドレイン領域９２を形成するために使用されるエピタキシープロセスの結果として、エピタキシャルソース／ドレイン領域９２の頂面は、フィン５５の側壁を越えて横方向に外向きに拡張するファセットを有する。いくつかの実施形態では、これらのファセットは、図１０Ｃに示すように、同じＦｉｎＦＥＴの隣接するエピタキシャルソース／ドレイン領域９２を融合させる。いくつかの実施形態では、図１０Ａに示すように、隣接するエピタキシャルソース／ドレイン領域９２は、エピタキシープロセスが終了した後に分離されたままである。図１０Ｃ及び１０Ｄに示す実施形態において、第１のスペーサ８１は、エピタキシャル成長を阻止するように、、ＳＴＩ領域５８の上に延伸するフィン５５の側壁の部分を覆うように形成されてもよい。いくつかの実施形態では、スペーサ材料を除去するように、第１のスペーサ８１を形成するために用いられるスペーサエッチを調整して、エピタキシャル成長領域がＳＴＩ領域５８の表面まで延伸することを可能にする。
エピタキシャルソース／ドレイン領域９２は、１層以上の半導体材料層を含んでもよい。例えば、エピタキシャルソース・ドレイン領域９２は、第１の半導体材料層９２Ａと、第２の半導体材料層９２Ｂと、第３の半導体材料層９２Ｃとを含んでもよい。なお、エピタキシャルソース／ドレイン領域９２の半導体材料層の数は任意である。第１の半導体材料層９２Ａ、第２の半導体材料層９２Ｂ及び第３の半導体材料層９２Ｃのそれぞれは、異なる半導体材料で形成されていてもよいし、異なるドーパント濃度でドープされていてもよい。いくつかの実施形態では、第１の半導体材料層９２Ａのドーパント濃度は、第２の半導体材料層９２Ｂよりも低く、第３の半導体材料層９２Ｃよりも高くてもよい。エピタキシャルソース・ドレイン領域９２が３層の半導体材料層からなる実施形態では、第１の半導体材料層９２Ａを堆積させてもよく、第１の半導体材料層９２Ａ上に第２の半導体材料層９２Ｂを堆積させてもよく、第２の半導体材料層９２Ｂ上に第３の半導体材料層９２Ｃを堆積させてもよい。
図１１Ａ及び図１１Ｂｄｅｈａ、図１０Ａ及び図１０Ｂに示す構造上に、それぞれ、第１の層間絶縁膜（ＩＬＤ）９６が堆積される。第１のＩＬＤ ９６は、誘電体材料で形成されてもよいし、ＣＶＤ、プラズマＣＶＤ（ＰＥＣＶＤ）、ＦＣＶＤ等の任意の適切な方法によって堆積され得る。誘電体材料は、リンケイ酸塩ガラス（ＰＳＧ）、ボロケイ酸塩ガラス（ＢＳＧ）、ホウ素ドープリンケイ酸塩ガラス（ＢＰＳＧ）、ドープされていないケイ酸塩ガラス（ＵＳＧ）などを含でもよい。任意の許容可能なプロセスによって形成された他の断熱材を使用することができる。いくつかの実施形態では、コンタクトエッチストップ層（ＣＥＳＬ）９４は、第１のＩＬＤ ９６と、エピタキシャルソース／ドレイン領域９２、マスク７４、及び第１のスペーサ８１との間に配置される。前記ＣＥＳＬ ９４は、上にある第１のＩＬＤ ９６の材料とは異なるエッチング速度を有する、シリコン窒化物、シリコン酸化物、シリコン酸窒化物等の誘電体材料を含んでもよい。
図１２Ａ及び図１２Ｂでは、ＣＭＰなどの平坦化プロセスを実行して、第１のＩＬＤ ９６の頂面をダミーゲート７２又はマスク７４の頂面と水平にしてもよい。前記平坦化プロセスも、ダミーゲート７２上のマスク７４と、及びマスク７４の側壁に沿った第１のスペーサ８１の一部とを除去することができる。平坦化処理の後、ダミーゲート７２、第１のスペーサ８１及び第１のＩＬＤ ９６の頂面は平坦化される。これにより、ダミーゲート７２の上面は、第１のＩＬＤ ９６を通して露出する。いくつかの実施形態では、マスク７４が残っていてもよく、その場合、平坦化処理によって、第１のＩＬＤ ９６の頂面と、マスク７４の頂面及び第１のスペーサ８１とが平坦化される。
図１３Ａ及び図１３Ｂでは、ダミーゲート７２及びマスク７４が存在すれば、エッチング工程で除去され、第２の凹部９８が形成される。第２の凹部９８内のダミー誘電体層６０の部分もまた除去され得る。いくつかの実施形態では、ダミーゲート７２のみが除去され、ダミー誘電体層６０は残って、第２の凹部９８によって露出される。いくつかの実施形態では、ダミー誘電体層６０は、金型の第１の領域（例えば、コアロジック領域）の第２の凹部９８から除去され、金型の第２の領域（例えば、入出力領域）の第２の凹部９８に残存する。いくつかの実施形態では、ダミーゲート７２は、異方性ドライエッチングにより除去される。例えば、エッチングプロセスは、第１のＩＬＤ ９６又は第１のスペーサ８１よりも速い速度で、ダミーゲート７２を選択的にエッチングする反応ガスを使用するドライエッチングプロセスを含んでよい。第２の凹部９８は、フィン５５のチャネル領域６８上に露出する。各チャネル領域６８は、エピタキシャルソース／ドレイン領域９２の隣接するペアの間に配置される。除去中、ダミー誘電体層６０は、ダミーゲート７２をエッチングする際のエッチングストップ層として使用され得る。そして、ダミー誘電体層６０はダミーゲート７２の除去後に任意選択で除去され得る。
図１４Ａ－図１４Ｃでは、ゲート絶縁膜１００及びゲート電極１０２は、交換ゲート用に形成されている。図１４Ｃは、図１４Ｂの領域１０１の詳細図を示す。ゲート誘電体層１００は、フィン５５の上面および側壁、第１のスペーサ８１の上面および側壁、および第２のスペーサ８３の上面等に、第２の凹部９８に堆積された１つ以上の層を含み得る。ゲート誘電体層１００はまた、第１のＩＬＤ ９６、ＣＥＳＬ ９４およびＳＴＩ領域５８の上面に形成され得る。いくつかの実施形態では、ゲート誘電体層１００は、酸化シリコン、窒化シリコン、金属酸化物、金属ケイ酸塩等の１層以上の誘電体層を備える。いくつかの実施形態では、ゲート誘電体層１００は、熱的または化学的酸化によって形成された酸化ケイ素の界面層と、ハフニウム、アルミニウム、ジルコニウム、ランタン、マンガン、バリウム、チタン、鉛およびそれらの組み合わせの金属酸化物またはケイ酸塩等の上層ｈｉｇｈ－ｋ誘電体材料を含む。ゲート誘電体層１００は、ｋ値が約７．０より大きい誘電体層を含み得る。ゲート誘電体層１００の形成方法は、分子ビーム堆積（ＭＢＤ）、ＡＬＤ、ＰＥＣＶＤ等を含み得る。ダミー誘電体層６０の一部が第２の凹部９８に留まる実施形態では、ゲート誘電体層１００は、ダミー誘電体層６０の材料（例えば、酸化ケイ素）を含み得る。
ゲート電極１０２は、ゲート誘電体層１００の上に堆積され、第２の凹部９８の残りの部分を充填する。ゲート電極１０２は、窒化チタン、酸化チタン、窒化タンタル、炭化タンタル、コバルト、ルテニウム、アルミニウム、タングステン、それらの組み合わせ、またはそれらの多層等の金属含有材料を含み得る。単層ゲート電極１０２が図１４Ｂに示されるが、ゲート電極１０２は、図１４Ｃに示されるように、任意の数のライナー層１０２Ａ、任意の数の仕事関数チューニング層１０２Ｂおよび充填材料１０２Ｃを含み得る。
第２の凹部９８を充填した後、ＣＭＰ等の平坦化プロセスを実行して、ゲート誘電体層１０００およびゲート電極１０２の過剰な部分を除去することができ、これらの過剰な部分は、第１のＩＬＤ ９６の上面の上にある。ゲート電極１０２およびゲート誘電体層１００の残りの部分は、結果として得られるＦｉｎＦＥＴの交換ゲートを形成する。ゲート電極１０２およびゲート誘電体層１００は、まとめて「ゲートスタック」と呼ばれ得る。ゲートスタックは、フィン５５のチャネル領域６８の側壁に沿って延びることができる。
ｎ型領域５０Ｎおよびｐ型領域５０Ｐにおけるゲート誘電体層１００の形成は、各領域におけるゲート誘電体層１００が同じ材料から形成されるように同時に発生することができる。ゲート電極１０２の形成は、各領域のゲート電極１０２が同じ材料から形成されるように同時に発生することができる。いくつかの実施形態では、各領域のゲート誘電体層１００は、ｎ型領域５０Ｎおよびｐ型領域５０Ｐのゲート誘電体層１００が異なる材料であり得るように、別個のプロセスによって形成され得る。いくつかの実施形態では、各領域のゲート電極１０２は、ｎ型領域５０Ｎおよびｐ型領域５０Ｐのゲート電極１０２が異なる材料であり得るように、別個のプロセスによって形成され得る。別個のプロセスを使用する場合、様々なマスキングステップは、適切な領域をマスキングおよび露出するように使用され得る。
エピタキシャルソース／ドレイン領域９２、フィン５５のチャネル領域６８、およびゲートスタック（ゲート誘電体層１００およびゲート電極１０２を含む）は、まとめてトランジスタ構造１０９と呼ばれ得る。図１５Ａ～３２Ｂに関して以下で説明するように、ゲートスタックの一部をコンデンサで置き換えて、１Ｔ～１Ｃメモリセル（例えば、ＦＥＲＡＭメモリセル）を形成し得る。トランジスタ構造１０９がＦｉｎＦＥＴを含むものとして説明されるが、他の実施形態は、異なるタイプのトランジスタ（例えば、平面ＦＥＴ、ナノＦＥＴ、薄膜トランジスタ（ＴＦＴ）等）を含むトランジスタ構造１０９を含み得る。
図１５Ａおよび１５Ｂでは、ゲートスタック（ゲート誘電体層１００およびゲート電極１０２を含む）が凹んでいるため、第３の凹部１０３は、ゲートスタックの真上および第１のスペーサ８１の対向する部分の間に形成される。ゲートスタックは、等方性エッチングプロセス（例えば、湿式エッチングプロセス）、異方性エッチングプロセス（例えば、乾式エッチングプロセス）、複数のプロセスまたはそれらの組み合わせ等のエッチングプロセスによって凹ませることができる。エッチングプロセスは、ゲート誘電体層１００およびゲート電極１０２の材料に対して選択的なエッチングプロセスであり得る（例えば、ゲート誘電体層１００およびゲート電極１０２の材料を、第１の ＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の材料より速い速度でエッチングする）。したがって、ゲート誘電体層１００およびゲート電極１０２は、第３の凹部１０３を形成するようにエッチングすることができるが、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３は、比較的エッチングされないままである。第３の凹部１０３は、約５ｎｍ～約５０ｎｍの高さＨ１を有し得る。
図１６Ａおよび１６Ｂでは、第１の誘電体層１０４は、ゲートスタックの上の第３の凹部１０３に形成される。第１の誘電体層１０４は、ＣＶＤ、ＡＬＤ等の任意の適切な方法によって堆積することができる。第１の誘電体層１０４は、酸化ケイ素、窒化ケイ素等を含み得る。第３の凹部１０３を充填した後、ＣＭＰ等の平坦化プロセスを実行して、第１の誘電体層１０４の過剰な部分を除去することができ、これらの過剰な部分は、第１のＩＬＤ ９６の上面の上にある。したがって、第１の誘電体層１０４、第１のスペーサ８１、第２のスペーサ８３、ＣＥＳＬ ９４および第１のＩＬＤ ９６の上面は、互いに水平であり得る。第１の誘電体層１０４は、約５ｎｍ～約５０ｎｍの高さＨ１を有し得る。
図１７Ａ及び１７Ｂにおいて、第４の凹部１０５は、第１の誘電体層１０４を貫通してパターニングされる。第４の凹部１０５は、フォトリソグラフィとエッチングとの組み合わせにより、第１の誘電体層１０４にパターニングすることができる。エッチングは、湿式または乾式エッチング、ＲＩＥ、ＮＢＥ等の任意のエッチング方法またはこれらの組み合わせであり得る。前記エッチングは異方性であり得る。第４の凹部１０５は、第１の誘電体層１０４の対向する側壁の間に配置することができる。第４の凹部１０５は、ゲート電極１０２の上面を露出させることができる。いくつかの実施形態では、第４の凹部１０５はまた、ゲート誘電体層１００の上面を露出させることができる。
図１８Ａ及び１８Ｂにおいて、第１の電極層１０６および第１のハードマスク層１０８は、第４の凹部１０５に形成され、第１の誘電体層１０４、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上に延びる。第１の電極層１０６は、ＣＶＤ、ＡＬＤ等のコンフォーマル堆積プロセスによって堆積することができる。第１の電極層１０６は、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、それらの組み合わせ等の導電性材料であり得る。第１の電極層１０６は、約１ｎｍ～約１５ｎｍの厚さを有し得る。第１のハードマスク層１０８は、スピンオンコーティング等によって堆積することができる。第１のハードマスク層１０８は、ポリ（メチル）アクリレート、ポリ（マレイミド）、ノボラック、ポリ（エーテル）、それらの組み合わせ等のポリマー材料を含み得る。いくつかの実施形態では、第１のハードマスク層１０８は、底部反射防止コーティング（ＢＡＲＣ）材料であり得る。
図１９Ａおよび１９Ｂでは、第１のハードマスク層１０８および第１の電極層１０６がエッチングされる。第１のハードマスク層１０８および第１の電極層１０６は、等方性エッチングプロセス（例えば、湿式エッチングプロセス）、異方性エッチングプロセス（例えば、乾式エッチングプロセス）、それらの組み合わせ等の１つ以上のエッチングプロセスによってエッチングすることができる。いくつかの実施形態では、第１のハードマスク層１０８を第１のエッチングプロセスによってエッチングして第１の電極層１０６の上部および側壁部を露出させることができる。次に、第１の電極層１０６を、第１のハードマスク層１０８をマスクとして使用する第２のエッチングプロセスによってエッチングすることができる。いくつかの実施形態では、第１のエッチングプロセスおよび第２のエッチングプロセスは、等方性エッチングプロセスであり得る。いくつかの実施形態では、第１の電極層１０６および第１のハードマスク層１０８は、同時にエッチングすることができる。
図１９Ａおよび１９Ｂに示されるように、第１のハードマスク層１０８および第１の電極層１０６がエッチングされた後、第１のハードマスク層１０８および第１の電極層１０６の上面は、第１の誘電体層１０４、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上面の下に配置される。さらに、第１の電極層１０６の上面は、第１のハードマスク層１０８の上面の下に配置することができる。図１９Ａおよび１９Ｂに示されるように、第１の電極層１０６の上面は、真っ直ぐで傾斜し得る。しかしながら、いくつかの実施形態では、第１の電極層１０６の上面は、水平であってもよく、湾曲していてもよい。第１の電極層１０６の上面が第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上面の下になるように第１の電極層１０６をエッチングすることは、第１の電極層１０６をその後に形成される接点（図２３Ａおよび２３Ｂに関して以下で説明する接点１１６等）から隔離するのに役立ち、これにより、シャントを防止し、デバイスエラーを低減し、デバイスの性能を向上させる。さらに、第１のハードマスク層１０８は、第１の電極層１０６がその後に完成するＦＥコンデンサの下部電極として使用できるように、第１の電極層１０６の側壁部および底部をエッチングから保護する。図１９Ａおよび１９Ｂに示されるように、第１の電極層１０６は、Ｕ字形であり得、その後に形成されるコンデンサの容量（例えば、コンデンサ面積）を増加させることができる。
図２０Ａおよび２０Ｂでは、第１のハードマスク層１０８が除去され、メモリフィルム１１０および第２の電極層１１２が、第１の電極層１０６、第１の誘電体層１０４、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上に形成される。第１のハードマスク層１０８は、プラズマアッシング、等方性または異方性エッチングプロセス等のエッチングプロセス等によって除去することができる。
メモリフィルム１１０は、ＣＶＤ、ＡＬＤ等によって堆積することができる。メモリフィルム１１０は、メモリフィルム１１０の両端に適切な電圧差を印加することによって、２つの異なる分極方向を切り替えることができる材料を備え得る。メモリフィルム１１０は、ｈｉｇｈ－ｋ誘電体材料であり得る。いくつかの実施形態では、メモリフィルム１１０は、金属酸化物（例えば、酸化ハフニウム（ＨｆｘＯｙ）等）、成分－金属酸化物（例えば、ハフニウム－シリコン－酸化物（ＨｆｘＳｉｙＯｚ）、ハフニウム－アルミニウム酸化物（ＨｆｘＡｌｙＯｚ）、ハフニウム－ガドリニウム酸化物（ＨｆｘＧｄｙＯｚ）、ハフニウム－ジルコニウム酸化物（ＨｆｘＺｒｙＯｚ）、ハフニウム－ランタン酸化物（ＨｆｘＬａｙＯｚ）、ハフニウム－ストロンチウム酸化物（ＨｆｘＳｒｙＯｚ）、ハフニウム－イットリウム酸化物（ＨｆｘＹｙＯｚ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）等）、金属－酸窒化物（例えば、酸窒化ハフニウム（ＨｆｘＯｙＮ）等）、複数の層またはそれらの組み合わせ等の強誘電体（ＦＥ）材料を備える。いくつかの実施形態では、メモリフィルム１１０は、異なる強誘電体材料または異なるタイプのメモリ材料を備え得る。いくつかの実施形態では、メモリフィルム１１０は、２つのＳｉＯｘ層の間にＳｉＮｘの層を備える多層メモリ構造（例えば、ＯＮＯ構造）であり得る。メモリフィルム１１０は、約１ｎｍ～約２０ｎｍの厚さを有し得る。
第２の電極層１１２は、ＣＶＤ、ＡＬＤ等によって堆積することができる。第２の電極層１１２は、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、それらの組み合わせ等の導電性材料であり得る。第２の電極層１１２は、約１ｎｍ～約１５ｎｍの厚さを有し得る。
メモリフィルム１１０は、２つの異なる方向のうちの１つに分極することができる。分極方向方向は、メモリフィルム１１０の両端に適切な電圧差を印加し、適切な電界を生成することによって変更することができる。メモリフィルム１１０の分極方向に応じて、対応するＦｉｎＦＥＴの閾値電圧が変化し、デジタル値（例えば、０または１）を記憶することができる。例えば、メモリフィルム１１０が第１の電気分極方向を有する場合、対応するトランジスタは、比較的低い閾値電圧を有し得、メモリフィルム１１０が第２の電気分極方向を有する場合、対応するトランジスタは、比較的高い閾値電圧を有し得る。２つの閾値電圧の差は閾値電圧変化と呼ばれる場合がある。閾値電圧シフトが大きいほど、対応するメモリセルに記憶されたデジタル値の読み取りが容易になる（例えば、エラーが発生しにくくなる）。
図２０Ａおよび２０Ｂに示されるように、メモリフィルム１１０は、第１の電極層１０６の最上面および側壁、第１の誘電体層１０４の上面および側壁、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上面と接触して堆積され得る。第１の電極層１０６の側壁部の最上面に沿ってメモリフィルム１１０を形成することにより、第１の電極層１０６をその後に形成される接点（例えば、図２３Ａおよび２３Ｂに関して以下で説明する接点１１６等）から分離および隔離し、これにより、シャントを防止し、デバイスエラーを低減し、デバイスの性能を向上させる。
図２１Ａおよび２１Ｂでは、ＣＭＰ等の平坦化プロセスは、メモリフィルム１１０および第２の電極層１１２の上面を、第１の誘電体層１０４、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上面と同じ高さにさせるために実行される。平坦化プロセスは、第１の電極層１０６、メモリフィルム１１０および第２の電極層１１２を含むコンデンサ１１３を形成することができる。平坦化プロセスの後、メモリフィルム１１０、第２の電極層１１２、第１の誘電体層１０４、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上面は同じ高さである。第１の電極層１０６、メモリフィルム１１０および第２の電極層１１２の組み合わせは、完成したデバイスのコンデンサ１１３（例えば、ＦＥコンデンサ）として機能することができる。第１の電極層１０６、メモリフィルム１１０および第２の電極層１１２を含むコンデンサ１１３のそれぞれは、下層ＦｉｎＦＥＴの金属ゲート構造（例えば、ゲート電極１０２）に電気的に結合して、１Ｔ－１Ｃメモリセル（例えば、ＦＥＲＡＭメモリセル）を形成することができる。
図２２Ａおよび２２Ｂでは、第２のＩＬＤ １１４は、第１のＩＬＤ ９６の上に堆積され、接点１１６および接点１１８は、第２のＩＬＤ １１４に形成される。いくつかの実施形態では、第２のＩＬＤ １１４は、ＦＣＶＤによって形成された流動性フィルムである。いくつかの実施形態では、第２のＩＬＤ １３８は、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、ＵＳＧ等の誘電体材料で形成され、ＣＶＤ、ＰＥＣＶＤ等の任意の適切な方法で堆積することができる。
また、図２２Ａおよび２２Ｂでは、接点１１６および接点１１８は、第２のＩＬＤ １３８および第１のＩＬＤ ９６を介して形成される。接点１１８のための開口は、第１のＩＬＤ ９６および第２のＩＬＤ １１４を介して形成され、接点１１６のための開口は、第２のＩＬＤ １３８を介して形成される。前記開口部は、許容可能なフォトリソグラフィ及びエッチング技術を使用して形成してもよい。開口には、拡散バリア層、接着層等のライナーと導電性材料が形成される。ライナーは、チタン、窒化チタン、タンタル、窒化タンタル等を含んでもよい。導電性材料としては、銅、銅合金、銀、金、タングステン、コバルト、アルミニウム、ニッケル等が挙げられる。ＣＭＰ等の平坦化プロセスを実行して、第２のＩＬＤ １１４の表面から過剰な材料を除去することができる。残りのライナーおよび導電性材料は、開口内に接点１１６および接点１１８を形成する。アニールプロセスを実行してエピタキシャルソース／ドレイン領域９２と接点１１８との間の界面にシリサイドを形成することができる。接点１１８は、エピタキシャルソース／ドレイン領域９２に物理的および電気的に結合することができ、ソース／ドレイン接点と呼ばれ得る。接点１１６は、第２の電極層１１２に物理的および電気的に結合され、コンデンサ接点と呼ばれ得る。接点１１６および接点１１８は、異なるプロセスで形成されてもよいし、同じプロセスで形成されてもよい。同じ断面で形成されるように示されるが、接点１１６および接点１１８のそれぞれは、接点の短絡を回避できる異なる断面で形成することができることが理解されるべきである。
図２２Ａおよび２２Ｂに示されるように、第１の電極層１０６の上に形成されたメモリフィルム１１０は、接点１１６が不整合である場合でさえ（図２２Ａおよび２２Ｂにおいて、接点１１６の破線の輪郭によって表される）、接点１１６を第１の電極層１０６から分離することができる。例えば、メモリフィルム１１０は、第１の電極層１０６を被覆し、接点１１６から物理的に分離する。これにより、接点１１６から第１の電極層１０６を通るシャントを防止し、デバイスエラーを防止し、デバイスの性能を改善する。
図２３Ａ～２７Ｂは、図８Ａ～２２Ｂに示される実施形態のように、第１の電極層１０６ａが、ＣＶＤまたはＡＬＤではなく、ＰＶＤによって形成される実施形態を示す。図２～１７Ｂに関して実行され、説明されたステップは、図２３Ａおよび２３Ｂに示されるステップの前に実行することができる。図２３Ａおよび２３Ｂでは、第１の電極層１０６ａおよび第１のハードマスク層１０８ａは、第４の凹部１０５に形成され、第１の誘電体層１０４、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上に延びる。第１の電極層１０６ａは、ＰＶＤ等の、図１８Ａ～２２Ｂの実施形態で使用されるプロセスよりも非コンフォーマルなプロセスによって堆積することができる。第１の電極層１０６ａは、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、それらの組み合わせ等の導電性材料であり得る。第１の電極層１０６ａは、約１ｎｍ～約１５ｎｍの厚さを有し得る。第１のハードマスク層１０８ａは、スピンオンコーティング等によって堆積することができる。第１のハードマスク層１０８ａは、ポリ（メチル）アクリレート、ポリ（マレイミド）、ノボラック、ポリ（エーテル）、それらの組み合わせ等のポリマー材料を含み得る。いくつかの実施形態では、第１のハードマスク層１０８ａは、底部反射防止コーティング（ＢＡＲＣ）材料であり得る。
図２３Ａおよび２３Ｂに示されるように、第１の電極層１０６ａは、コンフォーマルではない可能性がある。例えば、第１の電極層１０６ａの底部は曲面を有し得、第１の電極層１０６ａの側壁部は傾斜面を有し得、第１の電極層１０６ａの厚さは変化し得る。しかしながら、いくつかの実施形態では、第１の電極層１０６ａの底部および側壁部は、曲面または傾斜面を有し得る。ＰＶＤを使用して第１の電極層１０６ａを堆積させることにより、第１の電極層１０６ａの内側側壁は、基板５０に向かう方向に先細になる厚さを有し、ゲート電極１０２に沿って延びる第１の電極層１０６ａの底部は、中心でより厚い厚さを有し、これは、第１の電極層１０６ａの縁部に向かって減少する。いくつかの実施形態では、第１の誘電体層１０４の側壁に配置された第１の電極層１０６ａの部分は、ゲートスタックの上面に配置された第１の電極層１０６ａの部分と連続し得る。いくつかの実施形態では、第１の誘電体層１０４の側壁に配置された第１の電極層１０６ａの部分は、ゲートスタックの上面に配置された第１の電極層１０６ａの部分と不連続であり得る。連続層または不連続層として第１の電極層１０６ａを形成することは、第１の電極層１０６ａを含むその後に形成されるコンデンサの容量（例えば、コンデンサ領域）を調整するために使用することができる。これにより、完成したデバイスのより高い柔軟性を提供する。
図２４Ａおよび２４Ｂでは、第１のハードマスク層１０８ａおよび第１の電極層１０６ａがエッチングされる。第１のハードマスク層１０８ａおよび第１の電極層１０６ａは、等方性エッチングプロセス（例えば、湿式エッチングプロセス）、異方性エッチングプロセス（例えば、乾式エッチングプロセス）、それらの組み合わせ等の１つ以上のエッチングプロセスによってエッチングすることができる。いくつかの実施形態では、第１のハードマスク層１０８ａを第１のエッチングプロセスによってエッチングして第１の電極層１０６ａの上部および側壁部を露出させることができる。次に、第１の電極層１０６ａを、第１のハードマスク層１０８ａをマスクとして使用する第２のエッチングプロセスによってエッチングすることができる。いくつかの実施形態では、第１のエッチングプロセスおよび第２のエッチングプロセスは、等方性エッチングプロセスであり得る。いくつかの実施形態では、第１の電極層１０６ａおよび第１のハードマスク層１０８ａは、同時にエッチングすることができる。
図２４Ａおよび２４Ｂに示されるように、第１のハードマスク層１０８ａおよび第１の電極層１０６ａがエッチングされた後、第１のハードマスク層１０８ａおよび第１の電極層１０６ａの上面は、第１の誘電体層１０４、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上面の下に配置される。さらに、第１の電極層１０６ａの上面は、第１のハードマスク層１０８ａの上面の下に配置することができる。図２４Ａおよび２４Ｂに示されるように、第１の電極層１０６ａの上面は、真っ直ぐで傾斜し得る。しかしながら、いくつかの実施形態では、第１の電極層１０６ａの上面は、水平であってもよく、湾曲していてもよい。第１の電極層１０６ａの上面が第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上面の下になるように第１の電極層１０６ａをエッチングすることは、第１の電極層１０６ａをその後に形成される接点（図２７Ａおよび２７Ｂに関して以下で説明する接点１１６ａ等）から隔離するのに役立ち、これにより、シャントを防止し、デバイスエラーを低減し、デバイスの性能を向上させる。さらに、第１のハードマスク層１０８ａは、第１の電極層１０６ａがその後に完成するＦＥコンデンサの下部電極として使用できるように、第１の電極層１０６ａの側壁部および底部を保護する。
図２５Ａおよび２５Ｂでは、第１のハードマスク層１０８ａが除去され、メモリフィルム１１０ａおよび第２の電極層１１２ａが、第１の電極層１０６ａ、第１の誘電体層１０４、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上に形成される。第１のハードマスク層１０８ａは、プラズマアッシング、等方性または異方性エッチングプロセス等のエッチングプロセス等によって除去することができる。
メモリフィルム１１０は、ＣＶＤ、ＡＬＤ等によって堆積することができる。メモリフィルム１１０ａは、メモリフィルム１１０ａの両端に適切な電圧差を印加することによって、２つの異なる分極方向を切り替えることができる材料を備え得る。メモリフィルム１１０ａは、ｈｉｇｈ－ｋ誘電体材料であり得る。いくつかの実施形態では、メモリフィルム１１０ａは、金属酸化物（例えば、酸化ハフニウム（ＨｆｘＯｙ）等）、成分－金属酸化物（例えば、ハフニウム－シリコン酸化物（ＨｆｘＳｉｙＯｚ）、ハフニウム－アルミニウム酸化物（ＨｆｘＡｌｙＯｚ）、ハフニウム－ガドリニウム酸化物（ＨｆｘＧｄｙＯｚ）、ハフニウム－ジルコニウム酸化物（ＨｆｘＺｒｙＯｚ）、ハフニウム－ランタン酸化物（ＨｆｘＬａｙＯｚ）、ハフニウム－ストロンチウム酸化物（ＨｆｘＳｒｙＯｚ）、ハフニウム－イットリウム酸化物（ＨｆｘＹｙＯｚ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）等）、金属－酸窒化物（例えば、酸窒化ハフニウム（ＨｆｘＯｙＮ）等）、複数の層またはそれらの組み合わせ等の強誘電体（ＦＥ）材料を備える。いくつかの実施形態では、メモリフィルム１１０ａは、異なる強誘電体材料または異なるタイプのメモリ材料を備え得る。いくつかの実施形態では、メモリフィルム１１０ａは、２つのＳｉＯｘ層の間にＳｉＮｘの層を備える多層メモリ構造（例えば、ＯＮＯ構造）であり得る。メモリフィルム１１０ａは、約１ｎｍ～約２０ｎｍの厚さを有し得る。
第２の電極層１１２ａは、ＣＶＤ、ＡＬＤ等によって堆積することができる。第２の電極層１１２ａは、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、それらの組み合わせ等の導電性材料であり得る。第２の電極層１１２ａは、約１ｎｍ～約１５ｎｍの厚さを有し得る。
図２５Ａおよび２５Ｂに示されるように、メモリフィルム１１０ａは、第１の電極層１０６ａの最上面および側壁、第１の誘電体層１０４の上面および側壁、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上面と接触して堆積され得る。第１の電極層１０６ａの側壁部の最上面に沿ってメモリフィルム１１０ａを形成することにより、第１の電極層１０６ａをその後に形成される接点（例えば、図２７Ａおよび２７Ｂに関して以下で説明する接点１１６等）から分離および隔離し、これにより、シャントを防止し、デバイスエラーを低減し、デバイスの性能を向上させる。さらに、第１の電極層１０６ａが不連続である実施形態では、メモリフィルム１１０ａは、第１の電極層１０６ａの不連続な側面部と底部との間で第１の誘電体層１０４と接触して形成され得る。第１の電極層１０６ａの不連続部の間にメモリフィルム１１０ａを形成することにより、第１の電極層１０６ａの側面部を第１の電極層１０６ａの底部から分離することができ、これにより、第１の電極層１０６ａの部分の間の短絡を防止する。
図２６Ａおよび２６Ｂでは、ＣＭＰ等の平坦化プロセスは、メモリフィルム１１０ａおよび第２の電極層１１２ａの上面を、第１の誘電体層１０４、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上面と同じ高さにさせるために実行される。平坦化プロセスは、第１の電極層１０６ａ、メモリフィルム１１０ａおよび第２の電極層１１２ａを含むコンデンサ１１３を形成することができる。平坦化プロセスの後、メモリフィルム１１０ａ、第２の電極層１１２ａ、第１の誘電体層１０４、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上面は同じ高さである。第１の電極層１０６ａ、メモリフィルム１１０ａおよび第２の電極層１１２ａの組み合わせは、完成したデバイスのコンデンサ１１３ａ（例えば、ＦＥコンデンサ）として機能することができる。第１の電極層１０６ａ、メモリフィルム１１０ａおよび第２の電極層１１２ａを含むコンデンサ１１３ａのそれぞれは、下層ＦｉｎＦＥＴの金属ゲート構造（例えば、ゲート電極１０２）に電気的に結合して、１Ｔ－１Ｃメモリセル（例えば、ＦＥＲＡＭメモリセル）を形成することができる。
図２７Ａおよび２７Ｂでは、第２のＩＬＤ １１４は、第１のＩＬＤ ９６の上に堆積され、接点１１６および接点１１８は、第２のＩＬＤ １１４に形成される。いくつかの実施形態では、第２のＩＬＤ １１４は、ＦＣＶＤによって形成された流動性フィルムである。いくつかの実施形態では、第２のＩＬＤ １３８は、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、ＵＳＧ等の誘電体材料で形成され、ＣＶＤ、ＰＥＣＶＤ等の任意の適切な方法で堆積することができる。
また、図２７Ａおよび２７Ｂでは、接点１１６および接点１１８は、第２のＩＬＤ １３８および第１のＩＬＤ ９６を介して形成される。接点１１８のための開口は、第１のＩＬＤ ９６および第２のＩＬＤ １１４を介して形成され、接点１１６のための開口は、第２のＩＬＤ １３８を介して形成される。前記開口部は、許容可能なフォトリソグラフィ及びエッチング技術を使用して形成してもよい。開口には、拡散バリア層、接着層等のライナーと導電性材料が形成される。ライナーは、チタン、窒化チタン、タンタル、窒化タンタル等を含んでもよい。導電性材料としては、銅、銅合金、銀、金、タングステン、コバルト、アルミニウム、ニッケル等が挙げられる。第２のＩＬＤ１３８の表面から余分な材料を除去するために、ＣＭＰ等の平坦化プロセスを行ってもよい。残りのライナーおよび導電性材料は、開口内に接点１１６および接点１１８を形成する。アニールプロセスを実行してエピタキシャルソース／ドレイン領域９２と接点１１８との間の界面にシリサイドを形成することができる。接点１１８は、エピタキシャルソース／ドレイン領域９２に物理的および電気的に結合することができ、ソース／ドレイン接点と呼ばれ得る。接点１１６は、第２の電極層１１２ａに物理的および電気的に結合され、コンデンサ接点と呼ばれ得る。接点１１６および接点１１８は、異なるプロセスで形成されてもよいし、同じプロセスで形成されてもよい。同じ断面で形成されるように示されるが、接点１１６および接点１１８のそれぞれは、接点の短絡を回避できる異なる断面で形成することができることが理解されるべきである。
図２７Ａおよび２７Ｂに示されるように、第１の電極層１０６ａの上に形成されたメモリフィルム１１０ａは、接点１１６を第１の電極層１０６ａから分離することができる。これにより、接点１１６から第１の電極層１０６ａを通るシャントを防止し、デバイスエラーを防止し、デバイスの性能を改善する。さらに、第１の電極層１０６ａ の側壁部および底部は、連続的または不連続的であり得、第１の電極層１０６ａ、メモリフィルム１１０ａおよび第２の電極層１１２ａを含むコンデンサの容量およびコンデンササイズに対する追加の制御を提供する。
図２８Ａ～３２Ｂは、第１の電極層１０６ｂをエッチングする前に、第１の電極層１０６ｂおよび第１のハードマスク層１０８ｂが平坦化される実施形態を示す。図２～１８Ｂに関して実行され、説明されたステップは、図２８Ａおよび２８Ｂに示されるステップの前に実行することができる。図２８Ａおよび２８Ｂでは、ＣＭＰ等の平坦化プロセスは、第１の電極層１０６ｂおよび第１のハードマスク層１０８ｂの上面を、第１の誘電体層１０４、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上面と同じ高さにさせるために実行される。平坦化プロセスの後、第１の電極層１０６ｂ、第１のハードマスク層１０８ｂ、第１の誘電体層１０４、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上面は同じ高さである。
図２９Ａおよび２９Ｂでは、第１の電極層１０６ｂがエッチングされる。第１の電極層１０６ｂは、等方性エッチングプロセス（例えば、湿式エッチングプロセス）、異方性エッチングプロセス（例えば、乾式エッチングプロセス）、それらの組み合わせ等の１つ以上のエッチングプロセスによってエッチングすることができる。第１の電極層１０６ｂは、第１の電極層１０６ｂの材料に対して選択的なエッチングプロセス等の許容可能なエッチングプロセスを使用してエッチングすることができる（例えば、第１の電極層１０６ｂの材料を、第１の誘電体層１０４、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１、第２のスペーサ８３および第１のハードマスク層１０８ｂの材料より速い速度でエッチングする）。図２９Ａおよび２９Ｂに示されるように、第１のハードマスク層１０８ｂのいくつかの材料は、第１の電極層１０６ｂのエッチングによって除去することができる。いくつかの実施形態では、第１の電極層は、等方性エッチングプロセスを使用してエッチングすることができる。
図２９Ａおよび２９Ｂに示されるように、第１の電極層１０６ｂがエッチングされた後、第１のハードマスク層１０８ｂおよび第１の電極層１０６ｂの上面は、第１の誘電体層１０４、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上面の下に配置することができる。いくつかの実施形態では、第１のハードマスク層１０８ｂの上面は、第１の誘電体層１０４、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上面と同じ高さであり得る。第１の電極層１０６ｂの上面は、第１のハードマスク層１０８ｂの上面の下に配置することができる。図２９Ａおよび２９Ｂに示されるように、第１の電極層１０６ｂの上面は、真っ直ぐで傾斜し得る。しかしながら、いくつかの実施形態では、第１の電極層１０６ａの上面は、水平であってもよく、湾曲していてもよい。第１の電極層１０６ｂの上面が第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上面の下になるように第１の電極層１０６ｂをエッチングすることは、第１の電極層１０６をその後に形成される接点（図３２Ａおよび３２Ｂに関して以下で説明する接点１１６等）から隔離するのに役立ち、これにより、シャントを防止し、デバイスエラーを低減し、デバイスの性能を向上させる。さらに、第１のハードマスク層１０８ｂは、第１の電極層１０６ｂがその後に完成するＦＥコンデンサの下部電極として使用できるように、第１の電極層１０６ｂの側壁部および底部を保護する。
図３０Ａおよび３０Ｂでは、第１のハードマスク層１０８ｂが除去され、メモリフィルム１１０ｂおよび第２の電極層１１２ｂが、第１の電極層１０６ｂ、第１の誘電体層１０４、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上に形成される。第１のハードマスク層１０８ｂは、プラズマアッシング、等方性または異方性エッチングプロセス等のエッチングプロセス等によって除去することができる。図３０Ａおよび３０Ｂに示されるように、第１のハードマスク層１０８ｂを除去するために使用されるプロセスは、第１の電極層１０６ｂの上面が真っ直ぐで傾斜するように、第１の電極層１０６ｂをエッチングすることができる。しかしながら、いくつかの実施形態では、第１のハードマスク層１０８ｂは、第１の電極層１０６ｂの上面が真っ直ぐで水平のままであるように、第１の電極層１０６ｂをエッチングすることなく除去することができる。
メモリフィルム１１０ｂは、ＣＶＤ、ＡＬＤ等によって堆積することができる。メモリフィルム１１０ｂは、メモリフィルム１１０ｂの両端に適切な電圧差を印加することによって、２つの異なる分極方向を切り替えることができる材料を備え得る。メモリフィルム１１０ｂは、ｈｉｇｈ－ｋ誘電体材料であり得る。いくつかの実施形態では、メモリフィルム１１０ｂは、金属酸化物（例えば、酸化ハフニウム（ＨｆｘＯｙ）等）、成分－金属酸化物（例えば、ハフニウム－シリコン酸化物（ＨｆｘＳｉｙＯｚ）、ハフニウム－アルミニウム酸化物（ＨｆｘＡｌｙＯｚ）、ハフニウム－ガドリニウム酸化物（ＨｆｘＧｄｙＯｚ）、ハフニウム－ジルコニウム酸化物（ＨｆｘＺｒｙＯｚ）、ハフニウム－ランタン酸化物（ＨｆｘＬａｙＯｚ）、ハフニウム－ストロンチウム酸化物（ＨｆｘＳｒｙＯｚ）、ハフニウム－イットリウム酸化物（ＨｆｘＹｙＯｚ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）等）、金属－酸窒化物（例えば、酸窒化ハフニウム（ＨｆｘＯｙＮ）等）、複数の層またはそれらの組み合わせ等の強誘電体（ＦＥ）材料を備える。いくつかの実施形態では、メモリフィルム１１０ａは、異なる強誘電体材料または異なるタイプのメモリ材料を備え得る。いくつかの実施形態では、メモリフィルム１１０ｂは、２つのＳｉＯｘ層の間にＳｉＮｘの層を備える多層メモリ構造（例えば、ＯＮＯ構造）であり得る。メモリフィルム１１０ｂは、約１ｎｍ～約２０ｎｍの厚さを有し得る。
第２の電極層１１２ｂは、ＣＶＤ、ＡＬＤ等によって堆積することができる。第２の電極層１１２ｂは、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、それらの組み合わせ等の導電性材料であり得る。第２の電極層１１２ｂは、約１ｎｍ～約１５ｎｍの厚さを有し得る。
図３０Ａおよび３０Ｂに示されるように、メモリフィルム１１０ｂは、第１の電極層１０６ｂの最上面および側壁、第１の誘電体層１０４の上面および側壁、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上面と接触して堆積され得る。第１の電極層１０６ｂの側壁部の最上面に沿ってメモリフィルム１１０ｂを形成することにより、第１の電極層１０６ｂをその後に形成される接点（例えば、図３２Ａおよび３２Ｂに関して以下で説明する接点１１６等）から分離および隔離し、これにより、シャントを防止し、デバイスエラーを低減し、デバイスの性能を向上させる。
図３１Ａおよび３１Ｂでは、ＣＭＰ等の平坦化プロセスは、メモリフィルム１１０ａおよび第２の電極層１１２ａの上面を、第１の誘電体層１０４、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上面と同じ高さにさせるために実行される。平坦化プロセスは、第１の電極層１０６ｂ、メモリフィルム１１０ｂおよび第２の電極層１１２ｂを含むコンデンサ１１３ｂを形成することができる。平坦化プロセスの後、メモリフィルム１１０ｂ、第２の電極層１１２ｂ、第１の誘電体層１０４、第１のＩＬＤ ９６、ＣＥＳＬ ９４、第１のスペーサ８１および第２のスペーサ８３の上面は同じ高さである。第１の電極層１０６ｂ、メモリフィルム１１０ｂおよび第２の電極層１１２ｂの組み合わせは、完成したデバイスのコンデンサ１１３ｂ（例えば、ＦＥコンデンサ）として機能することができる。第１の電極層１０６ｂ、メモリフィルム１１０ｂおよび第２の電極層１１２ｂを含むコンデンサ１１３ｂのそれぞれは、下層ＦｉｎＦＥＴの金属ゲート構造（例えば、ゲート電極１０２）に電気的に結合して、１Ｔ－１Ｃメモリセル（例えば、ＦＥＲＡＭメモリセル）を形成することができる。
図３２Ａおよび３２Ｂでは、第２のＩＬＤ １１４は、第１のＩＬＤ ９６の上に堆積され、接点１１６および接点１１８は、第２のＩＬＤ １１４に形成される。いくつかの実施形態では、第２のＩＬＤ １１４は、ＦＣＶＤによって形成された流動性フィルムである。いくつかの実施形態では、第２のＩＬＤ １３８は、ＰＳＧ、ＢＳＧ、ＢＰＳＧ、ＵＳＧ等の誘電体材料で形成され、ＣＶＤ、ＰＥＣＶＤ等の任意の適切な方法で堆積することができる。
また、図３２Ａおよび３２Ｂでは、接点１１６および接点１１８は、第２のＩＬＤ １１４および第１のＩＬＤ ９６を介して形成される。接点１１８のための開口は、第１のＩＬＤ ９６および第２のＩＬＤ １１４を介して形成され、接点１１６のための開口は、第２のＩＬＤ １３８を介して形成される。前記開口部は、許容可能なフォトリソグラフィ及びエッチング技術を使用して形成してもよい。開口には、拡散バリア層、接着層等のライナーと導電性材料が形成される。ライナーは、チタン、窒化チタン、タンタル、窒化タンタル等を含んでもよい。導電性材料としては、銅、銅合金、銀、金、タングステン、コバルト、アルミニウム、ニッケル等が挙げられる。第２のＩＬＤ１３８の表面から余分な材料を除去するために、ＣＭＰ等の平坦化プロセスを行ってもよい。残りのライナーおよび導電性材料は、開口内に接点１１６および接点１１８を形成する。アニールプロセスを実行してエピタキシャルソース／ドレイン領域９２と接点１１８との間の界面にシリサイドを形成することができる。接点１１８は、エピタキシャルソース／ドレイン領域９２に物理的および電気的に結合することができ、ソース／ドレイン接点と呼ばれ得る。接点１１６は、第２の電極層１１２ｂに物理的および電気的に結合され、コンデンサ接点と呼ばれ得る。接点１１６および接点１１８は、異なるプロセスで形成されてもよいし、同じプロセスで形成されてもよい。同じ断面で形成されるように示されるが、接点１１６および接点１１８のそれぞれは、接点の短絡を回避できる異なる断面で形成することができることが理解されるべきである。図３２Ａおよび３２Ｂに示されるように、第１の電極層１０６ｂの上に形成されたメモリフィルム１１０ｂは、接点１１６を第１の電極層１０６ａから分離することができる。これにより、接点１１６から第１の電極層１０６ｂを通るシャントを防止し、デバイスエラーを防止し、デバイスの性能を改善する。
実施形態は、様々な利点を達成することができる。例えば、ゲートスタックの上の第１の誘電体層に第１の電極層を形成すること、第１の電極層の上面が第１の誘電体層の上面の下にあるように第１の電極層をエッチングバックすること、および第１の電極層の上面の上にメモリフィルムを形成することにより、第１の電極層をその後に形成される接点から隔離する。これにより、接点と第１の電極層の間のシャントを防止し、エラーを低減し、デバイスの性能を向上させる。
開示されたＦｉｎＦＥＴの実施形態は、ナノ構造（例えば、ナノシート、ナノワイヤ、ゲートオールアラウンド等）の電界効果トランジスタ（ＮＳＦＥＴ）等のナノ構造デバイスにも適用できる。ＮＳＦＥＴの実施形態では、フィンは、チャネル層と犠牲層の交互の層のスタックをパターン化することによって形成されたナノ構造によって置き換えられる。ダミーゲートスタックおよびソース／ドレイン領域は、上記の実施形態と同様の方法で形成される。ダミーゲートスタックが除去された後、犠牲層をチャネル領域で部分的または完全に除去することができる。交換ゲート構造は、上記の実施形態と同様の方法で形成され、交換ゲート構造は、犠牲層を除去することによって残された開口を部分的または完全に充填することができ、交換ゲート構造は、ＮＳＦＥＴデバイスのチャネル領域のチャネル層を部分的または完全に囲むことができる。交換ゲート構造およびソース／ドレイン領域へのＩＬＤおよび接点は、上記の実施形態と同様の方法で形成することができる。ナノ構造デバイスは、米国特許出願公開第２０１６／０３６５４１４号に開示されているように形成することができ、参照によりその全体が本明細書に組み込まれる。
一実施形態によれば、半導体デバイスは、半導体基板の上のゲートスタックと、ゲートスタックの上面に沿って延びるＵ字状の第１の電極、第１の電極の上の第１の強誘電体層、第１の強誘電体層の上の第２の電極を含む、ゲートスタックの上のコンデンサとを含み、第２の電極の上面は、第１の強誘電体層の上面と同じ高さであり、第１の強誘電体層の上面および第２の電極の上面は、第１の電極の最上面よりも半導体基板から離れて配置される。一実施形態では、半導体デバイスは、ゲートスタックの上面に沿って延びる第１の誘電体層をさらに含み、第１の誘電体層の上面は、第１の強誘電体層の上面および第２の電極の上面と同じ高さである。一実施形態では、第１の誘電体層と第１の電極とを合わせた幅は、ゲートスタックの幅に等しい。一実施形態では、半導体デバイスは、第２の電極に電気的に結合されたゲート接点をさらに含み、第１の強誘電体層は、ゲート接点を第１の電極から分離する。一実施形態では、第１の強誘電体層は、第１の電極の上面を完全に被覆する。一実施形態では、第１の強誘電体層はＵ字型であり、前記第１の強誘電体層の底面は前記第１の電極の上面の下に配置される、請求項１に記載の半導体デバイス。一実施形態では、第１の電極層の側壁の厚さは、半導体基板に向かう方向に先細になる。
別の実施形態によれば、半導体デバイスは、半導体基板の上のトランジスタ構造と、トランジスタ構造のゲート構造の側壁に沿って延びる第１のスペーサと、第１のスペーサの側壁に沿って延びる、ゲート構造の上の第１の誘電体層と、第１の誘電体層を通って延びる、ゲート構造の上のコンデンサとを含み、コンデンサは、ゲート構造の上の第１の電極と、第１の電極の最上面に沿って延びる、第１の電極の上のメモリフィルムであって、第１の電極の最上面がメモリフィルムの最下面の上にあるものと、メモリフィルムの上の第２の電極とを含む。一実施形態では、第１の電極は、ゲート構造に沿って延びる第１の部分と、第１の誘電体層の側面に沿って延びる第２の部分とを含み、第１の部分と第２の部分は不連続である。一実施形態では、第２の部分の厚さは、半導体基板に向かう方向に先細になり、メモリフィルムは、第１の部分を第２の部分から隔離する。一実施形態では、第１の電極は、ゲート構造に沿って延びる第１の部分と、第１の誘電体層の側面に沿って延びる第２の部分とを含み、第１の部分と第２の部分は連続する。一実施形態では、メモリフィルムは強誘電体材料を含む。一実施形態では、メモリフィルムの最上面は、第２の電極の最上面と同じ高さであり、メモリフィルムの最上面および第２の電極の最上面は、第１のスペーサの最上面および第１の誘電体層の最上面と同じ高さである。一実施形態では、半導体デバイスは、第２の電極に電気的に結合されたゲート接点をさらに含み、メモリフィルムは、ゲート接点を第１の電極から分離する。
さらに別の実施形態によれば、方法は、ゲートスペーサに隣接する、基板の上のゲートスタックを形成するステップと、ゲートスタックをエッチングして第１の凹部を形成するステップと、第１の凹部に第１の電極層を堆積させるステップと、第１の電極層の上面がゲートスペーサの上面より下になるように第１の電極層をエッチングするステップと、第１の電極層の上にメモリフィルムを堆積させるステップと、メモリフィルムの上に第２の電極層を堆積させるステップと、メモリフィルムの上面、第２の電極層の上面およびゲートスペーサの上面が互いに同じ高さであるように、メモリフィルムおよび第２の電極層を平坦化するステップとを含む。一実施形態では、方法は、第１の電極層の上にハードマスク層を形成するステップをさらに含み、ハードマスク層は、第１の電極層をエッチングしながら、第１の電極層の部分をマスクする。一実施形態では、方法は、第１の電極層をエッチングする前に、ハードマスク層および第１の電極層を平坦化することをさらに含む。一実施形態では、第１の電極層は、原子層堆積（ＡＬＤ）によってコンフォーマル層として堆積される。一実施形態では、方法は、第１の凹部に第１の誘電体層を堆積させるステップと、第１の誘電体層をエッチングしてゲートスタックを露出させるステップとを含み、第１の電極層は、第１の誘電体層をエッチングした後に堆積される。一実施形態では、第１の電極層は、物理的蒸着（ＰＶＤ）によって堆積され、第１の電極層は、ゲートスタックに沿って延びる第１の部分と、第１の誘電体層に沿って延びる第２の部分とで堆積され、第１の部分は、第２の部分と不連続である。
前述のことは、当業者が本開示の態様をよりよく理解できるように、いくつかの実施形態の特徴を概説している。当業者であれば、本明細書に導入された実施形態の同じ目的を実行し、及び／又は同じ利点を達成するための他のプロセス及び構造を設計又は修正するための基礎として本開示を容易に使用できることを理解できる。当業者であれば、またそのような同等の構造が本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく、本明細書において様々な変更、置換、及び改変を行うことができることを理解できる。

Claims (20)

  1. 半導体基板の上のゲートスタックと、
    前記ゲートスタックの上のコンデンサと、備え、
    前記コンデンサが、前記ゲートスタックの上面に沿って延びるＵ字状の第１の電極、前記第１の電極の上の第１の強誘電体層、および前記第１の強誘電体層の上の第２の電極を備え、
    前記第２の電極の上面は、前記第１の強誘電体層の上面と同じ高さであり、前記第１の強誘電体層の前記上面および前記第２の電極の前記上面は、前記第１の電極の最上面よりも半導体基板から離れて配置される、半導体デバイス。
  2. 前記ゲートスタックの前記上面に沿って延びる第１の誘電体層をさらに備え、前記第１の誘電体層の上面は、前記第１の強誘電体層の前記上面および前記第２の電極の前記上面と同じ高さである、請求項１に記載の半導体デバイス。
  3. 前記第１の誘電体層と前記第１の電極とを合わせた幅は、前記ゲートスタックの幅に等しい、請求項２に記載の半導体デバイス。
  4. 前記第２の電極に電気的に結合されたゲート接点をさらに備え、前記第１の強誘電体層は、前記ゲート接点を前記第１の電極から分離する、請求項１に記載の半導体デバイス。
  5. 前記第１の強誘電体層は、前記第１の電極の上面を完全に被覆する、請求項１に記載の半導体デバイス。
  6. 前記第１の強誘電体層はＵ字型であり、前記第１の強誘電体層の底面は前記第１の電極の上面の下に配置される、請求項１に記載の半導体デバイス。
  7. 前記第１の電極層の側壁の厚さは、半導体基板に向かう方向に先細になる、請求項１に記載の半導体デバイス。
  8. 半導体基板の上のトランジスタ構造と、
    前記トランジスタ構造のゲート構造の側壁に沿って延びる第１のスペーサと、
    前記第１のスペーサの側壁に沿って延びる、前記ゲート構造の上の第１の誘電体層と、
    前記第１の誘電体層を通って延びる、前記ゲート構造の上のコンデンサと、を備え、前記コンデンサは、
    前記ゲート構造の上の第１の電極と、
    前記第１の電極の上のメモリフィルムであって、前記第１の電極の最上面に沿って延び、前記第１の電極の最上面が前記メモリフィルムの最下面の上にあるメモリフィルムと、
    前記メモリフィルムの上の第２の電極とを備える、半導体デバイス。
  9. 前記第１の電極は、前記ゲート構造に沿って延びる第１の部分と、前記第１の誘電体層の側面に沿って延びる第２の部分とを備え、前記第１の部分と前記第２の部分は不連続である、請求項８に記載の半導体デバイス。
  10. 前記第２の部分の厚さは、前記半導体基板に向かう方向に先細になり、前記メモリフィルムは、前記第１の部分を前記第２の部分から隔離する、請求項９に記載の半導体デバイス。
  11. 前記第１の電極は、前記ゲート構造に沿って延びる第１の部分と、前記第１の誘電体層の側面に沿って延びる第２の部分とを備え、前記第２の部分は、前記最上面を含み、前記第１の部分と前記第２の部分は連続する、請求項８に記載の半導体デバイス。
  12. 前記メモリフィルムは、強誘電体材料を備える、請求項８に記載の半導体デバイス。
  13. 前記メモリフィルムの最上面は、前記第２の電極の最上面と同じ高さであり、前記メモリフィルムの前記最上面および前記第２の電極の前記最上面は、前記第１のスペーサの最上面および前記第１の誘電体層の最上面と同じ高さである、請求項８の半導体デバイス。
  14. 前記第２の電極に電気的に結合されたゲート接点をさらに備え、前記メモリフィルムは、前記ゲート接点を前記第１の電極から分離する、請求項８に記載の半導体デバイス。
  15. ゲートスペーサに隣接する、基板の上のゲートスタックを形成するステップと、
    前記ゲートスタックをエッチングして第１の凹部を形成するステップと、
    前記第１の凹部に第１の電極層を堆積させるステップと、
    前記第１の電極層の上面が前記ゲートスペーサの上面より下になるように前記第１の電極層をエッチングするステップと、
    前記第１の電極層の上にメモリフィルムを堆積させるステップと、
    前記メモリフィルムの上に第２の電極層を堆積させるステップと、
    前記メモリフィルムの上面、前記第２の電極層の上面および前記ゲートスペーサの上面が互いに同じ高さであるように、前記メモリフィルムおよび前記第２の電極層を平坦化するステップとを備える、方法。
  16. 前記第１の電極層の上にハードマスク層を形成するステップをさらに備え、前記ハードマスク層は、前記第１の電極層をエッチングしながら、前記第１の電極層の部分をマスクする、請求項１５に記載の方法。
  17. 前記第１の電極層をエッチングする前に、前記ハードマスク層および前記第１の電極層を平坦化することをさらに備える、請求項１６に記載の方法。
  18. 前記第１の電極層は、原子層堆積（ＡＬＤ）によってコンフォーマル層として堆積される、請求項１５に記載の方法。
  19. 前記第１の凹部に第１の誘電体層を堆積させるステップと、
    前記第１の誘電体層をエッチングして前記ゲートスタックを露出させるステップと、さらにを備え、前記第１の電極層は、前記第１の誘電体層をエッチングした後に堆積される、請求項１５に記載の方法。
  20. 前記第１の電極層は、物理的蒸着（ＰＶＤ）によって堆積され、前記第１の電極層は、前記ゲートスタックに沿って延びる第１の部分と、前記第１の誘電体層に沿って延びる第２の部分とで堆積され、前記第１の部分は、前記第２の部分とは不連続である、請求項１９に記載の方法。
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