TWI855580B - 半導體裝置及其製造方法 - Google Patents

Abstract

在一實施例中，一種半導體裝置，包括：在基板上的隔離區；在所述隔離區上方的多個第一奈米結構；在所述隔離區上方的多個第二奈米結構；在所述第一奈米結構上的第一閘極間隔物；在所述第二奈米結構上的第二閘極間隔物；在俯視示意圖中，沿第一方向在所述第一閘極間隔物與所述第二閘極間隔物之間的介電壁，所述介電壁在所述俯視示意圖中，沿第二方向設置在所述第一奈米結構與所述第二奈米結構之間，所述第一方向垂直於所述第二方向；以及圍繞所述第一奈米結構以及所述第二奈米結構的閘極結構，所述閘極結構的第一部分填充所述介電壁與所述第一奈米結構之間的第一區，所述閘極結構的第二部分填充所述介電壁與所述第二奈米結之間的第二區。

Description

半導體裝置及其製造方法

本發明實施例是關於半導體技術，特別是關於一種半導體裝置及其製造方法。

半導體裝置用於各種電子應用產品，例如：個人計算機、手機、數位相機以及其他電子設備。半導體裝置的製造一般藉由在半導體基板上依序沉積絕緣或介電層、導電層以及半導體材料層，並使用微影製程對各種材料層進行圖案化以在其上形成電路元件以及部件。

半導體產業透過不斷縮小最小部件尺寸來持續提高各種電子元件（例如：電晶體、二極管、電阻器、電容器等）的積集密度，以允許更多元件可被整合到給定的區域中。然而，隨著最小部件尺寸的縮小，出現了應解決的其他問題。

在一實施例中，一種半導體裝置，包括：隔離區，在基板上；多個第一奈米結構，在所述隔離區上方；多個第二奈米結構，在所述隔離區上方；第一閘極間隔物，在所述第一奈米結構上；第二閘極間隔物，在所述第二奈米結構上；介電壁，在俯視示意圖中，沿第一方向在所述第一閘極間隔物與所述第二閘極間隔物之間，所述介電壁在所述俯視示意圖中，沿第二方向設置在所述第一奈米結構與所述第二奈米結構之間，所述第一方向垂直於所述第二方向；以及閘極結構，圍繞所述第一奈米結構以及所述第二奈米結構，所述閘極結構的第一部分填充所述介電壁與所述第一奈米結構之間的第一區，所述閘極結構的第二部分填充所述介電壁與所述第二奈米結之間的第二區。

在一實施例中，一種半導體裝置，包括：溝槽隔離區，在基板上；多個第一奈米結構，在所述溝槽隔離區上方；多個第二奈米結構，在所述溝槽隔離區上方；介電壁，具有下部以及上部，所述下部設置於所述第一奈米結構與所述第二奈米結構之間，所述上部與所述第一奈米結構以及所述第二奈米結構重疊，所述上部比所述下部寬；閘極結構，圍繞所述第一奈米結構以及所述第二奈米結構；以及閘極隔離區，延伸穿過所述閘極結構，所述閘極隔離區設置在所述介電壁上。

在一實施例中，一種半導體裝置的製造方法，包括：形成多個第一奈米結構以及多個第二奈米結構在溝槽隔離區上方；從所述第一奈米結構以及所述第二奈米結構去除虛置閘極；在去除所述虛置閘極後，形成介電壁在所述第一奈米結構與所述第二奈米結構之間，所述介電壁藉由第一開口與所述第一奈米結構隔開，所述介電壁藉由第二開口與所述第二奈米結構隔開；沉積閘極介電層在所述第一奈米結構以及所述第二奈米結構上，所述閘極介電層至少部分地填充所述第一開口以及所述第二開口；以及形成閘極電極層在所述閘極介電層上，所述閘極電極層設置於所述介電壁上方。

以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件以及其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一以及第二元件直接接觸的實施例，也可能包含額外的元件形成在第一以及第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數字及∕或字母。如此重複是為了簡明以及清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。

再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。

根據各種實施例，介電壁形成在相鄰的奈米結構組之間，介電壁提供隔離，所以相鄰的奈米結構組可以更靠近的形成在一起，因此可提高裝置密度。此外，閘極結構形成在奈米結構周圍以及介電壁上，閘極結構為π型，從而允許相同的閘極結構控制鄰近裝置的通道區，因此可減少在互補式金屬氧化物半導體（complementary metal oxide semiconductor, CMOS）製程中使用的閘極接觸件數量。

實施例是在特定的脈絡下進行描述，亦即奈米結構場效電晶體（nanostructure-FET）的晶粒。然而，各種實施例可應用於包括其他類型的電晶體（例如：鰭式場效電晶體（fin field-effect transistor, FinFET）、平面電晶體等）的晶粒，以代替或結合奈米結構場效電晶體。

第1圖是根據本揭露的一些實施例，繪示出奈米結構場效電晶體（例如：奈米線FET s、奈米片FET s、多橋通道（multi-bridge channel, MBC）FET s、奈米帶FET s、以及全繞式閘極（gate-all-around, GAA）FET s等）之示意圖。第1圖為三維示意圖，為清楚起見省略了奈米結構場效電晶體的一些部件。

奈米結構場效電晶體包括在基板50（例如：半導體基板）上之鰭片62上方的奈米結構66（例如：奈米片、奈米線等），其中奈米結構66是作為奈米結構場效電晶體之通道區的半導體部件，隔離區70，如淺溝槽隔離（shallow trench isolation, STI）區設置在相鄰的鰭片62之間，鰭片62可在相鄰隔離區70上方以及之間突出。奈米結構66設置在相鄰隔離區70之上以及之間。雖然隔離區70被描述/示意為與基板50分離，但如本文所用，用詞「基板」可指單獨的半導體基板或半導體基板與隔離區的組合。此外，雖然鰭片62的底部示意為與基板50是單一的、連續的材料，但是鰭片62的底部及/或基板50可包括單一材料或多種材料。在此上下文中，鰭片62指的是在相鄰隔離區70之間延伸的部分。

閘極介電質142在鰭片62的頂表面之上，且沿著奈米結構66的頂表面、側壁、以及底表面。閘極電極144在閘極介電質142之上。源極/汲極區98設置在閘極介電質142以及閘極電極144之相對側的鰭片62上，源極/汲極區98可單獨地或共同地指源極或汲極，取決於上下文。在源極/汲極區98上方形成層間介電質（interlayer dielectric, ILD）104，透過ILD 104形成與源極/汲極區98的接觸（隨後描述）。源極/汲極區98可在各種奈米結構66之間共享，例如：相鄰的源極/汲極區98可電性連接，如透過磊晶生長合併（coalescing）源極/汲極區98，或者透過用相同的接觸件耦合源極/汲極區98。

第1圖進一步說明在後面的圖中使用的參考剖面。剖面A-A’沿著閘極電極144的縱軸。剖面B-B'垂直於剖面A-A'且平行於奈米結構場效電晶體之鰭片62的縱軸，且在如奈米結構場效電晶體的源極/汲極區98之間電流流動的方向上。剖面C-C'平行於剖面B-B'且沿著相鄰鰭片62之間之隔離區70的縱軸。剖面D-D'平行於剖面A-A'且延伸穿過奈米結構場效電晶體的源極/汲極區 98。為清楚起見，後續的圖參考這些參考剖面。

本文討論的一些實施例是在使用閘極後製製程形成之奈米結構場效電晶體的背景下討論，在其他實施例中，可使用閘極先製製程。 此外，一些實施例考慮了在如平面電晶體之類的平面裝置中或在FinFET中使用的態樣，例如：FinFET可包括基板上的半導體鰭片，其中半導體鰭片是充當FinFET通道區的半導體部件，類似地，平面電晶體可包括基板，基板的平面部分是作為平面電晶體通道區的半導體部件。

第2圖至第31C圖是根據一些實施例，繪示出於中間製造階段的奈米結構場效電晶體之示意圖。第2圖至第7圖顯示與第1圖類似之三維示意圖的三維示意圖。第8A圖至第31A圖是沿著與第1圖中的參考剖面A-A'類似之剖面的剖面示意圖。第8B圖至第31B圖是沿著與第1圖中的參考剖面B-B'類似之剖面的剖面示意圖。第8C圖至第31C圖是沿著與第1圖中的參考剖面C-C'類似之剖面的剖面示意圖。第10D圖以及第10E圖是沿著與第1圖中的參考剖面D-D'相似之剖面的剖面示意圖。

在第2圖中，提供了基板50，基板50可為半導體基板，例如：塊材半導體、矽覆絕緣體（silicon-on-insulator, SOI）基板等，其可被摻雜（例如：用P型或N型摻雜劑）或未摻雜，基板50可為晶圓，如矽晶圓。一般而言，SOI基板是形成在絕緣體層上的一層半導體材料，絕緣體層可為例如：埋藏氧化物(buried oxide, BOX)層、氧化矽層等，絕緣體層設置在基板上，通常是矽或玻璃基板，也可使用其他基板，如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括矽（Si）；鍺（Ge）；化合物半導體，包括碳化矽（silicon carbide）、砷化鎵（GaAs）、磷化鎵（GaP）、磷化銦（InP）、砷化銦（InAs）及∕或銻化銦（InSb）；合金半導體，包括矽鍺（SiGe）、磷砷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（GaInAs）、磷化鎵銦（GaInP）及∕或磷砷化鎵銦（GaInAsP）；或前述之組合。

基板50具有一或多個n型區域50N以及一或多個p型區域50P。n型區域50N可用於形成N型裝置，如NMOS電晶體，例如：N型奈米結構場效電晶體，而p型區域50P可用於形成P型裝置，如PMOS電晶體，例如：P型奈米結構場效電晶體。如隨後更詳細地描述，N型裝置以及P型裝置將彼此靠近地形成。將N型裝置以及P型裝置緊密地形成在一起增加了裝置密度且允許裝置的閘極結構彼此物理耦合以及電性耦合，從而減少了在CMOS製程中使用的閘極接觸件的數量，例如：密度可縮小到原始密度的70%。n型區域50N中的通道區將藉由介電壁與p型區域50P中的通道區物理分離以防止通道區短路。雖然繪示出一個p型區域50P以及兩個n型區域50N，但可提供任意數量的n型區域50N以及p型區域50P。

n型區域50N以及p型區域50P中的裝置可隨後藉由上方互連結構中的金屬化層互連以形成集成電路。集成電路可為邏輯裝置、儲存裝置等。在使用CMOS製程的一些實施例中，各個p型區域50P設置在各個成對的n型區域50N之間。可形成其他可接受的集成電路，且可以集成電路可接受的任何方式提供n型區域50N以及p型區域50P。

在基板50上方形成多層堆疊52，多層堆疊52包括交替的第一半導體層54以及第二半導體層56。第一半導體層54由第一半導體材料形成，且第二半導體層56由第二半導體材料形成。半導體材料可各自選自基板50的候選半導體材料。

在例示的實施例中，且如隨後更詳細地描述，第一半導體層54將被去除且第二半導體層56將被圖案化以形成用於n型區域50N以及p型區域50P中的奈米結構場效電晶體的通道區。在這樣的實施例中，n型區域50N以及p型區域50P中的通道區可具有相同的材料成分（例如：矽或另一種半導體材料）且同時形成。第一半導體層54為虛置層，其將在後續處理中被去除以暴露第二半導體層56的頂表面以及底表面。第一半導體層54的第一半導體材料是對第二半導體層56的蝕刻具有高蝕刻選擇性的材料，如矽鍺。第二半導體層56的第二半導體材料是適用於N型以及P型裝置的材料，如矽。

多層堆疊52被示意為包括三個第一半導體層54以及三個第二半導體層56。應當理解，多層堆疊52可包括任意數量的第一半導體層54以及第二半導體層56。多層堆疊52的每一層可藉由如氣相磊晶（vapor-phase epitaxy, VPE）或分子束磊晶（molecular beam epitaxy, MBE）的製程生長，藉由如化學氣相沉積(chemical vapor deposition, CVD)或原子層沉積（ALD）等製程沉積。在一些實施例中，多層堆疊52的一些層（例如：第二半導體層56）形成為比多層堆疊52的其他層（例如：第一半導體層54）薄。在一些實施例中，第二半導體層56具有在2奈米至6奈米範圍的厚度。

在第3圖中，鰭片62形成在基板50中且奈米結構64、66形成在多層堆疊52中。在一些實施例中，奈米結構64、66以及鰭片62可藉由在多層堆疊52以及基板50中蝕刻溝槽而分別形成在多層堆疊52以及基板50中。蝕刻可為任何可接受的蝕刻製程，如反應離子蝕刻（reactive ion etching, RIE）、中子束蝕刻（neutral beam etch, NBE）等或前述之組合，蝕刻可為非等向性的。藉由蝕刻多層堆疊52形成奈米結構64、66可進一步從第一半導體層54限定第一奈米結構64且從第二半導體層56限定第二奈米結構66。

鰭片62以及奈米結構64、66可藉由任何合適的方法圖案化。例如：鰭片62以及奈米結構64、66可使用一種或多種微影製程來圖案化，包括雙重圖案化或多重圖案化製程，一般而言，雙重圖案化或多重圖案化製程結合了微影以及自對準製程，允許創造具有例如比使用單一、直接的微影製程可獲得的間距更小間距的圖案，例如：在一個實施例中，犧牲層形成在基板上方且使用微影製程圖案化，使用自對準製程在圖案化的犧牲層旁邊形成間隔物，然後去除犧牲層，接著可使用剩餘的間隔物來圖案化鰭片62以及奈米結構64、66。

鰭片62被例示為在n型區域50N以及p型區域50P中具有基本相等的寬度。在一些實施例中，n型區域50N中鰭片62的寬度可大於或小於p型區域50P中鰭片62的寬度。此外，雖然每個鰭片62以及奈米結構64、66被例示為始終具有一致的寬度，但在其他實施例中，鰭片62及/或奈米結構64、66可具有錐形（tapered）側壁，使得每個鰭片62及/或奈米結構64、66的寬度在朝向基板50的方向上連續增加。在這樣的實施例中，奈米結構64、66中的每一個可具有不同的寬度且在形狀上是梯形的。在一些實施例中，奈米結構66具有在10奈米至50奈米範圍的寬度。

如隨後更詳細地描述，介電壁（dielectric walls） 將形成在n型區域50N中的第二奈米結構66與相鄰p型區域50P中的第二奈米結構66之間，每個介電壁將n型裝置的通道區與p型裝置的通道區分開以防止通道區短路。n型區域50N中的第二奈米結構66因此可靠近相鄰p型區域50P中的第二奈米結構66形成，n型區域50N以及相鄰之p型區域50P中的第二奈米結構66之間的距離D1可小於相同的p型區域50P或相同的n型區域50N中之相鄰的第二奈米結構66之間的距離D2。在一些實施例中，n型區域50N以及相鄰之p型區域50P中的第二奈米結構66之間的距離D1在20奈米至60奈米的範圍。在一些實施例中，相同的p型區域50P或同的n型區域50N中之相鄰的第二奈米結構66之間的距離D2在40奈米至60奈米的範圍。

在第4圖中，絕緣材料68沉積在基板50、鰭片62、以及奈米結構64、66之上，且在相鄰的鰭片62以及相鄰的奈米結構64、66之間。絕緣材料68可為氧化物，如氧化矽、氮化物等或前述之組合，可藉由高密度電漿化學氣相沉積（high-density plasma chemical vapor deposition, HDP-CVD）、流動式化學氣相沉積（flowable  chemical vapor deposition, FCVD）等、或前述之組合來形成，可使用藉由任何可接受之製程形成的其他絕緣材料，在一些實施例中，絕緣材料68是由FCVD製程形成的氧化矽。一旦形成絕緣材料68，就可執行退火製程。在一實施例中，絕緣材料68形成使得過量絕緣材料68覆蓋奈米結構64、66。雖然絕緣材料68被示意為單層，但一些實施例可利用多層，例如：在一些實施例中，可首先沿著基板50、鰭片62、以及奈米結構64、66的表面形成襯層（未單獨繪示），此後，可在襯層上形成填充材料，如前述絕緣材料中的一種。

接著對絕緣材料68使用去除製程以去除奈米結構64、66上方的多餘絕緣材料68。在一些實施例中，可利用如化學機械研磨（chemical mechanical polishing or planarization, CMP）、回蝕製程、前述之組合等平坦化製程。平坦化製程暴露奈米結構64、66，使得奈米結構64、66以及絕緣材料68的頂表面在平坦化製程完成之後是齊平的。

在第5圖中，絕緣材料68凹陷以形成STI區70，STI區70與鰭片62相鄰，絕緣材料68凹陷，使得鰭片62及/或奈米結構64、66的上部從相鄰的STI區70之間突出，鰭片62及/或奈米結構64、66的上部在STI區70上方。此外，STI區70的頂表面可具有如圖所示的平坦表面、凸面、凹面（例如：碟形（dishing））或前述之組合。STI區70的頂表面可藉由適當的蝕刻形成平坦的、凸的及/或凹的，可使用可接受的蝕刻製程使STI區70凹陷，如對絕緣材料68的材料具有選擇性的蝕刻製程（例如：以比鰭片62以及奈米結構64、66的材料更快的速率來蝕刻絕緣材料68的材料)，例如：可使用稀氫氟酸（dHF）去除氧化物。

先前描述的過程只是鰭片62以及奈米結構64、66可如何形成的一個例示。在一些實施例中，鰭片62及/或奈米結構64、66可使用遮罩以及磊晶生長製程形成，例如：可在基板50的頂表面上方形成介電層，且可蝕刻穿過介電層的溝槽以暴露下面的基板50。磊晶結構可在溝槽中磊晶生長，且介電層可凹陷使得磊晶結構從介電層突出以形成鰭片62及/或奈米結構64、66。磊晶結構可包括先前描述的交替半導體材料，如第一半導體材料以及第二半導體材料。在磊晶生長磊晶結構的一些實施例中，磊晶生長的材料可在生長期間被原位摻雜，其可避免先前及/或隨後的植入，雖然可一起使用原位摻雜以及植入摻雜。

此外，可在鰭片62、奈米結構64、66及/或STI區域70中形成適當的井（wells）（未單獨繪示），在具有不同井類型的實施例中，n型區域50N以及p型區域50P的不同植入步驟可使用光阻或其他遮罩（未單獨繪示）來實現，例如：可在n型區域50N以及p型區域50P中的鰭片62、奈米結構64、66、以及STI區70上方形成光阻，圖案化光阻以暴露p型區域50P。光阻可藉由使用旋轉塗佈技術形成且可使用可接受的微影技術來圖案化，一旦光阻被圖案化，在p型區域50P中進行n型雜質植入，且光阻可作為遮罩來基本上防止n型雜質植入到n型區域50N中。n型雜質可為植入到所述區域中濃度在10 ¹³原子/立方公分至10 ¹⁴原子/立方公分範圍的磷、砷、銻等。在植入之後，去除光阻，如藉由可接受的灰化（ashing）製程。

在植入p型區域50P之後或之前，在p型區域50P以及n型區域50N中的鰭片62、奈米結構 64、66以及STI區70上方形成光阻或其他遮罩（未單獨繪示），圖案化光阻以暴露n型區域50N。光阻可藉由使用旋轉塗佈技術形成且可使用可接受的微影技術來圖案化。一旦光阻被圖案化，在n型區50 N中進行p型雜質植入，且光阻可作為遮罩來基本上防止p型雜質植入到p型區域50P中。p型雜質可為植入到所述區域中濃度在10 ¹³原子/立方公分至10 ¹⁴原子/立方公分範圍的硼、氟化硼、銦等。在植入之後，去除光阻，如藉由可接受的灰化製程。

在植入n型區域50N以及p型區域50P之後，可進行退火以修復植入損壞並活化植入的p型及/或n型雜質。在一些實施例中，磊晶鰭片的生長材料可在生長期間被原位摻雜，其可避免植入，雖然可一起使用原位摻雜以及植入摻雜。

在第6圖中，虛置介電質層72形成在鰭片62及/或奈米結構64、66上。虛置介電質層72可由氧化矽、氮化矽、前述之組合等形成，其可根據可接受的技術沉積或熱生長。虛置閘極層74形成於虛置介電質層72之上，遮罩層76形成於虛置閘極層74之上。虛置閘極層74可沉積在虛置介電層72之上以及接著平坦化，如藉由CMP。虛置閘極層74可由導電或非導電材料形成且可選自非晶矽、多晶矽、多晶矽鍺、金屬氮化物、金屬矽化物、金屬氧化物、以及金屬。虛置閘極層74的材料可藉由CVD、物理氣相沉積（physical vapor deposition, PVD）、濺鍍沉積或用於沉積所選材料的其他技術來沉積。虛置閘極層74可由對絕緣材料（例如：STI區70及/或虛置介電層72）的蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層76可沉積在虛置閘極層74之上，遮罩層76可由諸如氮化矽、氮氧化矽等的介電材料形成。在這個例示中，跨越n型區域50N以及p型區域50P形成單個虛置閘極層74以及單個遮罩層76。在所繪示的實施例中，虛置介電層72覆蓋STI區70，使得虛置介電層72在虛置閘極層74以及STI區70之間延伸。在另一個實施例中，虛置介電質層72僅覆蓋鰭片62及/或奈米結構64、66。

在第7圖中，使用可接受的微影以及蝕刻技術圖案化遮罩層76以形成遮罩86，接著可將遮罩86的圖案轉移到虛置閘極層74以及虛置介電層72以分別形成虛置閘極84以及虛置介電質82。虛置閘極84覆蓋奈米結構64、66的相應通道區。遮罩86的圖案可用於將每個虛置閘極84與相鄰的虛置閘極84物理分離。虛置閘極84也可具有基本上垂直於相應鰭片62之縱向方向的縱向方向。遮罩86可在圖案化之後選擇性地被去除，如藉由任何可接受的蝕刻技術。

第8A圖至第31C圖繪示出實施例裝置在製造中的各種附加步驟。第8B圖、第8C圖、第9B圖、第9C圖、第10B圖、第10C圖、第11B圖、第11C圖、第12B圖、第12C圖、第13B圖、第13C圖、第14B圖、第14C圖、第15B圖、第15C圖、第16B圖、第16C圖、第17B圖、第17C圖、第26B圖、第26C圖、第27B圖、第27C圖、第28B圖、第28C圖、第29B圖、第29C圖、第30B圖、第30C圖、第31B圖、以及第31C圖繪示出n型區域50N以及p型區域50P中任一個的部件，例如：所示結構可適用於n型區域50N以及p型區域50P。n型區域50N以及p型區域50P的結構差異（如果有的話）在每個示意圖的描述中解釋。第18B圖、第18C圖、第19B圖、第19C圖、第20B圖、第20C圖、第21B圖、第21C圖、第22B圖、以及第22C圖繪示出n型區域50N中的部件。第23B圖、第23C圖、第24B圖、第24C圖、第25B圖、以及第25C圖繪示出p型區域50P中的部件。

在第8A圖至第8C圖中，閘極間隔物90形成在奈米結構64、66以及STI區70之上，在遮罩86（如果存在）、虛置閘極84以及虛置介電質82暴露的側壁上，可藉由順應性地形成一種或多種介電材料並隨後蝕刻介電材料來形成閘極間隔物90。可接受的介電材料可包括氧化矽、氮化矽、氮氧化矽、碳氮氧化矽等，其可藉由諸如CVD、原子層沉積（atomic layer deposition, ALD）等沉積製程形成，可使用藉由任何可接受的製程形成的其他絕緣材料。可執行任何可接受的蝕刻製程，如乾式蝕刻、濕式蝕刻等或前述之組合以圖案化介電材料，蝕刻可為非等向性的，介電材料在被蝕刻時具有留在虛置閘極84側壁上的部分（因此形成閘極間隔物90）。如隨後將更詳細地描述，介電材料在被蝕刻時具有留在鰭片62及/或奈米結構64、66側壁上的部分（因此形成鰭片間隔物92，參見第10D圖以及第10E圖)。在蝕刻之後，鰭片間隔物92及/或閘極間隔物90可具有筆直的側壁（如圖所示）或者可具有彎曲的側壁（未單獨繪示）。

此外，可執行輕摻雜源極/汲極（lightly doped source/drain, LDD）區（未單獨繪示）的植入。在具有不同裝置類型的實施例中，類似於先前描述的井的植入，可在n型區域50N上方形成如光阻的遮罩，在暴露p型區域50P的同時，可將適當類型（例如p型）的雜質植入到暴露在p型區域50P中的鰭片62以及奈米結構64、66中，接著可移除遮罩。隨後，可在暴露n型區域50N的同時在p型區域50P上方形成如光阻的遮罩，可將適當類型（例如n型）的雜質植入到暴露在n型區域50N中的鰭片62以及奈米結構64、66中，接著可移除遮罩。n型雜質可為之前討論的任何n型雜質，且p型雜質可為之前討論的任何p型雜質。LDD區的雜質濃度可在10 ¹⁵原子/立方公分到10 ¹⁹原子/立方公分之間。退火可用於修復植入損壞並活化植入的雜質。

應當注意的是，先前的揭露大致上描述了形成間隔物以及LDD區的製程，可使用其他製程以及順序，例如：可使用更少或額外的間隔物、可使用不同的步驟順序、可形成以及去除額外的間隔物等等。此外，n型裝置以及p型裝置可使用不同的結構以及步驟來形成。

在第9A圖至第9C圖中，源極/汲極凹陷94形成在鰭片62、奈米結構64、66以及基板50中，隨後將在源極/汲極凹陷94中形成磊晶源極/汲極區，源極/汲極凹陷94可延伸穿過奈米結構64、66並進入基板50。在一些實施例中，可蝕刻鰭片62使得源極/汲極凹陷94的底表面設置在STI區70的頂表面之下。可藉由使用如RIE、NBE等的非等向性蝕刻製程蝕刻鰭片62、奈米結構64、66以及基板50來形成源極/汲極凹陷94。在蝕刻製程期間，閘極間隔物90以及虛置閘極84遮罩鰭片62、奈米結構64、66以及基板50的部分用以形成源極/汲極凹陷94，可使用單個蝕刻製程或蝕刻製程來蝕刻奈米結構64、66及/或鰭片62的每一層。在源極/汲極凹陷94達到期望的深度之後，可使用定時蝕刻製程來終止源極/汲極凹陷94的蝕刻。

可選地，內間隔物96形成在第一奈米結構64剩餘部分的側壁上，例如：源極/汲極凹陷94暴露的那些側壁。如隨後將更詳細地描述，源極/汲極將隨後形成在源極/汲極凹陷94中，且第一奈米結構64隨後將被相應的閘極結構替換。內間隔物96作為隨後形成的源極/汲極區以及隨後形成的閘極結構之間的隔離部件。此外，內間隔物96可用於防止後續蝕刻製程對後續形成之源極/汲極區造成的損壞，如用於後續去除第一奈米結構64的蝕刻製程。

作為形成內間隔物96的例示，源極/汲極凹陷94可橫向擴展，具體來說，可將第一奈米結構64被源極/汲極凹陷94暴露的部分側壁凹陷形成側壁凹陷。雖然第一奈米結構64的側壁示意為直的，但側壁可是凹的或凸的，可藉由任何可接受的蝕刻製程使側壁凹陷，如對第一奈米結構64的材料具有選擇性的蝕刻製程（例如：以比第二奈米結構66的材料更快的速率來選擇性蝕刻第一奈米結構64的材料），蝕刻可為等向性的， 例如：當第二奈米結構66由矽形成且第一奈米結構64由矽鍺形成時，蝕刻製程可為使用四甲基氫氧化銨（tetramethylammonium hydroxide, TMAH）、氫氧化銨（NH ₄OH）等濕式蝕刻。在另一實施例中，蝕刻製程可為使用如氟化氫（HF）氣體之氟基氣體的乾式蝕刻。在一些實施例中，可連續執行相同的蝕刻製程以既形成源極/汲極凹陷94又使第一奈米結構64的側壁凹陷，接著可藉由在源極/汲極凹陷94中順應性地形成絕緣材料且隨後蝕刻絕緣材料來形成內間隔物96，絕緣材料可為氮化矽或氮氧化矽，但可使用任何合適的材料，如具有小於約3.5的k值的低介電常數（low-k）材料。絕緣材料可藉由如ALD、CVD等的沉積製程形成。絕緣材料的蝕刻可為非等向性的，例如：蝕刻製程可為如RIE、NBE等的乾式蝕刻。

雖然內間隔物96的外側壁被繪示為與第二奈米結構66的側壁齊平，但內間隔物96的外側壁可延伸超過第二奈米結構66的側壁或從其凹陷，換句話說，內間隔物96可部分填充、完全填充或過填充側壁凹陷。此外，雖然內間隔物96的側壁被繪示為筆直的，但內間隔物96的側壁可為凹形的或凸形的。

在第10A圖至第10E圖中，磊晶源極/汲極區98形成在源極/汲極凹陷94中。在一些實施例中，磊晶源極/汲極區98在第二奈米結構66的相應通道區中施加應力，從而提高性能。磊晶源極/汲極區98形成在源極/汲極凹陷94中，使得每個虛置閘極84設置在各自相鄰的磊晶源極/汲極區98之間。在一些實施例中，閘極間隔物90用於將磊晶源極/汲極區98與虛置閘極84隔開，內間隔物96用於將磊晶源極/汲極區98與奈米結構64隔開適當的橫向距離，因此磊晶源極/汲極區98不會與隨後形成的所得奈米結構場效電晶體的閘極短路。

n型區域50N中的磊晶源極/汲極區98可藉由遮罩p型區域50P來形成，接著，磊晶源極/汲極區98在n型區域50N中的源極/汲極凹陷94中磊晶生長。磊晶源極/汲極區98可包括適用於n型奈米結構場效電晶體的任何可接受的材料，例如：如果第二奈米結構66由矽形成，則磊晶源極/汲極區98可包括對第二奈米結構66施加拉應變的材料，如矽、碳化矽、摻磷碳化矽、磷化矽等。n型區域50N中的磊晶源極/汲極區98可稱為「n型源極/汲極區」。磊晶源極/汲極區98可具有從奈米結構64、66的相應上表面凸起的表面且可具有晶面（facets）。

p型區域50P中的磊晶源極/汲極區98可藉由遮罩n型區域50N來形成，接著，磊晶源極/汲極區98在p型區域50P中的源極/汲極凹陷94中磊晶生長。磊晶源極/汲極區98可包括適用於p型奈米結構場效電晶體的任何可接受的材料，例如：如果第二奈米結構66由矽形成，則磊晶源極/汲極區98可包括對第二奈米結構66施加壓應變的材料，如矽鍺、摻硼矽鍺、鍺、鍺錫等。p型區域50P中的磊晶源極/汲極區98可稱為「p型源極/汲極區」。磊晶源極/汲極區98可具有從奈米結構64、66的相應上表面凸起的表面且可具有晶面。

磊晶源極/汲極區98、奈米結構64、66及/或鰭片62可植入摻雜劑以形成源極/汲極區，類似於前面討論的形成LDD區的過程，然後進行退火。源極/汲極區可具有介於10 ¹⁹原子/立方公分與10 ²¹原子/立方公分之間的雜質濃度。用於源極/汲極區的n型及/或p型雜質可為先前討論的任何雜質。在一些實施例中，磊晶源極/汲極區98可在生長期間被原位摻雜。

作為用於形成磊晶源極/汲極區98的磊晶製程的結果，磊晶源極/汲極區98的上表面具有橫向向外擴展超過奈米結構64、66的側壁的晶面。在一些實施例中，這些晶面導致相同奈米結構場效電晶體的相鄰磊晶源極/汲極區98合併，如第10D圖所示。在其他實施例中，相鄰的磊晶源極/汲極區98在磊晶製程完成之後保持分離，如第10E圖所示。在例示的實施例中，鰭片間隔物92形成在STI區70的頂表面上，從而阻擋磊晶生長。在一些其他實施例中，鰭片間隔物92可覆蓋奈米結構64、66及/或鰭片62的部分側壁，進一步阻擋磊晶生長。在另一個實施例中，調整用於形成閘極間隔物90的間隔物蝕刻不形成鰭片間隔物92，從而使磊晶源極/汲極區98延伸至STI區70的表面。

磊晶源極/汲極區98可包括一個或多個半導體材料層，例如：磊晶源極/汲極區98可包括襯層、主層（main layer）、以及修整層（finishing layer）（或更一般地，第一半導體材料層、第二半導體材料層以及第三半導體材料層），任何數量的半導體材料層可用於磊晶源極/汲極區98。襯層、主層、以及修整層中的每一個可由不同的半導體材料形成且可摻雜到不同的摻雜濃度。在一些實施例中，襯層可具有小於主層且大於修整層的摻雜濃度。在磊晶源極/汲極區98包括三個半導體材料層的實施例中，可沉積襯層，可在襯層上沉積主層，且可在主層上沉積修整層。在磊晶源極/汲極區98包括三個半導體材料層的實施例中，襯層可生長在源極/汲極凹陷94中，主層可生長在襯層上，修整層可以生長在主層上。

在第11A圖至第11C圖中，第一ILD 104沉積在磊晶源極/汲極區98、閘極間隔物90以及遮罩86（如果存在）或虛置閘極84之上。第一ILD 104可由介電材料形成，其可藉由任何合適的方法沉積，如CVD、PECVD或FCVD。介電材料可包括磷矽酸鹽玻璃（phosphoric silicate glass, PSG）、硼矽酸鹽玻璃（borosilicate glass, BSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass, BPSG）、未摻雜矽酸鹽玻璃(undoped silicate glass, USG)等。可使用藉由任何可接受的製程形成的其他絕緣材料。

在一些實施例中，接觸蝕刻終止層（contact etch stop layer, CESL) 102形成在第一ILD 104與磊晶源極/汲極區98、閘極間隔物90、以及遮罩86（如果存在）或虛置閘極84之間。CESL 102可由對第一ILD 104的蝕刻具有高蝕刻選擇性的介電材料形成，如氮化矽、氧化矽、氮氧化矽等，其可藉由任何合適的沉積製程形成，如CVD、ALD等。

在第12A圖至第12C圖中，執行去除製程以使第一ILD 104的頂表面與閘極間隔物90以及遮罩86（如果存在）或虛置閘極84的頂表面齊平。在一些實施例中，可利用如CMP、回蝕製程、前述之組合等平坦化製程。平坦化製程還可去除虛置閘極84上的遮罩86，以及沿著遮罩86側壁的閘極間隔物90的部分。在平面化製程，第一ILD 104、閘極間隔物90以及遮罩86（如果存在）或虛置閘極84的頂表面基本上共平面（在製程變化範圍內），因此，遮罩86（如果存在）或虛置閘極84的頂表面透過第一ILD 104暴露。

在第13A圖至第13C圖中，遮罩86（如果存在）以及虛置閘極84在一個或多個蝕刻步驟中被去除，從而形成凹陷106。凹陷106中的虛置介電質82的部分也被去除。在一些實施例中，虛置閘極84以及虛置介電質82藉由非等向性乾式蝕刻製程去除，例如：蝕刻製程可包括使用反應氣體的乾式蝕刻製程，該反應氣體以比第一ILD 104以及閘極間隔物90的材料更快的速率來選擇性地蝕刻虛置閘極84的材料。每個凹陷106暴露及/或疊設奈米結構64、66的部分，其作為隨後完成的奈米結構場效電晶體中的通道區。作為通道區的奈米結構64、66的部分設置在相鄰的磊晶源極/汲極區98對之間。在去除過程中，虛置介電質82可作為蝕刻虛置閘極84時的蝕刻終止層，接著可在去除虛置閘極84之後去除虛置介電質82。

接著去除第一奈米結構64的剩餘部分以在第二奈米結構66之間的區域50I中形成開口108。可藉由任何可接受的蝕刻製程來去除第一奈米結構64的剩餘部分，所述蝕刻製程以比第二奈米結構66的材料更快的速率來選擇性地蝕刻第一奈米結構64的材料的，蝕刻可為等向性的，例如：當第一奈米結構64由矽鍺形成且第二奈米結構66由矽形成時，蝕刻製程可為使用TMAH、NH ₄OH等的濕式蝕刻。在一些實施例中，執行修整（trim）製程（未單獨繪示）以減小第二奈米結構66暴露部分的厚度並擴大開口108。第二奈米結構66的暴露部分可在修整及/或去除製程之後被繞行（rounded）。凹陷106以及開口108位於閘極間隔物90之間。

第14A圖至第27C圖繪示出在凹陷106以及開口108中形成用於替換閘極的閘極介電層112以及閘極電極層114的製程。具體而言，在凹陷106中形成閘極結構，且所述閘極結構延伸跨越至少一個n型區域50N以及相鄰的p型區域50P。閘極結構可形成在相鄰區域50N、50P中的第二奈米結構66周圍，使得閘極結構耦合到相鄰區域50N、50P中的裝置的通道區，這種耦合在一些CMOS製程中可能是有利的，例如：當奈米結構場效電晶體用於形成變流器、閘極、記憶體等時，使用單個閘極結構來控制多個通道區可允許減少閘極接觸件的數量。

在第14A圖至第14C圖中，閘極介電層112順應性地形成在第二奈米結構66的通道區上，使得它順應地內襯（lines）於凹陷106以及開口108，具體而言，閘極介質層112形成在鰭片62的頂表面上；在第二奈米結構66的頂表面、側壁以及底表面上；以及閘極間隔物90的側壁上。閘極介電層112包繞第二奈米結構66的所有（例如：四個）側面，閘極介電層112也可形成在第一ILD 104以及閘極間隔物90的頂表面上，且可形成在鰭片62的側壁上（例如：在STI區70的頂表面低於鰭片62頂表面的實施例中)。閘極介電層112可包括如氧化矽或金屬氧化物的氧化物、如金屬矽酸鹽的矽酸鹽、前述之組合、前述之多層等。閘極介電層112可包括具有大於約7.0的k值的高介電常數（high-k）材料，如金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的矽酸鹽及前述之組合。閘極介質層112的形成方法可包括分子束沉積（molecular-beam deposition, MBD）、ALD、PECVD等。雖然繪示出單層閘極介電層112，但閘極介電層112可包括多層，如界面層以及上方high-k介電層，界面層可由氧化矽形成且high-k介電層可由氧化鉿形成。閘極介電層112可包括任何可接受的層數。

第15A圖至第19C圖繪示出在n型區域50N中的第二奈米結構66與相鄰p型區域50P中的第二奈米結構66之間形成介電壁122（參見圖第19A圖至第19C圖）的製程，具體而言，每個介電壁122形成在成對相鄰區域50N、50P邊界處的凹陷106中。在一些實施例中，介電壁122在相鄰區域50N、50P邊界的50奈米以內，介電壁122的高度將小於凹陷106的高度，使得隨後在凹陷106中形成的閘極電極在介電壁122上方延伸。

在第15A圖至第15C圖中，襯層120順應性地形成在閘極介電層112上，使其順應性地內襯於凹陷106以及開口108。襯層120由介電材料形成，介電材料可在隨後的去除製程中被選擇性地蝕刻，可接受的介電材料可包括氧化鋁、氮化鋁、氧化矽、氮化矽、碳氮化矽、碳氮氧化矽等，其可藉由如CVD、ALD等沉積製程形成。沉積襯層120直到它足夠厚以填充第二奈米結構66之間的區域50I的剩餘部分，具體而言，閘極介質層112的相應部分包繞相應的第二奈米結構66，襯層120的相應部分包繞閘極介質層112的相應部分，從而完全填充相應的第二奈米結構66之間的區域。在一些實施例中，襯層120具有在1奈米至6奈米範圍的厚度。

在第16A圖至第16C圖中，用於介電壁的襯層122A順應性地形成在襯層120上，使其順應性地內襯於凹陷106。襯層122A由對襯層120的蝕刻具有高蝕刻選擇性的介電材料形成，可接受的介電材料可包括如氧化矽或氧化鋁的氧化物、如氮化矽或氮化鋁的氮化物等，其可藉由如CVD、ALD等沉積製程形成。如隨後將更詳細地描述，用於介電壁的填充層將選擇性地沉積在凹陷106中的襯層122A上，且襯層122A將作為用於襯層的選擇性沉積的晶種層。襯層122A很薄，且被沉積到比隨後形成的填充層更小的厚度。在一些實施例中，襯層122A具有在1奈米至5奈米範圍的厚度。

在第17A圖至第17C圖中，襯層122A被拉回以去除襯層122A在凹陷106外的部分且降低凹陷106中的襯層122A的高度。可用對襯層122A具有選擇性的任何可接受的蝕刻製程來拉回襯層122A（例如：以比襯層120以及閘極介電層112的材料更快的速率來選擇性地蝕刻襯層122A的材料），蝕刻製程可為等向性的。遮罩124，如光阻，可形成在凹陷106中且在蝕刻襯層122A時作為蝕刻遮罩，光阻可藉由使用旋轉塗佈技術形成且可使用可接受的微影技術來圖案化。遮罩124的高度小於凹陷106的深度，凹陷106中遮罩124的高度決定了保留在凹陷106中的襯層122A的高度。在蝕刻之後，可去除遮罩124，如當遮罩124是光阻時藉由可接受的灰化製程。如上所述，用於介電壁的填充層將選擇性地沉積在襯層122A上，保留在凹陷106中的襯層122A的高度因此決定了介電壁的高度。襯層122A的高度H1足夠大，使得襯層122A在第二奈米結構66的頂表面上方延伸。在一些實施例中，襯層122A在第二奈米結構66的頂表面上方延伸5奈米至20奈米範圍的高度H1。

在第18A圖至第18C圖中，襯層122A被圖案化以去除襯層122A在不需要位置的部分。襯層122A可用對襯層122A具有選擇性的任何可接受的蝕刻製程來圖案化（例如：以比襯層120以及閘極介電層112的材料更快的速率來選擇性地蝕刻襯層122A的材料），蝕刻製程可為等向性的。可在凹陷106中形成如光阻的遮罩126，且在蝕刻襯層122A時作為蝕刻遮罩，光阻可藉由使用旋轉塗佈技術形成且可使用可接受的微影技術來圖案化。在蝕刻之後，可去除遮罩126，如當遮罩126是光阻時藉由可接受的灰化製程。在一些實施例中，藉由在包含氮氣、氫氣或氧氣的環境中，在150°C至180°C範圍的溫度下對遮罩126進行退火來執行灰化製程。如隨後更詳細地描述，介電壁將延伸到n型區域50N中的第二奈米結構66的部分上方、在相鄰p型區域50P中的第二奈米結構66的部分上方、以及在所述相鄰區域50N、50P中的第二奈米結構66之間的區域50R中。襯層122A被圖案化以使其保留在需要介電壁的那些區域中，如此，在n型區域50N中，襯層122A的每個部分與第二奈米結構66的部分重疊，在p型區域50P中與第二奈米結構66的部分重疊，且在所述n型區域50N中的第二奈米結構66以及所述p型區域50P中的第二奈米結構66之間的區域50R中。

在第19A圖至第19C圖中，用於介電壁的填充層122B選擇性地沉積在襯層122A的剩餘部分上。填充層122B可由與襯層122A相同的介電材料（例如：氧化物、氮化物等）形成，填充層122B藉由選擇性沉積製程形成，如選擇性CVD，其在襯層122A的成核位置處形成期望的介電材料。填充層122B選擇性地沉積在襯層122A上直到它們合併在相鄰區域50N、50P中的第二奈米結構66之間的區域50R中。在沉積填充層122B之後，可進行回蝕以去除沉積在不需要的位置（例如：不在襯層122A上）的任何介電材料。回蝕可包括對填充層122B具有選擇性的任何可接受的蝕刻製程（例如：以比襯層120以及閘極介電層112的材料更快的速率來選擇性地蝕刻填充層122B的材料)。

每個填充層122B以及襯層122A的下方剩餘部分形成介電壁122。在第19A圖的剖面中，介電壁122在相鄰區域50N、50P中的第二奈米結構66之間的區域50R中具有下部，介電壁122具有在第二奈米結構66上方的上部。介電壁122的上部與第二奈米結構66重疊且是將在隨後的閘極切割製程期間保護第二奈米結構66的遮蔽部件。介電壁122之上部的寬度大於介電壁122之下部的寬度，在一些實施例中，介電壁122的上部具有在30奈米至110奈米範圍的寬度W1且具有在5奈米至20奈米範圍的高度H2。在一些實施例中，介電壁122的下部具有在15奈米至50奈米範圍的寬度W2且具有在30奈米至70奈米範圍的高度H3。

在第20A圖至第20C圖中，襯層120被圖案化以去除n型區域50N中襯層120的部分，具體而言，去除n型區域50N中未被介電壁122覆蓋的部分襯層120。去除n型區域50N中的襯層120的部分以在n型區域50N中重新形成第二奈米結構66之間的開口108。此外，去除n型區域50N中的襯層120的部分以在n型區域50N中的介電壁122以及閘極介電層112的部分之間形成開口130，p型區域50P中襯層120的部分在該步驟中不被去除。襯層120可用對襯層120具有選擇性的任何可接受的蝕刻製程來圖案化（例如：以比介電壁122以及閘極介電層112的材料更快的速率來選擇性地蝕刻襯層120的材料），蝕刻製程可為等向性的，例如：當襯層120由氧化鋁形成時，蝕刻製程可為使用NH ₄OH、dHF等濕式蝕刻。可在p型區域50P中形成如光阻的遮罩128且在蝕刻襯層120時作為蝕刻遮罩，光阻可藉由使用旋轉塗佈技術形成且可使用可接受的微影技術來圖案化。

在第21A圖至第21C圖中，可選地修整介電壁122以擴大n型區域50N中的開口130。介電壁122可用對介電壁122具有選擇性的任何可接受的蝕刻製程修整（例如：以比閘極介電層112的材料更快的速率來選擇性地蝕刻介電壁122的材料）。在修整之後，開口130的寬度可小於開口108的寬度，襯層120也可（或可以不）藉由用於修整介電壁122的蝕刻來修整，用於圖案化襯層120的遮罩128也可在修整介電壁122以及襯層120時作為蝕刻遮罩（當適用時）。在介電壁122的修整及/或襯層120的圖案化之後，可去除遮罩128，如當遮罩128是光阻時藉由可接受的灰化製程。

在第22A圖至第22C圖中，n型功函數調整層114N順應性地形成在閘極介電層112上，使得它順應性地內襯於n型區域50N中的凹陷106、開口108、以及開口130中。n型功函數調整層114N由n型功函數材料（n-type work function material, NWFM）形成，在給定要形成的裝置應用的情況下，所述材料可將奈米結構場效電晶體的功函數調整到期望的量，且可藉由任何可接受的沉積製程形成。在一些實施例中，n型功函數調整層114N由鈦鋁、碳化鈦鋁、鉭鋁、碳化鉭、前述之組合等形成，其可藉由如ALD、CVD、PVD等沉積製程形成。在一些實施例中，n型功函數調整層114N具有在15埃（Å）至50埃範圍的厚度。

n型功函數調整層114N可藉由順應性沉積製程形成，使其沉積在介電壁122、襯層120、閘極介電層112以及閘極間隔物90上。因為從n型區域50N而非p型區域50P去除了襯層120，n型功函數調整層114N形成在n型區域50N而非p型區域50P中的第二奈米結構66周圍。

n型功函數調整層114N填充n型區域50N中的第二奈米結構66之間的區域50I的剩餘部分，具體而言，n型功函數調整層114N沉積在n型區域50N中的閘極介電層112上，直到它足夠厚以在開口108以及開口130中合併以及接縫（seam）在一起。可藉由n型功函數調整層114N的相鄰部分（例如：n型區域50N中第二奈米結構66周圍的那些部分）的接觸來形成界面（未單獨繪示）。n型區域50N中的開口108以及開口130因此被閘極介電層112以及n型功函數調整層114N的相應部分完全填充，具體而言，閘極介質層112的相應部分包繞n型區域50N中相應的第二奈米結構66，n型功函數調節層114N的相應部分包繞閘極介質層112的相應部分，從而完全填充相應的第二奈米結構66之間的區域。

在第23A圖至第23C圖中，n型功函數調整層114N被圖案化以去除p型區域50P中n型功函數調整層114N的部分。n型功函數調整層114N可用對n型功函數調整層114N具有選擇性的任何可接受的蝕刻製程來圖案化（例如：以比介電壁122以及閘極介電層112的材料更快的速率來選擇性地蝕刻n型功函數調諧層114N的材料)，蝕刻製程可為等向性的。如光阻的遮罩132可形成在p型區域50P中且在蝕刻n型功函數調整層114N時作為蝕刻遮罩，光阻可藉由使用旋轉塗佈技術形成且可使用可接受的微影技術來圖案化。

接著圖案化襯層120以去除p型區域50P中襯層120的部分。去除p型區域50P中襯層120的部分以重新形成p型區域50P中的第二奈米結構66之間的開口108。此外，去除p型區域50P中的襯層120的部分以在p型區域50P中的介電壁122以及閘極介電層112的部分之間形成開口130。襯層120可用對襯層120具有選擇性的任何可接受的蝕刻製程來圖案化（例如：以比介電壁122以及閘極介電層112的材料更快的速率來選擇性地蝕刻襯層120的材料），蝕刻製程可為等向性的，例如：當襯層120由氧化鋁形成時，蝕刻製程可為使用NH ₄OH、dHF等的濕式蝕刻。用於圖案化n型功函數調整層114N的遮罩132也可在圖案化襯層120時作為蝕刻遮罩。襯層120的剩餘部分位於介電壁122以及STI區70之間。

在第24A圖至第24C圖中，可選地修整介電壁122以擴大p型區域50P中的開口130，介電壁122可用對介電壁122具有選擇性的任何可接受的蝕刻製程修整（例如：以比閘極介電層112的材料更快的速率來選擇性地蝕刻介電壁122的材料）。在修整之後，開口130的寬度可小於開口108的寬度。襯層120也可（或可以不）藉由用於修整介電壁122的蝕刻來修整，用於圖案化襯層120的遮罩132也可在修整介電壁122時作為蝕刻遮罩（當適用時）。在襯層120的圖案化、n型功函數調整層114N的去除及/或介電壁122的修整之後，可去除遮罩132，如當遮罩132是光阻時藉由可接受的灰化製程。

在第25A圖至第25C圖中，p型功函數調整層114P順應性地形成在閘極介電層112上，使其順應性地內襯於p型區域50P中的凹陷106、開口108以及開口130中。p型功函數調整層114P由p型功函數材料（p-type work function material, PWFM）形成，在給定要形成的裝置應用的情況下，所述材料可將奈米結構場效電晶體的功函數調整到期望的量，且可藉由任何可接受的沉積製程形成。在一些實施例中，p型功函數調整層114P由氮化鈦、氮化鉭、前述之組合等形成，其可藉由如ALD、CVD、PVD等沉積製程形成。在一些實施例中，p型功函數調整層114P具有在15埃至50埃範圍的厚度。

p型功函數調整層114P可藉由順應性沉積製程形成，使其沉積在介電壁122、襯層120、n型功函數調整層114N、閘極介電層112以及閘極間隔物90上。由於從p型區域50P去除襯層120，因此p型功函數調整層114P形成在p型區域50P中的第二奈米結構66周圍。

p型功函數調整層114P填充p型區域50P中的第二奈米結構66之間的區域50I的剩餘部分，具體而言，p型功函數調整層114P沉積在p型區域50P中的閘極介電層112上，直到它足夠厚以在開口108以及開口130中合併以及接縫在一起。可藉由接觸p型功函數調整層114P的相鄰部分（例如：p型區域50P中第二奈米結構66周圍的那些部分）來形成界面（未單獨繪示）。p型區域50P中的開口108以及開口130因此被閘極介電層112以及p型功函數調整層114P的相應部分完全填充，具體而言，閘極介質層112的相應部分包繞p型區域50P中相應的第二奈米結構66，p型功函數調節層114P的相應部分包繞閘極介質層112的相應部分，從而完全填充相應的第二奈米結構66之間的區域。

在例示的實施例中，p型功函數調整層114P形成在p型區域50P以及n型區域50N中，n型功函數調整層114N形成在n型區域50N中但不在p型區域50P。因此，每個區域中的最終閘極結構包括不同的材料以及不同的層數，n型區域50N中的閘極結構可包括比p型區域50P中的閘極結構更多的功函數調整層。可在不同區域中使用其他結構的功函數調整層，例如：p型功函數調整層114P也可被圖案化以去除n型區域50N中的p型功函數調整層114P的部分，從而暴露n型功函數調整層114N。

在第26A圖至第26C圖中，閘極電極層的剩餘部分形成在p型區域50P以及n型區域50N中的凹陷106中。在例示的實施例中，填充層114F（第26B圖至第26C圖中未繪示，但參見第26A圖）沉積在p型功函數調整層114P以及n型功函數調整層114N（暴露時）上。填充層114F可由如鈷、釕、鋁、鎢、前述之組合等導電材料形成，其可藉由如CVD、ALD、PECVD、PVD等的沉積製程形成。填充層114F填充p型區域50P以及n型區域50N中的凹陷106的剩餘部分。雖然沒有單獨繪示，但是應當理解，可在填充層114F下方形成如膠層（glue layer）、阻障層（barrier layers）等其他層。

在第27A圖至第27C圖中，執行去除製程以去除閘極介電層112以及閘極電極層114的多餘部分，這些多餘部分位於第一ILD 104以及閘極間隔物90的頂表面之上，從而形成閘極介電質142以及閘極電極144。在一些實施例中，可利用如CMP、回蝕製程、前述之組合等平坦化製程。閘極介電層112在平坦化時具有部分留在凹陷106以及開口108中（因此形成閘極介電層142）。閘極電極層114在被平坦化時具有留在凹陷106、開口108以及開口130中的部分（從而形成閘極電極144）。閘極隔離物90的頂表面； CESL 102； 第一ILD 104；閘極介電質142；以及閘極電極144（例如：n型功函數調整層114N、p型功函數調整層114P以及填充層114F；第27B圖至第27C圖未繪示，但第27A圖）基本上共平面（在製程變化範圍內）。閘極介電質142以及閘極電極144形成所得奈米結構場效電晶體的替代閘極。每個相應的成對閘極介電質142以及閘極電極144可統稱為「閘極結構」，閘極結構各自沿著第二奈米結構66的通道區的頂表面、側壁以及底表面延伸。如第27A圖所示，閘極電極144是π形閘極電極，沿著介電壁122的頂表面以及側壁延伸，介電壁122設置在閘極介電質142上。作為前述製程的結果，閘極電極144以自對準的方式形成為π形，從而避免了一個或多個修整步驟。

第28A圖至第29C圖繪示出形成隔離區146（參見第29A圖至第29C圖）以將閘極電極144劃分（或「切割」）成多個閘極電極段（gate electrode segments）的過程。隔離區146可形成在n型區域50N中的第二奈米結構66以及相鄰p型區域50P中的第二奈米結構66之間。具體而言，隔離區146形成在介電壁122上的一對相鄰區域50N、50P的邊界處。

在第28A圖至第28C圖中，用於隔離區的開口148在期望的閘極電極144中被圖案化，可執行任何可接受的蝕刻製程，如乾式蝕刻、濕式蝕刻等或前述之組合以圖案化開口148，蝕刻可為非等向性的。開口148暴露介電壁122的頂表面而非STI區70。如前所述，介電壁122上部的寬度大於介電壁122下部的寬度，更具體來說，介電壁122的上部與第二奈米結構66重疊以在開口148的蝕刻期間保護第二奈米結構66。形成介電壁122因此增加了用於切割閘極電極144的製程容許範圍（processing window），介電壁122的上部比上覆的隔離區146寬。

在第29A圖至第29C圖中，隔離區146形成在開口148中。隔離區146可由如氮化矽、氧化矽、氮氧化矽等介電材料形成，其可藉由如CVD、ALD等沉積製程形成。一層或多層介電材料可沉積在開口中，可執行去除製程以去除介電材料的多餘部分，該多餘部分在閘極電極144的頂表面之上，從而形成隔離區146。隔離區146可以是（或可以不是）由與介電壁122相同的介電材料形成。

在第30A圖至第30C圖中，第二ILD 154沉積在閘極間隔物90、CESL 102、第一ILD 104、閘極介電質142、閘極電極144、以及隔離區146之上。在一些實施例中，第二ILD 154是藉由FCVD方法形成的可流動膜（flowable film）。在一些實施例中，第二ILD 154由如PSG、BSG、BPSG、USG等介電材料形成，其可藉由如CVD、PECVD等任何合適的沉積製程形成。

在一些實施例中，蝕刻終止層（etch stop layer, ESL）152形成在第二ILD 154以及閘極間隔物90、CESL 102、第一ILD 104、閘極介電質142、閘極電極144、以及隔離區146之間。ESL 152可由對第二ILD 154的蝕刻具有高蝕刻選擇性的介電材料形成，如氮化矽、氧化矽、氮氧化矽等，其可藉由任何合適的沉積製程形成，如CVD、ALD等。

在第31A圖至第31C圖中，閘極接觸件162以及源極/汲極接觸件164形成以分別接觸閘極電極144以及磊晶源極/汲極區98。閘極接觸件162物理地以及電性耦合到閘極電極144，源極/汲極接觸件164物理地以及電性耦合到磊晶源極/汲極區98。

作為形成閘極接觸件162以及源極/汲極接觸件164的例示，作為閘極接觸件162的開口穿過第二ILD 154以及ESL 152形成，而作為源極/汲極接觸件164的開口穿過第二ILD 154、ESL 152、第一個 ILD 104以及CESL 102形成。可使用可接受的微影以及蝕刻技術形成開口。在開口中形成如擴散阻障層、附著層等襯層（未單獨繪示）以及導電材料，襯層可包括鈦、氮化鈦、鉭、氮化鉭等，導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可執行如CMP的平坦化製程以從第二ILD 154的表面去除多餘的材料，剩餘的襯層以及導電材料在開口中形成閘極接觸件162以及源極/汲極接觸件164，閘極接觸件162以及源極/汲極接觸件164可在不同的製程中形成，或者可在同一製程中形成。雖然顯示為形成在相同的剖面中，但是應當理解，每一個閘極接觸件162以及源極/汲極接觸件164可形成在不同的剖面中，這可避免接觸件短路。

可選地，金屬半導體合金區166形成在磊晶源極/汲極區98以及源極/汲極接觸件164之間的界面處。金屬半導體合金區166可為由金屬矽化物（例如：矽化鈦、矽化鈷、矽化鎳等）形成的矽化物區、由金屬鍺化物（例如：鍺化鈦、鍺化鈷、鍺化鎳等）形成的鍺化物區、由金屬矽化物以及金屬鍺化物等形成的鍺化矽區。金屬半導體合金區域166可在源極/汲極接觸件164的材料之前藉由在用於源極/汲極接觸件164的開口中沉積金屬接著執行熱退火製程來形成。金屬可為任何能夠與磊晶源極/汲極區98的半導體材料（例如：矽、碳化矽、矽鍺、鍺等）反應以形成低電阻金屬半導體合金的金屬，例如：鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金。金屬可藉由如ALD、CVD、PVD等的沉積製程形成。在熱退火製程之後，可執行清潔製程，如濕式清潔，以從源極/汲極接觸件164的開口，如金屬半導體合金區域166的表面，去除任何殘留金屬，接著可在金屬半導體合金區域166上形成源極/汲極接觸件164的材料。

如前所述，開口130的寬度可小於開口108的寬度（參見第21A圖至第21C圖以及第24A圖至第24C圖），因此，閘極電極144（例如：功函數調整層114N/114P）在不同位置具有不同的厚度，具體而言，垂直成對的奈米結構66之間的閘極電極144的部分具有比奈米結構66以及介電壁122之間的閘極電極144的部分更大的厚度。在一些實施例中，垂直成對的奈米結構66之間的閘極電極144的部分（例如：功函數調整層 114N/114P）具有2奈米至6奈米範圍的厚度T1，且奈米結構66以及介電壁122之間的閘極電極144的部分（例如：功函數調整層114N/114P）具有在2奈米至6奈米範圍的厚度T2，其中厚度T1大於厚度T2。

如前所述，介電壁122形成在襯層120上，因此，在圖案化介電壁122時可避免蝕刻內間隔物96。閘極汲極電容（Gate-drain capacitance, Cgd）以及磊晶源極/汲極區98與閘極電極144之間的漏電流因此可以減少，從而提高奈米結構場效電晶體的性能，特別是在交流電（AC）應用中。此外，閘極結構在第31A圖的剖面中延伸圍繞奈米結構66的所有側邊，與包括介電壁的其他裝置，如叉型片（forksheet）結構相比，這可改進閘極控制。閘極結構（包括閘極介電質142以及閘極電極144）完全填充奈米結構66以及介電壁122之間的相應區域，使得閘極介電質142以及閘極電極144各自部分填充相應區域，具體而言，閘極介電質142部分地填充奈米結構66以及介電壁122之間的區域，且閘極電極144完全填充未被閘極介電質142填充的剩餘區域。在這個實施例中，介電壁122是在去除奈米結構64之後（參見第13A圖至第13C圖）、在形成閘極介電層112之後（參見第14A圖至第14C圖）、以及在形成閘極電極層114之前（參見第26A圖至第26C圖）形成的。

第32圖是第31A圖至第31C圖的奈米結構場效電晶體的俯視示意圖，沿第31A圖至第31C圖的參考剖面E-E'顯示。在俯視示意圖中，介電壁122沿著第一方向（例如：在第31A圖的剖面中）設置在相鄰的奈米結構組66之間。此外，在俯視示意圖中，介電壁122沿第二方向（例如：在第31B圖或第31C圖的剖面中）設置在相鄰的成對閘極間隔物90之間。在俯視示意圖中第一方向垂直於第二方向，使得第一方向以及第二方向都垂直於基板50的主表面。閘極間隔物90將介電壁122與第一ILD 104分開。

當修整介電壁122以擴大開口130時（針對第21A圖至第21C圖以及第24A圖至第24C圖描述)，可能發生襯層120的重複蝕刻，如此一來，在俯視示意圖中，襯層120可從介電壁122的側壁凹陷，部分閘極電極144因此可形成在先前由凹陷襯層120佔據的空間中，例如：在沿第二方向的介電壁122以及閘極介電質142之間（例如：在第31B圖或第31C圖的剖面中）。

介電壁122的材料可在形成期間接縫在一起，如此一來，介電壁122具有接縫122S。在一些實施例中，在俯視示意圖中，接縫122S平行於閘極結構的縱軸且垂直於奈米結構66的縱軸。

第33A圖至第52C圖是根據一些實施例的奈米結構場效電晶體製造中的中間階段的示意圖。第33A圖、第34A圖、第35A圖、第36A圖、第37A圖、第38A圖、第39A圖、第40A圖、第41A圖、第42A圖、第43A圖、第44A圖、第45A圖、第46A圖、第47A圖、第48A圖、第49A圖、第50A圖、第51A圖、以及第52A圖是沿與第1圖中參考剖面A-A'類似剖面例示的剖面示意圖。第33B圖、第34B圖、第35B圖、第36B圖、第37B圖、第38B圖、第39B圖、第40B圖、第41B圖、第42B圖、第43B圖、第44B圖、第45B圖、第46B圖、第47B圖、第48B圖、第49B圖、第50B圖、第51B圖、以及第52B圖是沿與第1圖中參考剖面B-B'類似剖面例示的剖面示意圖。第33C圖、第34C圖、第35C圖、第36C圖、第37C圖、第38C圖、第39C圖、第40C圖、第41C圖、第42C圖、第43C圖、第44C圖、第45C圖、第46C圖、第47C圖、第48C圖、第49C圖、第50C圖、第51C圖、以及第52C圖是沿與第1圖中參考剖面C-C'類似剖面例示的剖面示意圖。

第33B圖、第33C圖、第34B圖、第34C圖、第35B圖、第35C圖、第36B圖、第36C圖、第37B圖、第37C圖、第38B圖、第38C圖、第39B圖、第39C圖、第40B圖、第40C圖、第41B圖、第41C圖、第42B圖、第42C圖、第43B圖、第43C圖、第49B圖、第49C圖、第50B圖、第50C圖、第51B圖、第51C圖、第52B圖、以及第52C圖繪示出n型區域50N以及p型區域50P中任一個的部件，例如：示意結構可適用於n型區域50N以及p型區域50P。n型區域50N以及p型區域50P的結構差異（如果有的話）在每個示意圖的描述中解釋。第44B圖、第44C圖、第45B圖、以及第45C圖繪示出n型區域50N中的部件。第46B圖、第46C圖、第47B圖、第47C圖、第48B圖、以及第48C圖繪示出p型區域50P中的部件。

在第33A圖至第33C圖中，獲得了第12A圖至第12C圖的結構，接著去除遮罩86（如果存在），從而形成凹陷106，接著虛置閘極84被凹陷以擴大凹陷106。在一些實施例中，遮罩86被去除且虛置閘極84藉由非等向性乾式蝕刻製程被凹陷，例如：蝕刻製程可包括使用反應氣體的乾式蝕刻製程，該反應氣體以比第一ILD 104以及閘極間隔物90的材料更快的速率來選擇性地蝕刻虛置閘極84的材料。

在第34A圖至第34C圖中，閘極間隔物90是凹陷的。 在一些實施例中，閘極間隔物90藉由非等向性乾式蝕刻製程凹陷，例如：蝕刻製程可包括使用反應氣體的乾式蝕刻製程，該反應氣體以比第一ILD 104以及虛置閘極84的材料更快的速率來選擇性地蝕刻閘極間隔物90的材料。在蝕刻閘極間隔物90時，虛置閘極84可作為蝕刻遮罩。

在第35A圖至第35C圖中，虛置閘極84的剩餘部分被移除，凹陷106中的虛置介電質82的部分也被去除。在一些實施例中，虛置閘極84以及虛置介電質82藉由非等向性乾式蝕刻製程去除，例如：蝕刻製程可包括使用反應氣體的乾式蝕刻製程，該反應氣體以比第一ILD 104以及閘極間隔物90的材料更快的速率來選擇性地蝕刻虛置閘極84的材料。在去除過程中，虛置介電質82可作為蝕刻虛置閘極84時的蝕刻終止層，接著可在去除虛置閘極84之後去除虛置介電質82。

在第36A圖至第36C圖中，襯層120順應性地形成在凹陷106中。可與第15A圖至第15C圖所描述的類似地形成襯層120。襯層120沿著CESL 102的側壁延伸，該CESL 102的側壁被閘極間隔物90的凹陷所暴露，襯層120可在第一ILD 104以及閘極間隔物90上方延伸。在一些實施例中，襯層120具有在1奈米至5奈米範圍的厚度，如在1.5奈米至5奈米範圍的厚度。

用於介電壁的絕緣材料202形成在襯層120上。絕緣材料202由對襯層120的蝕刻具有高蝕刻選擇性的介電材料形成。可接受的介電材料可包括如氧化矽或氧化鋁、氮化矽、碳氮化矽、碳氮氧化矽等氧化物，其可藉由如CVD、ALD等沉積製程形成。

在第37A圖至第37C圖中，絕緣材料202被拉回以移除凹陷106外部的絕緣材料202並降低凹陷106中絕緣材料202的高度。可用對絕緣材料202具有選擇性的任何可接受的蝕刻製程（例如：以比襯層120的材料更快的速率來選擇性地蝕刻絕緣材料202的材料）來拉回絕緣材料202，蝕刻製程可為等向性的。絕緣材料202凹陷直到奈米結構64、66上方的襯層120的部分被暴露，定時蝕刻製程可用於在絕緣材料202達到期望高度之後終止絕緣材料202的蝕刻。

在第38A圖至第38C圖中，絕緣材料202被圖案化以去除絕緣材料202在不需要位置的部分，從而形成介電壁122。絕緣材料202可用對絕緣材料202具有選擇性的任何可接受的蝕刻製程來圖案化（例如：以比襯層120的材料更快的速率來選擇性地蝕刻絕緣材料202的材料)，蝕刻製程可為等向性的。可在凹陷106中形成如光阻的遮罩204且在蝕刻絕緣材料202時作為蝕刻遮罩，光阻可藉由使用旋轉塗佈技術形成且可使用可接受的微影技術來圖案化。在蝕刻之後，可去除遮罩204，例如：當遮罩204是光阻時藉由可接受的灰化製程。介電壁122包括絕緣材料202的剩餘部分，每個介電壁122位於n型區域50N中的第二奈米結構66與相鄰p型區域50P中的第二奈米結構66之間的區域50R中。

在第39A圖至第39C圖中，被介電壁122暴露（例如：未覆蓋）之襯層120的部分被移除，可用對襯層120具有選擇性的任何可接受的蝕刻製程去除襯層120（例如：以比介電壁122的材料更快的速率來選擇性地蝕刻襯層120的材料），蝕刻製程可為等向性的。當蝕刻襯層120時，介電壁122可作為蝕刻遮罩。

在第40A圖至第40C圖中，去除第一奈米結構64的剩餘部分以在第二奈米結構66之間的區域50I中形成開口108。可與圖第13A圖至第13C圖所描述的類似地去除第一奈米結構64的剩餘部分。

在第41A圖至第41C圖中，襯層120被拉回以去除襯層120沿著介電壁122側壁的部分，襯層120可用對襯層120有選擇性的任何可接受的蝕刻製程拉回（例如：以比介電壁122以及奈米結構66的材料更快的速率來選擇性地蝕刻襯層120的材料）。介電壁122以及STI區70之間的襯層120的至少一些部分也可被移除。如此一來，在剖面示意圖中，襯層120可從介電壁122的側壁凹陷。第二奈米結構66的暴露部分可在去除製程之後被圓化（rounded）。此外，去除襯層120的部分在介電壁122以及奈米結構66與閘極間隔物90之間形成開口130。介電壁122可以可選地被修整以擴大開口130，介電壁122可與第21A圖至第21C圖以及第24A圖至第24C圖所描述的類似地修整。開口130的寬度W3可小於或等於開口108的寬度W4。

在第42A圖至第42C圖中，閘極介電層112順應性地形成在介電壁122以及第二奈米結構66的通道區上，使其順應性地內襯於凹陷106、開口108以及開口130。閘極介電層112的部分可在介電壁122以及STI區70之間，可與第14A圖至第14C圖所描述的類似地形成閘極介電層112，在這個實施例中，閘極介電層112並未完全填滿開口130。

在第43A圖至第43C圖中，犧牲結構206形成在奈米結構66以及介電壁122之間、以及垂直成對的奈米結構66之間。犧牲結構206可藉由在凹陷106、開口108以及開口130中順應性地沉積介電材料來形成，接著蝕刻介電材料以去除介電材料在開口108以及開口130之外的部分。可接受的介電材料可包括氧化鋁、氮化鋁、氧化矽、氮化矽、碳氮化矽、碳氮氧化矽等，其可藉由如CVD、ALD等沉積製程形成。可執行任何可接受的蝕刻製程，如乾式蝕刻、濕式蝕刻等或前述之組合以圖案化介電材料，犧牲結構206可由與襯層120相同的介電材料形成。

在第44A圖至第44C圖中，去除了n型區域50N中的犧牲結構206，去除n型區域50N中的犧牲結構206以在n型區域50N中重新形成開口108以及開口130，p型區域50P中的犧牲結構206在此步驟中沒有被去除。可用對犧牲結構206具有選擇性的任何可接受的蝕刻製程來去除犧牲結構206（例如：以比介電壁122以及閘極介電層112的材料更快的速率來選擇性地蝕刻犧牲結構206的材料），蝕刻製程可為等向性的，例如：當犧牲結構206由氧化鋁形成時，蝕刻製程可為使用NH ₄OH、dHF等濕式蝕刻。如光阻的遮罩208可形成在p型區域50P中且在蝕刻犧牲結構206時作為蝕刻遮罩，光阻可藉由使用旋轉塗佈技術形成且可使用可接受的微影技術來圖案化。在去除n型區域50N中的犧牲結構206之後，可去除遮罩208，如當遮罩208是光阻時藉由可接受的灰化製程。

在第45A圖至第45C圖中，n型功函數調整層114N順應性地形成在閘極介電層112上，使其順應性地內襯於n型區域50N中的凹陷106、開口108以及開口130中。n型功函數調整層114N可與第22A圖至第22C圖所描述類似地形成。因為從n型區域50N而非p型區域50P去除了犧牲結構206，n型功函數調整層114N形成在n 型區50N而非p型區域50P中的第二奈米結構66周圍，n型功函數調整層114N填充n型區域50N中的第二奈米結構66之間的區域50I的剩餘部分。

在第46A圖至第46C圖中，n型功函數調整層114N被圖案化以去除p型區域50P中的n型功函數調整層114N的部分。n型功函數調整層114N可與第23A圖至第23C圖所述類似地圖案化，如光阻的遮罩132可形成在p型區域50P中且在蝕刻n型功函數調整層114N時作為蝕刻遮罩。去除p型區域50P中的n型功函數調整層114N的部分以重新暴露p型區域50P中的犧牲結構206。

在第47A圖至第47C圖中，移除p型區域50P中的犧牲結構206。去除p型區域50P中的犧牲結構206以在p型區域50P中重新形成開口108以及開口130。除了在蝕刻犧牲結構206時n型功函數調整層114N可作為蝕刻遮罩之外，可與第44A圖至第44C圖所描述類似地去除犧牲結構206。

在第48A圖至第48C圖中，p型功函數調整層114P順應性地形成在閘極介電層112上，使其順應性內襯於p型區域50P中的凹陷106、開口108以及開口130中。p型功函數調整層114P可與第25A圖至第25C圖所描述類似地形成。因為犧牲結構206從p型區域50P移除，所以p型功函數調整層114P形成在p型區域50P中的第二奈米結構66周圍，p型功函數調整層114P填充p型區域50P中第二奈米結構66之間的區域50I的剩餘部分。

在繪示的實施例中，p型功函數調整層114P形成在p型區域50P以及n型區域50N中，n型功函數調整層114N形成在n型區中50N，但不在p型區域50P中，因此，每個區域中的最終閘極結構包括不同的材料以及不同層數。n型區域50N中的閘極結構可包括比p型區域50P中的閘極結構更多的功函數調整層。可在不同區域中使用其他功函數調整層結構，例如：p型功函數調整層114P也可被圖案化以去除n型區域50N中的p型功函數調整層114P的部分，從而暴露n型功函數調整層114N。

在第49A圖至第49C圖中，閘極電極層的剩餘部分形成在p型區域50P以及n型區域50N中的凹陷106中。在例示的實施例中，填充層114F（第49B圖至第49C圖中未繪示，但參見第49A圖）沉積在p型功函數調整層114P以及n型功函數調整層114N（當暴露時）上。

在第50A圖至第50C圖中，執行去除製程以去除閘極介電層112以及閘極電極層114的多餘部分，這些多餘部分位於第一ILD 104以及閘極間隔物90的頂表面之上，從而形成閘極介電質142以及閘極電極144。閘極介電層112以及閘極電極層114的多餘部分可與第27A圖至第27C圖所描述類似地去除。此外，在這個實施例中，第一ILD 104的在閘極間隔物90的頂表面上方延伸的部分被去除。如第50A圖所示，所產生的閘極結構（包括閘極介電質142以及閘極電極144）是π形閘極電極，沿著介電壁122的頂表面以及側壁延伸，閘極介電質142介設置在介電壁122上。作為前述製程的結果，閘極結構以自對準的方式形成為π形，從而避免了一個或多個修整步驟。

在第51A圖至第51C圖中，可形成隔離區146以將閘極結構（包括閘極介電質142以及閘極電極144）分成多個閘極結構段。隔離區146可與第28A圖至第29C圖所描述類似地形成，除了隔離區146可比下面的介電壁122寬。

在第52A圖至第52C圖中，第二ILD 154沉積在閘極間隔物90、CESL 102、第一ILD 104、閘極介電質142、閘極電極144以及隔離區146之上，第二ILD 154可與第30A圖至第30C圖所描述類似地形成。在一些實施例中，ESL 152形成在第二ILD 154以及閘極間隔物90、CESL 102、第一ILD 104、閘極介電質142、閘極電極144、以及隔離區146之間。ESL 152可與第30A圖至第30C圖所描述類似地形成。

此外，形成閘極接觸件162以及源極/汲極接觸件164以分別接觸閘極電極144以及磊晶源極/汲極區98。閘極接觸件162以及源極/汲極接觸件164可與第31A圖至第31C圖所描述類似地形成。可選地，金屬半導體合金區166形成在磊晶源極/汲極區98以及源極/汲極接觸件164之間的界面處，金屬半導體合金區域166可與第31A圖至第31C圖所描述類似地形成。

如前所述，開口130的寬度可小於或等於開口108的寬度（參見第41A圖至第41C圖），因此，奈米結構66以及介電壁122之間的距離D3可小於或等於奈米結構66的垂直對之間的距離D4。在一些實施例中，距離D3在1奈米至7奈米的範圍，距離D4在5奈米至12奈米的範圍。在一些實施例中，距離D3小於距離D4，這可降低閘極結構的電阻並提高裝置性能，在此實施例中，開口130（參見第41A圖至第41C圖）部分由閘極介電質142填充且部分由閘極電極144（例如：功函數調整層114N/114P）填充。

如前所述，介電壁122形成在襯層120上，因此，在圖案化介電壁122時可避免蝕刻內間隔物96。Cgd以及磊晶源極/汲極區98與閘極電極144之間的漏電流因此可以減少，從而提高奈米結構場效電晶體的性能，特別是在AC應用中。此外，閘極結構在第52A圖的剖面中延伸圍繞奈米結構66的所有側邊，與包括介電壁的其他裝置，如叉型片結構相比，這可改進閘極控制。閘極結構（包括閘極介電質142以及閘極電極144）完全填充奈米結構66以及介電壁122之間的相應區域，使得閘極介電質142以及閘極電極144各自部分填充相應區域。在這個實施例中，介電壁122是在去除奈米結構64之前形成的（參見第40A圖至第40C圖）。

第53圖是第52A圖至第52C圖的奈米結構場效電晶體的俯視示意圖，沿第52A圖至第52C圖的參考剖面E-E'顯示。在該實施例中，閘極介電質142也沿著介電壁122的側壁延伸，此外，閘極介電質142不在介電壁122以及閘極間隔物90之間。

第54A圖至第54C圖是根據一些實施例的奈米結構場效電晶體的示意圖。該實施例類似於第52A圖至第52C圖的實施例，除了開口130（參見第41A圖至第41C圖）完全由閘極介電質142填充。當省略介電壁122的修整（先前對第41A圖至第41C圖的描述）使得開口130較小時，閘極介電質142可完全填充開口130，因此，閘極介電質142完全填充奈米結構66以及介電壁122之間的相應區域。雖然未在第54A圖至第54C圖中單獨說明，但閘極電極144可具有先前描述的結構（例如：包括功函數調整層114N/114P以及填充層114F)。

在一些實施例中，奈米結構66以及介電壁122之間的閘極介電質142的部分具有在2奈米至5奈米範圍的厚度T3。另外，閘極電極144可具有在閘極介電質142以及介電壁122之間的垂直延伸。在一些實施例中，閘極電極144的垂直延伸具有在0奈米至3奈米範圍的高度H4。

實施例可實現優點。在相鄰的奈米結構66組之間形成介電壁122以允許相鄰的奈米結構66組更靠近地形成，因此可提高裝置密度。此外，奈米結構66周圍以及介電壁122上方的閘極結構是π形的，從而允許相同的閘極結構控制相鄰裝置的通道區，因此可減少在CMOS製程中使用的閘極接觸件的數量。

在一實施例中，一種半導體裝置，包括：隔離區，在基板上；多個第一奈米結構，在所述隔離區上方；多個第二奈米結構，在所述隔離區上方；第一閘極間隔物，在所述第一奈米結構上；第二閘極間隔物，在所述第二奈米結構上；多個介電壁，在俯視示意圖中，沿第一方向在所述第一閘極間隔物與所述第二閘極間隔物之間，所述多個介電壁在所述俯視示意圖中，沿第二方向設置在所述第一奈米結構與所述第二奈米結構之間，所述第一方向垂直於所述第二方向；以及閘極結構，圍繞所述第一奈米結構以及所述第二奈米結構，所述閘極結構的第一部分填充所述多個介電壁與所述第一奈米結構之間的第一區，所述閘極結構的第二部分填充所述多個介電壁與所述第二奈米結之間的第二區。在所述半導體裝置的一些實施例中，所述閘極結構包括閘極介電質，所述閘極介電質完全填充所述第一區以及所述第二區。在所述半導體裝置的一些實施例中，所述閘極結構包括閘極介電質以及閘極電極，所述閘極介電質部分填充所述第一區以及所述第二區，所述閘極電極完全填充未被所述閘極介電質填充之所述第一區以及所述第二區的剩餘部分。在所述半導體裝置的一些實施例中，所述閘極結構包括閘極介電質，所述多個介電壁設置在所述閘極介電質上。在所述半導體裝置的一些實施例中，所述閘極結構包括閘極介電質，設置在所述多個介電壁上。在所述半導體裝置的一些實施例中，半導體裝置更包括：襯層，在所述多個介電壁與所述隔離區之間。在所述半導體裝置的一些實施例中，所述襯層的側壁從所述多個介電壁的側壁凹陷。在所述半導體裝置的一些實施例中，半導體裝置更包括：P型源極/汲極區，鄰近所述第一奈米結構；以及N型源極/汲極區，鄰近所述第二奈米結構。

在一實施例中，一種半導體裝置，包括：溝槽隔離區，在基板上；多個第一奈米結構，在所述溝槽隔離區上方；多個第二奈米結構，在所述溝槽隔離區上方；多個介電壁，具有下部以及上部，所述下部設置於所述第一奈米結構與所述第二奈米結構之間，所述上部與所述第一奈米結構以及所述第二奈米結構重疊，所述上部比所述下部寬；閘極結構，圍繞所述第一奈米結構以及所述第二奈米結構；以及閘極隔離區，延伸穿過所述閘極結構，所述閘極隔離區設置在所述多個介電壁上。在所述半導體裝置的一些實施例中，所述閘極結構包括：P型功函數調整層，包繞所述第一奈米結構；以及N型功函數調整層，包繞所述第二奈米結構。在所述半導體裝置的一些實施例中，所述P型功函數調整層的第一部分完全填充在一對所述第一奈米結構之間的第一區，且所述P型功函數調整層的第二部分完全填充在所述第一奈米結構與所述多個介電壁之間第二區。在所述半導體裝置的一些實施例中，所述P型功函數調整層的所述第一部分具有第一厚度，所述P型功函數調整層的所述第二部分具有第二厚度，且所述第一厚度大於所述第二厚度。在所述半導體裝置的一些實施例中，所述多個介電壁的所述上部比所述閘極隔離區寬。

在一實施例中，一種半導體裝置的製造方法，包括：形成多個第一奈米結構以及多個第二奈米結構在溝槽隔離區上方；從所述第一奈米結構以及所述第二奈米結構去除虛置閘極；在去除所述虛置閘極後，形成多個介電壁在所述第一奈米結構與所述第二奈米結構之間，所述多個介電壁藉由第一開口與所述第一奈米結構隔開，所述多個介電壁藉由第二開口與所述第二奈米結構隔開；沉積閘極介電層在所述第一奈米結構以及所述第二奈米結構上，所述閘極介電層至少部分地填充所述第一開口以及所述第二開口；以及形成閘極電極層在所述閘極介電層上，所述閘極電極層設置於所述多個介電壁上方。在所述半導體製造方法的一些實施例中，形成所述多個介電壁包括：沉積襯層在所述閘極介電層上；沉積介電材料在所述襯層上；圖案化所述介電材料，所述多個介電壁包括在所述第一奈米結構與所述第二奈米結構之間所述介電材料的剩餘部分；以及去除圍繞所述第一奈米結構以及所述第二奈米結構的部分所述襯層以形成所述第一開口以及所述第二開口。在所述半導體製造方法的一些實施例中，所述閘極介電層形成在所述多個介電壁上。在所述半導體製造方法的一些實施例中，部分所述襯層保留在所述閘極介電層與所述多個介電壁之間。在所述半導體製造方法的一些實施例中，形成所述多個介電壁包括：沉積襯層在所述第一奈米結構、所述第二奈米結構、以及所述溝槽隔離區上；沉積介電材料在所述襯層上；圖案化所述介電材料，所述多個介電壁包括在所述第一奈米結構與所述第二奈米結構之間所述介電材料的剩餘部分；以及去除在所述介電材料與所述第一奈米結構之間以及在所述介電材料與所述第二奈米結構之間的部分所述襯層以形成所述第一開口以及所述第二開口。在所述半導體製造方法的一些實施例中，所述閘極介電層沉積在所述多個介電壁上。在所述半導體製造方法的一些實施例中，部分所述襯層保留在所述溝槽隔離區與所述多個介電壁之間。

以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程以及結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程以及結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神以及範圍之下，做各式各樣的改變、取代以及替換。

50: 基板 50I/50R: 區域 50N: n型區域 50P: p型區域 52: 多層堆疊 54/56: 半導體層 62: 鰭片 64/66: 奈米結構 68/202: 絕緣材料 70/146: 隔離區 72: 虛置介電層 74: 虛置閘極層 76: 遮罩層 82: 虛置介電質 84: 虛置閘極 86/124/126/132/204/208: 遮罩 90: 閘極間隔物 92: 鰭片間隔物 94: 源極/汲極凹陷 96: 內間隔物 98: 磊晶源極/汲極區 102: 接觸蝕刻終止層 104/154: 層間介電質 106: 凹陷 108/130/148: 開口 112: 閘極介電層 114: 閘極電極層 114N: n型功函數調整層 114P: p型功函數調整層 120/122A: 襯層 122: 介電壁 122B/114F: 填充層 122S: 接縫 142: 閘極介電質 144: 閘極電極 146: 隔離區 152: 蝕刻終止層 162: 閘極接觸件 164: 源極/汲極接觸件 166: 金屬半導體合金區 206: 犧牲結構 D1/D2/D3/D4: 距離 H1//H2/H3/H4: 高度 T1/T2/T3: 厚度 W1/W2/W3/W4: 寬度

以下將配合所附圖式詳述本揭露的各種態樣。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖是根據本揭露的一些實施例，繪示出奈米結構場效電晶體（nanostructure-field-effect transistor, nanostructure-FET）之三維示意圖。 第2圖至第31C圖是根據一些實施例，繪示出於中間製造階段的奈米結構場效電晶體之示意圖。 第32圖是根據一些實施例，繪示出奈米結構場效電晶體之俯視示意圖。 第33A圖至第52C圖是根據一些實施例，繪示出於中間製造階段的奈米結構場效電晶體之示意圖。 第53圖是根據一些實施例，繪示出奈米結構場效電晶體之俯視示意圖。 第54A圖至第54C圖是根據一些實施例，繪示出奈米結構場效電晶體之示意圖。

50: 基板 50N: n型區 50P: p型區 62: 鰭片 66: 奈米結構 70: 隔離區 114F: 填充層 114N: n型功函數調整層 114P: p型功函數調整層 120: 襯層 122: 介電壁 142: 閘極介電質 144: 閘極電極 146: 隔離區 152: 蝕刻終止層 154: 層間介電質 162: 閘極接觸件 T1/T2: 厚度

Claims (10)

1. 一種半導體裝置，包括：一隔離區，在一基板上；多個第一奈米結構，在該隔離區上方；多個第二奈米結構，在該隔離區上方；一第一閘極間隔物，在所述第一奈米結構上；一第二閘極間隔物，在所述第二奈米結構上；一介電壁，在一俯視示意圖中，沿一第一方向在該第一閘極間隔物與該第二閘極間隔物之間，該介電壁在該俯視示意圖中，沿一第二方向設置在所述第一奈米結構與所述第二奈米結構之間，該第一方向垂直於該第二方向；以及一閘極結構，圍繞所述第一奈米結構以及所述第二奈米結構，該閘極結構的一第一部分填充該介電壁與所述第一奈米結構之間的一第一區，該閘極結構的一第二部分填充該介電壁與所述第二奈米結構之間的一第二區。
2. 如請求項1之半導體裝置，其中該閘極結構包括一閘極介電質以及一閘極電極，該閘極介電質部分填充該第一區以及該第二區，該閘極電極完全填充未被該閘極介電質填充之該第一區以及該第二區的剩餘部分。
3. 如請求項1之半導體裝置，更包括：一襯層，在該介電壁與該隔離區之間，且該襯層的側壁從該介電壁的側壁凹陷。
4. 一種半導體裝置，包括：一溝槽隔離區，在一基板上； 多個第一奈米結構，在該溝槽隔離區上方；多個第二奈米結構，在該溝槽隔離區上方；一介電壁，具有一下部以及一上部，該下部設置於所述第一奈米結構與所述第二奈米結構之間，該上部與所述第一奈米結構以及所述第二奈米結構重疊，該上部比該下部寬；一閘極結構，圍繞所述第一奈米結構以及所述第二奈米結構；以及一閘極隔離區，延伸穿過該閘極結構，該閘極隔離區設置在該介電壁上。
5. 如請求項4之半導體裝置，其中該閘極結構包括：一P型功函數調整層，包繞所述第一奈米結構；以及一N型功函數調整層，包繞所述第二奈米結構。
6. 如請求項4或5所述之半導體裝置，其中該P型功函數調整層的一第一部分完全填充在一對所述第一奈米結構之間的一第一區，且該P型功函數調整層的一第二部分完全填充在該第一奈米結構與該介電壁之間一第二區；以及該P型功函數調整層的該第一部分具有一第一厚度，該P型功函數調整層的該第二部分具有一第二厚度，且該第一厚度大於該第二厚度。
7. 一種半導體裝置的製造方法，包括：形成多個第一奈米結構以及多個第二奈米結構在一溝槽隔離區上方；從所述第一奈米結構以及所述第二奈米結構去除一虛置閘極；在去除該虛置閘極後，形成一介電壁在所述第一奈米結構與所述 第二奈米結構之間，該介電壁藉由一第一開口與所述第一奈米結構隔開，該介電壁藉由一第二開口與所述第二奈米結構隔開；沉積一閘極介電層在所述第一奈米結構以及所述第二奈米結構上，該閘極介電層至少部分地填充該第一開口以及該第二開口；以及形成一閘極電極層在該閘極介電層上，該閘極電極層設置於該介電壁上方。
8. 如請求項7之半導體裝置的製造方法，其中形成該介電壁包括：沉積一襯層在該閘極介電層上；沉積一介電材料在該襯層上；圖案化該介電材料，該介電壁包括在所述第一奈米結構與所述第二奈米結構之間該介電材料的剩餘部分；以及去除圍繞所述第一奈米結構以及所述第二奈米結構的部分該襯層以形成該第一開口以及該第二開口。
9. 如請求項8之半導體裝置的製造方法，其中該閘極介電層形成在該介電壁上。
10. 如請求項8之半導體裝置的製造方法，其中部分該襯層保留在該閘極介電層與該介電壁之間。

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