TW202010111A - 鐵電ｍｆｍ結構 - Google Patents

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TW202010111A
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ferroelectric
metal
mfm
gate
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TW108129688A
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陳敏璋
鄭柏賢
殷瑀彤
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台灣積體電路製造股份有限公司
國立臺灣大學
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Abstract

一種鐵電MFM結構，包括基板、在基板上方的半導體主體區域、至少部分覆蓋半導體主體區域的閘極結構、及鄰近半導體主體區域的源極/汲極結構。閘極結構包括閘極介電層及在閘極介電層上方的金屬-鐵電-金屬閘極堆疊。金屬-鐵電-金屬閘極堆疊具有第一金屬層、第二金屬層及夾在第一金屬層與第二金屬層之間的鐵電ZrO2層。

Description

鐵電MFM結構
本揭示是關於一種鐵電MFM結構。
鐵電材料包括可以藉由改變施加到鐵電材料的電場逆轉的自發電極化。鐵電材料已經在電晶體的閘極結構中或在電容器中的裝置中使用。習知鐵電材料包括鋯鈦酸鉛Pb(Zr x ,Ti1-x )O3(PZT)、二氧化鉿(HfO2)、二氧化鋯(ZrO2)、氧化鉿鋯(HfxZr1-xO2或HZO)、及鐵電聚合物，諸如聚偏氟乙烯(PVDF)。
本揭示之一些實施方式提供了一種鐵電MFM結構，包括基板、在基板上方的半導體主體區域、至少部分覆蓋半導體主體區域的閘極結構、及鄰近半導體主體區域的源極/汲極結構。閘極結構包括閘極介電層及在閘極介電層上方的金屬-鐵電-金屬閘極堆疊。金屬-鐵電-金屬閘極堆疊具有第一金屬層、第二金屬層及夾在第一金屬層與第二金屬層之間的鐵電ZrO2層。
100‧‧‧結構
110‧‧‧基板
112‧‧‧矽基層
114‧‧‧埋入絕緣體
114P‧‧‧絕緣凸塊
120‧‧‧feFET裝置
122‧‧‧通道層
124‧‧‧源極/汲極結構
130‧‧‧閘極結構
132‧‧‧高介電常數介電層
134‧‧‧第一金屬層
136‧‧‧鐵電層
138‧‧‧第二金屬層
142‧‧‧導電塗層
144‧‧‧導電塗層
500‧‧‧結構
510‧‧‧基層
520‧‧‧MFM結構
522‧‧‧第一(下部)金屬層
524‧‧‧鐵電層
526‧‧‧第二(上部)金屬層
532‧‧‧導電塗層
534‧‧‧導電塗層
1200‧‧‧製程
1210‧‧‧操作
1220‧‧‧操作
1230‧‧‧操作
1240‧‧‧操作
1250‧‧‧操作
1260‧‧‧操作
1270‧‧‧操作
1300‧‧‧晶圓
1310‧‧‧基板
1312‧‧‧介電層
1320‧‧‧第一導電塗層
1330‧‧‧第一金屬層
1340‧‧‧鐵電ZrO2層
1350‧‧‧第二導電塗層
1360‧‧‧第一金屬層
1400‧‧‧製程
1410‧‧‧操作
1420‧‧‧操作
1430‧‧‧操作
1440‧‧‧操作
1450‧‧‧操作
1500‧‧‧晶圓
1512‧‧‧矽基層
1514‧‧‧埋入絕緣層
1516‧‧‧上部矽層
1520‧‧‧半導體主體區域
1530‧‧‧高介電常數閘極介電層
1540‧‧‧閘極堆疊
1541‧‧‧第一塗層
1542‧‧‧第一金屬層
1544‧‧‧鐵電ZrO2層
1545‧‧‧第二塗層
1546‧‧‧第二金屬層
1550‧‧‧閘極結構
1560‧‧‧源極/汲極結構
1610‧‧‧電極
1620‧‧‧電極
1630‧‧‧串聯LC
x、y、z‧‧‧軸向
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭示的態樣。在附圖中，除非上下文另外指出，否則相同元件符號標識類似元件或動作。在附圖中元件的大小及相對位置不必按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小各個特徵之尺寸。
第1A圖為根據本揭示之一些實施方式的示例結構的三維透視視圖；第1B圖及第1C圖分別係來自第1A圖之切割平面B-B及C-C的橫截面視圖；第2圖圖示了第1A圖的示例結構的前向及後向汲極電流-閘極電壓曲線；第3圖圖示了第1A圖的示例結構的汲極電流-汲極電壓曲線；第4圖圖示了第1A圖的示例結構的子閾值擺動的曲線圖；第5A圖為本揭示之一些實施方式中包括獨立式MFM結構的示例結構的三維透視圖；第5B圖係來自第5A圖之切割平面B-B的橫截面圖；第6圖及第7圖圖示了第5A圖的示例結構在各種電壓脈衝的激發下的暫態回應；第8圖圖示了第5A圖的示例結構的複阻抗的倪奎式圖表； 第9圖圖示了第5A圖的MFM結構的等效RLC電路；第10圖示出了第5A圖的MFM結構的示例操作；第11圖圖示了第5A圖的示例MFM結構在各種電壓脈衝的激發下的暫態電流回應；第12圖係示例製程；第13A圖至第13G圖係晶圓在第12圖的示例製程下的各個階段；第14圖係另一示例製程；第15A圖至第15F圖係晶圓在第14圖的示例製程下的各個階段；以及第16圖至第18圖係第5A圖的MFM結構的示例電路應用。
所揭示技術涉及一種具有金屬-鐵電-金屬(metal-ferroelectric-metal，MFM)結構的電感裝置。絕緣層係鐵電介電材料。鐵電介電材料可包括單域極化特性或多域極化特性。可控制鐵電層的厚度及沉積參數以確保鐵電層呈現多域特性。
MFM結構包括電阻部件、電感部件及電容部件。在一些實施例中MFM裝置等效於串聯LC電路，其中電阻部件與電容部件並聯耦接。MFM結構用作串聯LC諧振電路、帶通電路、帶阻電路、低通濾波器、高通濾波器、振蕩器、或負電容器。
在一些實施例中MFM結構包括在鉑(Pt)的兩個金屬層之間定位的ZrO2的鐵電層。在兩個Pt金屬層之間延伸的方向上，ZrO2層的厚度係在約1nm至約50nm的範圍內。在一些實施例中在兩個Pt金屬層之間延伸的方向上，ZrO2的厚度係在約8nm至約50nm的範圍內。在一些實施例中ZrO2層具有約12nm的厚度。鐵電層的厚度係關於MFM結構的電阻及電容值以及鐵電性質，例如，多域特性，可以針對每種鐵電材料來基於MFM的電路應用得以控制。例如，氮化鈦TiN的一或多個導電塗層可包括在MFM結構中，在Pt金屬層與ZrO2鐵電層之間或在Pt層外部的一或多者。尤其是，TiN塗層用於增強Pt層與ZrO2鐵電層或圍繞MFM結構的其他層的黏附性。
在一些實施例中沉積具有鐵電性質的ZrO2層，並且不存在對沉積的ZrO2層的後沉積退火(「PDA」)處理。去除高溫PDA處理(例如，在約400℃至約1000℃的範圍中)使得MFM結構及製造製程能夠與現有及未來CMOS製程良好相容。例如，在CMOS製造中的線程後端製程易受高溫退火製程的加熱影響。
在一些實施例中MFM結構係電晶體裝置的閘電極的一部分。電晶體裝置具有在絕緣體上矽基板上形成的矽通道、以及至少部分在矽通道上方的閘極結構。閘極結構包括例如HfO2的高介電常數閘極介電層以及高介電常數閘極介電層上方的MFM結構。MFM結構包括TiN、Pt、鐵電ZrO2、TiN、及Pt的垂直堆疊。與經構造為無接面電晶體 的奈米尺度矽條帶結合，MFM閘極堆疊使得在約1V的相對大Vds下操作的子閾值擺動(「SS」)能夠小於60mV/dec。
鐵電層的厚度可以變化以修改MFM結構的電阻部件、電感部件、或電容部件的一或多個的參數。例如，在MFM結構中的較厚鐵電層實現較大電阻值的電阻部件以及較低電容值的電容部件。鐵電層的厚度亦影響MFM結構的多域特性。在一實例中，Pt金屬層的面積大小影響MFM的電容值。MFM結構的電容值隨著Pt金屬層的擴大面積大小而增加。利用適當調諧的電容、電感及/或電阻值，MFM結構用於各種適宜的RLC電路應用。
本文的揭示內容提供許多不同實施例或實例，以便實施所描述標的之不同特徵。下文描述部件及佈置之具體實例以簡化本描述。當然，此等僅為實例且並不意欲為限制性。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。另外，本揭示可在各個實例中重複元件符號及/或字母。此重複係出於簡便性及清晰的目的且本身並不指示所論述之各個實施例及/或構造之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「之上」、「上部」及類似者)來描述諸圖中所示出之一個元件或特徵與另 一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可類似解讀本文所使用之空間相對性描述詞。
在以下描述中，闡述某些具體細節以便提供對本揭示的各個實施例的透徹理解。然而，熟習此項技術者將理解，本揭示可在沒有此等具體細節的情況下實踐。在其他實例中，尚未詳細描述與電子部件及製造技術相關聯的熟知結構，以避免不必要地混淆本揭示的實施例的描述。
除非上下文另有要求，否則在整個說明書及以下申請專利範圍中，詞語「包含」及其變型，將被解釋為開放的包含性意義，亦即，作為「包括，但不限於」。
使用序數(諸如第一、第二及第三)不必暗指次序的排名意義，而是可僅在動作或結構的多個實例之間進行區分。
在整個此說明書中提及「一個實施例」或「一實施例」意指結合實施例描述的特定特徵、結構或特性包括在至少一個實施例中。因此，在整個此說明書的各個位置中出現片語「在一個實施例中」或「在一實施例中」不必皆指相同實施例。此外，特定特徵、結構或特性可以任何適宜方式結合在一或多個實施例中。
如在此說明書及隨附申請專利範圍中使用，除非上下文另外明確地指出，否則單數形式「一」及「該」可 包括複數指稱。亦應當注意到，除非上下文另外明確地指出，否則術語「或」通常以其包括「及/或」的意義採用。
以下描述指代示例場效電晶體作為包含MFM結構的半導體結構的實例，本描述應用於此結MFM結構；然而，本描述不限於應用到電晶體或具體電晶體結構。例如，以下描述應用於其他類型的半導體結構，其中期望MFM結構的負電容性質抵消與MFM結構串聯耦接的介電電容器的影響。
參照第1A圖、第1B圖、第1C圖，第1A圖為根據本揭示之一些實施方式的示例結構的三維透視視圖，第1B圖及第1C圖分別係來自第1A圖之切割平面B-B及C-C的橫截面視圖。參見第1A圖，結構100包括基板110，例如，絕緣體上矽基板。絕緣體上矽基板110包括矽基層112上方的埋入絕緣層114。埋入絕緣體114上方的活化矽層經圖案化以形成鐵電FET(「feFET」)裝置120的半導體主體/通道層122。feFET裝置120亦包括從通道層122的兩個不同端鄰近通道層122的兩個源極/汲極結構124及閘極結構130。閘極結構130至少部分在通道層122上方定位。
在一些實施例中feFET裝置120經構造為無接面電晶體。通道層122係均勻地重度摻雜的，例如，具有約5×1017~5×1019離子/cm3的摻雜濃度，並且係足夠薄且窄的。在一些實施例中通道層122的寬度W1係在約30nm至約60nm的範圍中。在一些實施例中通道層122的寬度W1係50nm。通道層122的厚度T1係在約10nm至約25nm的範圍 中。在一些實施例中通道層122的厚度T1係20nm。當無接面電晶體裝置120關閉時寬度或厚度範圍在允許完全消耗電荷載子方面係重要的。當無接面電晶體裝置120接通時摻雜濃度範圍在允許足夠量的電流流動方面係重要的。摻雜在矽通道層122內均勻地執行，這簡化製造並且對電晶體裝置120的無接面操作而言係期望的。
閘極結構130包括形成金屬-鐵電-金屬-絕緣體-半導體(「MFMIS」)結構的多個金屬及介電層連同通道層122的堆疊。具體而言，從較低水平到較高水平，層堆疊包括介電層132(例如，高介電常數介電層)、第一金屬層134、鐵電層136、及第二金屬層138。在一些實施例中高介電常數介電層132係HfO2或其他適宜的高介電常數介電材料。金屬層134、138係鉑Pt或其他適宜的金屬材料。如本文所描述，金屬層134、138及鐵電層136形成MFM結構，歸因於其電感部件，此MFM結構具有負電容特性。電感及/或負電容MFM結構與介電電容元件串聯耦接，此介電電容元件藉由金屬層134、高介電常數介電層132、及半導體層加上源極/汲極結構124的導電材料形成。MFM的電感或負電容特性將增強feFET裝置130的效能特性。
在一示例實施例中，例如，氮化鈦TiN或其他導電化合物材料的一或多個導電塗層142、144在金屬層134、138下方定位以分別改進在覆蓋金屬層134、138與下層介電質或鐵電層132、136之間的黏附性。歸因於使用導電塗層142、144，可以形成具有Ω形橫截面輪廓的金屬層 134、138，如第1C圖中圖示的彼等。Ω形MFM結構從通道層122的至少三個側面鄰近通道層122，這增強對通道層122內的電荷載子密度的控制並且確保MFM的電感/負電容特性從至少三個側面應用到通道層122的閘極控制上。
在一些實施例中在絕緣體上矽基板110上方圖案化通道層122及/或源極/汲極結構124亦圖案化埋入絕緣層114的上部以形成絕緣凸塊114P。絕緣凸塊114P在通道層122或源極/汲極結構124的一或多個下方定位。第1A圖或第1C圖圖示了絕緣凸塊114P實質上與對應的通道層122或源極/汲極結構124重疊，這係不作限制的。絕緣凸塊114P可能關於覆蓋通道層122或源極/汲極結構124向內延伸，使得在絕緣凸塊114P與覆蓋通道層122或源極/汲極結構124之間形成低切。注意到，此種低切(若有的話)可由隨後形成的另一層(例如，介電層)完全或部分填充。亦即，絕緣凸塊114P可覆蓋一表面積，此表面積實質上類似於或小於由覆蓋通道層122覆蓋的表面積。
在一些實施例中，絕緣凸塊114P亦可係與埋入絕緣層114的絕緣層/材料不同/單獨的絕緣層/材料。
在一些實施例中高介電常數介電層132具有從約1nm至約10nm變化的厚度。金屬層134、138具有在約1nm至約100nm之間變化的厚度。TiN層142、144具有在約1nm至約100nm之間變化的厚度。鐵電層136具有在約1nm至約20nm之間變化的厚度。在一些實施例中鐵電層136的厚度可基於裝置100的裝置設計及/或電路應用設計來調 諧或選擇。例如，增加的鐵電層136的厚度實現較高電阻值及較低電容。
第2圖圖示了feFET 120的前向及後向汲極電流(「I d 」)-閘極電壓(「V gs 」)曲線。第3圖圖示了feFET 100的I d -汲極電壓(「V ds 」)曲線。分別在V ds =0.05V及1V下的前向及後向I d -V gs 曲線指示幾乎無滯後的I d -V gs 特性。幾乎無滯後的I d -V gs 特性可以從負電容的穩定性所需的正總電容推導。
第4圖係feFET 120在V ds =1V下子閾值擺動(「SS」)之於V gs 的曲線，其示出了SS<60mV/dec及46mV/dec的最小SS。在1V的相對大V ds 下操作的feFET 120中的子60mV/dec SS揭示了MFM結構134、136、138在大訊號開關電晶體操作下的負電容效應。
應當瞭解，在絕緣體上矽基板110上形成的無接面電晶體的示例feFET 120用作feFET裝置的說明性實例。本揭示的feFET裝置可包括其他構造，此等構造均包括在本揭示中。例如，feFET裝置可係在主體半導體基板上形成的電晶體。feFET電晶體亦可係具有奈米線通道條帶的閘極全包圍(「GAA」)電晶體。feFET電晶體亦可係在層間介電層上形成的薄膜電晶體(「TFT」)。
參照第5A圖與第5B圖，第5A圖為本揭示之一些實施方式中包括獨立式MFM結構520的示例結構500的三維透視圖，第5B圖係來自第5A圖之切割平面B-B的橫截面圖。參見第5A圖，MFM結構520在基層510(例如，半 導體基板或介電層)上方形成。MFM結構520包括第一(下部)金屬層522、鐵電層524及第二(上部)金屬層526。在一些實施例中如第5A圖所示，第一金屬層522在x-y平面中的至少一個方向上延伸超出第二金屬層524，以促進與第一金屬層的垂直互連，儘管本揭示不由此具體實例限制。
在一些實施例中一或多個導電塗層532、534直接在金屬層522、526下方定位以增強金屬層522、526至下層510、524的黏附性。
在一些實施例中鐵電層524係奈米尺度ZrO2。奈米尺度ZrO2具有剛沉積的鐵電性質，使得不需要後沉積退火。去除高溫退火處理製程使得MFM結構520能夠經由前段製程(FEOL)製程例如在半導體基板上方形成、或經由後段製程(BEOL)形成。MFM結構500與BEOL製程的相容性實現MFM結構500與經由FEOL製程形成的其他電路元件(例如，電晶體、電容器、及電阻器)的垂直整合。因此，可以增強IC的裝置密度。
在一示例實施例中，金屬層522及516係具有約70nm的厚度的鉑Pt。鐵電層524係具有約12nm的厚度的奈米尺度ZrO2。舉例而言，形成第二金屬層526及鐵電ZrO2層以具有半徑R1為約100μm的圓形形狀。
第6圖及第7圖圖示了第5A圖的MFM 500的暫態回應，亦即，分別在Vin=0.5V(第6圖)或2V(第7圖)的電壓脈衝的激發下跨奈米尺度鐵電ZrO2層524的時域電壓及電流波形(「VFE」及「IFE」)。原則上，具有順電 性絕緣體的金屬-絕緣體-金屬(MIM)結構通常呈現RC充電及放電特徵。然而，在第6圖及第7圖中明確觀察到非RC回應，亦即，顯著的阻尼振蕩VFE及IFE。VFE的超越量/不足量及IFE的阻尼振蕩與欠阻尼RLC回應的特性完全一致。如與第6圖(Vin=0.5V)相比，歸因於在較大Vin下的洩漏增加，在第7圖(Vin=2V)中抑制的VFE及IFE的阻尼振蕩歸結於跨奈米尺度鐵電ZrO2層524的電阻降低。由此，第6圖及第7圖指示在MFM結構500中存在電感部件。
為了確認在具有奈米尺度鐵電ZrO2層524的MFM結構500中存在電感，阻抗分析器用於探測ZrO2MFM結構。第8圖圖示了MFM結構500的複阻抗(Zr+Zi)的倪奎式圖表，此複阻抗在1V DC電壓及10mV AC擾動下在從1m Hz至10mHz的頻率範圍中藉由阻抗分析器量測。Zr及Zi係複阻抗的實數及虛數部分。由正虛數阻抗表徵的電感迴路在倪奎式圖表的下部中出現。第8圖包括虛設單元的插入倪奎式圖表RC，此虛設單元包含一系列電阻器(100Ω)及RC元件(並聯的1μF電容及1MΩ電阻)。RC虛設單元的倪奎式圖表顯示了複阻抗中的負虛數阻抗的半圓。在MFM結構500與RC虛設單元的倪奎式圖表之間的比較指示MFM結構500包括導致正虛數阻抗的電感部件，此電感部件不與RC虛設單元一起存在。
鐵電電感的物理來源可以源自有效鐵電誘發的emf，在此emf下由鐵電極化切換致使的電荷再分配導致跨鐵電層的電壓降減少。此有效鐵電誘發的emf的極性與所施 加的電壓相反，這在行為上類似於冷次定律，從而指示誘發的emf電壓與所施加電壓作用相反。由此，有效鐵電誘發的emf造成鐵電層的電感回應。
由此，MFM結構500包括電阻部件「R」、電容部件「C」及電感部件「L」。R、C、L部件有效地形成串聯LC電路，其中R與C並聯，如第9圖中示例性圖示，其中L、R、C及V s 分別表示電感器、電阻器、電容器、及電壓源。i(t)及v(t)係跨電容器C的總電流及電壓。歸因於鐵電切換電流，電感部件L負責跨鐵電電容器的電壓降的減少。
如第6圖及第7圖所示的MFM結構500的步驟回應可以藉由如下的第9圖的此等效RLC電路估計
(1)初始條件：
假設第9圖中的開關在t=0-處斷路。因此i(t=0-)=0及v(t=0-)=0 (1)
在t=0+處，開關閉合。因為電容器電壓及電感器電流必須保持連續，獲得下列：i(t=0+)=0及v(t=0+)=0 (2)
為了獲得di(t=0+)/dt，將克希荷夫電壓定律應用到第9圖中的RLC的左側網格：
Figure 108129688-A0101-12-0013-1
因此：
Figure 108129688-A0101-12-0013-2
(2)最終穩定狀態：
當達到最終穩定狀態時，電感部件L由短路替換並且電容部件C由開路替換。結果給出：
Figure 108129688-A0101-12-0014-3
(3)在t>0下的暫態電流i t (t)
由於第9圖中的電壓源Vs關閉，吾人獲得如第10圖所示的電路。在第10圖電路的節點a處應用克希荷夫電流定律給出
Figure 108129688-A0101-12-0014-5
將克希荷夫電壓定律應用到第10圖中的左側網格給出：
Figure 108129688-A0101-12-0014-7
由此，獲得描述來自等式(6)及(7)的暫態電流i t (t)的以下微分方程：
Figure 108129688-A0101-12-0014-6
針對欠阻尼解決方案(L<4R 2 C)，暫態電流i t (t)由以下給出
Figure 108129688-A0101-12-0014-9
其中：
Figure 108129688-A0101-12-0014-8
因此，欠阻尼回應係在頻率ω d 下的阻尼振蕩，其中衰變率由α決定。
(4)在t>0下的完整電流回應i(t)：
完整電流回應i(t)係等式(5)的最總穩定狀態與等式(9)的暫態電流的總和：
Figure 108129688-A0101-12-0015-10
其中A及
Figure 108129688-A0101-12-0015-44
係恆定的並且由等式(2)及(4)的初始條件決定。等式(10)隨後用於擬合暫態電流波形IFE(如第6圖及第7圖所示)以估計電感L。
因此電感的量度可以基於此等效電路藉由對I FE 波形的曲線擬合來估計。第11圖圖示了分別在視圖(a)或(b)中在0.5V及2V的電壓脈衝Vin的激發下對MFM結構500的暫態電流回應的曲線擬合。
如第11圖所示，等式(10)與所量測的資料點良好擬合。曲線擬合給出電感部件的電感值的估計，若假設電容係~100pF的標稱值，則此電感部件具有~10μH的數量級。因為MFM結構500的半徑R1(第2圖)係100μm，鐵電ZrO2層524的電感密度係在10mH/cm2的數量級上，此數量級遠大於基於螺旋電線圈的習知電感器的數量級(<10μH/cm2)。因此，在MFM結構500中的奈米尺度鐵電ZrO2層524提供非常大的電感密度，這具有廣泛的電路應用及優點。
MFM結構500亦呈現例如在1V Dc偏壓及30mV AC擾動下偵測到的小訊號電容。可瞭解，針對鐵電單域的層，小訊號調節難以致使鐵電極化切換，這是因為小訊號的振幅遠低於極化切換的矯頑電壓。在小訊號操作下的MFM結構500的鐵電極化切換藉由剛沉積的ZrO2層524的鐵電多域來實現。ZrO2層524包括180°失相鐵電多域，這有利於減少鐵電層中的雜散場。鐵電多域中的極化與相反方 向上的交替定向組織在一起。多域的每個域中的極化藉由施加的小訊號電壓延伸或壓縮，從而導致鐵電層中的凈極化的切換。
源自極化切換的鐵電電感及負電容經由MFM結構500的剛沉積奈米尺度鐵電ZrO2層524中的小訊號或大訊號操作表明。另一方面，奈米尺度鐵電ZrO2層524產生正虛數阻抗，從而演示在小訊號調節下的鐵電電感及負電容。鐵電多域負責鐵電電感及負電容的小訊號操作。另一方面，奈米尺度鐵電ZrO2層524的RLC回應及feFET裝置120的子60mV/dec SS有助於奈米尺度鐵電ZrO2層524、136的鐵電電感及負電容的大訊號操作。基於馬克士威方程組的分析顯示了由極化切換致使的電荷再分配有助於有效鐵電誘發的emf，類似於由冷次定律描述的行為，這減少跨鐵電層的電壓降。由此，有效鐵電誘發的emf負責奈米尺度鐵電ZrO2層524、136的電感回應及負電容。
第12圖圖示了製作示例MFM 500的示例製程1200。第13A圖至第13G圖圖示了在製程1200的各個階段中的晶圓1300。參見第12圖，亦參考第13A圖，在示例操作1210中，接收基板1310。基板1310可係矽基板或另一元素半導體基板(例如，鍺基板)、或化合物半導體基板，例如，鍺矽、砷化鎵、或氮化鎵。基板1310亦可係絕緣體上矽基板或上表面上具有介電層的另一基板。例如，基板1310可係BEOL製程中的晶圓，此晶圓包括基板1310的頂表面上的層間介電層。在本文的描述中，出於描述目的，假設基 板1310包括上表面上的介電層1312。介電層1312係氧化矽或低介電常數介電材料。
在示例操作1220中，亦參考第13B圖，視情況，TiN的第一導電塗層1320在介電層1312上方形成。第一TiN層1312經由原子層沉積或其他適宜沉積製程形成，此原子層沉積利用前驅物四(二甲基胺基)鈦(TDMATi，Ti[N(CH3)2]4)及N2/H2電漿，並且處於約200℃至約350℃之間的沉積溫度下。形成具有在約1nm至約100nm之間變化的厚度的第一TiN層。
在示例操作1230中，亦參考第13C圖，Pt的第一金屬層1330在第一導電塗層1320上方形成。第一金屬層1330經由物理氣相沉積製程(例如，濺射製程)或其他適宜沉積製程形成。TiN的第一塗層1320增強在Pt層1330與下層基板1310(具體為介電層1312)之間黏附性。第一金屬層1330可全局地沉積並且稍後經圖案化以定義MFM結構(例如，MFM結構500)的第一金屬層的形狀。替代地或另外地，經由升離製程形成具有期望形狀的第一金屬層1330。形成及成型第一金屬層1330的其他途徑亦係可能的並且包括在本揭示中。
在示例操作1240中，亦參考第13D圖，奈米尺度鐵電ZrO2層1340在第一Pt層1330上方形成。TiN層1312經由原子層沉積或其他適宜沉積製程形成，此原子層沉積利用前驅物四(二甲基胺基)鋯(TDMAZr，Zr[N(CH3)2]4)及O2電漿，並且在約200℃至約350℃之間的沉積溫度下。 ZrO2層1340的厚度可基於MFM結構的裝置設計或電路設計來控制或調諧。例如，針對MFM的等效RLC電路，較厚的ZrO2層1340實現較高電阻值及較大阻尼效應。在一些實施例中形成具有約12nm的厚度的ZrO2層1340。
在示例操作1250中，亦參考第13E圖，視情況，TiN的第二導電塗層1350在鐵電ZrO2層1340上方形成。第二TiN層1350經由原子層沉積或其他適宜沉積製程形成，此原子層沉積利用前驅物四(二甲基胺基)鈦(TDMATi，Ti[N(CH3)2]4)及N2/H2電漿，並且在約200℃至約350℃之間的沉積溫度下。形成具有在約1nm至約100nm之間變化的厚度的第二TiN層。
在示例操作1260中，亦參考第13F圖，Pt的第二金屬層1330在第二導電塗層1350上方形成。第一金屬層1360經由物理氣相沉積製程(例如，濺射製程)或其他適宜沉積製程形成。TiN的第二塗層1350增強在第二Pt層1360與下層鐵電ZrO2層1340之間的黏附性。第二金屬層1360可全局地沉積並且稍後經圖案化以定義MFM結構(例如，MFM結構500)的第一金屬層的形狀。替代或另外地，經由升離製程形成具有期望形狀的第二金屬層1360。形成及成型第一金屬層1360的其他途徑亦係可能的並且包括在本揭示中。
第一金屬層1330或第二金屬層1360可在低溫(例如，約20℃的室溫)下形成，或可經退火以控制溢流。
在示例操作1270中，亦參考第13G圖中，第一TiN層1320、第一Pt層1330、ZrO2層1340、第二TiN層1350或第二Pt層1360經圖案化以形成MFM結構。經圖案化或形成的第二Pt層1360可用作圖案化ZrO2層1340或第二TiN層1350的一或多個的遮罩。經圖案化或形成的第一Pt層1330可用作圖案化第一TiN層1320的遮罩。用於圖案化層以形成MFM結構(例如，MFM結構500)的其他途徑亦係可能的並且包括在本揭示中。
第14圖圖示了用於製作feFET結構的示例製程1400。第15A圖至第15F圖圖示了實施示例製程1400的製造的各個階段中的晶圓1500的橫截面圖。在第15A圖至第15F圖的每一個上，提供了晶圓1500的兩個橫截面圖，例如，x-z視圖及y-z視圖。參見第14圖，在示例操作1410中，亦參考第15A圖，提供了晶圓1500。在一些實施例中晶圓1500包括絕緣上矽基板1510，此絕緣上矽基板包括矽基層1512、埋入絕緣層1514及埋入絕緣層1514上方的上部矽層1516。其他基板(例如，矽基板)亦係可能的並且包括在本揭示中。
在示例操作1420中，亦參考第15B圖，半導體主體區域1520藉由圖案化上部矽層1516來形成。上部矽層1516可由各種摻雜劑摻雜，例如，用於n型摻雜劑的As或P、以及用於p型摻雜劑的B或Ga。例如，上部矽層1516係重度及實質上均勻植入有As(「As+」)，As適用於n+矽主體1520。摻雜濃度係約5×1018離子/cm3。
在示例操作1430中，亦參考第15C圖，高介電常數閘極介電層1530在半導體主體區域1520上方形成。在一些實施例中高介電常數介電層1530係HfO2或其他適宜的高介電常數介電材料或其他介電材料。HfO2層1530經由原子層沉積或其他適宜沉積製程形成，此原子層沉積在約200℃至約350℃之間的沉積溫度下利用前驅物四(二甲基胺基」鉿(TDMAHf，Hf[N(CH3)2]4)及H2O蒸氣。在一些實施例中HfO2層1530接觸半導體主體區域1520的至少三個表面，例如，上表面及側壁表面。
在示例操作1440中，亦參考第15D圖，閘極堆疊1540在高介電常數閘極介電層1530上方形成。閘極堆疊1540包括MFM結構，此MFM結構具有第一金屬層1542、鐵電ZrO2層1544及第二金屬層1546。視情況，第一塗層1541及第二塗層1545分別在第一金屬層1542或第二金屬層1546下方直接形成，以增強第一金屬層1542或第二金屬層1546到下層的黏附性。閘極堆疊1540可使用與用示例製程1200或其他適宜製程描述的彼等類似的製程來形成。如第15E圖所示，高介電常數介電層1530使用閘極堆疊1540作為遮罩來圖案化。
如第15E圖所示，高介電常數介電層1530及閘極堆疊1540一起形成閘極結構1550。
在示例操作1450中，亦參考第15F圖，源極/汲極結構1560鄰近閘極結構1550形成，此等結構藉由介電層1570彼此分離。在一些實施例中半導體主體1520及源極 /汲極結構1560的材料組合係基於裝置/電路設計及構造。例如，針對如本文示出的n型裝置，半導體主體區域1520n+矽並且源極/汲極結構1560包括SiP、SiC或SiCP的一或多個。針對p型裝置，半導體主體區域1520係p+鍺Ge或鍺矽SiGe，並且源極/汲極結構1560包括SiGe或SiGeB的一或多個。其他材料組合亦係可能的並且包括在本揭示中。
第16圖示出了MFM結構(例如，第5A圖的MFM結構500)的電路耦接實例。如第16圖所示，兩個金屬層用作兩個電極1610、1620，並且鐵電ZrO2層534等效於串聯LC 1630，其中電阻器與電容部件C並聯。
如本文所論述，結構參數及/或製造處理條件可經控制以調諧MFM結構500的C、L或R部件的值。隨著鐵電層(例如，奈米尺度鐵電ZrO2層524(第5A圖))的厚度增加，抑制經由鐵電層的載子傳導機制，並且因此增加並聯電阻R。另一方面，隨著鐵電層的厚度增加，電容C減小。另一方面，製造處理條件(例如，原子層沉積製程的沉積溫度、電漿功率、前驅物劑量、沖洗時間、及工作電壓)可以經調節以控制缺陷、氧空位、無感層的量，以及鐵電層中的晶粒的相及大小，這影響MFM結構的R、C、或L值。例如，缺陷及氧空位的密度降低造成洩漏減少及並聯電阻R增加。另外，ZrO2層524(第5A圖)的結晶度改進導致介電常數及電容C增加。
此外，由於鐵電層厚度小於10nm，鐵電材料的鐵電性質通常劣化，從而導致電感效應惡化。注意到，鐵 電層的電容值隨著層厚度減小而增加。因此，隨著鐵電層厚度減小到低於10nm，在電感L與電容C之間亦存在折衷。
利用適當C、L、或R值，如本文描述的MFM結構可用於各種電路應用，如LC諧振電路、帶通電路、帶阻電路、低通濾波器、高通濾波器、振蕩器、或負電容器。
第17圖圖示了MFM結構500的示例電路應用。如第17圖所示，MFM結構500耦接到負載ZL，並且用作到輸入in的濾波器或振蕩器。
第18圖圖示了MFM結構500的另一示例電路應用。如第18圖所示，MFM結構500用作電路中的穩頻器。MFM結構500的一個電極(亦即，MFM結構500的金屬層)耦接到來自示例可變電容器CV的輸入訊號，而MFM結構500的另一金屬層(亦即，另一電極)耦接到負載元件，本文為在電阻式分壓器電路R2與R3之間的節點。
MFM結構500的其他電路應用亦係可能的，此等電路應用係等效的串聯LC電路，其中電阻器與電容器並聯，並且均包括在本揭示中。
除了具體的說明性實例之外，在半導體結構中的基板可係呈結晶結構(例如，Si(111)或Si(001)結晶結構)的矽基板、及/或其他元素半導體，如鍺。替代地或另外地，基板可包括化合物半導體，諸如碳化矽、砷化鎵、砷化銦、藍寶石、及/或磷化銦。基板110可包括磊晶層及/或可出於效能增強目的而經應變。基板110亦可包括各種摻雜 配置(這取決於如在本領域中已知的設計需求，諸如p型基板及/或n型基板)以及各種摻雜區域，諸如p阱及/或n阱。
在閘極堆疊或MFM結構中使用的金屬層可包括釕、鈀、鎢、鈷、鎳、及/或導電金屬氧化物，以及其他適宜的導電材料，並且包括鉿(Hf)、鋯(Zr)、鈦(Ti)、鉭(Ta)、鋁(Al)、鋁化物及/或導電金屬碳化物(例如，碳化鉿、碳化鋯、碳化鈦、及碳化鋁)。
在示例實施例中，高介電常數介電材料可選自下列中的一或多個：氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、其組合、及/或其他適宜材料。在一些應用中，高介電常數介電材料包括大於6的介電常數(K)值。取決於設計需求，使用介電常數(K)值為7或更高的介電材料。
在示例實施例中，層間介電層或介電層係氧化矽或低介電常數介電材料。低介電常數介電材料包括為氮氧化矽、氮化矽(Si3N4)、一氧化矽(SiO)、碳氧化矽(SiOC)、真空、及其他介電質或其他適宜材料。
可用對以下實施例的描述來進一步瞭解本揭示：在一些實施方式中，一種電路包括：第一電路單元，具有串聯LC單元；及第二電路單元，耦接到第一電路單元。串聯LC單元包括金屬-鐵電-金屬結構，此結構具有第一金屬板、第二金屬板及夾在第一金屬板與第二金屬板之間的鐵電膜。
於一些實施例中，串聯LC單元亦包括與串聯LC單元的電容部件並聯耦接的電阻部件。
於一些實施例中，串聯LC單元的電流回應藉由一演算法提供。
於一些實施例中，電感部件具有大於10μH/cm2的電感密度。
於一些實施例中，鐵電膜係ZrO2。
於一些實施例中，電路進一步包含第三電路單元，其中串聯LC單元的第一金屬板耦接到第二電路單元，並且串聯LC單元的第二金屬板耦接到第三電路單元。
於一些實施例中，第二電路單元係負載單元並且其中金屬-鐵電-金屬結構與該負載單元串聯耦接。
在一些實施方式中，一種結構包括基板、在基板上方的半導體主體區域、至少部分覆蓋半導體主體區域的閘極結構、及鄰近半導體主體區域的源極/汲極結構。閘極結構包括閘極介電層及在閘極介電層上方的金屬-鐵電-金屬閘極堆疊。金屬-鐵電-金屬閘極堆疊具有第一金屬層、第二金屬層及夾在第一金屬層與第二金屬層之間的鐵電ZrO2層。
於一些實施例中，結構進一步包含一或多個導電塗層，各者在第一金屬層或第二金屬層的一或多個之下直接定位。
於一些實施例中，第一金屬層及第二金屬層係鉑。
於一些實施例中，半導體主體區域係鰭形凸起的半導體區域。
於一些實施例中，閘極結構至少接觸鰭形凸起的半導體主體區域的頂表面及兩個相反的側壁表面。
於一些實施例中，結構進一步包含在基板與鰭形凸起的半導體主體區域之間的介電層。
於一些實施例中，結構進一步包含直接在鰭形凸起的半導體區域下方並且在介電層之上的絕緣凸塊區域。
於一些實施例中，絕緣凸塊區域與凸起的半導體主體區域重疊。
於一些實施例中，絕緣凸塊區域關於凸起的半導體主體區域向內延伸。
於一些實施例中，凸起的半導體主體區域、閘極結構及源極/汲極結構一起構造為無接面電晶體。
在一些實施方式中，一種方法包含接收基板。基板具有上部矽層。實質上均勻地摻雜上部矽層。矽條帶結構藉由圖案化上部矽層來形成。矽條帶具有在約3nm至約60nm之間變化的寬度或在約3nm至約25nm之間變化的寬度。閘極結構至少部分在矽條帶上方形成。閘極結構包括金屬-鐵電-金屬層的堆疊。源極/汲極結構鄰近閘極結構並且接觸矽條帶而形成。
於一些實施例中，矽條帶結構包括在約3nm至約60nm之間變化的一寬度。
於一些實施例中，矽條帶結構包括在約3nm至約25nm之間變化的一厚度。
可以結合上文描述的各個實施例以提供進一步的實施例。在本說明書中提及及/或在申請案資料表中列出的所有美國專利、美國專利申請案公開案、美國專利申請案、外國專利、外國專利申請案、及非專利公開案的全部內容藉由引用方式併入本文中。若必須採用各個專利、申請案及公開案的概念來提供又一些實施例，則可以修改實施例的態樣。
鑒於上述詳細描述，可以對實施例進行此等及其他改變。一般而言，在以下申請專利範圍中，所使用的術語不應當被解釋為將申請專利範圍限於在說明書及申請專利範圍中揭示的具體實施例，而是應當被解釋為包括所有可能的實施例連同此等申請專利範圍所授權的等效物的所有範疇。由此，申請專利範圍不由本揭示限制。
112‧‧‧矽基層
114‧‧‧埋入絕緣體
114P‧‧‧絕緣凸塊
122‧‧‧通道層
132‧‧‧高介電常數介電層
134‧‧‧第一金屬層
136‧‧‧鐵電層
138‧‧‧第二金屬層
142‧‧‧導電塗層
144‧‧‧導電塗層
x、y、z‧‧‧軸向

Claims (1)

  1. 一種鐵電MFM結構，包含：一基板；一半導體主體區域，在該基板上方；一閘極結構，至少部分在該半導體主體區域上方，該閘極結構包括一閘極介電層及在該閘極介電層上方的一金屬-鐵電-金屬閘極堆疊，該金屬-鐵電-金屬閘極堆疊具有一第一金屬層、一第二金屬層以及夾在該第一金屬層與該第二金屬層之間的一鐵電ZrO 2層；以及一源極/汲極結構，鄰近該半導體主體區域。
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