CN107230679B - 高密度存储器单元结构 - Google Patents

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Abstract

本披露关于高密度存储器单元结构，其涉及半导体结构，更具体地，涉及垂直存储器单元结构及其制造方法。该垂直存储器单元包括垂直纳米线电容器与垂直通道闸极晶体管。该垂直纳米线电容器包括：延伸自绝缘层的多个垂直纳米线；位在该多个垂直纳米线的垂直侧壁上的介电材料；提供在该多个垂直纳米线之间的掺杂材料。该通道闸极晶体管包括：在该纳米线的顶部的高‑k介电材料，环绕该高‑k介电材料以作为围绕闸极的金属层。并且以在该垂直纳米线电容器与该垂直纳米线晶体管之间的介电层作为绝缘体。至少一个位线延伸于该多个垂直纳米线的顶部上并与其电性接触；以及至少一个字线形成在该多个垂直纳米线的垂直侧壁上并藉由介电材料从中隔离。

Description

高密度存储器单元结构
技术领域
本披露涉及半导体结构，更具体地，涉及垂直存储器单元结构及其制造方法。
背景技术
存储器(memory)密度增加的结果导致价格便宜、高容量的贮存器(storage)。到2020年，预计存储器装置可以在一个邮票的大小区域存储一兆位(trillion bits)的信息。然而，增加存储器密度变得越来越复杂与昂贵。而且，目前的传统技术在存储器密度的增长量正在放缓，由于缩放的难度，甚至无法跟上摩尔定律的步伐。
发明内容
在本披露的一个态样中，一种垂直存储器单元阵列包括：多个垂直纳米线，延伸自绝缘层；介电材料，位在该多个垂直纳米线的垂直侧壁上；掺杂材料，提供在该多个垂直纳米线之间；至少一个位线，延伸于该多个垂直纳米线的顶部上并与其电性接触；以及至少一个字线，形成在该多个垂直纳米线的垂直侧壁上并藉由介电材料从中隔离。
在本披露的一个态样中，一种垂直存储器单元阵列包括：多个垂直纳米线；高-k介电材料，位在该多个垂直纳米线的垂直侧壁上；掺杂多晶硅材料，提供在该多个垂直纳米线之间；至少一个字线，形成在该高-k介电材料上方的该多个垂直纳米线的垂直侧壁上并与该掺杂多晶硅材料电性隔离；以及至少一个位线，延伸于该多个垂直纳米线的顶部上，与该多个垂直纳米线电性接触并与该掺杂多晶硅材料电性隔离。
在本披露的一个态样中，一种形成垂直存储器单元阵列的方法包括：生长自绝缘层延伸的多个垂直纳米线；在该多个垂直纳米线的垂直侧壁上沉积介电材料；在该多个垂直纳米线之间沉积掺杂多晶硅材料；在该多个垂直纳米线的垂直侧壁上形成至少一个字线并藉由介电材料从中隔离；将该至少一个字线与该掺杂多晶硅材料隔离；以及在该多个垂直纳米线的顶部上形成至少一个位线并与其电性接触。
附图说明
本披露在下面详细描述，参考以下多个附图，本披露的示例性实施例是以非限制性的示例描述。
图1是根据本披露的态样显示结构与相应的制造程序。
图2A是根据本披露的态样显示图1的结构经受退火制程后的立体图。
图2B是图2A的剖面图。
图3是根据本披露的态样显示纳米线与相应的制造程序。
图4是根据本披露的态样显示若干制程步骤与所得结构。
图5A是根据本披露的态样显示图4的结构经受导电材料的沉积制程后的立体图。
图5B是图5A的剖面图。
图6是根据本披露的态样显示在图5A与图5B所示结构的露出表面上沉积的层间介电材料的中间结构。
图7是根据本披露的态样显示存储器单元阵列与相应的制造程序的横截面图。
图8是显示图7的存储器单元阵列的顶视图。
图9至图14是根据本披露的其它态样显示结构与相应的制造程序。
具体实施方式
本披露涉及半导体结构，更具体地，涉及垂直存储器单元结构及其制造方法。更具体地，本披露涉及高密度垂直存储器单元结构及其制造方法。在实施例中，该高密度垂直存储器单元结构利用纳米技术，例如纳米线电容器，以提高装置的密度。在实施例中，存储器密度可以是当前深沟槽技术的约2-3倍。
本披露的高密度垂直存储器单元结构可以使用若干不同工具以若干不同方式来制造。在一般情况下，该方法与工具用于形成微米与纳米级尺寸的结构。该方法，即技术，用来制造本披露的高密度垂直存储器单元结构的技术已经被集成电路(IC)采用。例如，这些结构是建立在晶圆上并通过光刻制程在晶圆的顶部图案化材料的薄膜来实现。特别是，高密度垂直存储器单元结构的制造使用三个基本组成部分：(i)衬底上沉积的材料的薄膜，(ii)通过光刻成像施加图案化掩膜在薄膜的顶部上，以及(ⅲ)经掩膜选择性地蚀刻薄膜。
图1是根据本披露的态样显示结构与相应的制程步骤。具体地，图1的结构10包括衬底12。在实施例中，衬底12可以是一个绝缘体上硅(silicon-on-insulator,SOI)晶圆；但是其它衬底12例如块体(bulk)衬底也是本披露考虑的。在实施例中，衬底12包括形成于Si晶圆14上的绝缘层16。绝缘层16可以是例如SiO2；但是其它绝缘体材料也是可考虑的。绝缘层16的厚度可以为约15纳米至约0.5微米；但是这样的尺寸对本披露的理解不是至关重要的。
仍参照图1，在绝缘层16上形成半导体层18。该半导体层18可以例如是硅。本披露还考虑其它半导体材料，例如硅锗、碳化硅锗、碳化硅、砷化镓、砷化铟、磷化铟，以及其它III/V或II/VI族化合物半导体。在实施例中，半导体层18的厚度可以为约5纳米至约50纳米。在半导体层18沉积金属或金属合金层20。在实施例中，该金属或金属合金层20可以使用传统的化学汽相沉积(CVD)或原子层沉积(ALD)的制程沉积约2纳米至20纳米的厚度。该金属或金属合金层20可以包括例如铝、金或铜，也包括其他的金属材料。
金属或金属合金层20与半导体层18经受图案化制程，以形成离散的区域(island)20a。这些离散的区域将在随后的制造程序形成纳米线。可使用传统的光刻与蚀刻制程进行图案化制程。例如，光阻剂可以在金属或金属合金层20上形成，并暴露于能量(例如光)中，以形成开口或图案。接着，以反应性离子蚀刻(reactive ion etching,RIE)制程，在金属或金属合金层20进行化学选择性的开口，随后在半导体层18进行该化学选择性制程。以这种方式，图案化制程将形成包括半导体层18与金属或金属合金层20的区域20a。之后，光阻剂可以使用传统的灰化(ashing)制程移除。
图2A是图1的结构经受退火制程后的立体图，而图2B是图2A的剖面图。在图2A与图2B中，金属或金属合金层20经受退火制程以形成纳米点种子(nanodot seeds)22。在实施例中，退火制程包括在约400℃至约600℃的温度中约2分钟至约20分钟的烘烤过程。本领域技术人员将明白，此退火制程将由于表面张力收缩，从而在金属或金属合金层形成纳米线种子22。
图3是根据本披露的态样显示形成纳米线18a的生长制程。例如，在实施例中，生长制程包括将该结构置于温度约300℃至约700℃中含SiH4的腔体内。在实施例中，纳米线18a可长到约10微米至100微米高，但是本披露也考虑其它尺寸。在实施例中，纳米线18a可以是约10至30纳米的直径；但是本披露还考虑其它尺寸。
图4是根据本披露的态样显示若干附加的制程步骤与所得结构。具体地，在纳米线18a的垂直侧壁与其它露出表面上沉积高-k介电层24，例如在纳米线种子22与绝缘层16的露出表面上。在实施例中，高-k介电层24可以是铪(hafnium,Hf)基材料，例如HfO2，沉积的厚度为约1纳米至约5纳米。高-k介电层24可以利用传统的ALD制程来沉积。
仍参照图4，在高-k介电层24上沉积掺杂多晶硅材料26，接着是凹陷(recess)制程(例如蚀刻制程)以露出纳米线18a的上部与纳米线种子22。在实施例中，该掺杂多晶硅材料26可以是N+掺杂层，例如砷或磷，或P+掺杂层，例如硼，采用传统的CVD制程沉积。在实施例中，掺杂多晶硅材料26的凹陷可以通过传统的湿式蚀刻制程或者干式蚀刻制程，如RIE，以露出纳米线18a的垂直范围约20纳米到约100纳米，低于纳米线种子22。
在图4中进一步显示，该结构经受高温热氧化制程，以在掺杂多晶硅表面上形成高温氧化物层28。在实施例中，高温氧化物层28的厚度可以是约3纳米至约20纳米；但是本披露也考虑其它尺寸。该氧化物层的功能为垂直纳米线电容器与垂直纳米线晶体管之间的绝缘体。
图5A是图4的结构经受导体沉积制程后的立体图，而图5B是图5A的剖面图。特别是，图5A与图5B显示该金属沉积围绕该高-k层与硅纳米线，以形成用于垂直通道闸极晶体管(vertical pass gate transistor)的围绕闸极(all-around gate)结构。作为本领域的技术人员可以理解的，高-k材料用作闸极电介质，且金属层用作控制闸极。在更具体的实施例中，金属层30沉积在露出的表面上，包括在氧化物层28与纳米线18a的露出部分与纳米线种子22。金属层30可以是例如铝或铜，沉积的厚度为约2纳米至约20纳米。在实施例中，金属层30可使用传统的ALD或CVD制程来沉积。该氧化物层的功能为在垂直纳米线电容器与垂直纳米线晶体管之间的绝缘体。
如图5A所示，金属层30经受凹陷制程，例如蚀刻制程，以露出该纳米线种子22。在实施例中，凹陷制程将金属层30降到低于纳米线种子22，使得该金属层电性隔离，例如，从该截面方向，与纳米线种子22隔离。如图5B所示，在纳米线种子22上形成金属层30。
在图6中，根据本披露的态样显示在图5A与图5B的结构的露出表面上沉积的层间介电材料32。层间介电材料32可使用传统的沉积制程，例如CVD，以沉积SiO2。在实施例中，层间介电材料32可凹陷到纳米线种子22的下方，并且在纳米线18a的侧壁上的金属层30(例如字线)之间提供电性绝缘。凹陷制程中也可以使金属层30凹陷到纳米线种子22的下方，从而形成存储器单元的字线。在实施例中，金属层30在纳米线的上部垂直表面上形成，藉由高-k介电材料24与金属隔离。凹陷制程可以是一个传统的蚀刻制程，例如RIE，使材料选择性的凹陷。
在图7中，在层间介电材料32上沉积第二层间介电材料32'，再经平坦化制程。在实施例中，平坦化制程可以是化学机械研磨(CMP)制程，这也将移除被形成在纳米线种子22上的高介电材料24的部分。以这种方式，可露出纳米线种子22。
仍参照图7，金属层34沉积在第二层间介电材料32'上并与该纳米线种子22的露出部分直接电性接触。该金属层34可以是任何布线材料，例如铜或钨金属布线，使用传统的CVD方法沉积。在实施例中，金属层34可以用作存储器单元的位线。在实施例中，层间介电材料32'将提供在金属层34(例如位线)及金属层30(例如字线)之间的电性绝缘(例如隔离)。另外，本领域的技术人员应认识到，纳米线18a可以是垂直通道，且在纳米线18a之间的掺杂多晶硅材料26可以是一个共同的底板。
图8显示图7所示的结构的顶视图。更具体地，图8是根据本披露的态样显示由多个位线与多个字线形成的存储器单元阵列的布局。如图8，位线是由金属材料34组成的，并经由纳米线种子22接触纳米线18a。
图9至图14是根据本披露的其它态样显示结构与相应的制造程序。具体地，图9的结构10'包括在纳米线18a的垂直侧壁沉积的金属层36，接着沉积高-k介电材料24。在实施例中，金属层36可以是氮化钛(TiN)或钨，覆盖沉积纳米线18a的露出表面与纳米线种子22。金属层36可通过ALD制程或CVD制程沉积至厚度为约1纳米至约10纳米；但是本披露也考虑其它尺寸。在实施例中，高-k介电层24可以是铪基材料，例如HfO2，在金属层36上沉积厚度为约1纳米至约5纳米。可以使用传统的ALD制程沉积高-k介电层24。
仍然参照图9所示，以蚀刻制程将金属层36与高-k介电材料24自结构的水平表面(例如绝缘层16与纳米线种子22的上部)移除材料。以这种方式，金属层36与高-k介电材料24将保留在纳米线18a的垂直侧壁上。在实施例中，蚀刻制程可使用传统的各向异性(anisotropic)蚀刻制程以化学选择性地移除材料。
在图10，掺杂多晶硅材料26被沉积在高-k介电层24与结构的其它露出表面上，然后经由一凹陷制程(例如蚀刻制程)以露出纳米线18a的上部与纳米线种子22。在实施例中，掺杂多晶硅材料26可以是N+掺杂层，例如砷或磷，或P+掺杂层，例如硼，采用传统的CVD制程沉积。在实施例中，掺杂多晶硅材料26可通过传统的蚀刻制程(例如RIE)凹陷，以露出垂直范围为约20纳米到约100纳米的纳米线18a，低于纳米线种子22。
如图11所示，金属层36与高-k介电材料24被凹陷以露出纳米线18a的上部。金属层36与高-k介电材料24的移除可通过具有化学选择性的RIE制程来进行，以掺杂多晶硅材料26的表面作为蚀刻停止层。在一个替代实施例，如图12所示，纳米线种子22还可以从纳米线18a的上表面移除。
如图13所示，在纳米线18a的露出部分与高-k介电层28的表面上沉积高-k介电材料38。在实施例中，该高-k介电材料38可以通过ALD制程或CVD制程覆盖沉积至厚度为约1纳米至约5纳米；但是本发明也考虑其它尺寸。在实施例中，该高-k介电层38可以是铪基材料，例如HfO2。使用ALD制程或CVD制程沉积金属层40在该高-k介电材料38上至厚度为约3纳米至约8纳米；但是本发明也考虑其它尺寸。在实施例中，金属层40可经受各向异性蚀刻以从水平表面移除金属层40，例如，纳米线18a上方的高-k介电层38及高-k介电层38的水平表面。以这种方式，金属层40仍然存留在纳米线18a的垂直表面上。本领域的技术人员所理解的，该金属层40会在纳米线18a的上垂直表面上形成字线，藉由高-k介电材料24隔离该金属。
在图14中，在该结构上覆盖沉积绝缘体材料以形成层间介电材料32/32'。在实施例中，层间介电材料32/32'可以是氧化物基材料，例如SiO2，使用传统的CVD制程沉积。层间介电材料32/32'将经受CMP制程，露出纳米线18a的金属，例如移除纳米线18a的顶表面的高-k介电材料24。
纳米线18a的露出部分经受硅化制程以形成硅化物接触42。本领域的技术人员应该理解，硅化制程开始于沉积过渡金属薄层(例如镍、钴或钛)在纳米线18a上。该材料沉积后，该结构被加热到约400℃允许该过渡金属与露出的硅反应(或如本文所述的其他半导体材料)形成低电阻过渡金属硅化物。以下的反应中，任何残留的过渡金属由化学蚀刻移除，留下硅化物接触42。在替代实施例中，使用图11的结构，硅化物接触42可直接在该纳米线种子22上形成。
在图14中进一步显示，金属层34沉积在层间介电材料32/32'上，并与该硅化物接触42的露出部分直接电性接触。金属层34可以是任何布线材料如铜或钨的金属布线，使用传统的CVD制程沉积。在实施例中，金属层34可以作为存储器单元的位线，其通过层间介电材料32/32'与金属层40(例如字线)电性隔离。在金属层40(例如字线)之间的电性绝缘(例如隔离)也由层间介质材料32/32'提供。本领域的技术人员应认识到，纳米线18a可以是垂直通道，且在纳米线18a之间的掺杂多晶硅材料26可以是一个共同底板。
以上所描述的方法使用于集成电路芯片的制造。所得的集成电路芯片可以分布在原始晶圆的制造形式(即，单一晶圆具有多个未封装的芯片)，为裸芯片，或未封装的形式。在后一种情况下，芯片被安装在单个芯片封装内(诸如塑料载体，带有引线被固定到主板或其他更高级的载体)，或在多芯片封装内(诸如具有表面互连或掩埋互连的任一个或两者的陶瓷载体)。在任何情况下，芯片随后与其它芯片，离散电路元件和/或其它信号处理装置整合，作为(a)中间产品的一部分，诸如主板，或者(b)最终产品。最终产品可以是任何产品包括集成电路芯片，范围从玩具与其他低阶应用到具有显示器、键盘或其他输入装置以及中央处理器的高级计算机产品。
本披露的各种实施例的描述基于说明的目的，但并非意在穷举或限制于所公开的实施例。对于本领域的普通技术人员，许多修改与变化将不脱离所描述实施例的范围与精神是显而易见的。本文所用的术语被选择最好地解释实施例的原理，在市场中发现的实际应用或技术改进过的技术，或使其他的普通技术人员能够理解在此公开的实施例。

Claims (18)

1.一种垂直存储器单元阵列，包括：
多个垂直纳米线，延伸自绝缘层；
介电材料，位在该多个垂直纳米线的垂直侧壁上；
掺杂材料，提供在该多个垂直纳米线之间；
至少一个位线，延伸于该多个垂直纳米线的顶部上并与该多个垂直纳米线电性接触；
纳米线种子，位在该多个垂直纳米线各者的顶部并与该至少一个位线电性接触；
至少一个字线，形成在该多个垂直纳米线的该垂直侧壁上并藉由该介电材料与该多个垂直纳米线隔离；以及
金属层，接触该多个垂直纳米线的该垂直侧壁，且与该至少一个字线电性隔离。
2.如权利要求1所述的垂直存储器单元阵列，其中，该介电材料是高-k介电材料。
3.如权利要求1所述的垂直存储器单元阵列，其中，该掺杂材料是多晶硅。
4.如权利要求3所述的垂直存储器单元阵列，其中，该掺杂多晶硅为N+掺杂材料及P+掺杂材料其中一者。
5.如权利要求3所述的垂直存储器单元阵列，其中，该掺杂多晶硅是位于该至少一个字线下方并作为一共同背板，且该至少一个字线是藉由绝缘体材料隔离该共同背板。
6.如权利要求1所述的垂直存储器单元阵列，其中，该多个垂直纳米线是由半导体材料构成。
7.如权利要求1所述的垂直存储器单元阵列，其中，该纳米线种子是藉由该纳米线种子下方的该至少一个字线的凹陷而与该至少一个字线电性隔离。
8.如权利要求1所述的垂直存储器单元阵列，更包括硅化物，位在各该多个垂直纳米线的顶部并与该至少一个位线电性接触。
9.如权利要求8所述的垂直存储器单元阵列，其中，该金属层将该多个垂直纳米线的该垂直侧壁与该介电材料隔离。
10.如权利要求9所述的垂直存储器单元阵列，其中，该金属层及介电层被垂直凹陷至低于该多个垂直纳米线的顶部表面，使得该金属层及该介电层与该硅化物电性隔离。
11.如权利要求10所述的垂直存储器单元阵列，更包括高-k介电材料，形成在该多个垂直纳米线的露出部分上，且该至少一个字线形成在该高-k介电材料上。
12.一种垂直存储器单元，包括：
多个垂直纳米线；
高-k介电材料，位在该多个垂直纳米线的垂直侧壁上；
掺杂多晶硅材料，提供在该多个垂直纳米线之间；
至少一金属，包括该垂直存储器单元的字线，形成在该高-k介电材料上方的该多个垂直纳米线的该垂直侧壁上，并与该掺杂多晶硅材料电性隔离；
至少一金属，包括该垂直存储器单元的位线，延伸于该多个垂直纳米线的顶部上，与该多个垂直纳米线电性接触并与该掺杂多晶硅材料电性隔离；
纳米线种子，位在各该多个垂直纳米线的顶部，并与包括该垂直存储器单元的该位线且延伸于该多个垂直纳米线的顶部上的该至少一金属电性接触，其中，该纳米线种子与包括该垂直存储器单元的该字线且形成在该多个垂直纳米线的该垂直侧壁上的该至少一金属电性隔离；以及
金属层，接触该多个垂直纳米线的该垂直侧壁，且与形成在该高-k介电材料上方的该多个垂直纳米线的该垂直侧壁上的该至少一金属电性隔离。
13.如权利要求12所述的垂直存储器单元，其中，该高-k介电材料是铪基材料。
14.如权利要求12所述的垂直存储器单元，其中，该掺杂多晶硅是N+掺杂材料及P+掺杂材料其中一者，其低于形成在该垂直侧壁上的该至少一金属并作为共同背板。
15.如权利要求12所述的垂直存储器单元，更包括
硅化物，位在各该多个垂直纳米线的顶部的各该纳米线种子上，并与延伸于该多个垂直纳米线的该顶部上的该至少一金属电性接触。
16.如权利要求12所述的垂直存储器单元，其中，该金属层将该多个垂直纳米线的该垂直侧壁与该高-k介电材料隔离，其中，该金属层及介电层被垂直凹陷至低于该多个垂直纳米线的顶部表面，使得该金属层及该介电层与硅化物电性隔离。
17.如权利要求16所述的垂直存储器单元，更包括高-k介电材料，形成在该多个垂直纳米线的露出部分上，且该多个垂直纳米线的该垂直侧壁上的该至少一金属形成在该高-k介电材料上。
18.一种形成垂直存储器单元阵列的方法，包括：
生长自绝缘层延伸的多个垂直纳米线；
形成接触该多个垂直纳米线的垂直侧壁的金属层；
在该金属层上沉积介电材料；
在该多个垂直纳米线之间沉积掺杂多晶硅材料；
在该多个垂直纳米线的该垂直侧壁上形成藉由该介电材料与该多个垂直纳米线隔离的至少一个字线，其中，该金属层与该至少一个字线电性隔离；
将该至少一个字线与该掺杂多晶硅材料隔离；
在各该多个垂直纳米线的顶部上形成硅化物；以及
在该硅化物的顶部上形成至少一个位线并与其电性接触。
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