DE102004023301A1 - Steg-Feldeffekttransistor-Speicherzelle, Steg-Feldeffekttranistor-Speicherzellen-Anordnung und Verfahren zum Herstellen einer Steg-Feldeffekttransitor-Speicherzelle - Google Patents

Steg-Feldeffekttransistor-Speicherzelle, Steg-Feldeffekttranistor-Speicherzellen-Anordnung und Verfahren zum Herstellen einer Steg-Feldeffekttransitor-Speicherzelle Download PDF

Info

Publication number
DE102004023301A1
DE102004023301A1 DE102004023301A DE102004023301A DE102004023301A1 DE 102004023301 A1 DE102004023301 A1 DE 102004023301A1 DE 102004023301 A DE102004023301 A DE 102004023301A DE 102004023301 A DE102004023301 A DE 102004023301A DE 102004023301 A1 DE102004023301 A1 DE 102004023301A1
Authority
DE
Germany
Prior art keywords
memory cell
field effect
effect transistor
transistor memory
charge storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102004023301A
Other languages
English (en)
Inventor
Michael Dr. Specht
Franz Dr. Kreupl
Gernot Steinlesberger
Johannes Dr. Kretz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102004023301A priority Critical patent/DE102004023301A1/de
Priority to PCT/DE2004/002739 priority patent/WO2005060000A2/de
Priority to KR1020067012141A priority patent/KR20060103455A/ko
Priority to EP04802942A priority patent/EP1704595A2/de
Priority to JP2006544208A priority patent/JP2007517386A/ja
Publication of DE102004023301A1 publication Critical patent/DE102004023301A1/de
Priority to US11/455,907 priority patent/US20070018218A1/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

Eine Steg-Feldeffekttransistor-Speicherzelle enthält einen ersten und einen zweiten Source-/Drain-Bereich und einen dazwischen angeordneten Kanal-Bereich, welche Source-/Drain- und Kanal-Bereiche in einem Halbleiter-Steg gebildet sind. Die Speicherzelle enthält ferner eine Ladungsspeicherschicht, die zumindest teilweise auf dem Halbleiter-Steg angeordnet ist, und einen metallisch leitfähigen Gate-Bereich auf zumindest einem Teil der Ladungsspeicherschicht, die derart eingerichtet ist, dass mittels Anlegens vorgebbarer elektrischer Potentiale an die Steg-Feldeffekttransistor-Speicherzelle in die Ladungsspeicherschicht elektrische Ladungsträger selektiv einbringbar oder daraus entfernbar sind.

Description

  • Die Erfindung betrifft eine Steg-Feldeffekttransistor-Speicherzelle, eine Steg-Feldeffekttransistor-Speicherzellen-Anordnung und ein Verfahren zum Herstellen einer Steg-Feldeffekttransistor-Speicherzelle.
  • Angesichts der schnellen Entwicklung in der Computertechnologie besteht Bedarf an hochdichten, leistungsarmen und nichtflüchtigen Speichern, insbesondere für mobile Anwendungen im Bereich der Datenspeicherung.
  • Aus dem Stand der Technik ist ein Floating-Gate-Speicher bekannt, bei dem oberhalb einer Gate-isolierenden Schicht eines in einem Substrat integrierten Feldeffekttransistors ein elektrisch leitfähiger Floating-Gate-Bereich angeordnet ist, in welchen mittels Fowler-Nordheim-Tunnelns elektrische Ladungsträger dauerhaft eingebracht werden können. Aufgrund des Feldeffekts ist der Wert der Schwellenspannung eines solchen Transistors davon abhängig, ob in dem Floating-Gate Ladungsträger gespeichert sind oder nicht. Somit ist in dem Vorhandensein bzw. Nichtvorhandensein elektrischer Ladungsträger in der Floating-Gate-Schicht eine Speicherinformation kodierbar.
  • Allerdings ist zum Einbringen von elektrischen Ladungsträgern in ein Floating-Gate eine hohe Spannung von typischerweise 15V bis 20V erforderlich. Dies kann zu einer Schädigung empfindlicher integrierter Bauelemente führen und ist zudem für energiesparende (z.B. Low-Power-Anwendungen) oder mobile Anwendungen (z.B. Mobilfunktelefone, Personal Digital Assistant, PDA) unattraktiv.
  • Bei einem NROM-Speicher ("nitrided read only memory") wird eine Siliziumnitrid-Trappingschicht als Gate-isolierende Schicht eines Feldeffekttransistors verwendet, wobei mittels Channel Hot Electron Injection (Tunneln heißer Elektronen) Ladungsträger dauerhaft in die Siliziumnitrid-Schicht als Ladungsspeicherschicht eingebracht werden können. Typische Programmierspannungen liegen in diesem Fall bei ungefähr 9V, und es sind Schreibzeiten von 150ns an einer Einzelzelle erreicht.
  • Aus [1] ist eine NROM-Speicherzelle bekannt, bei der in einem Transistor zwei Bit Speicherinformation gespeichert werden können.
  • Eine solche NROM-Speicherzelle weist jedoch den Nachteil einer hohen Leistungsaufnahme auf. Ferner ist die Skalierbarkeit von NROM-Speicherzellen aufgrund von Kurzkanaleffekten, wie dem "punch through" Effekt, die insbesondere bei einer Kanallänge von typischerweise unter 200nm auftreten, schlecht. Darüber hinaus ist bei einer geringen Weite von Transistoren von NROM-Speicherzellen der Lesestrom sehr klein. Auch dies steht einer fortgesetzten Skalierung entgegen.
  • Es besteht Bedarf an hochdichten Datenspeichern mit Speicherdichten von vorzugsweise mindestens 1Gbit/cm2. Aus dem Stand der Technik bekannte Speicherzellen-Anordnungen sind eine NAND-Anordnung mit Planaren Floating-Gate-Speicherzellen bzw. sogenannte "virtual ground arrays" mit NROM-Speicherzellen zum Speichern von zwei Bit Information pro Speicherzelle. Mit diesen Speicherzellen-Anordnungen sind Speicherkapazitäten von ungefähr 1Gbit erreichbar. Allerdings ist technologisch bedingt eine fortgesetzte Erhöhung der Speicherdichte aufgrund der schlechten Skalierbarkeit dieser Speicherzellen-Anordnungen schwierig.
  • Der Erfindung liegt das Problem zugrunde, eine Speicherzelle bereitzustellen, die auch zu kleinen Dimensionen hin fortgesetzt skalierbar ist.
  • Das Problem wird durch eine Steg-Feldeffekttransistor-Speicherzelle, durch eine Steg-Feldeffekttransistor-Speicherzellen-Anordnung und durch ein Verfahren zum Herstellen einer Steg-Feldeffekttransistor-Speicherzelle mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
  • Die erfindungsgemäße Steg-Feldeffekttransistor-Speicherzelle enthält einen ersten und einen zweiten Source-/Drain-Bereich und einen dazwischen angeordneten Kanal-Bereich, welche Source-/Drain- und Kanal-Bereiche in einem Halbleiter-Steg gebildet sind. Ferner ist eine Ladungsspeicherschicht vorgesehen, die zumindest teilweise auf dem Halbleiter-Steg angeordnet ist. Die Steg-Feldeffekttransistor-Speicherzelle enthält einen metallisch leitfähigen Gate-Bereich auf zumindest einem Teil der Ladungsspeicherschicht, wobei die Ladungsspeicherschicht derart eingerichtet ist, dass mittels Anlegens vorgebbarer elektrischer Potentiale an die Steg-Feldeffekttransistor-Speicherzelle in die Ladungsspeicherschicht elektrische Ladungsträger selektiv einbringbar oder daraus entfernbar sind.
  • Die erfindungsgemäße Steg-Feldeffekttransistor-Speicherzellen-Anordnung enthält eine Mehrzahl von Steg-Feldeffekttransistor-Speicherzellen mit den oben beschrieben Merkmalen.
  • Bei dem erfindungsgemäßen Verfahren zum Herstellen einer Steg-Feldeffekttransistor-Speicherzelle werden ein erster und ein zweiter Source-/Drain-Bereich und ein dazwischen angeordneter Kanal-Bereich in einem Halbleiter-Steg gebildet. Ferner wird eine Ladungsspeicherschicht zumindest teilweise auf dem Halbleiter-Steg gebildet. Ein metallisch leitfähiger Gate-Bereich wird auf zumindest einem Teil der Ladungsspeicherschicht gebildet. Die Ladungsspeicherschicht wird derart eingerichtet, dass mittels Anlegens vorgebbarer elektrischer Potentiale an die Steg-Feldeffekttransistor-Speicherzelle in die Ladungsspeicherschicht elektrische Ladungsträger selektiv einbringbar oder daraus entfernbar sind.
  • Eine Grundidee der Erfindung ist daran zu sehen, dass der Gate-Bereich einer Steg-Feldeffekttransistor-Speicherzelle (bzw. der Wortleitungs-Bereich einer Steg-Feldeffekttransistor-Speicherzellen-Anordnung) aus einem metallisch leitfähigen Material gebildet wird, d.h. aus einem Material, das eine elektrische Leitfähigkeit aufweist, die für ein metallisches Material charakteristisch ist. Mit anderen Worten wird zum Beispiel metallisches Material, dotiertes polykristallines Silizium-Material oder kohlenstoffhaltiges Material zwischen benachbarte Halbleiter-Stege oder Halbleiter-Finnen eingebracht.
  • Das Vorsehen von Gate-Bereich bzw. Wortleitung aus einem metallisch leitfähigen Material führt zu einer niederohmigen Steuerung der Speicherzelle und bewirkt eine verbesserte Lösch-Performance, insbesondere wenn als Material mit Dotierstoff des p-Leitungstyps versehenes polykristallines Silizium verwendet wird, oder ein Metall mit einer Austrittsarbeit vor vorzugsweise größer als 4.leV. Diese verbesserte Lösch-Performance resultiert aus einem besonders vorteilhaften Potentialverlauf zwischen Kanal-Bereich, Ladungsspeicherschicht (z.B. vorgesehen als ONO- Schichtenfolge) und Gate-Bereich in einer Realisierung aus einem metallisch leitfähigem Material.
  • Mit der erfindungsgemäßen Steg-Feldeffekttransistor-Speicherzelle ist bei einer "virtual ground array"-Architektur eine hohe Speicherdichte von beispielsweise 8Gbit/cm2 und mehr mit einer hohen Ausleserate kombiniert.
  • Bei der erfindungsgemäßen Steg-Effekttransistor-Speicherzelle ist eine hohe Ausleserate bei hohen Aspektverhältnissen der Halbleiter-Finnen ermöglicht, und dies bei einer guten Lösch-Performance. Die Ausleseraten sind besser als bei konventionellen NAND-Speichern. Unter einem Aspektverhältnis wird das Verhältnis von Höhe zu Breite des Bereichs zwischen benachbarten Finnen einer Speicherzellen-Anordnung verstanden. Ein solcher Abstand kann in der Größenordnung von 10nm liegen, die Höhe einer Finne kann beispielsweise 50nm betragen.
  • Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Die Ladungsspeicherschicht der Steg-Feldeffekttransistor-Speicherzelle kann als elektrisch isolierende Ladungsspeicherschicht ausgeführt sein. Speicherzellen mit einer elektrisch isolierenden Ladungsspeicherschicht ermöglichen geringere Programmierspannungen als solche mit Floating Gate. Eine elektronisch isolierende Ladungsspeicherschicht kann auch als Trapping layer bezeichnet werden, da anschaulich elektrische Ladungsträger in der elektrisch isolierenden Schicht eingefangen werden.
  • Die Ladungsspeicherschicht kann erfindungsgemäß zum Beispiel eine Siliziumoxid-Siliziumnitrid-Siliziumoxid-Schichtenfolge (ONO-Schichtenfolge), Aluminiumoxid, Yttriumoxid, Lanthanoxid, Hafniumoxid, amorphes Silizium, Tantaloxid, Titanoxid, Zirkoniumoxid, und/oder ein Aluminat aufweisen oder daraus bestehen.
  • Der Gate-Bereich der erfindungsgemäßen Steg-Feldeffekttransistor-Speicherzelle bzw. ein Wortleitungs-Bereich der Steg-Feldeffekttransistor-Speicherzellen-Anordnung kann Kohlenstoff-Material aufweisen oder aus Kohlenstoff-Material bestehen.
  • Bei Vorsehen des Gate-Bereich aus einem kohlenstoffhaltigen Material kann selbst bei Finnen oder Stegen, die eine sehr geringe Dimension bzw. einen sehr geringen Abstand voneinander aufweisen, Zwischenräume zwischen benachbarten Finnen sicher und unter Vermeidung von die elektrische Ansteuerbarkeit der Speicherzelle beeinträchtigenden Luftlöchern mit Material des Gate-Bereichs formschlüssig ausgefüllt werden.
  • Bei Fin-FET-Speicherzellen ist es bei sehr hohen Speicherdichten, beispielsweise bei einem Abstand benachbarter Finnen von 20nm und weniger, schwierig, Wortleitungs-Bereiche zwischen den Finnen oder Stegen ohne Airgaps und mit guter elektrischer Leitfähigkeit herzustellen.
  • Bei Verwendung herkömmlicher Materialen für Gate-Bereiche bzw. Wortleitungs-Bereiche einer Steg-Feldeffekttransistor-Speicherzellen-Anordnung kann es vorkommen, dass solche Elektroden in den engen Zwischenräumen zwischen benachbarten Halbleiter-Finnen nicht in ausreichend guter Qualität und ausreichender Konformität abgeschieden werden. Indem erfindungsgemäß Fin-Feldeffekttransistor-Speicherzellen mit Gate-Bereichen bzw. Wortleitungs-Bereichen gebildet werden, die Kohlenstoff aufweisen oder aus Kohlenstoff bestehen, ist ein Material für die Wortleitungs-Bereiche geschaffen, das auch in engste Spalten oder Hohlräume mit Dimensionen von 10nm und weniger mit homogener Grenzflächenbedeckung vordringen kann und auch bei geringen Dicken eine gute elektrische Leitfähigkeit aufweist. Die erfindungsgemäß erreichte homogene Bedeckbarkeit der mit der Ladungsspeicherschicht versehenen Halbleiter-Stege mit dem kohlenstoffhaltigen Gate-Bereich bewirkt, dass bei Anlegen einer elektrischen Spannung an den Gate-Bereich mittels des Feldeffekts die elektrischen Eigenschaften der Speicherzelle exakt steuerbar bzw. einstellbar sind. Dadurch ist auch bei hohen Speicherdichten eine einwandfreie Funktionsfähigkeit der Speicherzelle ermöglicht.
  • Somit ist eine neue Möglichkeit geschaffen, bei geringen Abständen von zum Beispiel unter 30nm zwischen benachbarten Finnen eine niederohmige, hochqualitative und miniaturisierte elektrische Ansteuerleitung für eine Transistor-Speicherzelle zu schaffen. Unter Verwendung von Kohlenstoff-Material für die Gate-Bereiche oder Wortleitungs-Bereiche können auch sehr enge Fugen mit Material benetzt werden. Das Kohlenstoff-Material weist zudem selbst bei geringen Dicken eine gute elektrische Leitfähigkeit auf.
  • Experimente haben gezeigt, dass die Kohlenstoff-Schicht der erfindungsgemäßen Steg-Feldeffekttransistor-Speicherzelle insbesondere auf einer Siliziumoxid-Schicht gute Haftungseigenschaften aufweist, so dass ein unerwünschtes Ablösen solcher Schichten voneinander vermieden ist. Die Kohlenstoff-Schicht kann beispielsweise unter Verwendung eines Sauerstoffplasma- bzw. Stickstoffplasma-Ätzverfahrens mit hoher Güte und vertretbarem Aufwand strukturiert werden. Ferner ist das Abscheiden von Siliziumnitrid-Material (z.B. als Deck- oder Passivierungsschicht) auf der kohlenstoffhaltigen Schicht technologisch problemlos möglich.
  • In das Kohlenstoff-Material kann Dotiermaterial zum Erhöhen der elektrischen Leitfähigkeit des Gate-Bereichs eingebracht sein. Als Dotiermaterial kann zum Beispiel Bor, Aluminium, Indium, Phosphor oder Arsen verwendet werden. Derartiges Dotiermaterial kann beispielsweise während des Herstellens des kohlenstoffhaltigen Gate-Bereichs in den Gate-Bereich eingebracht bzw. injiziert werden, zum Beispiel indem während eines CVD-Abscheideverfahrens ("chemical vapour deposition") ein zusätzlicher, Dotiermaterial aufweisender Precursor in die Verfahrenskammer zugeführt wird. Ein solcher zusätzlicher Precursor zum Bereitstellen von Bor-Dotiermaterial ist beispielsweise Diboran (B2H6).
  • Der Halbleiter-Steg kann aus einem Bulk-Silizium-Substrat oder aus einem Silicon-on-Insulator-Substrat gebildet sein. Mit anderen Worten kann die erfindungsgemäße Speicherzelle in Bulk-Silizium-Technologie oder in SOI-Technologie realisiert werden.
  • Bei der Steg-Feldeffekttransistor-Speicherzelle weist der Gate-Bereich vorzugsweise polykristallines Silizium oder ein Metall auf. Diese Materialien eignen sich gut als metallisch leitfähiges Material.
  • Insbesondere kann der Gate-Bereich dotiertes polykristallines Silizium aufweisen, wobei die Dotieratome des n-Leitungstyps oder des p-Leitungstyps sein können.
  • Vorzugsweise weist das polykristalline Silizium Dotiermaterial des p-Leitungstyps auf, zum Beispiel Bor, Aluminium oder Indium. Insbesondere wenn das polykristalline Silizium p+-dotiert ist (d.h. eine sehr starke p-Dotierung aufweist), kann aufgrund des dann erhaltenen vorteilhaften Energiebandverlaufs eine besonders effektive Lösch-Performance erhalten werden (vgl. 9 und zugehörige Beschreibung). Dasselbe gilt für Metalle mit einer ausreichend hohen Austrittsarbeit. In diesem Fall wie auch im Fall eines p-dotierten Gate-Materials wird der Gate-Strom durch eine hohe Barriere zum Topoxid verringert, so dass effizientes Löschen durch den Löcherstrom aus dem Substrat erreicht wird.
  • Der Gate-Bereich kann ein Metall mit einer Austrittsarbeit aufweisen, die ausreichend hoch ist, um einen für ein Löschen der Speicherzelle erforderlichen Gate-Strom gering zu halten.
  • Insbesondere kann der Gate-Bereich ein Metall mit einer Austrittsarbeit von mindestens 4.1 Elektronenvolt aufweisen.
  • Im Weiteren wird die erfindungsgemäße Steg-Feldeffekttransistor-Speicherzellen-Anordnung, die erfindungsgemäße Steg-Feldeffekttransistor-Speicherzellen aufweist, näher beschrieben. Ausgestaltungen der Steg-Feldeffekttransistor-Speicherzelle gelten auch für die Steg-Feldeffekttransistor-Speicherzellen-Anordnung und umgekehrt.
  • Die Steg-Feldeffekttransistor-Speicherzellen der Steg-Feldeffekttransistor-Speicherzellen-Anordnung können im Wesentlichen matrixförmig angeordnet sein.
  • Entlang einer ersten Richtung angeordnete Steg-Feldeffekttransistor-Speicherzellen können gemeinsame Wortleitungs-Bereiche aufweisen, die mit den Gate-Bereichen der zugeordneten Steg-Feldeffekttransistor-Speicherzellen gekoppelt sind und aus demselben Material wie die Gate-Bereiche gebildet sind. Somit können anschaulich die Gate-Bereiche und die Wortleitungs-Bereiche einer Zeile oder Spalte von Steg-Feldeffekttransistor-Speicherzellen der Speicherzellen-Anordnung aus einer einstückigen und einstoffigen Kohlenstoff-Struktur bestehen.
  • Die Steg-Feldeffekttransistor-Speicherzellen-Anordnung kann als NAND-Speicherzellen-Anordnung eingerichtet sein. In diesem Fall können die Finnen im Wesentlichen orthogonal zu den Wortleitungs-Bereichen verlaufend angeordnet sein. Die Wortleitungs-Bereiche können als Maske zum Bilden der Source-/Drain-Bereiche der Steg-Feldeffekttransistor-Speicherzellen verwendet werden. Es ist in NAND-Architektur möglich, eine Halbleiter-Finne anschaulich als Teil der Bitleitung mitzuverwenden. Vorzugsweise werden allerdings in einem Abstand einer vorgegebenen Anzahl (typischerweise acht oder sechzehn) von Speicherzellen einer Halbleiter-Finne Vias gebildet, mittels welcher eine Kopplung der Source-/Drain-Bereiche mit metallischen Bitleitungen einer Verdrahtungsebene realisiert wird.
  • Die erfindungsgemäße Steg-Feldeffekttransistor-Speicherzellen-Anordnung kann derart eingerichtet sein, dass mittels Anlegens vorgebbarer elektrischer Potentiale an zumindest einen Gate-Bereich und an zumindest einen Teil der Source-/Drain-Bereiche Ladungsträger in die Ladungsspeicherschicht einer ausgewählten Steg-Feldeffekttransistor-Speicherzelle mittels Fowler-Nordheim-Tunnels selektiv einbringbar oder daraus entfernbar sind.
  • Alternativ zu der NAND-Speicherzellen-Anordnung kann die erfindungsgemäße Steg-Feldeffekttransistor-Speicherzellen-Anordnung mindestens einen ersten Bitleitungs-Bereich und mindestens einen zweiten Bitleitungs-Bereich aufweisen, wobei der erste Source-/Drain-Bereich einer jeweiligen Steg-Feldeffekttransistor-Speicherzelle mit einem zugeordneten ersten Bitleitungs-Bereich und der zweite Source-/Drain-Bereich einer jeweiligen Steg-Feldeffekttransistor-Speicherzelle mit einem zugeordneten zweiten Bitleitungs-Bereich gekoppelt ist. Zum Beispiel können derartige Bitleitungs-Bereiche in einer Verdrahtungsebene oberhalb der Gate-Bereiche bzw. der Wortleitungs-Bereiche vorgesehen sein, wobei eine Speicherzelle in einem Kreuzungsbereich einer Wort- und einer Bitleitung mittels einer zugeordneten Wortleitung angesteuert und mittels zugeordneter Bitleitungen ausgelesen bzw. programmiert wird.
  • Die ersten und zweiten Bitleitungs-Bereiche können im Wesentlichen in einer zweiten Richtung verlaufend angeordnet sein, welche zweite Richtung schräg zu der ersten Richtung angeordnet ist. Vorzugsweise ist die Halbleiter-Finne im Wesentlichen orthogonal zu der Wortleitung bzw. den miteinander gekoppelten Gate-Bereichen verlaufend angeordnet. In diesem Fall ist es erforderlich, die Bitleitungs-Bereiche in einer beispielsweise oberhalb der Wortleitungs-Ebene angeordneten Verdrahtungsebene schräg verlaufend zu den Wortleitungen vorzusehen, beispielsweise unter einem 45°- Winkel. Die ersten und zweiten Bitleitungs-Bereiche können geradlinig verlaufen oder eine zickzackartige bzw. sägezahnförmige Struktur aufweisen. Wenn ein Bitleitungs-Bereich als zickzack- oder sägezahnartige Struktur vorgesehen ist, die im Wesentlichen entlang der zweiten Verlaufsrichtung schräg zu den Wortleitungs-Bereichen verläuft, ist es möglich, im Wesentlichen gleich lange und somit einen im Wesentlichen gleichen ohmschen Widerstand aufweisende Bitleitungs-Bereiche zu bilden, mit welchen Source-/Drain-Bereiche von Steg-Feldeffekttransistor-Speicherzellen angesteuert werden können.
  • Die Halbleiter-Finnen der Steg-Feldeffekttransistor-Speicherzellen und die Wortleitungs-Bereiche können entlang einer dritten Richtung verlaufend angeordnet sein, und erste und zweite Bitleitungs-Bereiche können entlang einer vierten Richtung verlaufend angeordnet sein, welche dritte Richtung senkrecht zu der vierten Richtung angeordnet ist.
  • Die Steg-Feldeffekttransistor-Speicherzellen-Anordnung kann derart eingerichtet sein, dass mittels Anlegens vorgebbarer elektrischer Potentiale an zumindest einen Wortleitungs-Bereich und an zumindest einem Teil der Bitleitungs-Bereiche Ladungsträger in die Ladungsspeicherschicht in einer ausgewählten Steg-Feldeffekttransistor-Speicherzelle mittels Tunnelns heißer Ladungsträger selektiv einbringbar bzw. daraus entfernbar sind. Mittels Tunnelns heißer Elektronen oder Tunnelns heißer Löcher können mit kurzen Schreibzeiten elektrische Ladungsträger in die Ladungsspeicherschicht dauerhaft eingebracht werden, wobei in diesen eingebrachten elektrischen Ladungsträgern die Speicherinformation kodiert ist.
  • Die beschriebene Steg-Feldeffekttransistor-Speicherzellen-Anordnung kann zum Speichern von zwei Bit Information in einer Steg-Feldeffekttransistor-Speicherzelle mittels Einbringens von Ladungsträgern in die Ladungsspeicherschicht in einen Grenzbereich zwischen dem ersten Source-/Drain-Bereich und dem Kanal-Bereich sowie in einen Grenzbereich zwischen dem zweiten Source-/Drain-Bereich und dem Kanal-Bereich der jeweiligen Steg-Feldeffekttransistor-Speicherzelle eingerichtet sein. Somit ist die Speicherzellen-Anordnung der Erfindung als Dualbit-Speicherzelle betreibbar, so dass ein hochdichter Halbleiterspeicher geschaffen ist.
  • Die ersten und zweiten Bitleitungs-Bereiche können als Virtual-Ground-Verdrahtungen ausgeführt sein.
  • Die Halbleiter-Stege benachbarter Steg-Feldeffekttransistoren können in einem Abstand von 10nm bis 100nm,, vorzugsweise höchstens 30nm, weiter vorzugsweise höchstens 20nm oder höchstens 10nm voneinander angeordnet sein. Es ist auch bei sehr kleinen Abständen zwischen benachbarten Halbleiter-Finnen möglich, einen Gate-Bereich ausreichender Konformität und Güte aus einem kohlenstoffhaltiges Material zu schaffen.
  • Ferner kann eine zumindest zum Teil die Wortleitungs-Bereiche bedeckende elektrisch isolierende Deckschicht vorgesehen sein. Eine Siliziumnitrid-Deckschicht weist besonders gute Materialeigenschaften in Kombination mit einem kohlenstoffhaltigen Wortleitungs-Bereich auf, insbesondere ist ein Ablösen einer solchen Deckschicht sicher vermieden.
  • Die Deckschicht kann in Hohlräume zwischen mit dem Wortleitungs-Bereich bedeckte Halbleiter-Stege hineinreichen.
  • Somit kann die Deckschicht als Abstandshalter bzw. Entkopplungselement zwischen benachbarten Finnen mitverwendet werden, wodurch ein unerwünschtes Übersprechen zwischen benachbarten Speicherzellen vermieden wird. Mittels der Bereiche der Deckschicht zwischen benachbarten Halbleiter-Finnen ist eine mechanische Entkopplung benachbarter Speicherzellen realisiert
  • Im Weiteren wird das erfindungsgemäße Verfahren zum Herstellen einer Steg-Feldeffekttransistor-Speicherzelle näher beschrieben. Ausgestaltungen der Steg-Feldeffekttransistor-Speicherzelle bzw. der Steg-Feldeffekttransistor-Speicherzellen-Anordnung gelten auch für das Verfahren zum Herstellen einer Steg-Feldeffekttransistor-Speicherzelle und umgekehrt.
  • Das Kohlenstoff-Material des Gate-Bereichs kann unter Verwendung eines chemischen Gasphasenabscheide-Verfahren ("chemical vapour deposition", CVD) gebildet werden. Zum Bilden des Kohlenstoff-Materials kann zum Beispiel Methan (CH4), Azetylen (C2H2) oder Ethen (C2H4) verwendet werden.
  • Als Kohlenstoffquelle zum Bilden des Kohlenstoff-Materials eignet sich besonders gut Methangas als Precursor in einem CVD-Verfahren, da dieses kleine Molekül besonders gut in die engen Zwischenräume zwischen benachbarten Halbleiter-Finnen eindringen kann. Unter Verwendung von Methangas als Precursor zum Bilden des kohlenstoffhaltigen Gate-Bereichs sind Luftlöcher besonders sicher vermieden.
  • Während des Bildens des Kohlenstoff-Materials kann ein Dotiermaterial enthaltender Stoff zugeführt werden, welches Dotiermaterial derart eingerichtet ist, dass es die elektrische Leitfähigkeit des Gate-Bereichs erhöht. Zum Beispiel kann Diboran als Borquelle zum Dotieren des kohlenstoffhaltigen Materials des Gate-Bereichs zugeführt werden, wodurch eine sehr homogene Bordotierung in dem Kohlenstoff-Material erreicht wird.
  • Nach dem Bilden des Kohlenstoff-Materials kann dieses einem Temper-Verfahrensschritt unterzogen werden. Beispielsweise kann das gebildete Kohlenstoff-Material ungefähr zwei Minuten bei Argon-Atmosphäre und einer Temperatur von typischerweise 1000 bis 1100°C, vorzugsweise 1050°C, behandelt werden. Mittels eines solchen Temper-Verfahrensschritts kann der ohmsche Widerstand der Kohlenstoff-Schicht typischerweise um einen Faktor zwei und mehr reduziert werden. Mittels des Temper-Verfahrensschrittes kann daher die Materialeigenschaft des Gate-Bereichs zusätzlich verbessert werden.
  • Beispielsweise können folgende Parameter für ein Herstellungsverfahren der kohlenstoffhaltigen Schicht im Rahmen eines CVD-Verfahrens verwendet werden. Als Gas zum Vorkonditionieren kann zum Beispiel Wasserstoffgas mit einem Druck zwischen 10-4bar und 10-2bar, vorzugsweise 10-3bar verwendet werden. Ferner kann Methan als Kohlenstoffquelle zum Bilden der kohlenstoffhaltigen Schicht mit einem Druck zwischen 0.2bar und 0.7bar, vorzugsweise 0.6bar, zugeführt werden. Die Betriebstemperatur während des Herstellungsverfahrens beträgt typischerweise zwischen 950°C und 1000°C. Die Dicke der Kohlenstoff-Schicht ist mittels Vorgehens der Prozessierungsdauer einstellbar.
  • Zum Herstellen der erfindungsgemäßen Steg-Feldeffekttransistor-Speicherzelle kann Energie mittels einer elektromagnetischen Strahlungsquelle zugeführt werden.
  • Alternativ zum konventionellen Heizen einer CVD-Apparatur kann also mit einer anschaulich photonischen Heizung, das heißt einer elektromagnetischen Strahlungsquelle als Energiequelle, die Verfahrenskammer auf 800°C geheizt werden. Bei einem Druck zwischen 10-3bar und 10-2bar, vorzugsweise 3.3 10-3bar, Wasserstoff und zwischen 10-3bar und 10-1bar, vorzugsweise 10-2bar Methan, wird dann die Kohlenstoff-Schicht hergestellt.
  • Das Kohlenstoff-Material kann abgeschieden werden und unter Verwendung eines Plasmaätz-Verfahrens zum Bilden des Gate-Bereichs strukturiert werden. Vorzugsweise wird für das Plasmaätz-Verfahren ein Wasserstoffplasma- oder Sauerstoffplasma-Ätzverfahren verwendet.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert. Es zeigen:
  • 1 eine Querschnittansicht einer Steg-Feldeffekttransistor-Speicherzellen-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung,
  • 2 die in 1 gezeigte Steg-Feldeffekttransistor-Speicherzellen-Anordnung in einem Betriebszustand, in dem in die Ladungsspeicherschicht elektrische Ladungsträger eingebracht sind,
  • 3A bis 3D Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zu Herstellen der Steg-Feldeffekttransistor-Speicherzellen-Anordnung aus 1,
  • 4 eine Layout-Draufsicht einer Steg-Feldeffekttransistor-Speicherzellen-Anordnung gemäß dem ersten Ausführungsbeispiel der Erfindung,
  • 5 eine Layout-Draufsicht einer Steg-Feldeffekttransistor-Speicherzellen-Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung,
  • 6 eine Steg-Feldeffekttransistor-Speicherzellen-Anordnung gemäß einem dritten Ausführungsbeispiel der Erfindung, mit sägezahnförmigen Bitleitungen,
  • 7 eine Querschnittansicht einer Steg-Feldeffekttransistor-Speicherzellen-Anordnung gemäß einem vierten Ausführungsbeispiel der Erfindung,
  • 8 eine Layout-Draufsicht einer Steg-Feldeffekttransistor-Speicherzellen-Anordnung gemäß dem vierten Ausführungsbeispiel der Erfindung,
  • 9 einen Energiebandverlauf zwischen Kanal-Bereich, ONO-Ladungsspeicherschicht und metallisch leitfähigem Gate-Bereich einer Steg-Feldeffekttransistor-Speicherzelle gemäß einem Ausführungsbeispiel der Erfindung.
  • Gleiche oder ähnliche Komponenten in unterschiedlichen Figuren sind mit gleichen Bezugsziffern versehen.
  • Die Darstellungen in den Figuren sind schematisch und nicht maßstäblich.
  • Wennagleich bei den Ausführungsbeispielen von 1 bis 8 der Gate-Bereich aus Kohlenstoff aufweisendem Material gebildet ist, sind all diese Ausführungsbeispiele alternativ mit einem anderem metallisch leitfähigen Material als Gate- Bereich realisierbar, insbesondere mit Polysilizium-Material, vorzugsweise mit p-dotiertem Polysilizium-Material und weiter vorzugsweise mit p+-dotiertem Polysilizium-Material
  • Im Weiteren wird die Funktionalität der in 1 gezeigten Steg-Feldeffekttransistor-Speicherzellen-Anordnung 100 gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben.
  • In 1 sind eine erste Steg-Feldeffekttransistor-Speicherzelle 110 und eine zweite Steg-Feldeffekttransistor-Speicherzelle 111 gezeigt.
  • Die Steg-Feldeffekttransistor-Speicherzellen-Anordnung 100 ist auf einem Silizium-Substrat 101 gebildet. Auf dem Silizium-Substrat 101 ist eine vergrabene Siliziumoxid-Schicht 102 gebildet ist. Mit anderen Worten ist die Steg-Feldeffekttransistor-Speicherzellen-Anordnung 100 ausgehend von einem SOI-Substrat gebildet, welches das Silizium-Substrat 101, die vergrabene Siliziumoxid-Schicht 102 und eine auf der vergrabenen Siliziumoxid-Schicht 102 angeordnete Silizium-Schicht aufweist, von der in 1 aufgrund der Prozessierung zum Herstellen der Speicherzellen-Anordnung 100 nur noch die Bereiche 105 vorhanden sind.
  • Jede der Steg-Feldeffekttransistor-Speicherzellen 110, 111 weist einen ersten und zweiten Source-/Drain-Bereich auf, die in 1 nicht erkennbar sind. In der Querschnittsansicht von 1 ist ein Kanal-Bereich 105 gezeigt. Die ersten und zweiten Source-/Drain-Bereiche sind anschaulich in einer zu der Papierebene von 1 senkrechten Richtung oberhalb der Papierebene bzw. unterhalb der Papierebene als n-dotierte Bereiche der Silizium-Schicht des SOI-Substrats vorgesehen.
  • Jeder Kanal-Bereich 105 bildet gemeinsam mit den beiden zugeordneten Source-/Drain-Bereichen eine Silizium-Finne bzw. einen Silizium-Steg, der senkrecht zu der Papierebene von 1 verlaufend angeordnet ist. Auf jedem Silizium-Steg ist eine ONO-Ladungsspeicherschichtenfolge 106 gebildet. Die ONO-Ladungsspeicherschichtenfolge 106 besteht aus zwei Siliziumoxid-Schichten und einer zwischen diesen angeordneten Siliziumnitrid-Schicht als Trapping layer zum Einbringen von elektrischen Ladungsträgern.
  • Auf der Ladungssperrschicht 106 ist eine Kohlenstoff-Wortleitung 107 aufgebracht. Anschaulich bilden diejenigen Abschnitte der Kohlenstoff-Wortleitung 107, welche den auf einem jeweiligen Kanal-Bereich 105 angeordneten Bereich der Ladungsspeicherschicht 106 bedecken, den Gate-Bereich der zugehörigen Steg-Feldeffekttransistor-Speicherzelle 110 bzw. 111. Der Abstand zwischen benachbarten Silizium-Finnen liegt im Bereich von 30nm oder weniger, wie in 2 gezeigt. Trotz dieses sehr geringen Abstands zwischen benachbarten Halbleiter-Finnen kann die Kohlenstoff-Schicht 107 sehr konform und unter Vermeidung von Luftlöchern auf der Ladungsspeicherschicht 106 abgeschieden werden.
  • Die Kohlenstoff-Wortleitung 107 ist mit einer Siliziumnitrid-Deckschicht 108 überzogen, welche in Bereiche zwischen den Finnen hineinreicht. Siliziumnitrid weist auf Kohlenstoff sehr gute Hafteigenschaften auf und bewirkt aufgrund der pfostenartigen Abstandshalter in den mit Kohlenstoff-Material bedeckten Gräben zwischen benachbarten Finnen eine mechanische Entkopplung zwischen benachbarten Steg-Feldeffekttransistor-Speicherzellen 110, 111. Bei sehr engen Abständen zwischen den Finnen dringt das Siliziumnitrid- Material nicht mehr in den Graben ein, da das Kohlenstoff-Material der Graben völlig ausfüllt.
  • In 2 ist die Steg-Feldeffekttransistor-Speicherzellen-Anordnung 100 in einem Betriebszustand gezeigt, in dem elektrische Ladungsträger 200, nämlich Elektronen, in die Siliziumoxid-Trappingschicht der ONO-Ladungsspeicherschichtenfolge 106 eingebracht sind. In diesen eingebrachten Elektronen ist die in den Speicherzellen 110, 111 gespeicherte Information kodiert.
  • In einer Ausgestaltung der Steg-Feldeffekttransistor-Speicherzellen-Anordnung in NAND-Architektur werden die elektrischen Ladungsträger 200 in die ONO-Ladungsspeicherschichtenfolge 106 mittels Fowler-Nordheim-Tunnelns eingebracht. Bei einer Ausgestaltung der Steg-Feldeffekttransistor-Speicherzellen-Anordnung 100 als Dualbit-Speicherzellen-Anordnung werden die elektrischen Ladungsträger 200 in die ONO-Ladungsspeicherschichtenfolge 106 mittels Tunnelns heißer Ladungsträger eingebracht.
  • Die elektrischen Ladungsträger 200 in der ONO-Ladungsspeicherschichtenfolge 106 haben effektiv die Wirkung wie eine Gate-Spannung, wie sie an eine Kohlenstoff-Wortleitung 107 angelegt werden kann. Denn die elektrischen Ladungsträger 200 beeinflussen ähnlich wie eine an den Gate-Bereich 107 angelegte elektrische Spannung die elektrische Leitfähigkeit des Kanal-Bereichs 105. Somit ist bei einer festen Spannung zwischen den beiden Source-/Drain-Bereichen einer jeweiligen Steg-Feldeffekttransistor-Speicherzelle 110, 111 der Wert des elektrischen Stromflusses zwischen den beiden Source-/Drain-Bereichen abhängig davon, ob in der ONO-Ladungsspeicherschichtenfolge 106 Ladungsträger eingebracht sind oder nicht. Somit ist in den elektrischen Ladungsträgern 200 die Speicherinformation der jeweiligen Steg-Feldeffekttransistor-Speicherzelle 110, 111 kodiert.
  • Im Weiteren wird bezugnehmend auf 3A bis 3D ein Verfahren vom Herstellen der in 1 gezeigten Steg-Feldeffekttransistor-Speicherzellen-Anordnung 100 beschrieben.
  • Die Feldeffekttransistor-Speicherzellen-Anordnung 100 wird ausgehend von einem SOI-Substrat 302 ("Silicon-on-Insulator") gebildet, welches aus Silizium-Substrat 101, der darauf angeordneten vergrabenen Siliziumoxid-Schicht 102 und einer darauf angeordneten Silizium-Schicht 301 besteht. Alternativ zu einem SOI-Wafer 302 als Ausgangsmaterial kann auch ein Bulk-Wafer mit einer geeigneten Wannendotierung verwendet werden.
  • Um die in 3B gezeigte Schichtenfolge 310 zu erhalten, wird unter Verwendung eines Lithographie- und eines Ätz-Verfahrens die Silizium-Schicht 301 der Schichtenfolge 300 derart strukturiert, dass in einem Abstand von weniger als 30nm voneinander entfernt erste und zweite Silizium-Finnen 311, 312 gebildet werden. Hierfür wird zunächst eine Photoresist-Schicht (nicht gezeigt) auf die Silizium-Schicht 301 aufgebracht und unter Verwendung eines Ätz-Verfahrens strukturiert. Nach dem Ätzen der Bereiche zwischen benachbarten Finnen 311, 312 wird die Photoresist-Schicht von der Oberfläche der Schichtenfolge entfernt ("strippen").
  • Um die in 3C gezeigte Schichtenfolge 320 zu erhalten, wird eine ONO-Ladungsspeicherschichtenfolge 106 auf die Silizium-Finnen 311, 312 aufgebracht. Hierfür wird zunächst eine erste Siliziumoxid-Teilschicht abgeschieden, auf der ersten Siliziumoxid-Teilschicht wird eine Siliziumnitrid-Teilschicht abgeschieden, und auf der Siliziumnitrid-Teilschicht wird eine zweite Siliziumoxid-Teilschicht abgeschieden. Die beiden Siliziumoxid-Teilschichten und die dazwischen angeordnete Siliziumnitrid-Teilschicht bilden gemeinsam die ONO-Ladungsspeicherschichtenfolge 106. Auf der ONO-Ladungsspeicherschichtenfolge 106 wird unter Verwendung eines CVD-Verfahrens ("chemical vapour deposition") eine Kohlenstoff-Schicht 321 zum Bilden von Gate- bzw. Wortleitungs-Bereichen abgeschieden.
  • Um die in 3D gezeigte Schichtenfolge 330 zu erhalten, wird unter Verwendung eines Lithographie- und eines Plasmaätz-Verfahrens (Sauerstoffplasma-Ätzung) die Kohlenstoff-Schicht 321 derart strukturiert, dass dadurch die Kohlenstoff-Wortleitung 107 gebildet wird. In einem weiteren Verfahrensschritt werden die Kohlenstoff-Wortleitungen 107 als Implantationsmaske beim Einbringen von Dotiermaterial des n-Leitungstyps in solche Bereiche der Silizium-Finnen 311, 312 verwendet, welche erste und zweite Source-/Drain-Bereiche der Steg-Feldeffekttransistor-Speicherzellen bilden.
  • Nachfolgend wird die so erhaltene Schichtenfolge mit einer Siliziumnitrid-Deckschicht 108 bedeckt. Alternativ kann eine TEOS-Schichtenfolge ("Tetraethylorthosilikat") als Deckschicht gebildet werden.
  • Um von der in 3D gezeigten Schichtenfolge 330 zu der Steg-Feldeffekttransistor-Speicherzellen-Anordnung 100 zu gelangen, wird in Prozessierungsebenen oberhalb der Deckschicht 108 der Back-End-Bereich prozessiert, insbesondere Metallisierungsebenen gebildet (nicht gezeigt).
  • Die Art und Weise des Bildens des Back-End-Bereichs hängt von der Ausgestaltung der Steg-Feldeffekttransistor-Speicherzellen-Anordnung als NAND-Speicherzellen-Anordnung bzw. als Dualbit-Speicherzellen-Anordnung ab.
  • Im Weiteren wird bezugnehmend auf 4 eine Layout-Draufsicht einer Steg-Feldeffekttransistor-Speicherzellen-Anordnung 400 gemäß einem zweiten Ausführungsbeispiel der Erfindung beschrieben. Die Steg-Feldeffekttransistor-Speicherzellen-Anordnung 400 ist in NAND-Architektur (Nicht-UND-Architektur) ausgeführt. Die in 1 gezeigte Querschnittsansicht ist entlang der in 4 gezeigten Linie A-A' aufgenommen.
  • Wie in 4 gezeigt, verlaufen die Halbleiter-Finnen 311, 312 senkrecht zu den Kohlenstoff-Wortleitungen 107. In jedem Kreuzungsbereich einer Silizium-Finne 311, 312 mit einer Kohlenstoff-Wortleitung 107 ist eine Steg-Feldeffekttransistor-Speicherzelle angeordnet. Wie in 4 gezeigt, ist die Ausdehnung einer Steg-Feldeffekttransistor-Speicherzelle in gemäß 4 horizontaler bzw. vertikaler Richtung jeweils 2F, wobei F die in einer Technologiegeneration minimal erreichbare Strukturdimension darstellt. Somit sind die Steg-Feldeffekttransistor-Speicherzellen der Erfindung als Speicherzellen mit einem Flächenbedarf von 4F2 gebildet. Die Bereiche der Silizium-Finnen 311, 312, die von einer Bedeckung mit einer Wortleitung 107 frei sind, sind als n-dotierte Bereiche gebildet. Insbesondere sind ein erster Source-/Drain-Bereich 401 und ein zweiter Source-/Drain-Bereich 402 der in 1 gezeigten ersten Steg-Feldeffekttransistor-Speicherzelle 110 dargestellt.
  • Die Steg-Verlaufsrichtung 403 ist orthogonal zu der Wortleitungs-Verlaufsrichtung 109.
  • In 4 nicht gezeigt ist sind die Selekttransistoren und die Ebene der globalen Bitleitungen, die typischerweise in einem Abstand von acht bis sechzehn Speicherzellen unter Verwendung von Vias die jeweiligen Source-/Drain-Gebiete kontaktieren. An solchen niederohmigen Bitleitungen sind externe Steuer-, Programmier- oder Lesespannungen anlegbar. In jeder Feldeffekttransistor-Speicherzelle der Speicherzellen-Anordnung 400 ist eine Information von einem Bit speicherbar.
  • Im Weiteren wird bezugnehmend auf 5 eine Steg-Feldeffekttransistor-Speicherzellen-Anordnung 500 gemäß einem dritten Ausführungsbeispiel der Erfindung beschrieben. 5 zeigt eine Layout-Draufsicht der Speicherzellen-Anordnung 500. Die in 1 gezeigte Querschnittsansicht ist entlang der in 5 gezeigten Linie B-B' aufgenommen. Mit anderen Worten ist die Querschnittsansicht aus 1 bei den in 4 und 5 gezeigten Speicherzellen-Anordnungen identisch, wohingegen die Verschaltungsarchitektur bei den Speicherzellen-Anordnungen 400 und 500 unterschiedlich ist, wie aus 4 und 5 hervorgeht.
  • Die Speicherzellen-Anordnung 500 ist als Dualbit-Speicherzellen-Anordnung ausgeführt, bei der in jeder Speicherzelle eine Information von zwei Bit eingespeichert werden kann. Aufgrund der Ausführung der Speicherzellen-Anordnung 500 als Dualbit-Speicherzellen-Anordnung ist es erforderlich, die Source-/Drain-Bereiche der Steg-Feldeffekttransistor-Speicherzellen der Speicherzellen-Anordnung 500 mit Bitlines zu kontaktieren, über welche gemäß einer "virtual ground array"-Architektur elektrische Steuer- und Auslesesignale anlegbar sind. Hierfür wird eine oberhalb der Papierebene von 5 angeordnete Mehrzahl von Bitleitungen gebildet, welche mit jeweiligen Source-/Drain-Bereichen der Steg-Feldeffekttransistor-Speicherzellen-Anordnung 500 gekoppelt werden.
  • Zum Bilden derartiger Bitleitungen wird ausgehend von 3D die Siliziumnitrid-Deckschicht 108 einem Lithographie- und einem Ätz-Verfahren unterzogen, wodurch Bitline-Kontakte als Durchgangslöcher geätzt werden und mit Titannitrid- und Wolfram-Material aufgefüllt werden. In einer darüber angeordneten Metallisierungsebene werden die Bitleitungen gebildet, indem zunächst eine ganzflächige Metallisierungsschicht abgeschieden und diese unter Verwendung eines zusätzlichen Lithographie- und eines zusätzlichen Ätz-Verfahrens strukturiert werden. Nachfolgend kann die Back-End-Kontaktierung erfolgen.
  • Wie in 5 schematisch gezeigt, sind in jedem der Steg-Feldeffekttransistor-Speicherzellen 110, 111 der Steg-Feldeffekttransistor-Speicherzellen-Anordnung 500 jeweils zwei Bit Information speicherbar, indem in einen ersten Ladungsspeicherbereich 501 und in einen zweiten Ladungsspeicherbereich 502 einer jeweiligen Speicherzelle voneinander unabhängig elektrische Ladungsträger eingebracht werden können oder nicht. Der erste Ladungsspeicherbereich 501 ist in einem Grenzbereich zwischen einem ersten Source-/Drain-Bereich 401 einer Speicherzelle 110 und dem Kanal-Bereich 105 der Speicherzelle angeordnet. Der zweite Ladungsspeicherbereich 502 ist in einem Grenzbereich zwischen dem Kanal-Bereich 105 und dem zweiten Source-/Drain-Bereich 402 angeordnet. Mittels Tunnelns heißer Elektronen oder Löcher können in jeden der Ladungsspeicherbereiche 501, 502 voneinander unabhängig elektrische Ladungsträger eingebracht werden. Da der Wert eines Stromflusses zwischen den Source-/Drain-Bereichen einer jeweiligen Speicherzelle davon abhängt, ob in der ersten Ladungsspeicherschicht und/oder der zweiten Ladungsspeicherschicht elektrische Ladungsträger eingebracht sind oder nicht, sind pro Speicherzelle zwei Bits Information speicherbar.
  • Im Weiteren wird bezugnehmend auf 6 eine Steg-Feldeffekttransistor-Speicherzellen-Anordnung 600 gemäß einem dritten Ausführungsbeispiel der Erfindung beschrieben.
  • Die Speicherzellen-Anordnung 600 ist wie die Speicherzellen-Anordnung 500 als Dualbit-Speicherzellen-Anordnung ausgeführt. Im Unterschied zu 5 ist in der Layout-Draufsicht von 6 gezeigt, wie die Bitleitungen zum Ansteuern der Source-/Drain-Bereiche der Steg-Feldeffekttransistor-Speicherzellen angeordnet sind.
  • Zunächst ist anzumerken, dass bei der erfindungsgemäßen Speicherzellen-Anordnung die Verlaufsrichtung zwischen Wortleitungen 109 und Halbleiter-Stegen oder Finnen 403 orthogonal zueinander verlaufen können. Andererseits ist es zum Ansteuern einer jeweiligen Speicherzelle im Dualbit-Betrieb erforderlich, dass mittels Bitleitungen die Source-/Drain-Bereiche der Speicherzelle angesteuert werden können. Da hierfür Kreuzungsbereiche zwischen den Wortleitungen 107 und den Bitleitungen 601 bzw. 602 erforderlich sind, werden gemäß dem Ausführungsbeispiel von 6 die Bitleitungen 601, 602 schräg zu den Wortleitungen angeordnet. Dies kann (abweichend von der in 6 gezeigten Darstellung) dadurch realisiert werden, dass die Bitleitungen in Draufsicht zum Beispiel in einem 45°-Winkel zu den Wortleitungen gebildet werden. Gemäß den in 6 gezeigten Ausführungsbeispiel sind die Bitleitungen 601, 602 jedoch sägezahnförmig oder zickzackförmig ausgebildet, wobei in jedem Kreuzungsbereich der Bitleitungen 601, 602 mit einem Source-/Drain-Bereich 401, 402, 404 Vias von den Bitleitungen 601, 602 zu den jeweiligen Source-/Drain-Bereichen 404 senkrecht zu der Papierebene von 6 verlaufend heruntergeführt sind, wodurch eine elektrische Kopplung realisiert wird. Die sägezahnartige Struktur der Bitleitungen hat den Vorteil, dass alle Sägezahn-Bitleitungen einer Speicherzellen-Anordnung mit einer Vielzahl von Speicherzellen im Wesentlichen gleich lang ausgebildet sind, so dass die ohmschen Widerstände der Bitleitungen 601, 602 für alle Bitleitungen annähernd gleich sind.
  • Die Bitleitungen 601, 602 sind in einer einzigen Metallebene (Bitleitungs-Ebene) gebildet. Die minimale Strukturbreite des Halbleiterspeichers hängt von der Ausdehnung der Bitleitungen ab. Die Dimension einer Speicherzelle in gemäß 6 horizontaler Richtung entspricht 2F√2. Die Bitleitungen 601, 602 sind in einem Winkel von 45° zu den Wortleitungen 107 gebildet. Die Breite der Wortleitung 107 und die Breite der Halbleiter-Finnen 311, 312 ist jeweils F√2. Somit ist der Platzbedarf einer einzelnen Speicherzelle gemäß der Ausgestaltung von 6 gleich 8F2. Das Verfahren zum Herstellen des in 6 dargestellten Speicherzellenfeldes in "virtual ground array"-Architektur ist aufgrund der lediglich einen erforderlichen Bitleitungs-Ebene wenig aufwendig.
  • Im Weiteren wird bezugnehmend auf 7 eine Steg-Feldeffekttransistor-Speicherzellen-Anordnung 700 gemäß einem vierten Ausführungsbeispiel der Erfindung beschrieben.
  • Die Steg-Feldeffekttransistor-Speicherzellen-Anordnung 700 ist in Dual-Bit-Architektur ausgeführt.
  • In 8 ist eine Layout-Draufsicht 800 der Steg-Feldeffekttransistor-Speicherzellen-Anordnung 700 gezeigt. Die in 7 gezeigte Querschnittsansicht ist entlang der in 8 gezeigten Linie C-C' aufgenommen.
  • Die Steg-Feldeffekttransistor-Speicherzellen-Anordnung 700 unterscheidet sich von der in 5 gezeigten Steg-Feldeffekttransistor-Speicherzellen-Anordnung 500 im Wesentlichen dadurch, dass die Wortleitungen 107 parallel zu den Finnen 105 verlaufend und dass die Bitleitungen 703 senkrecht zu den Finnen 105 verlaufend gebildet sind. Die Bitleitungen 703, die in der Querschnittsansicht von 7 zu erkennen sind, sind von den Wortleitungen 107 mittels einer TEOS-Schicht 701 ("Tetra-Ethyl-Ortho-Silikat") elektrisch entkoppelt. Ferner ist zwischen Wortleitungen 107 eine Isolationsschicht 702 gebildet. In 8 ist ferner ein Abstandhalter 801 gezeigt.
  • Im Weiteren wird bezugnehmend auf 9 ein Energiebandverlauf zwischen Kanal-Bereich, ONO-Ladungsspeicherschicht und metallisch leitfähigem Gate-Bereich einer Steg-Feldeffekttransistor-Speicherzelle gemäß einem Ausführungsbeispiel der Erfindung beschrieben.
  • Der Energiebandverlauf 900 zeigt schematisch den Potentialverlauf entlang einer erfindungsgemäßen Steg-Fedeffekttransistor-Speicherzelle in einem Betriebszustand, in dem eine Löschspannung (von z.B. 10V) angelegt ist. Dies führt zu dem in 9 gezeigten Potentialverlauf, bei dem das Potential eines Kanal-Bereichs 901 gegenüber dem Potential eines metallisch leitfähigen p+-dotierten Polysilizium-Gate-Bereichs 902 abgesenkt ist. Zwischen dem Kanal-Bereich 901 und dem Polysilizium-Gate-Bereich 902 ist eine ONO-Schichtenfolge 903 als Ladungsspeicherbereich angeordnet. Die ONO-Schichtenfolge enthält eine erste Siliziumoxid-Schicht 904, die an den Kanal-Bereich 901 angrenzt, eine zweite Siliziumoxid-Schicht 906, die an den p+-dotierten Polysilizium-Gate-Bereich 902 angrenzt, und eine Siliziumnitrid-Schicht 905 zwischen den beiden Siliziumoxid-Schichten 904 und 906. In der Siliziumnitrid-Schicht 905 sind elektrische Ladungsträger in einem zeitlich früheren Programmierschritt eingebracht worden. Bei dem in 9 gezeigten Betriebszustand mit angelegter Löschspannung werden diese Ladungsträger aus der Siliziumnitrid-Schicht 905 entfernt und in den Kanal-Bereich 901 abgeführt. Da der Polysilizium-Gate-Bereich 902 p+-dotiert ist, ist sicher vermieden, dass unerwünschterweise beim Löschen Ladungsträger aus dem Gate-Bereich 902 in die Siliziumnitrid-Schicht 905 eingebracht werden. Somit ist aufgrund der Verwendung eines metallisch leitfähigen Gate-Bereichs 902 und insbesondere aufgrund der Verwendung eines p+-dotierten Gate-Bereichs 902 eine besonders vorteilhafte Lösch-Performance dadurch erreicht, dass der Anteil des Rückflusses von Ladungsträgern von dem Gate-Bereich 902 verringert ist.
  • In diesem Dokument ist folgende Veröffentlichung zitiert:
    • [1] Eitan, B, Pavan, P, Bloom, I, Aloni, E, Frommer, A, Finzi, D (2000) „NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell' IEEE Electron Device Letters 21(11):543–545
    • 100
    Steg-Feldeffekttransistor-Speicherzellen-Anordnung
    101
    Silizium-Substrat
    102
    vergrabene Siliziumoxid-Schicht
    103
    erster Silizium-Steg
    104
    zweiter Silizium-Steg
    105
    Kanal-Bereich
    106
    ONO-Ladungsspeicherschichtenfolge
    107
    Kohlenstoff-Wortleitung
    108
    Siliziumnitrid-Deckschicht
    109
    Wortleitungs-Verlaufsrichtung
    110
    erste Steg-Feldeffekttransistor-Speicherzelle
    111
    zweite Steg-Feldeffekttransistor-Speicherzelle
    200
    elektrische Ladungsträger
    300
    Schichtenfolge
    301
    Silizium-Schicht
    302
    SOI-Substrat
    310
    Schichtenfolge
    311
    erste Silizium-Finne
    312
    zweite Silizium-Finne
    320
    Schichtenfolge
    321
    Kohlenstoff-Schicht
    330
    Schichtenfolge
    400
    Steg-Feldeffekttransistor-Speicherzellen-Anordnung
    401
    erster Source-/Drain-Bereich
    402
    zweiter Source-/Drain-Bereich
    403
    Steg-Verlaufsrichtung
    404
    n-dotierte Bereiche
    500
    Steg-Feldeffekttransistor-Speicherzellen-Anordnung
    501
    erster Ladungsspeicherbereich
    502
    zweiter Ladungsspeicherbereich
    600
    Steg-Feldeffekttransistor-Speicherzellen-Anordnung
    601
    erste Sägezahn-Bitleitung
    602
    zweite Sägezahn-Bitleitung
    700
    Steg-Feldeffekttransistor-Speicherzellen-Anordnung
    701
    TEOS-Schicht
    702
    Isolationsschicht
    703
    Bitleitung
    800
    Layout-Draufsicht
    801
    Abstandhalter
    900
    Energiebandverlauf
    901
    Kanal-Bereich
    902
    p+-dotierter Polysilizium-Gate-Bereich
    903
    ONO-Ladungsspeicherschicht
    904
    erste Siliziumoxid-Schicht
    905
    Siliziumnitrid-Schicht
    906
    zweite Siliziumoxid-Schicht

Claims (35)

  1. Steg-Feldeffekttransistor-Speicherzelle • mit einem ersten und mit einem zweiten Source-/Drain-Bereich und mit einem dazwischen angeordneten Kanal-Bereich, welche Source-/Drain- und Kanal-Bereiche in einem Halbleiter-Steg gebildet sind; • mit einer Ladungsspeicherschicht, die zumindest teilweise auf dem Halbleiter-Steg angeordnet ist; • mit einem metallisch leitfähigen Gate-Bereich auf zumindest einem Teil der Ladungsspeicherschicht; • wobei die Ladungsspeicherschicht derart eingerichtet ist, dass mittels Anlegens vorgebbarer elektrischer Potentiale an die Steg-Feldeffekttransistor-Speicherzelle in die Ladungsspeicherschicht elektrische Ladungsträger selektiv einbringbar oder daraus entfernbar sind.
  2. Steg-Feldeffekttransistor-Speicherzelle nach Anspruch 1, bei der die Ladungsspeicherschicht • eine Siliziumoxid-Siliziumnitrid-Siliziumoxid-Schichtenfolge; • Aluminiumoxid; • Yttriumoxid; • Lanthanoxid; • Hafniumoxid; • amorphes Silizium; • Tantaloxid; • Titanoxid; • Zirkoniumoxid; und/oder • ein Aluminat aufweist oder daraus besteht.
  3. Steg-Feldeffekttransistor-Speicherzelle nach Anspruch 1 oder 2, bei welcher der Gate-Bereich Kohlenstoff-Material aufweist oder aus Kohlenstoff-Material besteht.
  4. Steg-Feldeffekttransistor-Speicherzelle nach einem der Ansprüche 1 bis 3, bei der das Kohlenstoff-Material Dotiermaterial zum Erhöhen der elektrischen Leitfähigkeit des Gate-Bereichs enthält.
  5. Steg-Feldeffekttransistor-Speicherzelle nach Anspruch 4, bei der das Dotiermaterial • Bor; • Aluminium; • Indium; • Phosphor; und/oder • Arsen; aufweist.
  6. Steg-Feldeffekttransistor-Speicherzelle nach einem der Ansprüche 1 bis 5, bei dem der Halbleiter-Steg aus • einem Bulk-Silizium-Substrat oder • einem Silicon-on-Insulator-Substrat gebildet ist.
  7. Steg-Feldeffekttransistor-Speicherzelle nach einem der Ansprüche 1, 2 oder 6, bei dem der Gate-Bereich polykristallines Silizium oder ein Metall aufweist.
  8. Steg-Feldeffekttransistor-Speicherzelle nach einem der Ansprüche 1, 2, 6 oder 7, bei dem der Gate-Bereich dotiertes polykristallines Silizium aufweist.
  9. Steg-Feldeffekttransistor-Speicherzelle nach Anspruch 8, bei dem das polykristalline Silizium Dotiermaterial des p-Leitungstyps aufweist.
  10. Steg-Feldeffekttransistor-Speicherzelle nach Anspruch 9, bei dem das polykristalline Silizium p+-dotiert ist.
  11. Steg-Feldeffekttransistor-Speicherzelle nach Anspruch 7, bei dem der Gate-Bereich ein Metall mit einer Austrittsarbeit aufweist, die ausreichend hoch ist, um einen für ein Löschen der Speicherzelle erforderlichen Gate-Strom gering zu halten.
  12. Steg-Feldeffekttransistor-Speicherzelle nach Anspruch 7 oder 11, bei dem der Gate-Bereich ein Metall mit einer Austrittsarbeit von mindestens 4.1 Elektronenvolt aufweist.
  13. Steg-Feldeffekttransistor-Speicherzellen-Anordnung, mit einer Mehrzahl von Steg-Feldeffekttransistor-Speicherzellen nach einem der Ansprüche 1 bis 12.
  14. Steg-Feldeffekttransistor-Speicherzellen-Anordnung nach Anspruch 13, bei der die Steg-Feldeffekttransistor-Speicherzellen im Wesentlichen matrixförmig angeordnet sind.
  15. Steg-Feldeffekttransistor-Speicherzellen-Anordnung nach Anspruch 13 oder 14, bei der entlang einer ersten Richtung angeordnete Steg-Feldeffekttransistor-Speicherzellen gemeinsame Wortleitungs-Bereiche aufweisen, die mit den Gate-Bereichen der zugeordneten Steg-Feldeffekttransistor-Speicherzellen gekoppelt sind und aus demselben Material wie die Gate-Bereiche gebildet sind.
  16. Steg-Feldeffekttransistor-Speicherzellen-Anordnung nach einem der Ansprüche 13 bis 15, eingerichtet als NAND-Speicherzellen-Anordnung.
  17. Steg-Feldeffekttransistor-Speicherzellen-Anordnung nach einem der Ansprüche 13 bis 16, die derart eingerichtet ist, dass mittells Anlegens vorgebbarer elektrischer Potentiale an zumindest einen Gate-Bereich und an zumindest einen Teil der Source-/Drain-Bereiche Ladungsträger in die Ladungsspeicherschicht mindestens einer ausgewählten Steg-Feldeffekttransistor-Speicherzelle mittels Fowler-Nordheim-Tunnelns selektiv einbringbar oder daraus entfernbar sind.
  18. Steg-Feldeffekttransistor-Speicherzellen-Anordnung nach einem der Ansprüche 13 bis 15, die mindestens einen ersten Bitleitungs-Bereich und mindestens einen zweiten Bitleitungs-Bereich aufweist, wobei der erste Source-/Drain-Bereich einer jeweiligen Steg-Feldeffekttransistor-Speicherzelle mit einem zugeordneten ersten Bitleitungs-Bereich und der zweite Source-/Drain-Bereich einer jeweiligen Steg-Feldeffekttransistor-Speicherzelle mit einem zugeordneten zweiten Bitleitungs-Bereich gekoppelt ist.
  19. Steg-Feldeffekttransistor-Speicherzellen-Anordnung nach Anspruch 18, bei der die ersten und zweiten Bitleitungs-Bereiche im Wesentlichen entlang einer zweiten Richtung verlaufend angeordnet sind, welche zweite Richtung schräg zu der ersten Richtung angeordnet ist.
  20. Steg-Feldeffekttransistor-Speicherzellen-Anordnung nach Anspruch 18 oder 19, bei der die ersten und zweiten Bitleitungs-Bereiche eine zickzackartige Struktur aufweisen.
  21. Steg-Feldeffekttransistor-Speicherzellen-Anordnung nach Anspruch 20, bei der die Halbleiter-Finnen der Steg-Feldeffekttransistor-Speicherzellen und die Wortleitungs-Bereiche entlang einer dritten Richtung verlaufend angeordnet sind und erste und zweite Bitleitungs-Bereiche entlang einer vierten Richtung verlaufend angeordnet sind, welche dritte Richtung senkrecht zu der vierten Richtung angeordnet ist.
  22. Steg-Feldeffekttransistor-Speicherzellen-Anordnung nach einem der Ansprüche 18 bis 21, die derart eingerichtet ist, dass mittels Anlegens vorgebbarer elektrischer Potentiale an zumindest einen Wortleitungs-Bereich und an zumindest einen Teil der ersten und/oder der zweiten Bitleitungs-Bereiche Ladungsträger in die Ladungsspeicherschicht mindestens einer ausgewählten Steg-Feldeffekttransistor-Speicherzelle mittels Tunnelns heißer Ladungsträger selektiv einbringbar oder daraus entfernbar sind.
  23. Steg-Feldeffekttransistor-Speicherzellen-Anordnung nach einem der Ansprüche 18 bis 22, eingerichtet zum Speichern von zwei Bit Information mittels Einbringens von Ladungsträgern in die Ladungsspeicherschicht in einen Grenzbereich zwischen dem ersten Source-/Drain-Bereich und dem Kanal-Bereich und in einen Grenzbereich zwischen dem zweiten Source-/Drain-Bereich und dem Kanal-Bereich einer jeweiligen Steg-Feldeffekttransistor-Speicherzelle.
  24. Steg-Feldeffekttransistor-Speicherzellen-Anordnung nach einem der Ansprüche 18 bis 23, bei der die ersten und zweiten Bitleitungs-Bereiche als Virtual-Ground-Verdrahtungen ausgeführt sind.
  25. Steg-Feldeffekttransistor-Speicherzellen-Anordnung nach einem der Ansprüche 13 bis 24, bei der Halbleiter-Stege benachbarter Steg-Feldeffekttransistor-Speicherzellen in einem Abstand von 10nm bis 100nm voneinander angeordnet sind.
  26. Steg-Feldeffekttransistor-Speicherzellen-Anordnung nach einem der Ansprüche 15 bis 25, mit einer zumindest einen Teil der Wortleitungs-Bereiche bedeckenden elektrisch isolierenden Deckschicht.
  27. Steg-Feldeffekttransistor-Speicherzellen-Anordnung nach Anspruch 26, bei der die Deckschicht in Hohlräume zwischen mit dem Wortleitungs-Bereich bedeckte Halbleiter-Stege hineinreicht.
  28. Verfahren zum Herstellen einer Steg-Feldeffekttransistor-Speicherzelle, bei dem • ein erster und ein zweiter Source-/Drain-Bereich und ein dazwischen angeordneter Kanal-Bereich in einem Halbleiter-Steg gebildet werden; • eine Ladungsspeicherschicht zumindest teilweise auf dem Halbleiter-Steg gebildet wird; • ein metallisch leitfähiger Gate-Bereich auf zumindest einem Teil der Ladungsspeicherschicht gebildet wird; • die Ladungsspeicherschicht derart eingerichtet wird, dass mittels Anlegens vorgebbarer elektrischer Potentiale an die Steg-Feldeffekttransistor-Speicherzelle in die Ladungsspeicherschicht elektrische Ladungsträger selektiv einbringbar oder daraus entfernbar sind.
  29. Verfahren nach Anspruch 26, bei dem der Gate-Bereich aus Kohlenstoff-Material gebildet wird.
  30. Verfahren nach Anspruch 29, bei dem das Kohlenstoff-Material des Gate-Bereichs unter Verwendung eines chemischen Gasphasenabscheide-Verfahrens gebildet wird.
  31. Verfahren nach Anspruch 29 oder 30, bei dem zum Bilden des Kohlenstoff-Materials • Methan; • Azetylen; und/oder • Ethen verwendet wird.
  32. Verfahren nach einem der Ansprüche 29 bis 31, bei dem während des Bildens des Kohlenstoff-Materials ein Dotiermaterial enthaltender Stoff zugeführt wird, welches Dotiermaterial derart eingerichtet ist, dass es die elektrische Leitfähigkeit des Gate-Bereichs erhöht.
  33. Verfahren nach einem der Ansprüche 29 bis 32, bei dem nach dem Bilden des Kohlenstoff-Materials dieses einem Temper-Verfahrensschritt unterzogen wird.
  34. Verfahren nach einem der Ansprüche 29 bis 33, bei dem während des Bildens der Steg-Feldeffekttransistor-Speicherzelle Energie mittels einer elektromagnetischen Strahlungsquelle zugeführt wird.
  35. Verfahren nach einem der Ansprüche 29 bis 34, bei dem das Kohlenstoff-Material zunächst abgeschieden wird und dann unter Verwendung eines Plasmaätz-Verfahrens zum Bilden des Gate-Bereichs strukturiert wird.
DE102004023301A 2003-12-19 2004-05-11 Steg-Feldeffekttransistor-Speicherzelle, Steg-Feldeffekttranistor-Speicherzellen-Anordnung und Verfahren zum Herstellen einer Steg-Feldeffekttransitor-Speicherzelle Withdrawn DE102004023301A1 (de)

Priority Applications (6)

Application Number Priority Date Filing Date Title
DE102004023301A DE102004023301A1 (de) 2004-05-11 2004-05-11 Steg-Feldeffekttransistor-Speicherzelle, Steg-Feldeffekttranistor-Speicherzellen-Anordnung und Verfahren zum Herstellen einer Steg-Feldeffekttransitor-Speicherzelle
PCT/DE2004/002739 WO2005060000A2 (de) 2003-12-19 2004-12-14 Steg-feldeffekttransistor-speicherzellen-anordnung und herstellungsverfahren
KR1020067012141A KR20060103455A (ko) 2003-12-19 2004-12-14 핀 전계 효과 트랜지스터 메모리 셀, 핀 전계 효과트랜지스터 메모리 셀 장치 및 핀 전계 효과 트랜지스터메모리 셀 제조 방법
EP04802942A EP1704595A2 (de) 2003-12-19 2004-12-14 Steg-feldeffekttransistor-speicherzellen-anordnung und herstellungsverfahren
JP2006544208A JP2007517386A (ja) 2003-12-19 2004-12-14 ブリッジ電界効果トランジスタメモリセル、上記セルを備えるデバイス、および、ブリッジ電界効果トランジスタメモリセルの製造方法
US11/455,907 US20070018218A1 (en) 2003-12-19 2006-06-19 Fin field effect transistor memory cell, fin field effect transistor memory cell arrangement and method for producing the fin field effect transistor memory cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004023301A DE102004023301A1 (de) 2004-05-11 2004-05-11 Steg-Feldeffekttransistor-Speicherzelle, Steg-Feldeffekttranistor-Speicherzellen-Anordnung und Verfahren zum Herstellen einer Steg-Feldeffekttransitor-Speicherzelle

Publications (1)

Publication Number Publication Date
DE102004023301A1 true DE102004023301A1 (de) 2005-12-15

Family

ID=35404181

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004023301A Withdrawn DE102004023301A1 (de) 2003-12-19 2004-05-11 Steg-Feldeffekttransistor-Speicherzelle, Steg-Feldeffekttranistor-Speicherzellen-Anordnung und Verfahren zum Herstellen einer Steg-Feldeffekttransitor-Speicherzelle

Country Status (1)

Country Link
DE (1) DE102004023301A1 (de)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7978504B2 (en) 2008-06-03 2011-07-12 Infineon Technologies Ag Floating gate device with graphite floating gate
US9966431B2 (en) 2016-03-23 2018-05-08 Globalfoundries Inc. Nanowire-based vertical memory cell array having a back plate and nanowire seeds contacting a bit line
US10391807B2 (en) 2007-10-31 2019-08-27 Bundesdruckerei Gmbh Polymer laminate for a security and/or valuable document and method for the production thereof
CN113206042A (zh) * 2020-01-30 2021-08-03 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10391807B2 (en) 2007-10-31 2019-08-27 Bundesdruckerei Gmbh Polymer laminate for a security and/or valuable document and method for the production thereof
US7978504B2 (en) 2008-06-03 2011-07-12 Infineon Technologies Ag Floating gate device with graphite floating gate
US8199560B2 (en) 2008-06-03 2012-06-12 Infineon Technologies Ag Memory device comprising select gate including carbon allotrope
US9966431B2 (en) 2016-03-23 2018-05-08 Globalfoundries Inc. Nanowire-based vertical memory cell array having a back plate and nanowire seeds contacting a bit line
US10199463B2 (en) 2016-03-23 2019-02-05 Globalfoundries Inc. Nanowire-based vertical memory cell array having a metal layer interposed between a common back plate and the nanowires
CN113206042A (zh) * 2020-01-30 2021-08-03 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
CN113206042B (zh) * 2020-01-30 2024-03-26 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
US12002855B2 (en) 2020-01-30 2024-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device and a semiconductor device

Similar Documents

Publication Publication Date Title
EP1678767B1 (de) Verfahren zum herstellen eines vertikalen feldeffekttransistors
DE102004060171B4 (de) Charge-trapping-Speicherzelle und deren Herstellungsverfahren
DE10129958B4 (de) Speicherzellenanordnung und Herstellungsverfahren
DE102005014507B4 (de) Halbleiterspeicher mit Ladungseinfangspeicherzellen und dessen Herstellungsverfahren
DE10328577B4 (de) Nichtflüchtige Speicherzelle und Herstellungsverfahren
DE102005018347B4 (de) Flash-Speicherzelle, Flash-Speichervorrichtung und Herstellungsverfahren hierfür
DE102004006505B4 (de) Charge-Trapping-Speicherzelle und Herstellungsverfahren
US20070018218A1 (en) Fin field effect transistor memory cell, fin field effect transistor memory cell arrangement and method for producing the fin field effect transistor memory cell
EP1573820B1 (de) Fin-feldeffekttransistor-speicherzelle, fin-feldeffekttransistor-speicherzellen-anordnung und verfahren zum herstellen einer fin-feldeffekttransistor-speicherzelle
DE102007016302A1 (de) Verfahren zum Herstellen eines Nanodraht-Transistors, Nanodraht-Transistor-Struktur und Nanodraht-Transistor-Feld
DE102005029493A1 (de) Integrierte Speicherschaltungsanordnung und Verfahren
DE10241170A1 (de) Hochdichter NROM-FINFET
DE10039441A1 (de) Speicherzelle, Speicherzellenanordnung und Herstellungsverfahren
DE102006028954A1 (de) Speichereinrichtung und Verfahren zur Herstellung einer Speichereinrichtung
WO2003096424A1 (de) Nicht-flüchtiger flash-halbleiterspeicher und herstellungsverfahren
DE102005008058A1 (de) Verfahren zum Herstellen von Halbleiterspeicherbauelementen und integriertes Speicherbauelement
EP1532689B1 (de) Nichtflüchtiges halbleiterspeicherelement sowie zugehöriges herstellungs- und ansteuerverfahren
DE19748495C2 (de) EEPROM-Zellstruktur und Verfahren zum Programmieren bzw. Löschen ausgewählter EEPROM-Zellstrukturen sowie EEPROM-Zellenfeld
EP1518277B1 (de) Verfahren zur herstellung eines nrom-speicherzellenfeldes
EP1514304B1 (de) Verfahren zur herstellung einer nrom-speicherzellenanordnung
EP1635395A2 (de) Charge-trapping-Halbleiterspeicherbauelement mit Ladungshaftstellen-Speicherzellen
DE602004007815T2 (de) Speicherzellenarray mit gestaffelter lokaler verbindungsstruktur
DE102004023301A1 (de) Steg-Feldeffekttransistor-Speicherzelle, Steg-Feldeffekttranistor-Speicherzellen-Anordnung und Verfahren zum Herstellen einer Steg-Feldeffekttransitor-Speicherzelle
DE10359889A1 (de) Steg-Feldeffekttransistor-Speicherzelle, Steg-Feldeffekttransistor-Speicherzellen-Anordnung und Verfahren zum Herstellen einer Steg-Feldeffekttransistor-Speicherzelle
DE102004050927B4 (de) Nichtflüchtiges Halbleiterspeicherbauelement

Legal Events

Date Code Title Description
8139 Disposal/non-payment of the annual fee