DE602004007815T2

DE602004007815T2 - Speicherzellenarray mit gestaffelter lokaler verbindungsstruktur

Info

Publication number: DE602004007815T2
Application number: DE602004007815T
Authority: DE
Inventors: Mark San Jose Randolph; Sameer San Jose Haddad; Timothy Sunnyvale Thurgate; Richard Cupertino Fastow
Original assignee: Spansion LLC
Current assignee: Spansion LLC
Priority date: 2003-10-14
Filing date: 2004-09-16
Publication date: 2008-04-17
Anticipated expiration: 2024-09-17
Also published as: TWI345241B; CN1886798A; KR101012128B1; TW200527447A; CN1886798B; EP1673781A1; KR20070018802A; DE602004007815D1; US6911704B2; JP2007528592A; WO2005038810A1; US20050077567A1; EP1673781B1

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft im Allgemeinen Flash-Speicherzellen-Bauelemente und betrifft insbesondere die Verringerung des Bitleitungswiderstandes in selbstjustierten Speicherzellenstrukturen mit dielektrischem Ladungseinfang.
Hintergrund der Erfindung
EEPROM's in Form konventioneller Flash-Speicher mit schwebendem bzw. potentialfreiem Gate (elektrisch löschbare programmierbarer Nur-Lese-Speicher) beinhalten eine Speicherzelle, die sich auszeichnet durch einen vertikalen Stapel aus einem Tunneloxid (SiO₂), einem schwebenden bzw. potentialfreien oder nicht angeschlossenen Gate aus Polysilizium über dem Tunneloxid, einem Zwischenschichtdielektrikum über dem schwebenden Gate (typischerweise ein Oxid/Nitrid/Oxid-Stapel) und einem Steuergate über dem Zwischenschichtdielektrikum, das über einem kristallinen Siliziumsubstrat angeordnet ist. In dem Substrat sind ein Kanalgebiet, das unter dem vertikalen Stapel positioniert ist, und Source- und Drain-Diffusionsgebiete an gegenüberliegenden Seiten des Kanalgebiets angeordnet.
Die Flash-Speicherzellen mit schwebendem Gate wird programmiert, indem eine Injektion heißer Elektronen bzw. energiereicher Elektronen von dem Kanalgebiet in das schwebende Gate erzwungen wird, um eine nicht flüchtige negative Ladung auf dem schwebenden Gate zu erzeugen. Das Einprägen heißer Elektronen kann erreicht werden, indem eine Drain-Source-Vorspannung zusammen mit einer hohen Steuergatespannung mit positiver Polarität angelegt wird. Die Gatespannung invertiert den Kanal, während die Drain-Source-Vorspannung Elektronen in Richtung des Drains beschleunigt. Die beschleunigten Elektronen nehmen 5,0 bis 6,0 Elektronenvolt an kinetischer Energie auf, was ausreichend ist, um die Si-SiO₂-Energiebarriere von 3,2 eV zwischen dem Kanalgebiet und dem Tunneloxid zu durchlaufen. Wenn die Elektronen in Richtung auf das Drain hin beschleunigt werden, werden jene Elektronen, die mit dem Kristallgitter kollidieren, in Richtung zu der Si-SiO₂-Grenzfläche unter dem Einfluss des elektrischen Feldes des Steuergates zurückgelenkt und nehmen ausreichend Energie auf, um die Barriere zu durchlaufen.
Nach dem Programmieren erhöht die negative Ladung auf dem schwebenden Gate die Schwellwertspannung bzw. Einsetzspannung des FET's, der durch das Sourcegebiet, das Draingebiet, das Kanalgebiet und das Steuergate gebildet ist. Während eines „Lesevorgangs" der Speicherzelle gibt die Größe des Stromes, der zwischen dem Source und dem Drain bei einer vorbestimmten Steuergatespannung fließt, an, ob die Flash-Zelle programmiert ist.
In der jüngeren Vergangenheit wurden Speicherzellenstrukturen mit Ladungseinfangdielektrikum entwickelt. Eine erste Ausführungsform, wie sie durch die Querschnittsdarstellung der 1a dargestellt ist, umfasst eine Bitleitungsoxidstruktur. Die Zellen 10a und 10b sind auf einem Halbleitersubstrat 12 hergestellt. Jede Zelle 10 zeichnet sich durch einen vertikalen Stapel aus einer isolierenden Tunnelschicht 14, einer dielektrischen Ladungseinfangschicht 20a, 20b und einer oberen dielektrischen Schicht 22a, 22b aus, die über Kanalgebieten 24a, 24b des Substrats 12 gebildet sind. Ein derartiger Stapel kann als ein ONO-Stapel bezeichnet werden, da die isolierende Tunnelschicht 14 und die obere dielektrische Schicht 22 typischerweise aus Oxid aufgebaut sind, während die mittlere dielektrische Ladungseinfangschicht 20 typischerweise eine Nitridverbindung ist. Die Kanalgebiete 24 sind voneinander getrennt und durch Bitleitungsimplantationsgebiete 18a, 18b und 18c in dem Substrat 12 gebildet. Die ONO-Stapel sind voneinander getrennt und sind durch Bitleitungsoxidgebiete 16a, 16b und 16c gebildet, die Bereiche der Tunneldielektrikumsschicht 14 über den Bitleitungsimpiantationsgebieten 18 sind, die dicker sind als die Bereiche der Tunneldielektrikumsschicht 14, die über dem Kanalgebieten 24 angeordnet sind.
Über den ONO-Stapeln sind mehrere beabstandete Polysiliziumwortleitungen 26 vorgesehen, die senkrecht zu den Bitleitungsimplantationsgebieten 18 orientiert sind. Jede Wortleitung ist über der oberen dielektrischen Schicht 22b aller Zellen innerhalb einer Reihe angeordnet, und jede Wortleitung ist senkrecht zu den Bitleitungen orientiert.
Ähnlich zu dem Bauelement mit schwebenden Gate wird die Speicherzelle 10 mit Ladungseinfangdielektrikum programmiert, indem heiße Elektronen von dem Kanalgebiet 24 in die Nitridschicht 20 eingeprägt werden, um eine nicht-flüchtige negative Ladung in Ladungseinfangzentren zu erzeugen, die in der Nitridschicht 20 vorhanden sind. Wiederum kann eine Einprägung heißer Elektronen erreicht werden, indem eine Source-Drain-Vorspannung (beispielsweise eine Vorspannung von Bitleitung 18b zur Bitleitung 18a für das Programmieren der Zelle 10a) zusammen mit einer hohen positiven Spannung an der Polysiliziumwortleitung 26 angelegt werden, die ein Steuergate über der Zelle 10a bildet. Die hohe Spannung an der Wortleitung 26 invertiert das genaue Gebiet 24a, während die Drain-Source-Vorspannung Elektronen in Richtung der Drain-Bitleitung 18b beschleunigt. Die beschleunigten Elektronen nehmen 5,0 bis 6,0 eV an kinetischer Energie an, was mehr als ausreichend ist, um die Energiebarriere zwischen Si und SiO₂ von 3,2 eV zwischen dem Kanalgebiet 24 und der Tunneloxidschicht 14 zu überwinden. Wenn die Elektronen in Richtung der Drain-Bitleitung 18b beschleunigt werden, werden jene Elektronen, die mit dem Kristallgitter kollidieren, in Richtung zu der Si-SiO₂-Grenzfläche unter dem Einfluss des elektrischen Feldes des Steuergates zurückgelenkt und besitzen ausreichend Energie, um die Barriere zu überwinden.
Da die Ladungseinfangschicht 20 die eingeprägten Elektronen innerhalb von Ladungseinfangstellen speichert und ansonsten dielektrisch ist, bleiben die eingefangenen Elektronen innerhalb eines Ladungsspeichergebiets lokalisiert, das nahe an der Draingebietsbitleitung liegt, an die die positive Spannung angelegt wurde. Das Speicherelement mit Ladungseinfangdielektrikum kann verwendet werden, um zwei Datenbits zu speichern, wobei jeweils eines in der Nähe der Bitleitungen jeder Zelle liegt.
Das Array wird typischerweise hergestellt, indem zunächst die ONO-Schicht auf die obere Fläche des Substrats aufgebracht wird, die ONO-Schicht zum Freilegen der oberen Fläche des Substrats in den Bitleitungsgebieten geätzt wird, die Bitleitungsgebiete implantiert werden, die Bitleitungsgebiete oxidiert werden, um Bitleitungsoxide zu bilden, und schließlich die Wortleitungen auf der Oberseite der verbleibenden ONO-Schicht und den Bitleitungsoxiden aufgebracht werden.
Eine zweite Ausführungsform einer Speicherzellenstruktur mit Ladungseinfangdielektrikum ist eine ebene Struktur, wie sie durch die Abbildung aus 1b dargestellt ist. Zellen 30a und 30b sind auf einem Halbleitersubstrat 32 hergestellt. Über dem Halbleitersubstrat 32 ist ein vertikaler Stapel aus einer isolierenden Tunnelschicht 34, einer dielektrischen Ladungseinfangschicht 38 und einer oberen dielektrischen Schicht 40, die über dem Substrat 32 positioniert ist, angeordnet.
In dem Substrat sind mehrere parallele und beabstandete Bitleitungsimplantationsgebiete 36a, 36b und 36c vorgesehen, die mehrere Kanalgebiete 44a, 44b bilden, wovon jedes zwischen benachbarten Bitleitungsimplantationsgebieten liegt. Über der oberen dielektri schen Schicht 40 sind mehrere parallele, beabstandete Polysiliziumwortleitungen vorgesehen, die senkrecht zu den Bitleitungsimplantationsgebieten 36 und den Kanalgebieten 44 verlaufen. Jede dielektrische Speicherzelle ist durch eine Kreuzung einer Wortleitung 42 und eines Kanalgebiets 44 definiert.
Problematisch bei bestehenden Speicherzellenarraystrukturen ist die Tatsache, dass die Abmessungen groß sind. Zunächst sollte beachtet werden, dass jede Bitleitung einen hohen Widerstand besitzt. Es wurde empirisch ermittelt, dass unter Anwendung aktueller Fertigungstechnologien eine Bitleitung einen Widerstand pro Bitleitung in der Größenordnung von 100 Ohm aufweist. Eine genaue Steuerung der Bitleitungsspannung an einer speziellen Zelle erfordert, dass die Bitleitungen relativ breit sind und dass mehrere Kontakte innerhalb des Arrays vorgesehen werden, so dass jede Zelle relativ nahe an einem Kontakt liegt. Die breiten Bitleitungen und die große Anzahl an Kontakten innerhalb des Kerngebiets eines Speicherarrays erhöhen die Gesamtabmessungen für Zellenarrays.
Zweitens, die Architektur, in der Bitleitungen in das Substrat implantiert werden, und senkrecht zu den Wortleitungen verlaufen, in Verbindung mit dem Erfordernis einer breiten Bitleitung trägt ferner zu einer insgesamt größeren Abmessung des Zellenarrays bei.
Folglich besteht im Rahmen eines generellen Vorgehens in der Industrie, die Größe von Speicherzellenarrays zu verringern, ein spezieller Bedarf für eine Speicherzellenarchitektur und ein Fertigungsverfahren, wobei eine kompaktere Anordnung von Speicherzellen innerhalb des Array möglich ist, ohne dass die zuvor genannten Nachteile auftreten.
Es sei auf die Schrift US-A-4 281 397 verwiesen, die ein Speicherzellenarray (siehe 1, 3) offenbart, das Source/Drain-Steuerleitungen (18, 25) aufweist, die mit Source/Drain-Gebieten (12, 13) mittels Verbindungen (36, 37) verbunden sind, die in einem gestaffelten Muster angeordnet sind. Die Kanäle unter den schwebenden Gates (14) der Speicherzellen (10) sind diagonal in Bezug auf die Spaltenrichtung angeordnet. Auf diese Weise sind die Verbindungen (36, 37) durch Gebiete realisierbar, die keinen Isolator zwischen der Source/Drain-Steuerleitung und den Source/Drain-Gebiet aufweisen.
Überblick über die Erfindung
Ein erster Aspekt der vorliegenden Erfindung ist durch den Anspruch 1 definiert. Dabei wird ein Speicherzellenarray mit einer gestaffelten lokalen Verbindungsstruktur bzw. Muster bereitgestellt. Das Speicherzellenarray weist Ladungsspeicherzellen mit schwebendem Gate oder Ladungsspeicherzellen mit einem Ladungseinfangdielektrikum auf.
Das Array ist auf einem Halbleitersubstrat als ein zweidimensionales Array mit mehreren Reihen aus Speicherzellen, die eine horizontale Reihenrichtung definieren, und mehreren Spalten aus Speicherzellen, die eine Spaltenrichtung definieren, die senkrecht zu der horizontalen Reihenrichtung ist, aufgebaut.
Jede Spalte an Speicherzellen umfasst abwechselnd mehrere Kanalgebiete und Source/Drain-Gebiete innerhalb des Substrats. Genauer gesagt, jedes Kanalgebiet des Substrats ist von einem benachbarten Kanalgebiet innerhalb der Spalte durch ein Source/Drain-Gebiet getrennt. Jedes Source/Drain-Gebiet umfasst einen Teil des Substrats, der mit einer ersten Verunreinigungssorte implantiert ist, um einen Halbleiter einer ersten Leitfähigkeitsart zu bilden.
Das Array umfasst mehrere leitende Verbindungen, die in einem gestaffelten Muster angeordnet sind. Eine einzelne leitende Verbindung ist über jedem Source/Drain-Gebiet innerhalb einer ersten Spalte angeordnet und ist mit nur einem einzelnen weiteren Source/Drain-Gebiet verbunden. Das einzelne andere Source/Drain-Gebiet ist in einer zweiten Spalte, die benachbart zu der ersten Spalte liegt und ist ferner in der gleichen Reihe wie das Source/Drain-Gebiet. Die leitenden Verbindungen sind in einem gestaffelten Muster so angeordnet, dass jede zweite leitende Verbindung mit dem zweiten Source/Drain-Gebiet in der benachbarten Spalte auf der rechten Seite der ersten Spalte verbunden ist, und dass jede zweite leitende Verbindung mit dem zweiten Source/Drain-Gebiet in der benachbarten Spalte auf der linken Seite der ersten Spalte verbunden ist.
Mehrere Source/Drain-Steuerleitungen erstrecken sich über dem Array in der Spaltenrichtung und sind zwischen benachbarten Spalten von Speicherzellen angeordnet. Jede Source/Drain-Steuerleitung ist elektrisch mit jeder leitenden Verbindung verbunden, die eine Verbindung zwischen einem Source/Drain-Gebiet in jeder der benachbarten Spalten herstellt.
Eine Ladungsspeicherzelle ist über jedem Kanalgebiet angeordnet. Die Ladungsspeicherzelle kann eine Ladungsspeicherzelle mit schwebendem Gate oder eine Ladungsspeicherzelle mit Ladungseinfangdielektrikum sein. Eine Ladung in der Ladungsspeicherzelle bewirkt eine Verarmung innerhalb des Kanalgebiets.
Mehrere leitende Wortleitungen erstrecken sich über die Oberseite jeder Ladungsspeicherzelle innerhalb einer Reihe aus Speicherzellen und bilden eine Gateelektrode über jeder Ladungsspeicherzelle innerhalb der Reihe.
Jede Spalte aus Speicherzellen ist von der benachbarten Spalte aus Speicherzellen durch ein Isolatorkanalgebiet innerhalb des Substrats getrennt. Das Isolatorkanalgebiet definiert Seiten in der horizontalen Richtung jedes Source/Drain-Gebiets und jedes Kanalgebiets innerhalb der Spalte aus Speicherzellen.
Jede Source/Drain-Steuerleitung ist über den Wortleitungen ausgebildet und davon getrennt und von jeder leitenden Verbindung beabstandet. Die Source/Drain-Steuerleitung ist mit jeder leitenden Verbindung durch eine Kontaktdurchführung verbunden. Jede Kontaktdurchführung erstreckt sich von einer Source/Drain-Steuerleitung zu nur einer einzelnen der mehreren leitenden Verbindungen.
Ein zweiter Aspekt dieser Erfindung ist im Anspruch 6 definiert. Danach wird ebenfalls ein Speicherzellenarray mit einer gestaffelten lokalen Verbindungsstruktur bereitgestellt, die ein einzelnes Source/Drain-Gebiet zwischen benachbarten Zellen enthält, das schwebend bzw. potentialfrei oder nicht angeschlossen ist. Das Array ist auf einem Halbleitersubstrat als ein zweidimensionales Array hergestellt, wobei mehrere Reihen aus Speicherzellen eine horizontale Reihenrichtung und mehrere Spalten aus Speicherzellen eine Spaltenrichtung definieren, die senkrecht zu der horizontalen Reihenrichtung ist.
Jede Spalte aus Speicherzellen umfasst mehrere Kanalgebiete innerhalb des Substrats. Jedes Kanalgebiet des Substrats ist von einem benachbarten Kanalgebiet innerhalb der Spalte durch ein Source/Drain-Gebiet getrennt. Jedes Source/Drain-Gebiet ist ein Teil des Substrats, der mit einer ersten Verunreinigungssorte implantiert ist, um einen Halbleiterleiter einer ersten Leitfähigkeitsart zu bilden.
Das Array umfasst mehrere leitende Verbindungen. Eine einzelne der leitenden Verbindungen ist nur über jedem zweiten Source/Drain-Gebiet in einer ersten Spalte aus Speicherzellen angeordnet und ist nur mit einem einzelnen anderen Source/Drain-Gebiet verbunden. Dieses einzelne andere Source/Drain-Gebiet beginnt in einer zweiten Spalte, die benachbart zu der ersten Spalte ist und die in der gleichen Reihe ist wie das Source/Drain-Gebiet. Die leitenden Verbindungen sind so positioniert, dass jede zweite leitende Verbindung mit dem zweiten Source/Drain-Gebiet in der benachbarten Spalte auf der rechten Seite der ersten Spalte verbunden ist und jede zweite Verbindungsleitung ist mit dem zweiten Source/Drain-Gebiet in der benachbarten Spalte auf der linken Seite der ersten Spalte verbunden. Jedes zweite Source/Drain-Gebiet innerhalb der ersten Spalte ist von allen leitenden Verbindungen und potentialfreien Bereichen getrennt.
Mehrere Source/Drain-Steuerleitungen erstrecken sich über dem Array in der Spaltenrichtung und sind zwischen benachbarten Spalten aus Speicherzellen angeordnet. Jede Source/Dain-Steuerleitung ist elektrische mit jeder leitenden Verbindung verbunden, die zwischen einem Source/Drain-Gebiet und jeder der benachbarten Spalten eine Verbindung herstellt.
Wiederum ist eine Ladungsspeicherzelle über jedem Kanalgebiet angeordnet. Die Ladungsspeicherzelle kann eine Ladungsspeicherzelle mit schwebendem Gate oder eine Ladungsspeicherzelle mit Ladungseinfangdielektrikum sein. Eine Ladung in der Ladungsspeicherzelle bewirkt eine Verarmung innerhalb des Kanalgebiets.
Wiederum erstrecken sich mehrere leitende Wortleitungen über die Oberseite jeder Ladungsspeicherzelle innerhalb einer Reihe aus Speicherzellen und bilden eine Gateelektrode über jeder Ladungsspeicherzelle innerhalb der Reihe.
Wiederum ist jede Spalte aus Speicherzellen von der benachbarten Spalte aus Speicherzellen durch ein Isolatorkanalgebiet innerhalb des Substrats getrennt. Das Isolatorkanalgebiet definiert Seiten in der horizontalen Richtung für jedes Source/Drain-Gebiet und jedes Kanalgebiet innerhalb der Spalte aus Speicherzellen.
Wiederum ist jede Source/Drain-Steuerleitung über den Wortleitungen positioniert, von den Wortleitungen getrennt und von jeder leitenden Verbindung beabstandet. Die Source/Drain- Steuerleitung ist mit jeder Verbindung mittels einer Kontaktdurchführung verbunden. Jede Kontaktdurchführung erstreckt sich von einer Source/Drain-Steuerleitung zu lediglich einer der mehreren leitenden Verbindungen.
Für ein besseres Verständnis der vorliegenden Erfindung und weiteren Aspekten davon wird auf die folgende Beschreibung verwiesen, die in Verbindung mit den begleitenden Zeichnungen zu studieren ist. Der Schutzbereich der Erfindung ist in den angefügten Patentansprüchen dargelegt.
Kurze Beschreibung der Zeichnungen
1a ist eine schematische Querschnittsansicht eines Teils einer Reihe von Speicherzellen mit Ladungseinfangdielektrikum mit einer Bitleitungsoxidstruktur gemäß dem Stand der Technik;
1b ist eine schematische Querschnittsansicht eines Teils einer Reihe von Speicherzellen mit Ladungseinfangdielektrikum mit einer ebenen Struktur gemäß dem Stand der Technik;
2 ist eine Blockansicht, in der eine erste beispielhafte Ausführungsform eines Speicherarrays mit einer gestaffelten lokalen Verbindungsstruktur gezeigt ist;
3 ist eine Draufsicht einer beispielhaften Ausführungsform eines Speicherarrays mit gestaffelter lokaler Verbindungsstruktur;
4a und 4b sind Querschnittsansichten in der Reihenrichtung einer Ladungseinfangausführungsform des Speicherarrays aus 3 mit gestaffelter lokaler Verbindungsstruktur;
4c und 4d sind Querschnittsansichten in Spaltenrichtung einer Ladungseinfangausführungsform des Speicherarrays aus 3 mit gestaffelter lokaler Verbindungsstruktur;
5a und 5b sind Querschnittsansichten in einer Reihenrichtung einer Ausführungsform mit schwebendem Gate des Speicherarrays aus 3 mit gestaffelter lokaler Verbindungsstruktur;
5c und 5d sind Querschnittsansichten in einer Spaltenrichtung der Ausführungsform mit schwebendem Gate des Speicherarrays aus 3 mit gestaffelter lokaler Verbindungsstruktur;
6 ist ein Flussdiagramm, das beispielhafte Prozessschritte zum Herstellen der Ausführungsform mit Ladungseinfang der gestaffelten lokalen Verbindungsstruktur aus 3 darstellt;
7 ist eine Querschnittsdarstellung der Ausführungsform mit Ladungseinfang der gestaffelten lokalen Verbindungsstruktur während der Herstellung;
8 repräsentiert einen Querschnitt der Ausführungsform mit Ladungseinfang der gestaffelten lokalen Verbindungsstruktur während der Herstellung;
9 repräsentiert eine Querschnitt der Ausführungsform mit Ladungseinfang der gestaffelten lokalen Verbindungsstruktur während der Herstellung;
10a und 10b repräsentieren Querschnitte der Ausführungsform mit Ladungseinfang der gestaffelten lokalen Verbindungsstruktur während der Herstellung;
11a und 11b repräsentieren einen Querschnitt der Ausführungsform mit Ladungseinfang der gestaffelten lokalen Verbindungsstruktur während der Herstellung;
12a und 12b repräsentieren einen Querschnitt der Ausführungsform mit Landungseinfang der gestaffelten lokalen Verbindungsstruktur während der Herstellung;
13a und 13b repräsentieren einen Querschnitt der Ausführungsform mit Ladungseinfang der gestaffelten lokalen Verbindungsstruktur während der Herstellung;
14 ist ein Flussdiagramm, das beispielhafte Bearbeitungsschritte zum Herstellen der Ausführungsform mit schwebendem Gate der gestaffelten lokalen Verbindungsstruktur aus 3 darstellen;
15 repräsentiert einen Querschnitt der Ausführungsform mit schwebendem Gate der gestaffelten lokalen Verbindungsstruktur während der Herstellung;
16 repräsentiert einen Querschnitt der Ausführungsform mit schwebendem Gate der gestaffelten lokalen Verbindungsstruktur während der Herstellung;
17 repräsentiert einen Querschnitt der Ausführungsform mit schwebendem Gate der gestaffelten lokalen Verbindungsstruktur während des Herstellens;
18 repräsentiert einen Querschnitt der Ausführungsform mit schwebendem Gate der gestaffelten lokalen Verbindungsstruktur während der Herstellung;
19a und 19b repräsentieren eine Querschnitt der Ausführungsform mit schwebendem Gate der gestaffelten lokalen Verbindungsstruktur während des Herstellens;
20a und 20b repräsentieren eine Querschnitt der Ausführungsform mit schwebendem Gate der gestaffelten lokalen Verbindungsstruktur während der Herstellung;
21a und 21b repräsentieren einen Querschnitt der Ausführungsform mit schwebendem Gate der gestaffelten lokalen Verbindungsstruktur während des Herstellens;
22a und 22b repräsentieren einen Querschnitt der Ausführungsform mit schwebendem Gate der gestaffelten lokalen Verbindungsstruktur während des Herstellens; und
23 ist eine Blockansicht, die eine zweite beispielhafte Ausführungsform eines Speicherarrays mit gestaffelter lokaler Verbindungsstruktur zeigt.
Beschreibung der bevorzugten Ausführungsformen
Die vorliegende Erfindung wird nunmehr detailliert mit Bezug zu den begleitenden Zeichnungen beschrieben. In den Zeichnungen bezeichnen gleiche Bezugszeichnen durchwegs gleiche Elemente. Ferner sind die Abbildungen nicht maßstabsgetreu und die Abmessungen gewisser Merkmale sind zum Zwecke der Klarheit bewusst größer dargestellt.
2 repräsentiert eine Blockansicht eines Speichersystems 120 als integrierte Schaltung. Die integrierte Schaltung 120 umfasst ein Ladungsspeicherzellenarray mit gestaffelter lokaler Verbindungsstruktur 50. Das Speicherzellenarray 50 umfasst mehrere Ladungsspeicherzellen 52, die in einem Kerngebiet 65 eines Substrats 54 hergestellt sind, und umfasst Steuerschaltungen, die in einem peripheren Gebiet 66 des Substrats 54 hergestellt sind. Das Array 50 aus Speicherzellen 52 in dem Kerngebiet 65 ist in Form eines zweidimensionalen Arrays bzw. Feldes oder einer Matrix mit mehreren Reihen aus Speicherzellen, die eine horizontale Reihenrichtung 67 definieren, und mehreren Spalten aus Speicherzellen, die eine Spaltenrichtung 71 definieren, aufgebaut.
Wortleitungen 68 sind über das Array 50 hinweg in einer ersten Richtung (die als horizontal bezeichnet wird) angeordnet und bilden eine Gateelektrode über jeder von mehreren Speicherzellen 52 in einer horizontalen Reihe. Source-Drain-Steuerleitungen 70 sind über das Array 50 hinweg in einer zweiten Richtung (die als vertikal bezeichnet ist) angeordnet, die senkrecht zu der ersten Richtung orientiert ist und mehrere Source/Drain-Gebiete 64 verbindet, die in dem Substrat 54 zwischen zwei benachbarten Wortleitungen 68 angeordnet sind.
Die Source/Drain-Steuerleitungen 70 sind über dem Array 50 angeordnet, wobei jede Leitung mit mehreren Kontaktdurchführungen 51 verbunden ist. Jede Kontaktdurchführung 51 erstreckt sich nur zu einer einzelnen leitenden Verbindung bzw. Verbindungsstruktur 72 nach unten. Jede leitende Verbindung erstreckt sich in der horizontalen Reihenrichtung 27 zwischen zwei benachbarten Source/Drain-Gebieten 64. Die mehreren leitenden Verbindungen 72 sind in einem gestaffelten Muster oder in einer gestaffelten Struktur so angeordnet, dass jedes Source/Drain-Gebiet 64 nur mit einer einzelnen Verbindung 72 verbunden ist und so, dass die zwei Source/Drain-Gebiete 64 auf gegenüberliegenden Seiten jedes Kanalgebiets (unter der Zelle 52) in der Spaltenrichtung 71 mit den leitenden Verbindungen 72 und den Kontaktdurchführungen 51 mit benachbarten Source/Drain-Steuerleitungen 70 verbunden sind.
Anders ausgedrückt, jede leitende Verbindung 72 ist über jedem Source/Drain-Gebiet 64 innerhalb einer ersten Spalte angeordnet und ist nur mit einem einzelnen anderen Source/Drain-Gebiet 64 verbunden. Dieses einzelne andere Source/Drain-Gebiet 64 beginnt in einer zweiten Spalte, die benachbart zu der Spalte ist und in der gleichen Reihe wie das Source/Drain-Gebiet 64 liegt. Die leitenden Verbindungen 72 sind so angeordnet, dass jede zweite leitende Verbindung 72 mit dem zweiten Source/Drain-Gebiet 64 in der benachbarten Spalte auf der rechten Seite der ersten Spalte verbunden ist, jede zweite leitende Verbindung 72 mit dem zweiten Source/Drain-Gebiet in der benachbarten Spalte auf der linken Seite der ersten Spalte verbunden ist.
Die Steuerschaltungen in dem peripheren Gebiet 66 können Transistorgatterlogikschaltungen aufweisen, die eine Wortleitungssteuerschaltung 122, eine Source/Drain-Steuerschaltung 126, einen Stromsensor 124, eine Programmiersteuersteuerschaltung 128, eine Lesesteuerschaltung 120, eine Löschsteuerschaltung 132, eine Spannungsteilerschaltung 140, eine Verbindung zu einer positiven Betriebsspannungsquelle (VC) 124, eine Verbindung zu einer negativen Betriebsspannungsquelle (–VC) 128 und eine Verbindung zu Masse 136 aufweisen. In jeder derartigen Komponente können bekannte Schaltungen zum Ausführen der hierin offenbarten Funktionen verwendet sein.
Während des Betriebs arbeiten die Arraysteuerschaltungen so, dass selektiv jede Wortleitung 68 und jede Source/Drain-Leitung 70 selektiv mit einer Spannung beaufschlagt werden, die von dem Spannungsteiler 140 bereitgestellt wird oder so dass diese mit Masse verbunden werden (oder die Wortleitung 68 oder die Source/Drain-Leitung 70 werden von allen Spannungsquellen und von Masse getrennt, so dass das Potential lediglich durch die elektrische Wechselwirkung mit anderen Strukturen des Arrays 50 bewirkt wird). Die Verbindung wird so hergestellt, dass jede Speicherzelle 52 in dem Array 50 gelöscht, selektiv programmiert und selektiv ausgelesen werden kann. Die Arraysteuerschaltungen arbeiten ferner so, dass eine ausgewählte Source/Drain-Leitung 70 mit dem Stromsensor 124 so verbunden wird, dass ein Strom in der ausgewählten Source/Drain-Leitung 70 gemessen werden kann, um damit den programmierten Zustand einer ausgewählten Speicherzelle 52 anzugeben.
Ausführungsform einer Zelle mit Ladungseinfangdielektrikum
3 zeigt eine Draufsicht einer beispielhaften Ausführungsform eines Ladungsspeicherzellenarrays 50 mit gestaffelter lokaler Verbindungsstruktur. Die 4a und 4b repräsentieren jeweils eine Querschnittsansicht einer horizontalen Reihe des Speicherzellenarrays 50, das unter Verwendung einer Technologie für Speicherzellen mit Ladungseinfangdielektri kum hergestellt ist, wobei der Querschnitt an den Linien HA-HA und HB-HB der 3 genommen ist. Die 4c und 4c repräsentieren jeweils Querschnittsansichten einer Spalte des Speicherzellenarrays 50, das unter Anwendung der Technologie für Speicherzellen mit Ladungseinfangdielektrikum hergestellt ist, wobei die Querschnitte entlang der Linien VC-VC und VD-VD der 3 genommen sind.
Gemäß der 3 in Verbindung mit den 4a bis 4d umfasst das Speicherzellenarray 50 mehrere Speicherzellen 52, die auf einem kristallinen Halbleitersubstrat 54 gebildet sind, das geringfügig mit einer löcherspendenden Verunreinigung, etwa Bor, implantiert ist, so dass das Substrat 54 ein leicht dotiertes Halbleitermaterial mit p-Leitfähigkeit ist.
Jede Speicherzelle 52 umfasst die Wortleitung 68 (die als eine Gateelektrode dient), die über mehreren Kanalgebieten 58 des Substrats 54 innerhalb einer Reihe angeordnet ist. Zwischen benachbarten Paaren aus Kanalgebieten 58 in der horizontalen Richtung 67 ist ein isolierender Graben 62 vorgesehen. Zwischen benachbarten Paaren aus Kanalgebieten 58 in der Spaltenrichtung 71 ist ein implantiertes Source/Drain-Gebiet 64 angeordnet.
Jedes implantierte Source/Drain-Gebiet 64 enthält einen Teil des Substrats 54, der mit einer elektronenspendenden Verunreinigung, etwa Arsen, dotiert ist, um damit einen Halbleiter mit n-Leitfähigkeit in dem Source/Drain-Implantationsgebiet 64 zu erzeugen. In der Spaltenrichtung 71 bildet jedes Source/Drain-Implantationsgebiet 64 einen Halbleiterübergang mit zwei benachbarten Kanalgebieten 58 auf gegenüberliegenden Seiten.
Zwischen dem Kanalgebiet 58 und die Wortleitung ist eine Ladungsspeicherzelle 63 vorgesehen. In dieser Ausführungsform einer Speicherzelle mit Ladungseinfangdielektrikum umfasst die Ladungsspeicherzelle ein Mehrebenen-Ladungseinfangdielektrikum 60. Das Mehrschichtladungseinfangdielektrikum 60 umfasst eine erste isolierende Barrierenschicht oder Tunnelschicht 60a, die Siliziumdioxid aufweisen kann. Die Dicke der Tunnelschicht 60a liegt in einem Bereich von ungefähr 50 bis ungefähr 150 Angstrom. Eine Ausführungsform mit einem etwas schmäleren Aufbau ist eine Tunnelschicht 60a mit einer Dicke in einem Bereich von 60 bis ungefähr 90 Angstrom vorgesehen und in einem Falle einer noch schmäleren Ausführungsform besitzt die Tunnelschicht 60a eine Dicke von ungefähr 70 bis ungefähr 80 Angstrom.
Auf der Oberfläche der Tunnelschicht 60a ist eine Ladungseinfangdielektrikumsschicht 60b angeordnet, die ein oder mehrere Ladungseinfanggebiete zum Speichern einer neutralen Ladung, die einen unprogrammierten Zustand repräsentiert, oder zum Speichern einer negativen Ladung, die einen programmierten Zustand repräsentiert, aufweist. Die Ladungseinfangschicht 60b kann aus einer Materialverbindung mit geeigneten Ladungseinfangeigenschaften aufgebaut sein, etwa einer Ladungseinfangschichtdichte in der Größenordnung von 3 × 10⁶ Elektronen pro cm² und einer Dicke derart, dass Ungleichmäßigkeiten in der Ladungseinfangdielektrikumsschicht 60b deren Funktionsweise nicht negativ beeinflussen.
In der beispielhaften Ausführungsform ist eine geeignete Ladungseinfangdielektrikumsschicht 60b eine Nitridverbindung, etwa eine Nitridverbindung, die ausgewählt ist aus: Si₂N₄, Si₃N₄ und SiO_xN₄. Ferner kann in der beispielhaften Ausführungsform die dielektrische Ladungseinfangschicht 60b eine Dicke in der Größenordnung von 20 bis 100 Angstrom oder in einer Ausführungsform mit einem schmäleren Aufbau eine Dicke in der Größenordnung von 30 bis 50 Angstrom aufweisen.
Auf der Oberfläche der dielektrischen Ladungseinfangschicht 60b ist eine obere dielektrische Schicht 60c angeordnet. Die obere dielektrische Schicht 60c kann Siliziumdioxid sein oder kann ein Material mit einer Dielektrizitätskonstante sein, die größer ist als die Dielektrizitätskontante von Siliziumdioxid (beispielsweise ein Material mit großem ε). In einer bevorzugten Ausführungsform wird das Material mit großem ε ausgewählt aus der Gruppe der Materialien: Al₂O₃, HfSi_xO_y, HfO₂, ZrO₂ und ZrSi_xO_y und anderen Materialien mit ähnlich hohen dielektrischen Konstanten. Wenn die obere dielektrische Schicht 60c Siliziumdioxid aufweist, kann die Schicht 60c eine Dicke in der Größenordnung von 60 bis 100 Angstrom aufweisen. Wenn alternativ die obere dielektrische Schicht 60c aus einem Material mit großem ε besteht, kann deren elektrische Dicke in der Größenordnung von 60 bis 100 Angstrom liegen, während die physikalische Dicke in einem Bereich von 70 bis 130 Angstrom liegt. Eine Ausführungsform mit einem schmäleren Aufbau enthält eine obere dielektrische Schicht 60c mit einer physikalischen Dicke in einem Bereich von 80 bis ungefähr 120 Angstrom und in einem schmäleren Aufbau besitzt die obere dielektrische Schicht 60c eine physikalische Dicke von ungefähr 90 bis ungefähr 100 Angstrom.
Auf der Oberfläche der oberen dielektrischen Schicht 60c ist die Wortleitung 68 angeordnet. Die Wortleitung 68 kann ein Leiter oder ein Halbleiter sein, etwa polykristallines Silizium.
Auf jeder Seite jeder Wortleitung 68 und der Ladungsspeicherzelle 63 ist ein die Seitenwand isolierender Abstandshalter 74 vorgesehen. In der beispielhaften Ausführungsform ist der isolierende Abstandshalter 74 aus einer Nitridverbindung hergestellt. Die Dicke des isolierenden Abstandshalters 74 ist so gewählt, dass ein Stromfluss von der Wortleitung 68 oder der Ladungsspeicherzelle 63 zu: i) dem Source/Drain-Gebiet 64, ii) der leitenden Verbindung 72 und iii) jeglichen Kontaktdurchführungen, die eine Verbindung zwischen einer leitenden Verbindung 72 und Metallschichten (nicht gezeigt) über der Wortleitung 68 herstellen, verhindert wird.
Jede Source/Drain-Steuerleitung 70 erstreckt sich über das Array 50 hinweg in der Spaltenrichtung 71 und ist von den horizontalen Wortleitungen 68 durch einen Isolator 69 getrennt. Jede leitende Verbindung 72 ist lediglich über zwei benachbarten (in der horizontalen Richtung 67) Source/Drain-Gebieten 64 angeordnet und ist elektrisch nur mit diesen beiden Source/Drain-Gebieten 64 über die Kontaktdurchführung 51 elektrisch verbunden. Die Kontaktdurchführung 51 ist über dem isolierenden Graben 62 zwischen den zwei Source/Drain-Gebieten 64 angeordnet und erstreckt sich bis unterhalb der Source/Drain-Steuerleitung 70. Die Kontaktdurchführung verbindet die Verbindung 72 mit der Source/Drain-Steuerleitung 70. Es sollte beachtet werden, dass die zuvor beschriebene Architektur ein kleineres Speicherzellenarray als herkömmliche Architekturen ergibt. Die Source/Drain-Gebiete 64 sind auf benachbarten Seiten von Kanalgebieten 58 in der Spaltenrichtung angeordnet, anders als in einem herkömmlichen Array, wo diese in der Reihenrichtung angeordnet sind. Ferner sind die Source/Drain-Gebiete 64 jeweils mit einer leitenden Source/Drain-Steuerleitung 70 verbunden, wodurch die zuvor beschriebenen Probleme in Bezug auf die hohen Bitleitungswiderstände behoben sind.
Ausführungsform einer Zelle mit schwebendem Gate
5a und 5b zeigen jeweils einen Querschnitt durch die horizontale Reihe des Speicherzellenarrays 50, das unter Anwendung einer Technologie für Speicherzellen mit schwebendem Gate hergestellt ist, wobei der Querschnitt an den HA-HA und HB-HB der 3 gezeigt sind. 5c und 5d repräsentieren jeweils Querschnittsansichten einer Spalte des Speicherzellenarrays 50, das unter Anwendung einer Technologie für Speicherzellen mit schwebendem Gate hergestellt wird, wobei die Querschnitte entlang der Linien VC-VC und VD-VD der 3 genommen sind.
Wie zuvor mit Bezug zu der Ausführungsform mit Ladungseinfang erläutert ist, umfasst das Speicherzellenarray 50 aus 3 mehrere Speicherzellen 52, die auf einem kristallinen Halbleitersubstrat 54 geringfügig mit einer löcherspendenden Verunreinigung, etwa Bor, implantiert, so dass das Substrat 54 ein leicht dotierter Halbleiter mit p-Leitfähigkeit ist.
Jede Speicherzelle 52 umfasst die Wortleitung 68 (die als eine Gateelektrode dient), die über mehreren Kanalgebieten 58 des Substrats 54 in einer Reihe angeordnet ist. Zwischen zwei benachbarten Kanalgebieten 58 ist in der horizontalen Richtung 67 ein isolierender Graben 62 angeordnet. Zwischen benachbarten Kanalgebieten 58 in der Spaltenrichtung ist ein implantiertes Source/Drain-Gebiet 64 angeordnet.
Jedes implantiertes Source/Drain-Gebiet 64 enthält einen Teil des Substrats 54, indem eine elektrodenspendende Verunreinigung, etwa Arsen, implantiert ist, um einen Halbleiter in dem Source/Drain-Implantationsgebiet 64 erzeugen, der eine n-Leitfähigkeit aufweist. Jedes Source/Drain-Implantationsgebiet 64 bildet einen Halbleiterübergang mit jeweils den beiden Körpergebieten 58 auf benachbarten Seiten in der Spaltenrichtung 71.
Eine Ladungsspeicherzelle 63 ist zwischen dem Kanalgebiet 58 und der Wortleitung 68 angeordnet. In dieser Ausführungsform mit schwebendem Gate umfasst die Ladungsspeicherzelle ein schwebendes Gate 56, das von dem Körpergebiet durch eine Tunneldielektrikumsschicht 55 getrennt ist und das von der Wortleitung 68 durch eine obere dielektrische Schicht 57 getrennt ist.
Die dielektrische Tunnelschicht 55 kann Siliziumdioxid sein mit einer Dicke im Bereich von ungefähr 50 bis ungefähr 150 Angstrom. In einer Ausführungsform mit einem schmäleren Aufbau besitzt die Tunnelschicht 55 eine Dicke in einem Bereich von ungefähr 60 bis 90 Angstrom und in einem noch schmäleren Aufbau besitzt die Tunnelschicht 55 einen Dicke von ungefähr 70 bis ungefähr 80 Angstrom.
Die obere dielektrische Schicht 57 kann ebenfalls Siliziumdioxid sein oder kann ein Material mit einer dielektrischen Konstante sein, die größer ist, als die dielektrische Konstante des Siliziumdioxids (beispielsweise ein Material mit großem ε). In einer bevorzugten Ausführungsform wird das Material mit großem ε ausgewählt aus der Gruppe aus Materialien mit: Al₂O₃, HfSi_xO_y, HfO₂, ZrO₂ und ZrSi_xO_y oder anderen Materialien mit ähnlich hohen dielektrischen Konstanten. Wenn die obere dielektrische Schicht 57 auf Siliziumdioxid aufgebaut ist, besitzt die Schicht 57 eine Dicke in einer Größenordnung von 60 bis 100 Angstrom. Wenn alternativ die obere dielektrische Schicht 57 aus einem Material mit großem ε aufgebaut ist, kann dessen elektrische Dicke in einem Bereich von 60 bis 100 Angstrom liegen, während ihre physikalische Dicke in einem Bereich von ungefähr 70 bis 130 Angstrom liegt. Eine Ausführungsform mit einem schmäleren Aufbau beinhaltet eine obere dielektrische Schicht 57 mit einer physikalischen Dicke in einem Bereich von ungefähr 80 bis ungefähr 120 Angstrom und bei einem schmäleren Aufbau besitzt die obere dielektrische Schicht 57 eine physikalische Dicke von ungefähr 90 bis ungefähr 100 Angstrom.
Zwischen der Tunnelschicht 55 und der oberen dielektrischen Schicht 57 ist das schwebende Gate 56 angeordnet. Das schwebende Gate kann aus Polysilizium aufgebaut sein. Die Dicke des schwebenden Gates 56 muss nur geeignet sein, um eine Ladung zu speichern, die ausreichend ist, um eine Verarmung innerhalb des Kanalgebiets 58 hervorzurufen. In der beispielhaften Ausführungsform besitzt das schwebende Gate 56 eine Dicke in der Größenordnung von 200 bis 1500 Angstrom oder in einer Ausführungsform mit einem kleineren Bereich liegt die Dicke in der Größenordnung von 500 bis 1000 Angstrom.
Auf der Oberfläche der oberen dielektrischen Schicht 57 ist die Wortleitung 68 angeordnet. Auf jeder Seite jeder Wortleitung 68 und auf der Ladungsspeicherzelle 63 ist ein die Seitenwand isolierender Abstandshalter 74 vorgesehen. Wie zuvor erläutert, kann der isolierende Abstandshalter 74 aus einer Nitridverbindung hergestellt sein. Die Dicke des isolierenden Abstandshalters 74 ist ausreichend so gewählt, dass ein Stromfluss von der Wortleitung 68 oder dem schwebenden Gate 56 zu: i) dem Source/Drain-Gebiet 64, ii) der leitenden Verbindung 72 und iii) jeglichen Kontaktdurchführungen, die eine Verbindung zwischen der leitenden Verbindung 72 und Metallschichten (nicht gezeigt) über der Wortleitung 68 herstellen, unterdrückt wird.
Jede Source/Drain-Steuerleitung 70 erstreckt sich über das Array 50 in der Spaltenrichtung 71 hinweg und ist von den Wortleitungen 68 durch einen Isolator 69 getrennt. Jede Verbindung 72 ist lediglich über zwei benachbarten (in der horizontalen Richtung 69) Source/Drain-Gebieten 64 angeordnet und verbindet elektrisch jedes Source/Drain-Gebiet 64 mit der Kontaktdurchführung 51. Die Kontaktdurchführung 51 ist über dem isolierenden Graben 62 angeordnet, der zwischen den zwei Source/Drain-Gebieten 64 angeordnet ist und die Kontaktdurchführung erstreckt sich bis unter die Source/Drain-Steuerleitung 70. Die Kontaktdurchführung verbindet die Verbindung 72 mit der Source/Drain-Steuerleitung 70.
Die Herstellung der Ausführungsform mit Ladungseinfangdielektrikum
6 zeigt ein Flussdiagramm beispielhafter Bearbeitungsschritte zum Herstellen einer Speicherzellenausführung mit Ladungseinfangdielektrikum für das Speicherzellenarray 50.
7 bis 12 repräsentieren Querschnittsansichten eines Teils des Speicherzellenarrays 50 während ausgewählter Prozessschritte.
Der Schritt 80 repräsentiert das Ätzen und Füllen der Oxidgräben 62, wie dies in 7 gezeigt ist. Insbesondere umfasst der Schrift 80 das Herstellen linearer bzw. gerader Gebiete des Substrats 54, die Spaltengebiete 73 (die später Kanalgebiete 58 und Source/Drain-Gebiete 64 werden) abdecken, während lineare Gebiete des Substrats 54 freiliegen, in denen die Oxidgräben 62 herzustellen sind. Danach wird ein anisotroper Trockenätzprozess angewendet, um jeden Graben herzustellen, woraufhin die Maske entfernt wird und der Graben dann mit einer Materialverbindung, etwa TEOS, aufgefüllt wird. Nach dem Auffüllen wird das Substrat 54 einer Hochtemperaturumgebung ausgesetzt, um das TEOS in Siliziumdioxid umzuwandeln und dieses wird dann poliert, so dass die Oxidgräben 62 sowie die Tunnelschicht 60a so bleiben, wie in 7 gezeigt ist.
Der Schritt 82 repräsentiert das Herstellen der dielektrischen Ladungseinfangschicht 60b auf der Oberfläche der Tunnelschicht 60a, der Schritt 84 repräsentiert das Herstellen der oberen dielektrischen Schicht 60c auf der Oberfläche der dielektrischen Ladungseinfangschicht 60b, wie dies in 8 gezeigt ist.
Der Schritt 86 repräsentiert das Abscheiden einer Gateelektrodenschicht 106 über die gesamte Oberfläche einschließlich der oberen dielektrischen Schicht 60c hinweg, wie in 9 gezeigt ist.
Der Schritt 90 repräsentiert das Strukturieren und Ätzen von Gräben 110 in der Gateelektrodenschicht 106 in der horizontalen Reihenrichtung 67, wie dies in den 10a und 10b gezeigt ist. Die Gräben 110 sind zwischen Bereichen der Gateelektrodenschicht 106 beabstandet, die danach die Wortleitungen 68 werden. Die Gräben 110 werden in jede der mehrschichtigen Ladungseinfangdielektrikumsschichten 60a, 60b und 60c in der Source/Drain-Richtung (beispielsweise senkrecht zur Wortleitungsrichtung) geätzt, wie in 10b gezeigt ist.
Der Schritt 92 repräsentiert das Implantieren der Source/Drain-Gebiete 64, um abwechselnd Source/Drain-Gebiete 64 und Kanalgebiete 58 in dem Spaltengebiet 73 zu definieren, wie dies in den 10a und 10b gezeigt ist. Insbesondere repräsentiert der Schritt 92 die Implantation einer elektrodenspendenden Verunreinigung, etwa Arsen, um alle Source/Drain-Gebiete 64 zu bilden.
Der Schritt 94 repräsentiert das Herstellen der Seitenwandabstandshalter 74 an den Seiten der Wortleitungen 68 und an den Seiten der freiliegenden dielektrischen Ladungseinfangschichten 60a, 60b und 60c, wie dies in 11b gezeigt ist. Die Seitenwandabstandshalter 74 können unter Anwendung bekannter Verfahren zum Aufbringen eines Isolators, etwa einer Nitridverbindung, über der gesamten Oberfläche und durch Ausführen eines anisotropen Ätzprozesses zur Entfernung des Isolators von horizontalen Oberflächen, so dass die Seitenwandabstandshalter 74 verbleiben, hergestellt werden.
Der Schritt 96 repräsentiert das Abscheiden eines leitfähigen Materials für die Verbindungen, etwa Kobalt, über der Oberfläche, die die freiliegenden Source/Drain-Gebiete 64, die Seitenwandabstandshalter 74 und die oberen Flächen der Wortleitungen 68 mit einschließt.
Im Schritt 98 wird ein schneller thermischer Ausheizzyklus durchgeführt, um das leitfähige Material der Verbindungen mit dem darunter liegenden Silizium zur Reaktion zu bringen, um damit ein Silizid, etwa Kobaltsilizid (CoSi) auf der Oberfläche der freiliegenden Source/Drain-Gebiete 64 und den oberen Flächen der Wortleitungen 68 zu bilden.
Der Schritt 100 repräsentiert das Entfernen von nicht reagiertem leitfähigem Material der Verbindungen von den Oberflächen der Seitenwandabstandshalter 74.
Der Schritt 102 repräsentiert das Maskieren zum Definieren der gestaffelten Verbindungen 72 und der Schritt 104 repräsentiert das Ätzen des CoSi, um damit die gestaffelten Verbin dungen 72 bzw. Verbindungsstrukturen zwischen benachbarten Source/Drain-Gebieten 64 zu bilden, wie dies in den 12a und 12b gezeigt ist.
Der Schritt 106 repräsentiert das Füllen der Gebiete über und um die gestaffelten Verbindungen 72 herum mit einem Isolator, etwa Siliziumdioxid 69, und repräsentiert das Polieren, um eine ebene Oberfläche bereitzustellen (und eine isolierende Schicht 69 über der Oberseite der Wortleitungen 68), wie dies in den 12a und 12b gezeigt ist.
Der Schritt 108 repräsentiert das Herstellen von Kontaktdurchführungen 51 zum Anschluss aller gestaffelten leitenden Verbindungen 72 an die Source/Drain-Steuerleitungen 70. Genauer gesagt, der Schritt 108 repräsentiert das Maskieren der Oberfläche und das Strukturieren der Maske, um die Position jeder Kontaktdurchführung 51 freizulegen. Danach wird das Siliziumdioxid 69 geätzt, um eine Öffnung zu bilden und um jede leitende Verbindung freizulegen. Die Öffnung wird dann mit einem Leiter gefüllt, um die Kontaktdurchführung 51 zu bilden.
Der Schritt 110 repräsentiert das Herstellen der Source/Drain-Steuerleitungen 70, um eine Verbindung zu den Kontaktdurchführungen auf der Oberfläche herzustellen. Insbesondere enthält der Schritt 110 das Aufbringen einer Schicht aus leitfähigem Material, etwa eines Metalls, über die Oberfläche hinweg, das Maskieren des Metalls und das Strukturieren der Maske, um die Bereiche des Metalls abzudecken, die die Source/Drain-Steuerieitungen 70 werden, die alle Kontaktdurchführungen innerhalb einer Spalte miteinander verbinden. Danach wird das Metall geätzt, um die Source/Drain-Steuerleitungen 70 zu bilden.
Herstellung der Ausführungsform mit schwebendem Gate
14 repräsentiert ein Flussdiagramm beispielhafter Bearbeitungsschritte zum Herstellen der Speicherzellenausführungsform mit schwebendem Gate des Speicherzellenarrays 50. Die 15 bis 22 repräsentieren Querschnittsansichten eines Teils des Speicherzellenarrays 50 während ausgewählter Bearbeitungsschritte.
Der Schritt 120 repräsentiert das Ätzen und Füllen der Oxidgräben 62, wie dies in 15 gezeigt ist. Wie zuvor mit Bezug zu dem Schritt 80 (6) erläutert ist, kann das Ätzen und das Füllen der Oxidgräben 62 das Maskieren linearer bzw. gerader Gebiete des Substrats 54 beinhalten, die die Spaltengebiete 63 bedecken, während lineare Gebiete des Substrats 54 freigelegt sind, in denen die Oxidgräben 62 herzustellen sind. Danach wird ein anisotroper Trockenätzprozess angewendet, um die Gräben zu bilden, woraufhin die Maske entfernt wird, und anschließend wird der Graben mit einer Materialverbindung, etwa TEOS gefüllt. Nach dem Füllen wird das Substrat 54 einer Hochtemperaturumgebung ausgesetzt, um das TEOS in Siliziumdioxid umzuwandeln und anschließend es poliert derart, dass die Oxidgräben 62 sowie die Tunnelschicht 55 zurückbleiben, wie in 15 gezeigt ist.
Der Schritt 122 repräsentiert das Herstellen einer Leitschicht für das schwebende Gate 56 auf der Oberfläche der Tunnelschicht 55 und der Schritt 124 repräsentiert das Herstellen der oberen dielektrischen Schicht 57 auf der Oberfläche der Leitschicht 56 für das schwebende Gate, wie dies in 16 gezeigt ist.
Der Schritt 126 repräsentiert das Strukturieren und das Ätzen jeweils der oberen dielektrischen Schicht 57 und der Schicht für das schwebende Gate 56, um die Ladungsspeicherzellen 63 auf der Oberfläche der Tunnelschicht 55 zu bilden, wie in 17 gezeigt ist.
Der Schritt 128 repräsentiert das Auffüllen der Gebiete, die im Schritt 126 geätzt werden, mittels eines Isolators und das Zurückätzen oder das Einebnen mittels Polieren, um die obere dielektrische Schicht 57 zu bilden, die in 18 gezeigt ist.
Der Schritt 130 repräsentiert das Abscheiden einer Gateelektrodenschicht 106 auf der gesamten Oberfläche der oberen dielektrischen Schicht 57, wie in 18 gezeigt ist.
Der Schritt 132 repräsentiert das Strukturieren und Ätzen von Gräben 110 in der Gateelektrodenschicht 106 in der Wortleitungsrichtung, wie dies in den 19a und 19b gezeigt ist. Die Gräben 111 sind zwischen Bereichen der Gateelektrodenschicht beabstandet, die nachfolgend die Wortleitungen 68 werden. Die Gräben 110 werden jeweils in die obere dielektrische Schicht 57, die Schicht 56 für das schwebende Gate und die Tunneldielektrikumsschicht 55 geätzt, wie in 10b gezeigt ist.
Der Schritt 134 repräsentiert das Implantieren der Source/Drain-Gebiete 64, um abwechselnd Source/Drain-Gebiete 64 und Kanalgebiete 58 innerhalb des Spaltengebiets 73 zu definieren. Genauer gesagt, der Schritt 134 repräsentiert eine Implantation einer elektronenspendenden Verunreinigung, etwa Arsen, um die Source/Drain-Gebiete 64 zu bilden.
Der Schritt 136 repräsentiert das Herstellen der Seitenwandabstandshalter 74 an den Seiten der Wortleitungen 68 und an den Seiten der oberen dielektrischen Schicht 57, des schwebenden Gates 56 und der dielektrischen Tunnelschicht 55, wie in 20b gezeigt ist. Die Seitenwandabstandshalter 74 können unter Anwendung bekannter Verfahren zum Aufbringen eines Isolators, etwa einer Nitridverbindung, auf der gesamten Oberfläche und zum Ausführen eines anisotropen Ätzverfahrens zum Entfernen des Isolators von horizontalen Oberflächen, wobei die Abstandshalter 74 zurückbleiben, hergestellt werden.
Der Schritt 138 repräsentiert das Abscheiden eines leitfähigen Materials für die Verbindungen, etwa Kobalt, auf der Oberfläche, die die freiliegenden Source/Drain-Gebiete 64, die Seitenwandabstandshalter 74 und die oberen Flächen der Wortleitungen 68 mit einschließt.
Der Schritt 140 repräsentiert einen schnellen thermischen Ausheizprozess, um das leitfähige Material der Verbindungen mit dem darunter liegenden Silizium zur Reaktion zu bringen, um ein Silizid, etwa Kobaltsilizid (CoSi), auf der Oberfläche der freiliegenden Source/Drain-Gebiete 64 und der oberen Fläche der Wortleitungen 68 zu bilden.
Der Schritt 142 repräsentiert das Entfernen von nicht reagiertem leitfähigem Material für die Verbindungen von der Oberfläche der Seitenwandabstandshalter 74.
Der Schritt 144 repräsentiert das Maskieren zum Definieren der gestaffelten Verbindungen 72 und das Ätzen des CoSi, um die gestaffelten Verbindungen 72 zwischen benachbarten Source/Drain-Gebieten 64 zu bilden, wie dies in den 21a und 21b gezeigt ist.
Der Schritt 146 repräsentiert das Füllen der Gebiete über und um die gestaffelten Verbindungen 72 herum mit einem Isolator, etwa Siliziumdioxid 69, und repräsentiert das Polieren, um eine ebene Oberfläche (und eine isolierende Schicht 69 auf der Oberseite der Wortleitungen 68) bereitzustellen.
Der Schritt 148 repräsentiert das Herstellen von Kontaktdurchführungen 51 zum Anschluss jeder gestaffelten leitenden Verbindung 72 an eine einzelne Source/Drain-Steuerleitung 70.
Genauer gesagt, der Schritt 148 repräsentiert das Maskieren der Oberfläche und das Strukturieren der Maske, um die entsprechende Position jeder Kontaktdurchführung 51 freizulegen. Danach wird das Siliziumdioxid 69 geätzt, um eine Öffnung zu bilden und um die leitende Verbindung freizulegen. Anschließend wird die Öffnung mit einem Leiter gefüllt, um die Kontaktdurchführung 51 herzustellen.
Der Schritt 150 repräsentiert das Herstellen der Source/Drain-Steuerleitungen 70, um die Kontaktdurchführungen auf der Oberfläche miteinander zu verbinden. Genauer gesagt, der Schritt 150 enthält das Aufbringen einer Schicht aus leitfähigem Material, etwa eines Metalls, auf der Oberfläche, das Maskieren des Metalls und das Strukturieren der Maske, um die Bereiche des Metalls abzudecken, die die Source/Drain-Steuerleitungen 70 werden, die alle Kontaktdurchführungen innerhalb einer Spalte verbinden. Danach wird das Metall geätzt, um die Source/Drain-Steuerleitungen 70 zu bilden.
Ausführungsform mit doppeltem Bit
23 repräsentiert eine Ansicht einer alternativen Ausführungsform eines Speichersystems in Form einer integrierten Schaltung 160. Das System 160 umfasst ein Ladungsspeicherzellenarray 162 mit gestaffelter lokaler Verbindungsstruktur. Das Speicherzellenarray 162 umfasst mehrere Ladungsspeicherzellen 52, die in einem Kerngebiet 65 eines Substrats 54 hergestellt sind, und weist ferner Steuerschaltungen auf, die in einem peripheren Gebiet 66 des Substrats 54 ausgebildet sind.
Das Speicherzellenarray 162 ist in Form eines zweidimensionalen Arrays oder Feldes bzw. einer Matrix mit mehreren Reihen aus Speicherzellen, die eine horizontale Reihenrichtung definieren, und mehreren Spalten aus Speicherzellen, die eine Spaltenrichtung definieren, aufgebaut.
Wortleitungen 68 sind über das Array 162 in einer ersten Richtung (die als horizontal bezeichnet wird) hinweg angeordnet und bilden eine Gateelektrode über jeder von mehreren Speicherzellen 52 in einer horizontalen Reihe. Source/Drain-Steuerleitungen 70 sind über das Array 162 in einer zweiten Richtung (die als vertikal bezeichnet wird) hinweg ausgebildet, wobei diese Richtung senkrecht zu der ersten Richtung ist und mehrere Source/Drain- Gebiete 64 koppelt, die in dem Substrat 54 zwischen jeweils zwei benachbarten Wortleitungen 68 angeordnet sind.
Genauer gesagt, jede Source/Drain-Steuerleitung ist über dem Array 162 angeordnet und ist mit mehreren Kontaktdurchführungen 51 verbunden. Jede Kontaktdurchführung 51 erstreckt sich lediglich zu einer einzelnen leitenden Verbindung 72 nach unten. Jede leitende Verbindung erstreckt sich horizontal zwischen zwei Source/Drain-Gebieten 64, die in horizontaler Richtung benachbart sind. Die mehreren Verbindungen 72 sind in einem gestaffelten Muster oder in einer gestaffelten Struktur so angeordnet, dass nur jedes zweite Source/Drain-Gebiet 64 innerhalb einer Spalte mit einer einzelnen Verbindung 72 verbunden ist, und so, dass die beiden Source/Drain-Gebiete 64 an gegenüberliegenden Seiten zweier benachbarter Gates 64 (in der vertikalen Richtung) durch die Verbindungen 72 und Kontaktdurchführungen 51 mit benachbarten Soure/Drain-Steuerleitungen 70 verbunden sind.
Anders ausgedrückt, jede leitende Verbindung 72 ist über jedem zweiten Source/Drain-Gebiet 64 angeordnet und ist nur mit einem einzelnen weiteren Source/Drain-Gebiet 64 verbunden. Dieses eine weitere Source/Drain-Gebiet 64 beginnt in einer zweiten Spalte, die benachbart zu der Spalte ist und in der gleichen Reihe liegt, wie das Source/Drain-Gebiet 64. Die leitenden Verbindungen 72 sind so angeordnet, dass jede zweite leitende Verbindung 72 mit dem zweiten Source/Drain-Gebiet 64 in der benachbarten Spalte auf der rechten Seite der Spalte verbunden ist, und so dass jede zweite leitende Verbindung 72 mit dem zweiten Source/Drain-Gebiet in der benachbarten Spalte auf der linken Seite der Spalte verbunden ist.
Es sollte beachtet werden, dass in dieser Ausführungsform jede Zelle ein einzelnes Source/Drain-Gebiet 46 enthält, das schwebend bzw. potentialfrei oder nicht angeschlossen ist. Die Steuerung des Arrays 160 erfolgt unter Anwendung von Programmier-, Auslese- und Löschtechniken, die bekannt sind und für gewöhnlich für Doppelbit-Speicherzellenarrays mit Ladungseinfang angewendet werden. Genauer gesagt, die Steuerschaltungen innerhalb des peripheren Gebiets 66 weisen Transistorgatterlogikschaltungen auf, die eine Wortleitungssteuerschaltung 122, eine Source/Drain-Steuerschaltung 126, einen Stromsensor 124, eine Programmiersteuerschaltung 128, eine Lesesteuerschaltung 130, eine Löschsteuerschaltung 122, eine Spannungsteilerschaltung 140, eine Verbindung mit einer positiven Betriebsspannungsquelle (VC) 124, einen Verbindung zu einer negativen Betriebs spannungsquelle (–VC) 128 und eine Verbindung zur Masse 126 aufweisen. Jede dieser derartigen Komponenten kann unter Verwendung bekannter Schaltungen zum Ausführen der hierin offenbarten Funktionen vorgesehen werden.
Während des Betriebs arbeiten die Arraysteuerschaltungen so, dass jede Wortleitung 68 und jede Source/Drain-Leitung 70 selektiv mit einer Spannung, die von dem Spannungsteiler 140 bereit gestellt wird, oder mit Masse verbunden werden (oder um die Wortleitung 68 oder die Source/Drain-Leitung 70 von allen Spannungsquellen und Masse abzukoppeln, so dass das Potential lediglich durch die elektrische Wechselwirkung mit anderen Strukturen des Arrays 50 beeinflusst wird). Die Bindung ist so gestaltet, dass jede Speicherzelle 52 innerhalb des Arrays 50 gelöscht, selektiv programmiert und selektiv ausgelesen werden kann. Die Arraysteuerschaltungen arbeiten ferner derart, dass eine ausgewählte Source/Drain-Leitung 70 mit dem Stromsensor 124 so verbunden wird, dass ein Strom in der ausgewählten Source/Drain-Leitung gemessen werden kann, um den programmierten Zustand einer ausgewählten Speicherzelle 52 zu bestimmen.
Es sollte beachtet werden, dass diese Doppelbit-Ausführungsform unter Anwendung von Fertigungstechniken, die zuvor beschrieben sind, hergestellt werden, wobei geringfügige Änderungen für die Schritte des Maskierens, Strukturierens und Bildens der leitenden Verbindungen 72 und der Kontaktdurchführungen 51 vorgesehen sind.
Es gilt also: Die hierin bereitgestellte Lehre ergibt ein einzigartiges und kleineres Speicherzellenarray mit Source/Drain-Gebieten, die an benachbarten Seiten von Kanalgebieten in einer Spaltenrichtung angeordnet sind, im Gegensatz zur Anordnung in einer Reihenrichtung, wie dies in einem traditionellen Speicherarray der Fall ist. Ferner sind die Source/Drain-Gebiete jeweils mit einer leitenden Source/Drain-Steuerleitung verbunden, wodurch die Problematik eines hohen Bitleitungswiderstands vermieden wird.
Obwohl diese Erfindung in Bezug auf gewisse bevorzugte Ausführungsformen gezeigt und beschrieben ist, ist es selbstverständlich, dass Äquivalente und Modifizierungen sich für den Fachmann beim Lesen und Studieren der Anmeldung ergeben können. Obwohl beispielsweise die Zellen des Arrays so gezeigt sind, dass diese auf einem Siliziumsubstrat hergestellt sind, sollte bedacht werden, dass die Lehre der vorliegenden Erfindung auch auf andere dielektrische Speicherzellenstrukturen angewendet werden kann, die auf einem be liebigen geeigneten Halbleitersubstrat hergestellt werden können, wozu beispielsweise Siliziumvollsubstrate, Silizium-auf-Isolator-(SOI)Halbleitersubstrate, Silizium-auf-Saphier-(SOS)Halbleitersubstrate und Halbleitersubstrate gehören, die aus anderen bekannten Materialien hergestellt sind. Die vorliegende Erfindung schließt alle derartigen Äquivalente und Modifizierungen mit ein und ist im Schutzbereich lediglich durch die folgenden Patentansprüche beschränkt.

Claims

Speicherzellenarray (50) mit: einem zweidimensionalen Array aus Speicherzellen (52), die auf einem Halbleitersubstrat (54) hergestellt sind, wobei die Speicherzellen (52) in mehreren Reihen aus Speicherzellen (52), die eine horizontale Reihenrichtung (67) definieren, und aus mehreren Spalten aus Speicherzellen (52), die eine Spaltenrichtung (69) definieren, die senkrecht zu der horizontalen Reihenrichtung (67) orientiert ist, angeordnet sind; mehreren Isoliergräben (62) in dem Halbleitersubstrat (54), die sich in der Spaltenrichtung (69) erstrecken, wobei jeder Isoliergraben (62) sich zwischen zwei benachbarten Spalten aus Speicherzellen (52) erstreckt; mehreren im Wesentlichen rechteckigen Kanalgebieten (58) in dem Halbleitersubstrat (54), wobei jedes Kanalgebiet (58) sich in der horizontalen Reihenrichtung (67) zwischen zwei der Isoliergräben (62), die an gegenüberliegenden Seiten des Kanalgebiets (58) angeordnet sind und in der Spaltenrichtung (69) zwischen zwei Halbleiterübergängen erstreckt, wobei jeder Halbleiterübergang ein Übergang zu einem Source/Drain-Implantationsgebiet (64) des Substrats (54) ist, das benachbart und an gegenüberliegenden Seiten des Kanalgebiets (58) angeordnet ist; einer Ladungsspeicherzelle (63), die über jedem Kanalgebiet (58) angeordnet ist; mehreren Wortleitungen (68), wobei sich jede Wortleitung (68) über die Oberseite jeder Ladungsspeicherzelle (63) innerhalb einer Reihe aus Speicherzellen (52) erstreckt und eine Gateelektrode über jeder Ladungsspeicherzelle (63) in der Reihe aus Speicherzellen (52) bildet; und mehreren Source/Drain-Steuerleitungen (70), die sich in der Spaltenrichtung (69) zwischen Spalten aus Speicherzellen (52) erstrecken und mehrere leitende Verbindungsstrukturen (72) verbinden, wobei die mehreren leitenden Verbindungsstrukturen (72) jeweils mit nur einer einzelnen Source/Drain-Steuerleitung (70) verbunden sind und in einem gestaffelten Muster so angeordnet sind, dass jedes Soruce/Drain-Gebiet (64) mit nur einer einzelnen leitenden Verbindungsstruktur (72) verbunden ist und so, dass beide Source/Drain-Gebiete (64) an gegenüberliegenden Seiten jedes Kanalgebiets (58) in der Spaltenrichtung (69) jeweils durch eine der leitenden Verbindungsstrukturen (72) mit separaten und benachbarten Source/Drain-Steuerleitungen (70) verbunden sind.
Speicherzellenarray (50) nach Anspruch 1, wobei: jede der Source/Drain-Steuerleitungen (70) von jeder leitenden Verbindungsstruktur (72) beabstandet ist; und das Array ferner leitende Kontaktdurchführungen (51) aufweist, wobei jede leitende Kontaktdurchführung (51) sich von einer Source/Drain-Steuerleitung (70) zu lediglich einer einzelnen der mehreren Verbindungsstrukturen (72) erstreckt.
Speicherzellenarray (50) nach Anspruch 2, wobei: die Source/Drain-Steuerleitungen (70) über den Wortleitungen (68) angeordnet und von den Wortleitungen (68) isoliert sind; jede leitende Kontaktdurchführung (51) sich von der Source/Drain-Steuerleitung (70) nach unten zu einer der mehreren leitenden Verbindungsstrukturen (72) erstreckt, die zwischen benachbarten Wortleitungen (68) angeordnet und dazu isoliert ist.
Speicherzellenarray (50) nach Anspruch 3, wobei: jede Ladungsspeicherzelle (63) eine Ladungsspeicherzelle mit einem Gate mit frei einstellbarem Potential ist, wobei die Zelle umfasst: eine Tunnel-Dielektrikumsschicht (55) benachbart zu dem Kanalgebiet (58); eine obere dielektrische Schicht (57) benachbart zu der Wortleitung (68); und ein leitendes Gate (56), das zwischen der Tunnel-Dielektrikumsschicht (55) und der oberen dielektrischen Schicht (57) angeordnet ist.
Speicherzellenarray (50) nach Anspruch 3, wobei: jede Ladungsspeicherzelle (63) eine dielektrische Ladungsträgereinfang-Ladungsspeicherzelle ist mit: einer Tunnel-Dielektrikumsschicht (60a) benachbart zu dem Kanalgebiet (58); einer oberen dielektrischen Schicht (60c) benachbart zu der Wortleitung (68); und einem Ladungsträgereinfangdielektrikum (60b), das zwischen der Tunnel-Dielektrikumsschicht (60a) und der oberen dielektrischen Schicht (60c) angeordnet ist.
Speicherzellenarray (50) mit: einem zweidimensionalen Array aus Speicherzellen (52), die auf einem Halbleitersubstrat (54) hergesellt sind, wobei die Speicherzellen (52) in mehreren Reihen aus Speicherzellen (52), die eine horizontale Reihenrichtung (67) definieren, und in mehreren Spalten aus Speicherzellen (52), die eine Spaltenrichtung (69) definieren, die senkrecht zu der horizontalen Reihenrichtung (67) orientiert ist, angeordnet sind; mehreren Isolationsgräben (62) in dem Halbleitersubstrat (54), die sich in der Spaltenrichtung (69) erstrecken, wobei jeder Isolationsgraben (62) sich zwischen zwei benachbarten Spalten aus Speicherzellen (52) erstreckt; mehreren im Wesentlichen rechteckigen Kanalgebieten (58) in dem Halbleitersubstrat (54), wobei jedes Kanalgebiet (58) sich in der horizontalen Reihenrichtung (67) zwischen zwei der Isolationsgräben (62), die an gegenüberliegenden Seiten des Kanalgebiets (58) angeordnet sind, und sich in der Spaltenrichtung (69) zwischen zwei Halbleiterübergängen erstrecken, wobei jeder Halbleiterübergang ein Übergang zu einem Source/Drain-Implantationsgebiet (64) des Substrats (54) ist, das benachbart zu und an gegenüberliegenden Seiten des Kanalgebiets (58) angeordnet ist; einer Ladungsspeicherzelle (63), die über jedem Kanalgebiet (58) angeordnet ist; mehreren Wortleitungen (68), wobei jede Wortleitung (68) sich über die Oberseite jeder Ladungsspeicherzelle (63) innerhalb einer Reihe aus Speicherzellen (52) erstreckt und eine Gateelektrode über jeder Ladungsspeicherzelle (63) innerhalb der Reihe aus Speicherzellen (52) bildet; und mehreren Source/Drain-Steuerleitungen (70), die sich in der Spaltenrichtung (69) zwischen Spalten aus Speicherzellen (52) erstrecken und mehrere leitenden Verbindungsstrukturen (72) miteinander verbinden, wobei die mehreren leitenden Verbindungsstrukturen (72) jeweils mit nur einer einzelnen Source/Drain-Steuerleitung (70) verbunden sind und in einem Staffelmuster so angeordnet sind, dass nur jedes zweite Source/Drain-Gebiet (64) innerhalb einer Spalte mit nur einer einzelnen leitenden Verbindungsstruktur (72) verbunden ist und so, dass: die beiden Source/Drain-Gebiete (64) auf gegenüberliegenden Seiten zweier benachbarter Kanalgebiete (58) innerhalb einer Spalte jeweils mit einer einzelnen leitenden Verbindungsstruktur (72) und mit einer einzelnen Source/Drain-Steuerleitung (70) verbunden sind; und ein Source/Drain-Gebiet (64) zwischen den zwei Kanalgebieten (58) von allen leitenden Verbindungsstrukturen (72) getrennt ist.
Speicherzellenarray (50) nach Anspruch 6, wobei: jede der Source/Drain-Steuerleitungen (70) von jeder leitenden Verbindungsstruktur (72) beabstandet ist; und das Array (50) ferner mehrere leitende Kontaktdurchführungen (51) aufweist, wobei jede leitende Kontaktdurchführung (51) sich von einer Source/Drain-Steuerleitung (70) zu lediglich einer einzelnen der mehreren Leitungsverbindungsstrukturen (72) erstreckt.
Speicherzellenarray (50) nach Ansprach 7, wobei: die Source/Drain-Steuerleitungen (70) über den Wortleitungen (68) angeordnet und von diesen isoliert sind; und jede leitende Kontaktdurchführung (51) sich von der Source/Drain-Steuerleitung (70) nach unten zu der einzelnen der leitenden Verbindungsstrukturen (72), die zwischen benachbarten Wortleitungen (68) angeordnet und davon isoliert ist, erstreckt.
Speicherzellenarray (50) nach Anspruch 8, wobei: jede Ladungsspeicherzelle (63) eine Ladungsspeicherzelle mit Gate mit frei einstellbarem Potential ist, wobei die Ladungsspeicherzelle (63) umfasst: eine Tunnel-Dielektrikumsschicht (55) benachbart zu dem Kanalgebiet (58); eine obere dielektrische Schicht (57) benachbart zu den Wortleitungen (70); und ein leitendes Gate (56), das zwischen der Tunnel-Dielektrikumsschicht (55) und der oberen dielektrischen Schicht (57) angeordnet ist.
Speicherzellenarray (50) nach Anspruch 8, wobei: jede Ladungsspeicherzelle (63) eine dielektrische Ladungsträgereinfangladungsspeicherzelle ist mit: einer Tunnel-Dielektrikumsschicht (60a) benachbart zu dem Kanalgebiet (58); einer oberen dielektrischen Schicht (60c) benachbart zu den Wortleitungen (70); und einem Ladungsträgereinfangdielektrikum (60b), das zwischen der Tunnel-Dielektrikumsschicht (60a) und der oberen dielektrischen Schicht (60c) angeordnet ist.