DE10228565A1

DE10228565A1 - Nicht-flüchtige Speichervorrichtung und Herstellungsverfahren derselben

Info

Publication number: DE10228565A1
Application number: DE10228565A
Authority: DE
Inventors: Jung Dal Choi; Jong Woo Park; Seong Soon Cho; Chang Hyun Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-06-28
Filing date: 2002-06-26
Publication date: 2003-03-13
Anticipated expiration: 2022-06-27
Also published as: KR100395755B1; KR20030001088A; US7081651B2; JP2003060096A; DE10228565B4; US20060216891A1; US20030001196A1

Abstract

Eine nicht-flüchtige Speichervorrichtung enthält eine Tunneloxidschicht, eine Ladungsspeicherschicht, eine Sperrisolationsschicht und eine Gate-Elektrode, die aufeinanderfolgend gestapelt sind, sowie eine Störstellendiffusionsschicht in einem aktiven Bereich zu beiden Seiten der Gate-Elektrode. Die Gate-Elektrode kreuzt aktive Bereiche zwischen den Vorrichtungsisolationsschichten, die in einer vorbestimmten Fläche eines Halbleitersubstrats ausgebildet sind, und eine Kante bzw. Rand der Ladungsspeicherschicht erstreckt sich derart, daß sie einen Vorsprungteil aufweist, der aus der Gate-Elektrode hervorragt. Um eine Ladungsspeicherschicht mit einem Vorsprungteil auszubilden, wird eine Stapelisolationsschicht, die erste bis dritte Isolationsschichten enthält, in einem aktiven Bereich zwischen den Vorrichtungsisolationsschichten, die in dem Substrat ausgebildet sind, ausgebildet. Eine Vielzahl von Gate-Elektroden, die den aktiven Bereich kreuzen, wird auf der Spapelisolationsschicht ausgebildet, und ein Seitenwand-Spacer wird auf beiden Seitenwänden der Gate-Elektrode ausgebildet. Unter Verwendung des Seitenwand-Spacers und der Gate-Elektrode wird die Stapelisolationsschicht geätzt, um eine Ladungsspeicherschicht auszubilden, die aus der Seitenwand der Gate-Elektrode hervorragt.

Description

Diese Anmeldung nimmt die Priorität der koreanischen Patentanmeldung Nr. 2001-37420, angemeldet am 28. Juni 2001, in Anspruch, deren Inhalt hierin durch Bezugnahme in seiner Gesamtheit enthalten ist.

Gebiet der Erfindung

Die vorliegende Erfindung betrifft im Allgemeinen ein Verfahren zur Herstellung einer Halbleitervorrichtung. Insbesondere ist die vorliegende Erfindung auf eine nicht- flüchtige Speichervorrichtung des "Floating Trap"-Typs gerichtet, die Daten in einer Ladungsspeicherschicht einschließlich einer Isolationsschicht durch Injizieren von Ladungen speichert, und auf ein Verfahren zur Herstellung derselben.

Hintergrund der Erfindung

Nicht-flüchtige Speichervorrichtungen behalten Daten ununterbrochen auch dann, wenn eine externe Leistung abgeschaltet wird. Da die Integrationsdichte von Speichervorrichtungen sich erhöht, besteht ein Bedarf an einem Verringern der Fläche und der vertikalen Höhe der Speicherzelle. Da eine herkömmliche nicht-flüchtige Speichervorrichtung vom Floating-Gate-Typ ein Floating Gate aufweist, ist die Verringerung einer vertikalen Höhe einer Speicherzelle beschränkt. Aus diesem Grund ist die nicht-flüchtige Speichervorrichtung vom Floating-Trap-Typ als Kandidat zum Überwinden des vorhergehenden Nachteil dadurch attraktiv, daß Ladungen in zumindest einer Isolationsschicht ohne einem Floating-Gate gespeichert werden können.
Fig. 1 zeigt eine Draufsicht auf eine herkömmliche nicht-flüchtige Speichervorrichtung vom Floating-Trap-Typ. Eine Vorrichtungsisolationsschicht 11wird in einem vorbestimmten Bereich eines Halbleitersubstrats zum Definieren eines aktiven Bereichs 13 ausgebildet. Eine Vielzahl von Gate-Elektroden 30 kreuzen den aktiven Bereich und eine Ladungsspeicherschicht 24 ist zwischen der Gate-Elektrode 30 und dem aktiven Bereich 13 dazwischen gelegt bzw. angeordnet. Ein Seitenwand- Spacer 36 ist auf einer Seitenwand der Gate-Elektrode 30 ausgebildet.
Fig. 2 bis 5 sind Querschnittsflußdiagramme, die die Schritte der Herstellung einer herkömmlichen nicht-flüchtigen Speichervorrichtung entlang einer Linie I-I' der Fig. 1 zeigt.
Gemäß Fig. 2 ist eine Vorrichtungsisolationsschicht 11 in einer vorbestimmten Fläche eines Halbleiterssubstrats zum Bestimmen von aktiven Bereichen 13 ausgebildet. Eine Stapelisolationsschicht 18 und eine Gate-Leitungsschicht 20 werden auf einem Halbleitersubstrat dort ausgebildet, wo die Vorrichtungsisolationsschicht 11 ausgebildet worden ist. Im Allgemeinen enthält die Stapelisolationsschicht 18 erste, zweite und dritte Isolationsschichten 12, 14 und 16, welche herkömmlicherweise aus einem dünnen thermischen Oxid, Siliciumnitrit bzw. CVD-Oxid hergestellt sind.
Gemäß Fig. 3 werden die Gate-Leitungsschicht 20 und die Stapelisolationsschicht 18 aufeinanderfolgend gemustert, um eine Vielzahl von Gate-Elektroden 30 auszubilden, die die Vorrichtungsisolationsschicht 11 kreuzen. Eine Tunneloxidschicht 23, eine Ladungsspeicherschicht 24 und eine Sperrisolationsschicht 26 werden zwischen der Gate-Elektrode 30 und dem aktiven Bereich 13 aufeinanderfolgend gestapelt. Für den Fall, daß die Seitenwände der Tunneloxidschicht 22, der Ladungsspeicherschicht 24 und der Sperrisolationsschicht 26 durch ein Ätzen beschädigt werden, steigt eine Defektdichte mit zunehmender Trap-Dichte um die Kanten bzw. Ränder der Tunneloxidschicht 22 und der Sperrisolationsschicht 26 herum an. Folglich ist es wahrscheinlich, einen Trap-unterstützten Strom zu der Gate-Elektrode 30 und dem Halbleitersubstrat 10 durch die hochdichte Trap zu erzeugen.
Gemäß Fig. 4 wird ein thermisches Oxidationsverfahren für das Halbleitersubstrat ausgeführt, um die Beschädigung der Seitenwände der Sperrisolationsschicht 26 und der Gate-Elektrode 30 zu mildern. Folglich wird eine Abdeckisolationsschicht 32 auf einer Seitenwand und einer oberen Oberfläche der Gate-Elektrode 30 ausgebildet.
Gemäß Fig. 5 werden unter Verwendung der Gate-Elektrode 30 und der Abdeckisolationsschicht 32 als eine Ionenimplantationsmaske Störstellen in das Halbleitersubstrat implantiert, um eine Störstellendiffusionsschicht 34 auszubilden. Ein Seitenwand-Spacer 36 wird anschließend an den Seitenwänden der Ladungsspeicherschicht 24, der Sperrisolationsschicht 26 und der Abdeckisolationsschicht 32, die aufeinanderfolgend gestapelt sind, ausgebildet. Wie in Fig. 4 und Fig. 5 dargestellt, werden Sauerstoffatome durch eine Schnittstelle zwischen dem Halbleitersubstrat 10 und der Tunneloxidschicht 22 während des thermischen Oxidationsverfahrens diffundiert. Zu diesem Zeitpunkt wird die Kante bzw. der Rand der Tunneloxidschicht 22 dick (d. h. ein "bird's beak"-Effekt tritt auf), da sie durch die diffundierten Sauerstoffatome oxidiert wird. Dies führt zu einem Abfall bei der Vorrichtungsbetriebsgeschwindigkeit. Überdies wird die Trap-Dichte an der relativ dickeren Kante der Tunneloxidschicht 22 hoch, wodurch der Trap-unterstützte Leckstrom durch die Kante vergrößert wird. Da der Bird's-Beak-Effekt eine Dickenabweichung einer Tunneloxidschicht verursacht, die in einem Zellarray groß wird, werden die Vorrichtungseigenschaften nicht gleichförmig. Je mehr sich die Gate- Leitungsbreite verringert, desto mehr erhöht sich die Dicke der Tunneloxidschicht 22. Was daher benötigt wird, ist eine nicht-flüchtige Speichervorrichtung mit einer Struktur, die die Vorrichtungsbetriebseigenschaftsdefekte überwindet, die aus einer Tunneloxidschicht mit einer hohen Trap-Dichte und von dem Bird's-Beak-Effekt resultieren.

Kurzfassung der Erfindung

Ein Merkmal der vorliegenden Erfindung ist, eine nicht-flüchtige Speichervorrichtung mit einer konformen Tunneloxidschicht ohne einem Bird's-Beak- Effekt vorzusehen und ein Verfahren zur Herstellung derselben vorzusehen. Ein anderes Merkmal der vorliegenden Erfindung ist es, eine nicht-flüchtige Speichervorrichtung vorzusehen, die den Einfluß eines Trap-unterstützten Tunnels minimiert, und ein Verfahren zur Herstellung dafür vorzusehen.
Gemäß einem Aspekt der vorliegenden Erfindung enthält eine nicht-flüchtige Speichervorrichtung eine Ladungsspeicherschicht und eine Gate-Elektrode. Die Gate- Elektrode kreuzt eine aktiven Bereich zwischen Vorrichtungsisolationsschichten, die auf einem Halbleitersubstrat ausgebildet sind. Die Ladungsleiterschicht ist zwischen der Gate-Elektrode und dem aktiven Bereich dazwischen gelegt. Eine Kante bzw. ein Rand der Ladungsspeicherschicht erstreckt sich, um ein Vorsprungsteil auszubilden, das aus einer Seitenwald der Gate-Elektrode hervorragt.
Bei einer bevorzugten Ausführungsform der vorliegenden Erfindung ist die Ladungsspeicherschicht durch die Vorrichtungsisolationsschicht isoliert oder unterhalb der Gate-Elektrode folgend. Eine Sperrisolationsschicht ist zwischen der Gate-Elektrode und der Ladungsspeicherschicht angeordnet und eine Tunneloxidschicht ist zwischen der Ladungsspeicherschicht und dem aktiven Bereich angeordnet. Die nicht-flüchtige Speichervorrichtung enthält ferner einen ersten Seitenwand-Spacer auf beiden Seitenwänden der Gate-Elektrode. Die Breite der Ladungsspeicherschicht ist vorzugsweise annähernd gleich der Summe einer Breite der Gate-Elektrode und der Breiten der ersten Seitenwand-Spacer. Ferner kann die nicht-flüchtige Speichervorrichtung einen zweiten Seitenwand-Spacer enthalten, der eine Seitenwand der Ladungsspeicherschicht und den ersten Seitenwand-Spacer bedeckt. Eine Gate- Abdeckisolationsschicht kann zwischen der Seitenwand der Gate-Elektrode und dem Seitenwand-Spacer angeordnet sein.
Die nicht-flüchtige Speichervorrichtung weist einen Zellarraybereich und einen peripheren Schaltungsbereich auf. Ein erster Transistor einschließlich einer Wortleitung und einer Stapelisolationsschicht ist auf einem aktiven Bereich ausgebildet. Die Stapelisolationsschicht weist eine Tunneloxidschicht, eine Ladungsspeicherschicht und eine Sperrisolationsschicht und einen ersten Transistor auf. Ein zweiter Transistor einschließlich mindestens einer Gate-Isolationsschicht und eine Gate-Elektrode sind in dem peripheren Bereich ausgebildet. Der erste Seitenwand-Spacer kann auf jeder Seitenwand der Gate-Elektroden in den ersten und zweiten Transistoren ausgebildet sein. Ferner kann ein zweiter Seitenwand-Spacer auf den ersten Seitenwand-Spacer, der auf jeder Seitenwand der Wortleitung und einer Gate-Elektrode ausgebildet ist, ausgebildet sein.
Gemäß einem anderen Aspekt der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer nicht-flüchtigen Speichervorrichtung vorgesehen. Eine Stapelisolationsschicht wird auf einem aktiven Bereich eines Halbleitersubstrats ausgebildet. Die Stapelisolationsschicht weist zumindest erste, zweite und dritte Isolationsschichten auf, die aufeinanderfolgend gestapelt sind. Eine Vielzahl von Gate- Elektroden, die den aktiven Bereich kreuzen, sind auf einem Halbleitersubstrat einschließlich der Stapelisolationsschicht ausgebildet. Die Stapelisolationsschicht wird gemustert, um eine Tunneloxidschicht, eine Ladungsspeicherschicht und eine Sperrisolationsschicht auszubilden, die aufeinanderfolgend zwischen der Gate-Elektrode und dem aktiven Bereich gestapelt sind. Die Tunneloxidschicht, die Ladungsspeicherschicht und die Sperrisolationsschicht entsprechen den ersten, zweiten bzw. dritten Isolationsschichten. Eine Kante bzw. ein Rand der Ladungsspeicherschicht weist ein Vorsprungsteil auf, das aus einer Seitenwand der Gate-Elektrode herausragt.
Insbesondere kann die Speicherisolationsschicht unter Verwendung einer herkömmlichen Grabenisolationstechnologie ausgebildet sein. In diesem Fall wird die Stapelisolationsschicht auf der gesamten Oberfläche eines Halbleitersubstrats dort ausgebildet, wo die Vorrichtungsisolationsschicht ausgebildet ist. Eine Gate- Teilungsschicht wird auf der Stapelisolationsschicht ausgebildet und anschließend gemustert, um eine Gate-Elektrode auszubilden, die den aktiven Bereich kreuzt. Alternativ kann die Vorrichtungsisolationsschicht unter Verwendung einer selbstausgerichteten Grabenisolationstechnologie ausgebildet werden. In diesem Fall werden eine Stapelisolationsschicht und eine untere Gate-Leitungsschicht auf einem aktiven Bereich zwischen den Vorrichtungsisolationsschichten aufeinanderfolgend ausgebildet. Eine obere Gate-Leitungsschicht wird auf einer gesamten Oberfläche eines Halbleitersubstrats dort ausgebildet, wo die Vorrichtungsisolationsschicht ausgebildet wird. Danach werden die oberen und unteren Gate-Leitungsschichten aufeinanderfolgend gemustert, um den aktiven Bereich auszubilden, der den aktiven Bereich kreuzt.
Bei einer bevorzugten Ausführungsform der vorliegenden Erfindung wird ein erster Seitenwand-Spacer auf einer Seitenwand der Gate-Elektrode ausgebildet, um so ein Vorsprungsteil der Ladungsspeicherschicht auszubilden. Unter Verwendung des ersten Seitenwand-Spacer und der Gate-Elektrode als eine Ätzmaske werden zumindest dritte und zweite Isolationsschichten geätzt, um eine Sperrisolationsschicht auszubilden, die aus der Seitenwand der Gate-Elektrode und einer Speicherschicht hervorragt. Alternativ kann vor der Ausbildung des ersten Seitenwand-Spacers die dritte Isolationsschicht, die zu beiden Seiten der Gate-Elektrode freigelegt ist, entfernt werden. In diesem Fall weist die Ladungsspeicherschicht ein Vorsprungsteil auf, das aus der Seitenwand der Gate-Elektrode hervorragt, und der erste Seitenwand-Spacer bedeckt die Seitenwand der Gate-Elektrode und einen oberen Abschnitt des Vorsprungsteils. Ferner kann ein zweiter Seitenwand-Spacer ausgebildet werden, um die Seitenwände der Ladungsspeicherschicht und den ersten Seitenwand-Spacer zu bedecken.

Kurze Beschreibung der Zeichnung

Fig. 1 ist eine Draufsicht auf eine herkömmliche nicht-flüchtige Speichervorrichtung,
Fig. 2 bis 5 sind Querschnittsflußdiagramme, die die Schritte der Herstellung der herkömmlichen nicht-flüchtigen Speichervorrichtung entlang einer Linie I-I' in Fig. 1 zeigen,
Fig. 6 ist eine Draufsicht auf eine nicht-flüchtige Speichervorrichtung gemäß der ersten und zweiten Ausführungsformen der vorliegenden Erfindung,
Fig. 7 ist eine Querschnittsansicht der nicht-flüchtigen Speichervorrichtung gemäß der ersten Ausführungsform entlang einer Linie II-II' der Fig. 6,
Fig. 8 bis 11 sind Querschnittsflußdiagramme, die die Schritte einer Herstellung der nicht-flüchtigen Speichervorrichtung gemäß der ersten Ausführungsform entlang der Linie II-II' in Fig. 6 zeigen,
Fig. 12 bis 14 sind Querschnittsflußdiagramme, die die Schritte einer Herstellung der nicht-flüchtigen Speichervorrichtung gemäß der zweiten Ausführungsform entlang der Line II-II' der Fig. 6 zeigen,
Fig. 15 ist eine Draufsicht auf eine nicht-flüchtige Speichervorrichtung gemäß einer dritten und vierten Ausführungsform der vorliegenden Erfindung,
Fig. 16 ist eine Querschnittsansicht einer nicht-flüchtigen Speichervorrichtung gemäß der dritten Ausführungsform entlang einer Linie III-III' der Fig. 15,
Fig. 17 bis 19 sind Querschnittsflußdiagramme, die die Schritte einer Herstellung der nicht-flüchtigen Speichervorrichtung gemäß der dritten Ausführungsform entlang der Linie III-III' der Fig. 15 zeigen,
Fig. 20 ist eine Querschnittsansicht einer Struktur gemäß der vierten Ausführungsform entlang der Linie III-III' der Fig. 15.

Beschreibung der bevorzugten Ausführungsform

Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die begleitende Zeichnung, in welcher bevorzugte Ausführungsformen der Erfindung gezeigt sind, eingehender beschrieben. Die Erfindung kann jedoch in verschiedenen Formen verkörpert sein und sollte nicht als auf die hier dargelegten Ausführungsformen beschränkt ausgelegt werden. Vielmehr sind diese Ausführungsformen dazu vorgesehen, daß die Offenbarung sorgfältig und vollständig ist, und dem Fachmann den Umfang der Erfindung vollständig vermittelt. Bei der Zeichnung ist die Dicke der Schichten und der Bereiche zur Klarheit vergrößert. Ebenso ist es offensichtlich, daß wenn eine Schicht als "auf" einer anderen Schicht oder Substrat bezeichnet ist, diese direkt auf der anderen Schicht oder dem Substrat sein kann oder ebenso, daß zwischenliegende Schichten vorhanden sein können. Gleiche Bezugszeichen beziehen sich durchgehend auf gleiche Elemente.
Fig. 6 zeigt eine Draufsicht, die eine nicht-flüchtige Speichervorrichtung gemäß der ersten und zweiten Ausführungsformen der vorliegenden Erfindung darstellt, in welcher ein Bereich "a" ein Zellarraybereich ist und ein Bereich "b" ein peripherer Schaltungsbereich ist. Fig. 7 ist eine Querschnittsansicht, die die nicht-flüchtige Speichervorrichtung gemäß der ersten Ausführungsform entlang einer Linie II-II' in Fig. 6 darstellt.
Gemäß Fig. 6 und Fig. 7 wird eine Vorrichtungsisolationsschicht 101 in einem vorbestimmten Bereich eines Halbleitersubstrats 100 ausgebildet. Die Vorrichtungsisolationsschicht 101 definiert eine Vielzahl von ersten aktiven Bereichen 103 in dem Zellarraybereich "a" und einem zweiten aktiven Bereich 203 in dem peripheren Schaltungsbereich "b". Eine Vielzahl von Wortleitungen 140, die über die ersten aktiven Bereich 103 kreuzen, und die Vorrichtungsisolationsschicht 101 werden in dem Zellarraybereich "a" ausgebildet. Eine Stapelisolationsschicht ist zwischen den Wortleitungen 140 und den ersten aktiven Bereichen 103 angeordnet und enthält eine Tunneloxidschicht 152, eine Ladungsspeicherschicht 154 und eine Sperrisolationsschicht 156, die aufeinanderfolgend gestapelt sind. Es wird bevorzugt, daß die Tunneloxidschicht 152, die Ladungsspeicherschicht 154 und die Sperrisolationsschicht 156 aus einem thermischen Oxid, einem Siliciumnitrit bzw. einem CVD-Oxid hergestellt sind. Ebenso überlappt die Sperrisolationsschicht 156 und die Ladungsspeicherschicht 154 mit der Wortleitung 140, um über den ersten aktiven Bereich 103 und die Vorrichtungsisolationsschicht 101 zu kreuzen. Eine Seitenwand der Wortleitung 140 ist mit einem ersten Seitenwand-Spacer bedeckt.
Überdies kann eine Gate-Abdeckoxidschicht 142 zwischen der Wortleitung 140 und dem ersten Seitenwand-Spacer 146 angeordnet sein. Eine Breite der Ladungsspeicherschicht 154 ist zumindest größer als die der Wortleitung 140, so daß die Sperrisolationsschicht 156 ein Vorsprungsteil 151 aufweist, das aus einer Seitenwand der Wortleitung 140 hervorragt. Obgleich ein starkes elektrisches Feld zwischen der Wortleitung 140 und dem ersten aktiven Bereich 103 durch eine Programmierungsspannung oder eine Löschspannung angelegt wird, ist daher ein elektrisches Feld, das an dem Vorsprung 151 anliegt, relativ schwach. Dies bewirkt eine deutliche Verringerung bei einem Leckstrom, der durch eine Sperrisolationsschicht 156 und eine Tunneloxidschicht 152 fließt, die über und unter dem Vorsprungsteil 151 angeordnet sind. Folglich kann eine weiche Programmmierungscharakteristik oder eine Dateirückgewinnungscharakteristik verbessert werden.
Der erste Seitenwand-Spacer 146 bedeckt nicht nur die Seitenwand der Wortleitung 140 sondern ebenso eine Oberseite des Vorsprungsteils 151. Der zweite Seitenwand-Spacer 146 kann eine äußere Seitenwand des ersten Seitenwand-Spacers 148 und eine Seitenwand der Ladungsspeicherschicht 154 bedecken. Eine erste Störstellendiffusionsschicht 150 wird in dem ersten aktiven Bereich 103 zwischen den Wortleitungen 140 ausgebildet. Daher wird ein erste Zelltransistor an einer Kreuzung der Wortleitung 140 und des ersten aktiven Bereichs 103 ausgebildet. In diesem Fall weist die Tunneloxidschicht 152 unterhalb der Wortleitung 140 eine gleichförmige Dicke aut. Das heißt, es wird zumindest unter einer Kante bzw. dem Rand der Wortleitung 140 keine Dicke Tunneloxidschicht aufgrund eines Bird's-Beak-Effekts ausgebildet. Somit weist eine Vielzahl von ersten Transistoren in dem Zellarraybereich "a" die gleiche Schwellwertspannung auf.
Eine Gate-Elektrode 240, die über den zweiten aktiven Bereich 203 kreuzt, wird in dem peripheren Schaltungsbereich "b" ausgebildet. Der erste Seitenwand-Spacer 146 bedeckt die Gate-Isolationsschicht 202 zwischen der Gate-Elektrode 240 und dem zweiten aktiven Bereich 203, und eine Seitenwand der Gate-Elektrode 240. Der zweite Seitenwand-Spacer kann eine äußere Seitenwand des ersten Seitenwand-Spacer 146 bedecken. Eine Gate-Abdeckschicht 142 kann zwischen dem ersten Seitenwand-Spacer 142 und der Gate-Elektrode 240 angeordnet sein. Eine dual aufgebaute Störstellendiffusionsschicht 254 wird in dem zweiten aktiven Bereich 203 zu beiden Seiten der Gate-Elektrode 240 ausgebildet. Die dual aufgebaute Störstellendiffusionsschicht 254 enthält eine zweite Störstellendiffusionsschicht 250 und eine dritte Störstellendiffusionsschicht 252, die einer leicht dotierten Störstellendiffusionsschicht bzw. einer stark dotierten Störstellendiffusionsschicht entsprechen.
Fig. 8 bis Fig. 11 zeigen Querschnittsflußdiagramme, die Schritte einer Herstellung einer nicht-flüchtigen Speichervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung entlang einer Linie II-II' in Fig. 6 zeigen.
Gemäß Fig. 8 ist eine Vorrichtungsisolationsschicht 101 auf einem Halbleitersubstrat 100 ausgebildet, um einen ersten aktiven Bereich 103 und einen zweiten aktiven Bereich 203 in einen Zellarraybereich "a" bzw. einen peripheren Schaltungsbereich "b" zu definieren. Eine Stapelisolationsschicht 108 und eine Gate- Leitungsschicht 120 werden in einem Zellarraybereich "a" eines Halbleitersubstrats 100 aufeinanderfolgend ausgebildet, wo die Vorrichtungsisolationsschicht 101 ausgebildet ist. Zu der gleichen Zeit werden eine Gate-Isolationsschicht 108 und eine Gate- Leitungsschicht 120 in einem peripheren Bereich "b" des Halbleitersubstrats dort ausgebildet, wo die Vorrichtungsisolationsschicht 101 ausgebildet ist. Vorzugsweise wird die Stapelisolationsschicht 108 durch ein aufeinanderfolgendes Stapeln von ersten, zweiten und dritten Isolationsschichten 102, 104 und 106 ausgebildet. Vorzugsweise ist die erste Isolationsschicht 102 aus einem thermischen Oxid hergestellt. Vorzugsweise weist die erste Isolationsschicht eine Dicke von näherungsweise 15 Å-35 Å auf, um eine Programmierungs- und Löschspannung zu erniedrigen. Bei dieser Ausführungsform wird es bevorzugt, daß die zweite Isolationsschicht 204 eine Dicke von näherungsweise 40 Å-100 Å aufweist und die dritte Isolationsschicht eine Dicke von näherungsweise 40 Å-120 Å aufweist. Die Gate-Leitungsschicht 120 kann aus einem Polysilicium oder einem Polyzid hergestellt sein, das durch ein aufeinanderfolgendes Stapeln von Polysilicium und einem Metallsilicid ausgebildet wird.
Gemäß Fig. 9 wird die Gate-Leitungsschicht 120 gemustert, um eine Vielzahl von Wortleitungen 140, die die ersten aktiven Bereiche 103 kreuzen, im Zellarraybereich "a" auszubilden und um eine Gate-Elektrode 240 zumindest auf dem zweiten aktiven Bereich 203 in dem peripheren Schaltungsbereich "b" auszubilden. Die dritte Isolationsschicht 106, die zwischen den Wortleitungen 140 freigelegt ist, wird überätzt oder durch Plasma während eines Ätzens der Gate-Leitungsschicht 120 attackiert. Daher kann eine Defektstelle in der dritten Isolationsschicht um die Kante bzw. den Rand der Wortleitung 140 herum erzeugt werden. Darauffolgend kann ein Trap-zu-Trap-Tunneln durch die Defektstelle auftreten. Ladungen, die in einer später ausgebildeten Ladungsspeicherschicht gespeichert sind, entladen sich anschließend zu einer Gate- Elektrode, was einen unerwünschten Einfluß auf Vorrichtungsbetrieb hat. Um die vorhergehenden Nachteile zu überwinden, wird ein thermisches Oxidationsverfahren für ein Halbleitersubstrat dort bevorzugt, wo die Wortleitung 140 und die Gate-Elektrode 240 ausgebildet sind. Somit kann die Beschädigung der dritten Isolationsschicht 106 gemindert werden. Folglich wird eine Gate-Abdeckoxidschicht 142 auf Seitenwänden und oberen Oberflächen der Wortleitung 140 und der Gate-Elektrode 240 ausgebildet.
Gemäß Fig. 10 werden Störstellen in den ersten aktiven Bereich 103 zwischen den Wortleitungen 140 implantiert, um eine erste Störstellendiffusionsschicht 150 auszubilden. Ebenso werden Störstellen in dem zweiten aktiven Bereichen 203 zu beiden Seiten der Gate-Elektrode 240 implantiert, um eine zweite Störstellendiffusionsschicht 250 auszubilden. Alternativ können die ersten und zweiten Diffusionsschichten 150 und 250 zur gleichen Zeit oder vor der Ausbildung der Gate- Abdeckschicht 142 ausgebildet werden. Danach wird eine Spacer-Isolationsschicht 144 auf einer gesamten Oberfläche der resultierenden Struktur, bei welcher die ersten und zweiten Störstellendiffusionsschichten 150 und 250 ausgebildet sind konform ausgebildet. Vorzugsweise wird die Spacer-Isolationsschicht 144 aus Siliciumnitrit oder Oxid hergestellt.
Gemäß Fig. 11 wird die Spacer-Isolationsschicht 144 anisotrop geätzt, um einen ersten Seitenwand-Spacer 146 auf Seitenwänden der Wortleitung 140 und der Gate- Elektrode 240 auszubilden. Falls die Spacer-Isolationsschicht 144 aus einem Oxid hergestellt ist, wird die dritte Isolationsschicht 106 ebenso während des anisotropen Ätzens zum Freilegen der zweiten Isolationsschicht 104 geätzt. Falls die Spacer- Isolationsschicht 144 aus Siliciumnitrit hergestellt ist, wird die dritte Isolationsschicht 106 unter Verwendung der Wortleitung 140 und des ersten Seitenwand-Spacers 146 als eine Ätzmaske nachfolgend der Ausbildung des ersten Seitenwand-Spacers 146 geätzt.
Unter Verwendung des ersten Seitenwand-Spacers 146 und der Gate-Elektrode 140 als eine Ätzmaske wird anschließend zumindest die zweite Isolationsschicht 108 zum Ausbilden von zumindest zweiten und dritten Isolationsschichtmustern 154 und 156 zwischen der Wortleitung 140 und dem ersten aktiven Bereich 103 geätzt. Die Kanten bzw. Ränder der zweiten und dritten Isolationsschichtmuster 154 und 156 erstrecken sich, um ein Vorsprungsteil 151 auszubilden, das aus beiden Seiten der Wortleitung 140 hervorragt. Die zweiten Isolationsschichtmuster 154 entsprechen einer Ladungsspeicherschicht und das dritte Isolationsschichtsmuster 156 die zwischen der Wortleitung 140 und der zweiten Isolationsschicht 154 angeordnet ist, entspricht einer Sperrisolationsschicht. Die erste Isolationsschicht 152 unter der Wortleitung 140 entspricht einer Tunneloxidschicht.
Im Anschluß an die Ausbildung des ersten Seitenwand-Spacers 146 werden Störstellen in den zweiten aktiven Bereich, der zu beiden Seiten der Gate-Elektrode 240 in dem peripheren Schaltungsbereich "b" freigelegt ist, implantiert, um eine dritte Störstellendiffusionsschicht 252 auszubilden. Darauffolgend wird eine dual aufgebaute Störstellendiffusionsschicht 254 in den zweiten aktiven Bereich zu beiden Seiten der Gate-Elektrode 240 ausgebildet. Die dritte Störstellendiffusionsschicht 252 kann vor oder nach einer Ausbildung des zweiten Isolationsschichtmusters 154 ausgebildet werden.
Im Anschluß an die Ausbildung der dritte und zweiten Isolationsschichtmuster 156 und 154 kann ferner ein zweiter Seitenwand-Spacer 148 (siehe Fig. 7) in dem Zellarraybereich "a" und dem peripheren Schaltungsbereich "b" ausgebildet werden. In den Zellarraybereich "b" bedeckt der zweite Seitenwand-Spacer 148 den ersten Seitenwand-Spacer 146, das dritte Isolationsschichtmuster 156 und das zweite Isolationsschichtmuster 154. In dem peripheren Schaltungsbereich "b" bedeckt der zweite Seitenwand-Spacer 148 den ersten Seitenwand-Spacer 146. Falls der zweite Scitenwand-Spacer 148 ferner ausgebildet wird, kann die dritte Störstellendiffusionsschicht 252 in den zweiten aktiven Bereich 203 ausgebildet werden, der zwischen den beiden Seiten der Gate-Elektrode 240 freigelegt ist, im Anschluß an die Ausbildung des zweiten Seitenwand-Spacers 148. Alternativ können die ersten und zweiten Störstellendiffusionsschichten 150 und 250 im Anschluß an die Ausbildung des ersten Seitenwand-Spacers 146 ausgebildet werden, und die dritte Störstellendiffusionsschicht 252 kann in Anschluß an die Ausbildung des zweiten Seitenwand-Spacers 148 ausgebildet werden.
Folglich ist eine Breite der Ladungsspeicherschicht 158 gleich der Summe der Breite der Gate-Elektrode 140 und der Breiten der Seitenwand-Spacer 146. Mit anderen Worten, die nicht-flüchtige Speichervorrichtung der Erfindung weist ein Vorsprungsteil auf, das durch ein Erstrecken einer Kante bzw. eines Randes der Ladungsspeicherschicht 158 ausgebildet ist, um aus der Seitenwand der Gate-Elektrode 140 herauszuragen. Auch falls Defektstellen in Isolationsschichten über/unter dem Vorsprungsteil erzeugt werden, werden daher die Vorrichtungsbetriebseigenschaften durch die Defektstellen im Vergleich mit dem Stand der Technik kaum beeinflußt. Da eine Kante bzw. ein Rand der Tunneloxidschicht 152 ebenso auf der Gate-Elektrode 140 hervorragt, wobei ein Bird's-Beak-Effekt im darauffolgenden Temperverfahren auftreten kann, weist die nicht-flüchtige Hauptspeichervorrichtung der Erfindung eine verglichen mit dem Stand der Technik exzellente Datenrückgewinnungscharakteristik auf.
Fig. 12 bis Fig. 14 sind Querschnittsflußdiagramme zum Erläutern der Schritte einer Herstellung einer nicht-flüchtigen Speichervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
Gemäß Fig. 12 sind die Schritte bis zum Ausbilden einer Gate-Leitungsschicht 120 (siehe Fig. 8) bei der zweiten Ausführungsform identisch zu denen bei der ersten Ausführungsform, wie in Fig. 8 beschrieben. Die Gate-Leitungsschicht 120 und die dritte Isolationsschicht 106 (siehe Fig. 8) werden aufeinanderfolgend gemustert, um eine Wortleitung eine dritte Isolationsschicht 156a auf der zweiten Isolationsschicht 104 in den Zellarraybereich "a" auszubilden und um eine Gate-Elektrode 240 in dem peripheren Schaltungsbereich "b" auszubilden. Das dritte Isolationsschichtmuster 156 entspricht einer Sperrisolationsschicht. Überdies wird ein thermisches Oxidationsverfahren für das Halbleitersubstrat ausgeführt, um eine Gate- Abdeckoxidschicht 142' auf einer Seitenwand und auf einer oberen Oberfläche der Wortleitung 140 und der Gate-Elektrode 240 auszubilden.
Gemäß Fig. 13 werden in dem Zellarraybereich "a" Störstellen in einen ersten aktiven Bereich 103 zwischen den Wortleitungen implantiert, um eine erste Störstellendiffusionsschicht 150 auszubilden. In dem peripheren Schaltungsbereich "b" werden Störstellen in einen zweiten aktiven Bereich 203, der zu beiden Seiten der Gate- Elektrode 240 freigelegt ist, implantiert, um eine zweite Störstellendiffusionsschicht 250 auszubilden. Eine Spacer-Isolationsschicht 144 wird auf einer gesamten Oberfläche eines Halbleitersubstrats 100 dort konform ausgebildet, wo die Wortleitung 140 und die Gate- Elektrode 240 ausgebildet sind. Die Spacer-Isolationsschicht 144 ist aus einem Siliciumnitrit oder Oxid hergestellt.
Gemäß Fig. 14 wird die Spacer-Isolationsschicht 144 anisotrop geätzt, um einen ersten Seitenwand-Spacer 146 auf Seitenwänden der Wortleitung 140 und der Gate- Elektrode 240 auszubilden. Falls die Spacer-Isolationsschicht aus Siliciumnitrit hergestellt ist, wird die zweite Isolationsschicht ebenso geätzt, um den ersten Seitenwand-Spacer 146 und ein zweites Isolationsschichtmuster 154 mit einem vorstehenden Teil 151a, das aus der Seitenwand der Wortleitung 140 hervorragt, während des anisotropen Ätzens der Spacer-Isolationsschicht 144 auszubilden.
Falls die Spacer-Isolationsschicht 144 aus Oxid hergestellt ist, wird sie anisotrop geätzt, um einen ersten Seitenwand-Spacer 146 auf der Seitenwand der Wortleitung 140 auszubilden. Unter Verwendung des ersten Seitenwand-Spacers 146 und der Gate- Elektrode 140 als eine Ätzmaske, wird anschließend die zweite Isolationsschicht 104 geätzt, um ein zweites Isolationsschichtmuster 154 mit einem Vorsprungsteil 151a, daß aus der Seitenwand der Gate-Elektrode 140 herausragt, auszubilden. Das zweite Isolationsschichtmuster 154 entspricht einer Ladungsspeicherschicht. Im Anschluß an die Ausbildung des ersten Seitenwand-Spacers 146 werden Störstellen in den zweiten aktiven Bereich 203 zu beiden Seiten der Gate-Elektrode implantiert, um eine dritte Störstellendiffusionsschicht 252 auszubilden. Folglich wird eine dual aufgebaute Störstellendiffusionsschicht 254 in dem zweiten aktiven Bereich 203 zu beiden Seiten der Gate-Elektrode 240 ausgebildet. Die dritte Störstellendiffusionsschicht 252 kann nach oder vor einer Ausbildung eines zweiten Isolationsschichtmusters 154 ausgebildet werden.
Im Anschluß an die Ausbildung des zweiten Isolationsschichtmusters 154 kann ferner ein zweiter Seitenwand-Spacer 148 (siehe Fig. 7) in den Zellarraybereich "a" und dem peripheren Schaltungsbereich "b" ausgebildet werden. In den Zellarraybereich "a" bedeckt der zweite Seitenwand-Spacer 148 der Fig. 7 den ersten Seitenwand-Spacer 146 und die Seitenwände der dritten und zweiten Isolationsschichtmuster 156a und 154. In dem peripheren Schaltungsbereich "b" bedeckt der zweite Seitenwand-Spacer 148 der Fig. 7 den ersten Seitenwand-Spacer 146. In diesem Fall kann die dritte Störstellendiffusionsschicht 252 in dem zweiten aktiven Bereich 203 zu beiden Seiten der Gate-Elektrode 240 im Anschluß an die Ausbildung des zweiten Seitenwand- Spacers ausgebildet werden. Alternativ können die ersten und zweiten Störstellendiffusionsschichten 150 und 250 im Anschluß an die Ausbildung des ersten Seitenwand-Spacers 146 ausgebildet werden und die dritte Störstellendiffusionsschicht 252 kann im Anschluß an die Ausbildung des zweiten Seitenwand-Spacers 148 ausgebildet werden.
Wie in der Zeichnung dargestellt, sind die Konstruktionen der nicht-flüchtigen Speichervorrichtungen gemäß der ersten und zweiten Ausführungsformen sehr ähnlich zueinander. Ein Unterschied zwischen ihnen besteht darin, daß das dritte Isolationsschichtmuster 156a mit der Wortleitung 140 selbstausgerichtet ist, und somit eine Breite des dritten Isolationsschichtmusters 156a identisch mit einer Breite der Wortleitung 140 ist. Daher bedeckt der erste Seitenwand-Spacer 146 eine Seitenwand der Gate-Elektrode 140, eine Seitenwand der dritten Isolationsschicht 156a und eine obere Oberfläche des Vorsprungteils 151a.
Fig. 15 ist eine Draufsicht, die eine nicht-flüchtige Speichervorrichtung gemäß dritter und vierter Ausführungsformen der vorliegenden Erfindung darstellt, bei welcher die Bezugszeichen "a" und "b" einen Zellarraybereich bzw. einen peripheren Schaltungsbereich bezeichnen. Fig. 16 ist eine Querschnittsansicht, die eine nicht- flüchtige Speichervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfundung entlang einer Linie III-III' der Fig. 15 darstellt.
Gemäß Fig. 15 und Fig. 16 wird eine Vorrichtungsisolationsschicht 101' in einer vorbestimmten Fläche eines Halbleitersubstrats 100 ausgebildet, um eine Vielzahl von ersten aktiven Bereichen 103' in diesem Zellarraybereich "a" zu definieren, und um einen zweiten aktiven Bereich 203' in dem peripheren Schaltungsbereich "b" zu definieren. Eine Vielzahl von Wortleitungen 183, die über den ersten aktiven Bereichen 103 und der Vorrichtungsisolationsschicht 101' kreuzen, werden in dem Zellarraybereich "a" ausgebildet. Eine Stapelisolationsschicht, ist zwischen den Wortleitungen 183 und den ersten aktiven Bereichen 103' angeordnet, und enthält eine Tunneloxidschicht 162, eine Ladungsspeicherschicht 194 und eine Sperrisolationsschicht 196, die aufeinander folgend gestapelt sind. Es wird bevorzugt, daß die Tunneloxidschicht 162, die Ladungsspeicherschicht 194 und die Sperrisolationsschicht 196 aus einem thermischen Oxid, einem Siliciumnitrit bzw. einem CVD-Oxid hergestellt sind. Eine Seitenwand der Wortleitung 183 ist mit einem ersten Seitenwand-Spacer 186 bedeckt.
Überdies kann eine Gate-Abdeckoxidschicht 182 zwischen der Wortleitung 183 und dem ersten Seitenwand-Spacer 186 angeordnet sein. Da die Ladungsspeicherschicht 194 und die Sperrisolationsschicht 196 größere Breiten als die Wortleitung 183 aufweisen, weisen sie ein Vorsprungsteil 191 auf, das aus der Seitenwand der Wortleitung 183 herausragt. Obwohl ein starkes elektrisches Feld zwischen der Wortleitung 183 und dem ersten aktiven Bereich 193' durch eine Programmierungsspannung oder eine Löschspannung angelegt wird, ist ein elektrisches Feld, das an dem Vorsprungsteil 191 angelegt ist, schwach. Folglich ist ein Leckstrom, der durch die Sperrisolationsschicht 196 und die Tunneloxidschicht 162 fließt, die beide über und unter dem Vorsprungsteil 191 ausgebildet sind, beträchtlich verringert, um eine weiche bzw. sanfte Programmierungscharakteristik oder eine Datenwiedergewinnungscharakteristik zu verbessern.
Der erste Seitenwand-Spacer 186 bedeckt nicht nur die Seitenwand der Wortleitung 183, sondern ebenso eine obere Oberfläche des Vorsprungteils 191. Überdies kann ein zweiter Seitenwand-Spacer 188 (siehe Fig. 19) eine äußere Seitenwand des ersten Seitenwand-Spacers 186, eine Seitenwand der Sperrisolationsschicht 196 und eine Seitenwand der Ladungsspeicherschicht bedecken. Eine erste Störstellendiffusionsschicht 190 wird in dem ersten aktiven Bereich 103' zwischen den Wortleitungen 183 ausgebildet. Daher wird ein erster Zelltransistor an einer Kreuzung der Wortleitung 183 und des ersten aktiven Bereichs 103' ausgebildet. In diesem Fall weist die Tunneloxidschicht 152 unter der Wortleitung 140 eine gleichförmige Dicke auf. Das heißt, eine dicke Tunneloxidschicht, die durch einen Bird's-Beak-Effekt verursacht ist, wird zumindest unter einer Kante bzw. einem Rand der Wortleitung 183 nicht ausgebildet. Daher weist eine Vielzahl von ersten Transistoren 111 dem Zellarraybereich "a" die gleichwertige Schwellwert-Spannung auf.
In den peripheren Schaltungsbereich "b" wird eine Gate-Elektrode in der Art ausgebildet, dass sie über den zweiten aktiven Bereich 203 kreuzt. Eine Gate- Isolationsschicht 262 ist zwischen der Gate-Elektrode 283 und dem zweiten aktiven Bereich 203 angeordnet. Eine Seitenwand der Gate-Elektrode 283 wird von dem ersten Seitenwand-Spacer 186 bedeckt. Überdies wird eine äußere Seitenwand des ersten Seitenwand-Spacers 186 durch einen zweiten Seitenwand-Spacer bedeckt, wie vorangehend beschrieben. Die Gate-Abdeckoxidschicht 182 kann zwischen dem ersten Seitenwand-Spacer 186 und der Gate-Elektrode 283 angeordnet sein. Dual aufgebaute Störstellendiffusionsschichten 294 werden in dem zweiten aktiven Bereich 203' zu beiden Seiten der Gate-Elektrode 283 ausgebildet. Die dual aufgebaute Störstellendiffusionschicht 294 enthält zweite und dritte Störstellendiffusionsschichten 290 und 292. Folglich entspricht die Störstellendiffusionsschicht 294 einem Source-/Drain-Bereich vom LDD-Typ und die zweite Störstellendiffusionsschicht 290 und die dritte Störstellendiffusionsschicht 292 entspricht einer leicht dotierten Diffusionsschicht bzw. einer starkdotierten Störstellendiffusionsschicht.
Ein Unterschied zwischen den ersten und zweiten Ausführungsformen besteht darin, dass die Vorrichtungsisolationsschicht 101 unter Verwendung einer selbstausgerichteten schmalen Grabentechnologie (S. A. STI) ausgebildet ist. Dem entsprechend enthält die Wortleitung 183 eine obere Wortleitung 180, die den ersten aktiven Bereich 103' kreuzt, und eine untere Wortleitung 181, die zwischen der oberen Wortleitung 180 und dem ersten aktiven Bereich 103' angeordnet ist. Wie in Fig. 16 gezeigt, kann die Gate-Elektrode 283 eine untere Gate-Elektrode 281 und eine obere Gate-Elektrode 280 enthalten.
Fig. 17 bis Fig. 19 sind Querschnittflußdiagramme zum Erläutern der Schritte der Herstellung der nicht-flüchtigen Speichervorrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung entlang einer Linie III-III' der Fig. 15.
Gemäß Fig. 17 wird eine starke Isolationsschicht 168 auf einem Halbleitersubstrat 100 ausgebildet. Nachdem die starke Isolationsschicht 168, die in einem peripheren Schaltungsbereich "b" ausgebildet worden ist, entfernt worden ist, und eine Gate- Isolationsschicht 262 ausgebildet worden ist, wird eine untere Gate-Leitungsschicht 169 und eine Hardmaskenschicht auf einer gesamten Oberfläche des Substrats 100 ausgebildet. Die Hartmaskenschicht, die untere Gate-Leitungsschicht 169, die Stapelisolationsschicht 168, und das Substrat 100 in einem Zellarraybereich "a" und die Hartmaskenschicht, die untere Gate-Elektrode 169 und das Substrat 100 werden aufeinander folgend gemustert, um einen Graben in einer vorbestimmten Fläche des Substrats 100 auszubilden. Vorzugsweise wird die erste Isolationsschicht 162 bis zu einer Dicke von 15 Å-35 Å ausgebildet, um ein Tunneln von Ladungen auch bei niedrigen Programmierung- und Löschspannungen zu ermöglichen. Wie bei der ersten Ausführungsform zuvor erwähnt, wird die zweite Isolationsschicht 164 aus Siliziumnitrid bis zu einer Dicke von 40 Å-100 Å, und die dritte Isolationsschicht 166 vorzugsweise aus einem CVD-Oxid bis zu einer Dicke von 40 Å-120 Å hergestellt. Danach wird die Grabenfläche mit einer Isolationsschicht aufgefüllt, um eine Vorrichtungsisolationsschicht 101' auszubilden, und die Hartmaskenschicht wird entfernt.
Gemäß Fig. 18 wird die obere Gate-Leitungsschicht 170 auf einer gesamten Oberfläche eines Halbleitersubstrats 100 dort ausgebildet, wo die Vorrichtungsisolationsschicht 101' ausgebildet ist. Die obere Gate-Leitungsschicht 170 wird vorzugsweise aus Polysilizium oder Polyzid hergestellt, da durch ein aufeinander folgendes Stapeln von Polysilizium und einem Metallsilizid ausgebildet wird.
Gemäß Fig. 19 werden die obere Gate-Leitungsschicht 170 und die untere Gate- Leitungsschicht 169 aufeinander folgend gemustert, um eine Vielzahl von Wortleitungen 183 auszubilden, die den ersten aktiven Bereich 103' in dem Zellarraybereich "a" kreuzen, und um eine Gate-Elektrode 283 auszubilden, die den zweiten aktiven Bereich 203' in dem peripheren Schaltungsbereich "b" kreuzt. In der gleichen Art und Weise wie bei der ersten Ausführungsform wird eine erste Störstellendiffusionsschicht 190 in dem ersten aktiven Bereich 103' zwischen den Wortleitungen 183 ausgebildet, und wird eine zweite Störstellendiffusionsschicht in dem zweiten aktiven Bereich 203' zu beiden Seiten der Gate-Elektrode 283 ausgebildet. Ein erster Seitenwand-Spacer 186 wird auf den Seitenwänden einer Wortleitung 183 und einer Gate-Elektrode 283 ausgebildet. Die Wortleitung 183 enthält untere und obere Wortleitungen 181 und 180, die aufeinander folgend gestapelt sind, und die Gate-Elelarode 283 enthält obere und untere Gate-Elektroden 281 und 280. Unter Verwendung des Seitenwand-Spacers 186 und der Gate-Elektrode 183 in den Zellarraybereich "a" als eine Ätzmaske werden zumindest die dritten und zweiten Isolationsschichten 166 und 164 geätzt, um dritte und zweite Isolationsschichtmuster 196 und 194 zwischen der Gate-Elektrode 183 und jedem der aktiven Bereiche 103' auszubilden.
Eine Kante bzw. ein Rand des zweiten Isolationsschichtmuster 194 erstreckt sich derart, dass es ein Vorsprungsteil 191 aufweist, das aus einer Seitenwand der Gate- Elektrode 183 hervorragt. Das zweite Isolationsschichtmuster 194 entspricht einer Ladungsspeicherschicht, und das dritte Isolationsschichtmuster 196, das zwischen der Wortleitung 183 und dem zweiten Isolationsschichtmuster 194 angeordnet ist, entspricht einer Sperrisolationsschicht. Die erste Isolationsschicht 162, die zwischen dem zweiten Isolationsschichtmuster 194 und dem ersten aktiven Bereich 103' angeordnet ist, entspricht einer Tunneloxidschicht. Im Anschluß an die Ausbildung des ersten Seitenwand-Spacers 186 werden Störstellen in dem zweiten aktiven Bereich 203' zu beiden Seiten der Gate-Elektrode 283 in dem peripheren Schaltungsbereich "b" implantiert, um eine dritte Störstellendiffusionsschicht 292 auszubilden. Somit wird eine dual aufgebaute Störstellendiffusionsschicht 294 in dem zweiten aktiven Bereich 203' auf jeder Seite (beiden Seiten) der Gate-Elektrode 283 ausgebildet. Die dritte Störstellendiffusionsschicht 292 kann vor oder nach einem Ausbilden des zweiten Isolationsschichtmusters 194 ausgebildet werden.
Überdies kann ein zweiter Seitenwand-Spacer 188 in dem Zellarraybereich "a" und dem peripheren Schaltbereich "b" ausgebildet werden. Der zweite Seitenwand- Spacer 188 bedeckt nicht nur die Seitenwände der ersten und zweiten Isolationsschicht 196 und 194 in dem Zellarraybereich "a", sondern eben so den ersten Seitenwand- Spacer 186 in dem peripheren Schaltungsbereich "b". In diesem Fall können die ersten und zweiten Störstellen Diffusionsschichten 190 und 290 im Anschluß an die Ausbildung des ersten Seitenwand-Spacers 186 ausgebildet werden. Ebenso kann die dritte Störstellendiffusionsschicht 292 in dem zweiten aktiven Bereich 203 auf jeder Seite (beiden Seiten) der Gate-Elektrode 283 im Anschluß an die Ausbildung des zweiten Seitenwand-Spacers 148 ausgebildet werden.
Fig. 20 ist eine Querschnittsansicht, die eine nicht-flüchtige Speichervorrichtung gemäß einer modifizierten Version der zweiten Ausführungsform entlang einer Linie III-III' der Fig. 15 darstellt.
Gemäß Fig. 20 wird bei einer vierten Ausführungsform der Erfindung eine Vorrichtungsisolationsschicht unter Verwendung einer selbstausgerichteten schmalen Grabentechnologie (S. A. STI) ausgebildet, ähnlich der dritten Ausführungsform. Die Schritte bis zur Ausbildung der Gate-Leitungsschicht sind identisch mit denen in der vorhergehenden modifizierten Version der ersten Ausführungsform. Darauffolgende Schritte werden in der gleichen Art und Weise wie bei der zweiten Ausführungsform durchgeführt. Ausbilden einer Wortleitung 183, die einen ersten aktiven Bereich 103' kreuzt, in einem Zellarraybereich "a" des Halbleitersubstrats 100 und einer Gate- Elektrode 283, die sich zu einem oberen Teil der Vorrichtungsisolationsschicht 101' in dem zweiten aktiven Bereich 203' in dem peripheren Schaltungsbereich "b" erstreckt. Eine Gate-Abdeckoxidschicht 182' kann ferner auf Seitenwänden und oberen Oberflächen der Wortleitung 183 und der Gate-Elektrode 283 ausgebildet werden. Eine Tunneloxidschicht 162, eine Ladungsspeicherschicht 194 und eine Sperrisolationsschicht 196a werden auf dem ersten aktiven Bereich 103' zwischen Vorrichtungsisolationsschichten 101a aufeinanderfolgend gestapelt und sind zwischen der Wortleitung 183 und dem ersten aktiven Bereich 103' angeordnet. Die Sperrisolationsschicht 196a ist selbstausgerichtet mit der Wortleitung 183, so dass deren Breiten identisch zueinander sind.
Eine Seitenwand der Ladungsspeicherschicht 194 weist ein Vorsprungsteil 191a auf, der aus einer Seitenwand einer Gate-Elektrode herausragt. Ein erster Seitenwand- Spacer 186 ist auf der Seitenwand der Wortleitung 183 und dem Vorsprungsteil 191a der Ladungsspeicherschicht 194 in dem Zellarraybereich "a" ausgebildet, und auf der Seitenwand der Gate-Elektrode 283 in dem peripheren Schaltungsbereich "b". Überdies kann der zweite Spacer 188 zum Bedecken des ersten Seitenwand-Spacer 186 und einer Seitenwand der Ladungsspeicherschicht 194 in dem Zellarraybereich "a", und des ersten Seitenwan d-Spacer 186 in dem peripheren Schaltungsbereich "b" ausgebildet sein. Eine erste Störstellendiffusionsschicht 190 ist in dem ersten aktiven Bereich 103' zwischen der Wortleitungen 183 ausgebildet, und eine dual aufgebaute Störstellendiffusionsschicht 294 ist in einem zweiten aktiven Bereich 203' auf jeder Seite (beiden Seiten) der Gate-Elektrode 283 ausgebildet. Die dual aufgebaute Störstellendiffusionsschicht 294 enthält die zweite und dritte Störstellendiffusionsschicht 290 und 292.
Gemäß der vorliegenden Erfindung erstreckt sich eine Kante bzw. ein Rand der Ladungsspeicherschicht derart, dass sie ein Vorsprungsteil aufweist, das aus einer Seitenwand einer Gate-Elektrode herausragt. Bei einer hohen Defektdichte ragen ebenso Kanten bzw. Ränder einer Sperrisolationsschicht und einer Tunneloxidschicht aus der Seitenwand der Gate-Elektrode hervor, was zu einer deutlichen Verringerung bei einem Leckstrom führt, der durch die Defektstellen in den Kanten bzw. Rändern der Sperrisolationsschicht und Tunneloxidschicht fließt. Somit kann verglichen mit dem Stand der Technik eine Datenwiedergewinnungscharakteristik verbessert werden.
Überdies macht es die Erfindung möglich, die Verschlechterung der Eigenschaften von wiederholten Betriebszyklen zu verringern, und eine Tunneloxidschicht ohne einem Bird's-Beak unter der Gate-Elektrode auszubilden. Somit kann der Schwellwert- Spannungs-Verteilungsbereich der Speicherzellen verringert werden.
Der Fachmann kann ohne weiteres die Schritte durchführen, die zum Vorsehen der hier offenbarten Strukturen und Verfahren notwendig sind, und es ist offensichtlich für ihn, dass Verfahrensparameter, Materialien, Abmessungen und Schrittfolgen lediglich beispielhaft angegeben worden sind, und variiert werden können, um eine erwünschte Struktur ebenso wie Modifikationen zu erzielen, die innerhalb des Umfangs der Erfindung liegen. Variationen und Modifikationen der Ausführungsformen die hierin offenbart sind, können auf Grundlage der hier dargelegten Beschreibung gemacht werden, ohne von der Idee und dem Umfang der Erfindung, wie er durch die folgenden Ansprüche dargelegt wird, abzuweichen.

Claims

1. Nicht-flüchtige Speichervorrichtung, die aufweist:
einen aktiven Bereich, der in einer vorbestimmten Fläche eines Halbleitersubstrats definiert ist;
eine Gate-Elektrode, die über den aktiven Bereich kreuzt; und
eine Tunneloxidschicht, eine Ladungsspeicherschicht und eine Sperrisolationsschicht, welche aufeinanderfolgend zwischen der Gate-Elektrode und zumindest dem aktiven Bereich gestapelt sind,
wobei die Ladungsspeicherschicht ein Vorsprungsteil aufweist, welches aus der Seitenwand der Gate-Elektrode herausragt.

2. Nicht-flüchtige Speichervorrichtung nach Anspruch 1, wobei die Tunneloxidschicht und die Sperrisolationsschieht aus Siliziumoxid hergestellt sind, und die Ladungsspeicherschicht aus Siliziumnitrid hergestellt ist.

3. Nicht-flüchtige Speichervorrichtung nach Anspruch 1, wobei die Sperrisolationsschicht selbstausgerichtet mit der Gate-Elektrode ist, um die deiche Breite wie eine Breite der Gate-Elektrode aufzuweisen.

4. Nicht-flüchtige Speichervorrichtung nach Anspruch 3, die ferner einen ersten Seitenwand-Spacer aufweist, welcher die Seitenwand der Gate-Elektrode und eine Seitenwand der Sperrisolationsschicht bedeckt, und der auf dem Vorsprungsteil der Ladungsspeicherschicht positioniert ist.

5. Nicht-flüchtige Speichervorrichtung nach Anspruch 4, wobei eine Breite der Ladungsspeicherschicht gleich der Summe der Breite der Gate-Elektrode und der Breiten der ersten Seitenwand-Spacer ist, die die beiden Seitenwände der Gate- Elektrode bedecken.

6. Nicht-flüchtige Speichervorrichtung nach Anspruch 4, die ferner eine Gate- Abdeckoxidschicht aufweist, die zwischen dem ersten Seitenwand-Spacer und der Gate-Elektrode angeordnet ist.

7. Nicht-flüchtige Speichervorrichtung nach Anspruch 4, die ferner einen zweiten Seitenwand-Spacer aufweist, welcher eine äußere Seitenwand des ersten Seitenwand-Spacers und eine Seitenwand der Ladungsspeicherschicht bedeckt.

8. Nicht-flüchtige Speichervorrichtung nach Anspruch 1, wobei die Sperrisolationsschicht ein Vorsprungsteil aufweist, welches aus der Seitenwand der Gate-Elelarode herausragt, und welche die gleiche Breite wie die Breite der Ladungsspeicherschicht aufweist.

9. Nicht-flüchtige Speichervorrichtung nach Anspruch 8, die ferner einen ersten Seitenwand-Spacer aufweist, welcher die Seitenwand der Gate-Elektrode bedeckt, und der auf dem Vorsprungsteil der Sperrisolationsschicht positioniert ist.

10. Nicht-flüchtige Speichervorrichtung nach Anspruch 9, wobei die Breite der Ladungsspeicherschicht gleich der Summe der Breite der Gate-Elektrode und der Breiten der ersten Seitenwand-Spacer ist, die die beiden Seitenwände der Gate- Elektrode bedecken.

11. Nicht-flüchtige Speichervorrichtung nach Anspruch 9, die ferner eine Gate- Abdeckoxidschicht aufweist, die zwischen der Gate-Elektrode und dem ersten Seitenwand-Spacer angeordnet ist.

12. Nicht-flüchtige Speichervorrichtung nach Anspruch 9, die ferner einen zweiten Seitenwand-Spacer aufweist, der eine äußere Seitenwand des ersten Seitenwand- Spacers, ie Seitenwand der Sperrisolationsschicht und die Seitenwand der Ladungsspeicherschicht bedeckt.

13. Nicht-flüchtige Speichervorrichtung, die aufweist:
eine Vielzahl von parallelen Vorrichtungsisolationsschichten, die in einer vorbestimmten Fläche eines Halbleitersubstrats zum Bestimmen von zumindest einem aktiven Bereich ausgebildet sind;
eine Gate-Elektrode, die den aktiven Bereich und die Vorrichtungsisolationsschichten, die benachbart zu beiden Seiten des aktiven Bereichs sind, kreuzt; und
eine Tunneloxidschicht, eine Ladungsspeicherschicht und eine Sperrisolationsschicht, welche zwischen der Gate-Elektrode und zumindest dem aktiven Bereich aufeinanderfolgend gestapelt sind;
wobei die Ladungsspeicherschicht sich parallel zu der Vorrichtungsisolationsschicht derart erstreckt, daß sie ein Vorsprungsteil aufweist, welches aus einer Seitenwand der Gate-Elektrode hervorragt.

14. Nicht-flüchtige Speichervorrichtung nach Anspruch 13, wobei die Gate-Elektrode enthält:
eine obere Gate-Elektrode, die den aktiven Bereich und die Vorrichtungsisolationsschicht kreuzt; und
eine untere Gate-Elektrode, die zwischen der oberen Gate-Elektrode und dem aktiven Bereich angeordnet ist,
wobei die Tunneloxidschicht, die Ladungsspeicherschicht, die Sperrisolationschicht und die untere Gate-Elektrode auf dem aktiven Bereich zwischen benachbarten Vorrichtungsisolationsschichten aufeinanderfolgend gestapelt sind.

15. Nicht-flüchtige Speichervorrichtung nach Anspruch 13, wobei die Ladungsspeicherschicht und die Sperrisolationsschicht sich parallel zu der Gate- Elektrode derart erstrecken, daß sie über den aktiven Bereich und die Vorrichtungsisolationsschicht kreuzen.

16. Nicht-flüchtige Speichervorrichtung nach Anspruch 13, wobei die Sperrisolationsschicht selbstausgerichtet mit der Gate-Elektrode ist, um die gleiche Breite wie die Breite der Gate-Elektrode aufzuweisen.

17. Nicht-flüchtige Speichervorrichtung nach Anspruch 16, die ferner einen ersten Seitenwand-Spacer aufweist, welcher eine Seitenwand der Gate-Elektrode und eine Seitenwand der Sperrisolationsschicht bedeckt, und der auf dem Vorsprungsteil der Ladungsspeicherschicht lokalisiert ist.

18. Nicht-flüchtige Speichervorrichtung nach Anspruch 17, die ferner eine Abdeckoxidschicht aufweist, die zwischen dem ersten Seitenwand-Spacer und der Gate-Elelarode angeordnet ist.

19. Nicht-flüchtige Speichervorrichtung nach Anspruch 17, die ferner einen zweiten Seitenwand-Spacer aufweist, der eine äußere Seitenwand des ersten Seitenwand- Spacers und eine Seitenwand der Ladungsspeicherschicht bedeckt.

20. Nicht-flüchtige Speichervorrichtung nach Anspruch 13, wobei die Sperrisolationsschicht ein Vorsprungsteil aufweist, welches aus der Seitenwand der Gate-Elelarode hervorragt, und die die gleiche Breite wie die Breite der Ladungsspeicherschicht aufweist.

21. Nicht-flüchtige Speichervorrichtung nach Anspruch 20, die ferner einen ersten Seitenwand-Spacer aufweist, welcher die Seitenwand der Gate-Elektrode bedeckt und auf dem Vorsprungsteil der Sperrisolationsschicht lokalisiert ist.

22. Nicht-flüchtige Speichervorrichtung nach Anspruch 21, die ferner eine Gate- Abdeckoxidschicht aufweist, die zwischen der Gate-Elektrode und dem ersten Seitenwand-Spacer angeordnet ist.

23. Nicht-flüchtige Speichervorrichtung nach Anspruch 21, die ferner einen zweiten Seitenwand-Spacer aufweist, der eine äußere Seitenwand des ersten Seitenwand- Spacers, eine Seitenwand der Sperrisolationsschicht und eine Seitenwand der Ladungsspeicherschicht bedeckt.

24. Nicht-flüchtige Speichervorrichtung mit einem Zellarraybereich und mit einem peripheren Schaltungsbereich, die aufweist:
Vorrichtungsisolationsschichten, die in einer vorbestimmten Fläche eines Halbleitersubstrats zum Definieren eines ersten aktiven Bereichs und eines zweiten aktiven Bereichs in dem Zellarraybereich bzw. dem peripheren Schaltungsbereich ausgebildet sind;
eine Gate-Elektrode, die den zweiten aktiven Bereich kreuzt;
eine Gate-Isolationsschicht, die zwischen dem zweiten aktiven Bereich und der Gate-Elektrode angeordnet ist;
eine Vielzahl von Wortleitungen, die über dem ersten aktiven Bereich kreuzen; und
eine Stapelisolationsschicht, die zwischen den Wortleitungen und zumindest den ersten aktiven Bereich angeordnet ist,
wobei die Stapelisolationsschicht eine Tunneloxidschicht, eine Ladungsspeicherschicht und eine Sperrisolationsschicht enthält, welche aufeinanderfolgend gestapelt sind; und
wobei zumindest die Ladungsspeicherschicht sich derart quer über die Wortleitungen erstreckt, daß sie ein Vorsprungsteil zu beiden Seiten der Wortleitungen aufweist.

25. Nicht-flüchtige Speichervorrichtung nach Anspruch 24, wobei jeder der Wortleitungen enthält:
eine obere Wortleitung, die über den ersten aktiven Bereich und den Vorrichtungsisolationsschichten, die benachbart zu beiden Seiten des ersten aktiven Bereichs sind, kreuzt; und
eine untere Wortleitung, die zwischen dem ersten aktiven Bereich und der oberen Wortleitung angeordnet ist,
wobei die Stapelisolationsschicht und die untere Wortleitung auf dem ersten Bereich zwischen den Vorrichtungsisolationsschichten aufeinanderfolgend gestapelt sind.

26. Nicht-flüchtige Speichervorrichtung nach Anspruch 25, wobei die Gate-Elektrode enthält:
eine obere Gate-Elektrode, die über dem zweiten aktiven Bereich und der dazu benachbarten Vorrichtungsisolationsschicht kreuzt; und
eine untere Gate-Elektrode, die zwischen der unteren Gate-Elektrode und dem zweiten aktiven Bereich angeordnet ist,
wobei die Gate-Elektrode und die untere Gate-Elektrode auf dem zweiten aktiven Bereich aufeinanderfolgend gestapelt sind.

27. Nicht-flüchtige Speichervorrichtung nach Anspruch 24, wobei die Ladungsspeicherschicht und die Sperrisolationsschicht sich parallel zu der Wortleitung derart erstrecken, daß sie über den aktiven Bereich und den Vorrichtungsisolationsschichten kreuzen.

28. Nicht-flüchtige Speichervorrichtung nach Anspruch 24, wobei die Sperrisolationsschicht mit der darüberliegenden Wortleitung selbstausgerichtet ist, um die gleiche Breite wie die Breite der Wortleitung aufzuweisen.

29. Nicht-flüchtige Speichervorrichtung nach Anspruch 28, die ferner einen ersten Seitenwand-Spacer aufweist, welcher eine Seitenwand der Wortleitung und eine Seitenwand der Sperrisolationsschicht bedeckt, und der auf dem Vorsprungsteil der Ladungsspeicherschicht lokalisiert ist.

30. Nicht-flüchtige Speichervorrichtung nach Anspruch 29, die ferner einen zweiten Seitenwand-Spacer aufweist, der eine äußere Seitenwand des ersten Seitenwand- Spacers und die Seitenwand der Ladungsspeicherschicht bedeckt.

31. Nicht-flüchtige Speichervorrichtung nach Anspruch 24, wobei die Sperrisolationsschicht ein Vorsprungsteil aufweist, welches aus der Seitenwand der Wortleitung hervorragt, und welche die gleiche Breite wie die Breite der Ladungsspeicherschicht aufweist.

32. Nicht-flüchtige Speichervorrichtung nach Anspruch 31, die ferner einen ersten Seitenwand-Spacer aufweist, der die Seitenwand der Wortleitung bedeckt, und der auf dem Vorsprungsteil der Sperrisolationsschicht lokalisiert ist.

33. Nicht-flüchtige Speichervorrichtung nach Anspruch 32, die ferner einen zweiten Seitenwand-Spacer aufweist, der eine äußere Seitenwand des ersten Seitenwand- Spacers, eine Seitenwand der Sperrisolationsschicht und eine Seitenwand der Ladungsspeicherschicht bedeckt.

34. Nicht-flüchtige Speichervorrichtung nach Anspruch 24, die ferner einen Source-/Drain-Bereich aufweist, welcher in dem zweiten aktiven Bereich zu beiden Seiten der Gate-Elektrode ausgebildet ist, und der eine LDD-(leicht dotierte Drain-)Struktur aufweist.

35. Verfahren zur Herstellung einer nicht-flüchtigen Speichervorrichtung, das die Schritte aufweist:
Ausbilden einer Stapelisolationsschicht auf einem Halbleitersubstrat durch aufeinanderfolgendes Stapeln von ersten, zweiten und dritten Isolationsschichten;
Ausbilden einer Gate-Elektrode, die über die Stapelisolationsschicht kreuzt; und
Ausbilden einer Ladungsspeicherschicht und einer Sperrisolationsschicht, welche zwischen der Gate-Elektrode und der ersten Isolationsschicht durch Mustern der dritten und zweiten Isolationsschichten aufeinanderfolgend gestapelt werden,
wobei zumindest die zweite Isolationsschicht derart gemustert ist, daß die Ladungsspeicherschicht einen Vorsprungsteil aufweist, welcher aus einer Seitenwand der Gate-Elektrode hervorragt.

36. Verfahren nach Anspruch 35, wobei die ersten und dritten Isolationsschichten aus Siliziumoxid hergestellt werden, und die zweite Isolationsschicht aus Siliziumnitrid hergestellt wird.

37. Verfahren nach Anspruch 35, wobei der Schritt des Ausbildens der Ladungsspeicherschicht und der Sperrisolationsschicht die Schritte enthält:
Ätzen der dritten Isolationsschicht unter Verwendung der Gate-Elektrode als eine Ätzmaske, um eine Sperrisolationsschicht auszubilden, welche mit der Gate- Elektrode selbstausgerichtet ist;
Ausbilden eines ersten Seitenwand-Spacers auf der Seitenwand der Gate- Elektrode und einer Seitenwand der Sperrisolationsschicht; und
Ätzen der zweiten Isolationsschicht unter Verwendung der Gate-Elektrode und des ersten Seitenwand-Spacers als eine Ätzmaske, um eine Ladungsspeicherschicht auszubilden, deren Breite größer als die Breite der Gate- Elektrode ist.

38. Verfahren nach Anspruch 37, das ferner einen Schritt eines Ausbildens einer Gate-Abdeckoxidschicht zumindest auf der Seitenwand der Gate-Elektrode vor der Ausbildung des ersten Seitenwand-Spacers aufweist.

39. Verfahren nach Anspruch 37, das ferner einen Schritt eines Ausbildens eines zweiten Seitenwand-Spacers auf einer äußeren Seitenwand des ersten Seitenwand- Spacers und der Seitenwand der Ladungsspeicherschicht aufweist.

40. Verfahren nach Anspruch 35, wobei der Schritt eines Ausbildens der Ladungsspeicherschicht und der Sperrisolationsschicht die Schritte enthält:
Ausbilden eines ersten Seitenwand-Spacers auf der Seitenwand der Gate- Elektrode; und
aufeinanderfolgendes Ätzen dritter und zweiter Isolationsschichten unter Verwendung der Gate-Elektrode und des ersten Seitenwand-Spacers, um eine Sperrisolationsschicht, die ein Vorsprungsteil unterhalb des ersten Seitenwand- Spacers aufweist, und eine Ladungsspeicherschicht auszubilden, welche mit der Sperrisolationsschicht selbstausgerichtet ist.

41. Verfahren nach Anspruch 40, das ferner einen Schritt eines Ausbildens einer Gate-Abdeckoxidschicht zumindest auf der Seitenwand der Gate-Elektrode vor der Ausbildung des ersten Seitenwand-Spacers aufweist.

42. Verfahren nach Anspruch 40, das ferner einen Schritt eines Ausbildens eines zweiten Seitenwand-Spacers auf der äußeren Seitenwand des ersten Seitenwand- Spacers, der Seitenwand der Sperrisolationsschicht und der Seitenwand der Ladungsspeicherschicht aufweist.

43. Verfahren zur Herstellung einer nicht-flüchtigen Speichervorrichtung, das die Schritte aufweist:
Ausbilden einer Vorrichtungsisolationsschicht und einer Stapelisolationsschicht, wobei die Vorrichtungsisolationsschicht in einer vorbestimmten Fläche eines Halbleitersubstrats zum Definieren eines aktiven Bereichs ausgebildet wird, und die Stapelisolationsschicht erste, zweite und dritte Isolationsschichten enthält, welche zumindest auf dem aktiven Bereich aufeinanderfolgend gestapelt werden;
Ausbilden einer Gate-Elektrode, die den aktiven Bereich auf der Stapelisolationsschicht kreuzt; und
Ausbilden einer Ladungsspeicherschicht und einer Sperrisolationsschicht, welche zwischen der Gate-Elektrode und der ersten Isolationsschicht durch Mustern der dritten bis zweiten Isolationsschichten aufeinanderfolgend gestapelt werden,
wobei zumindest die zweite Isolationsschicht derart gemustert wird, daß die Ladungsspeicherschicht ein Vorsprungsteil aufweist, welches aus der Seitenwand der Gate-Elektrode hervorragt.

44. Verfahren nach Anspruch 43, wobei die ersten und dritten Isolationsschichten aus Siliziumoxid hergestellt werden, und die zweite Isolationsschicht aus Siliziumnitrid hergestellt wird.

45. Verfahren nach Anspruch 43, wobei der Schritt des Ausbildens der Vorrichtungsisolationsschicht, der Stapelisolationsschicht und der Gate-Elektrode die Schritte enthält:
aufeinanderfolgendes Ausbilden einer ersten Isolationsschicht, einer zweiten Isolationsschicht, einer dritten Isolationsschicht und einer unteren Gate- Leitungsschicht auf einer gesamten Oberfläche des Substrats;
aufeinanderfolgendes Mustern der unteren Gate-Leitungsschicht, der dritten Isolationsschicht, der zweiten Isolationsschicht und der ersten Isolationsschicht, um einen Grabenbereich auszubilden, welcher einen aktiven Bereich in einer vorbestimmten Fläche des Substrats definiert;
Ausbilden einer Vorrichtungsisolationsschicht zum Auffüllen der Grabenfläche;
Ausbilden einer unteren Gate-Leitungsschicht auf einer gesamten Oberfläche einer resultierenden Struktur einschließlich der Vorrichtungsisolationsschicht; und
aufeinanderfolgendes Mustern der oberen Gate-Leitungsschicht und der gemusterten unteren Gate-Leitungsschicht, um eine untere Gate-Elektrode, die zwischen der Gate-Elektrode und dem aktiven Bereich angeordnet ist, ebenso wie eine obere Gate-Elektrode auszubilden, die über den aktiven Bereich und die Vorrichtungsisolationsschicht kreuzen.

46. Vorrichtung nach Anspruch 43, wobei der Schritt des Ausbildens der Vorrichtungsisolationsschicht, der Stapelisolationsschicht und der Gate-Elektrode die Schritte enthält:
Ausbilden einer Vorrichtungsisolationsschicht, um einen aktiven Bereich in einer vorbestimmten Fläche des Substrats zu definieren;
aufeinanderfolgendes Ausbilden erster bis dritter Isolationsschichten und einer Gate-Leitungsschicht auf einer gesamten Oberfläche einer resultierenden Struktur einschließlich der Vorrichtungsisolationsschicht; und
Mustern der Gate-Leitungsschicht.

47. Verfahren nach Anspruch 43, wobei der Schritt des Ausbildens der Ladungsspeicherschicht und der Sperrisolationsschicht die Schritte enthält:
Ätzen der dritten Isolationsschicht unter Verwendung der Gate-Elektrode als eine Ätzmaske, um eine Sperrisolationsschicht auszubilden, die mit der Gate-Elektrode selbstausgerichtet ist;
Ausbilden eines ersten Seitenwand-Spacers auf der Seitenwand der Gate- Elektrode und der Seitenwand der Sperrisolationsschicht; und
Ätzen der zweiten Isolationsschicht unter Verwendung der Gate-Elektrode und des ersten Seitenwand-Spacers als eine Ätzmaske, um eine Ladungsspeicherschicht auszubilden, deren Breite größer als eine Breite der Gate- Elektrode ist.

48. Verfahren nach Anspruch 47, das ferner einen Schritt eines Ausbildens einer Gate-Abdeckoxidschicht zumindest auf der Seitenwand der Gate-Elektrode vor dem Ausbildung des ersten Seitenwand-Spacers aufweist.

49. Verfahren nach Anspruch 49, das ferner einen Schritt eines Ausbildens eines zweiten Seitenwand-Spacers auf der äußeren Seitenwand des ersten Seitenwand- Spacers und der Seitenwand der Ladungsspeicherschicht aufweist.

50. Verfahren nach Anspruch 43, wobei der Schritt eines Ausbildens der Leitungsspeicherschicht und der Sperrisolationsschieht die Schritte enthält:
Ausbilden eines ersten Seitenwand-Spacers auf der Seitenwand der Gate- Elektrode; und
aufeinanderfolgen des Ätzen der dritten und zweiten Isolationsschichten unter Verwendung der Gate-Elektrode und des ersten Seitenwand-Spacers als eine Ätzmaske, um eine Sperrisolationsschicht, die ein Vorsprungsteil unter dem ersten Seitenwand-Spacer aufweist, und eine Ladungsspeicherschicht auszubilden, welche mit der Sperrisolationsschicht selbstausgerichtet ist.

51. Verfahren nach Anspruch 50, das ferner einen Schritt eines Ausbildens einer Gate-Abdeckoxidschicht zumindest auf der Seitenwand der Gate-Elektrode vor dem Ausbilden des ersten Seitenwand-Spacers aufweist.

52. Verfahren nach Anspruch 50, das ferner einen Schritt eines Ausbildens eines zweiten Seitenwand-Spacers auf der äußeren Seitenwand des ersten Seitenwand- Spacers, der Seitenwand der Sperrisolationsschicht und der Seitenwand der Ladungsspeicherschicht aufweist.

53. Verfahren zur Herstellung einer nicht-flüchtigen Speichervorrichtung mit einem Zellarraybereich und einem peripheren Schaltungsbereich, das die Schritte aufweist:
Ausbilden von nicht nur einer Vorrichtungsisolationsschicht in einer vorbestimmten Fläche eines Halbleitersubstrats, um einen ersten aktiven Bereich und einen zweiten aktiven Bereich in den Zellarraybereich bzw. in dem peripheren Schaltungsbereich zu definieren, sondern ebenso einer Stapelisolationsschicht, die erste, zweite und dritte Isolationsschichten enthält, welche auf dem ersten aktiven Bereich aufeinanderfolgend gestapelt sind, sowie einer Gate-Isolationsschicht, die auf dem zweiten aktiven Bereich gestapelt ist;
Ausbilden einer Vielzahl von Wortleitungen, die die Stapelisolationsschicht kreuzen, und einer Gate-Elektrode, die über der Gate-Isolationsschicht kreuzt; und
Mustern zumindest der dritten und zweiten Isolationsschichten, um eine Ladungsspeicherschicht und eine Sperrisolationsschicht auszubilden, welche zwischen der ersten Isolationsschicht und den Wortleitungen aufeinanderfolgend gestapelt sind,
wobei zumindest die zweite Isolationsschicht derart gemustert wird, daß die Ladungsspeicherschicht einen Vorsprungsteil aufweist, welcher aus einer Seitenwand der Wortleitungen herausragt.

54. Verfahren nach Anspruch 53, wobei die ersten und dritten Isolationsschichten aus Siliziumoxid hergestellt sind, und die zweite Isolationsschicht aus Siliziumnitrid hergestellt ist.

55. Verfahren nach Anspruch 53, wobei der Schritt eines Ausbildens der Vorrichtungsisolationsschicht, der Stapelisolationsschicht, der Gate- Isolationsschicht, der Wortleitungen und der Gate-Elektrode die Schritte enthält:
selektives Ausbilden einer Stapelisolationsschicht auf dem Substrat in dem Zellarraybereich;
selektives Ausbilden einer Gate-Isolationsschicht auf dem Substrat in dem peripheren Schaltungsbereich;
Ausbilden einer unteren Gate-Leitungsschicht unter einer resultierenden Struktur einschließlich der Gate-Isolationsschicht;
aufeinanderfolgendes Mustern der unteren Leitungsschicht, der Stapelisolationsschicht, und des Substrats, um eine Grabenfläche auszubilden, welche einen ersten aktiven Bereich und einen zweiten aktiven Bereich in den Zellarraybereich bzw. dem peripheren Schaltungsbereich definiert;
Ausbilden einer Vorrichtungsisolationsschicht, um die Grabenfläche aufzufüllen;
Ausbilden einer oberen Gate-Leitungsschicht auf einer gesamten Oberfläche einer resultierenden Struktur einschließlich der Vorrichtungsisolationsschicht; und
Ausbilden einer Vielzahl von Wortleitungen, die über die obere Gate- Leitungsschicht kreuzen, und einer Gate-Elektrode, die über den zweiten aktiven Bereich kreuzt,
wobei jede der Wortleitungen eine obere Wortleitung enthält, die über den ersten aktiven Bereich kreuzt, und eine untere Wortleitung, die zwischen der oberen Wortleitung und dem ersten aktiven Bereich angeordnet ist; und
wobei die Gate-Elektrode eine obere Gate-Elektrode enthält, die über den zweiten aktiven Bereich kreuzt, und eine untere Gate-Elektrode, die zwischen der oberen Gate-Elektrode und dem zweiten aktiven Bereich angeordnet ist.

56. Verfahren nach Anspruch 53, wobei der Schritt des Ausbildens der Vorrichtungsisolationsschicht, der Stapelisolationsschicht, der Gate- Isolationsschicht, der Wortleitungen und der Gate-Elektrode die Schritte aufweist:
Ausbilden einer Vorrichtungsisolationsschicht, in einer vorbestimmten Fläche des Substrats, um einen ersten aktiven Bereich und einen zweiten aktiven Bereich in dem Zellarraybereich bzw. dem peripheren Schaltungsbereich zu definieren;
selektives Ausbilden erster, zweiter und dritter Isolationsschichten in dem Zellarraybereich der resultierenden Struktur einschließlich der Vorrichtungsisolationsschicht;
Ausbilden einer Gate-Isolationsschicht auf dem zweiten aktiven Bereich;
Ausbilden einer Leitungsschicht auf einer gesamten Oberfläche einer resultierenden Struktur einschließlich der ersten bis dritten Isolationsschichten und der Gate-Isolationsschicht; und
Mustern der Leitungsschicht, um Wortleitungen, die den ersten aktiven Bereich kreuzen, und eine Gate-Elektrode, die den zweiten aktiven Bereich kreuzt, auszubilden.

57. Verfahren Nach Anspruch 53, wobei der Schritt des Ausbildens der Ladungsspeicherschicht und der Sperrisolationsschicht die Schritte enthält:
Ätzen der dritten Isolationsschicht unter Verwendung der Wortleitungen als eine Ätzmaske, um Sperrisolationsschichten auszubilden, welche mit den Wortleitungen selbstausgerichtet sind;
Ausbilden eines ersten Seitenwand-Spacers auf Seitenwänden der Wortleitungen, Seitenwänden der Sperrisolationsschichten und der Seitenwand der Gate-Elektrode; und
Ätzen der zweiten Isolationsschicht unter Verwendung der Wortleitungen und des ersten Seitenwand-Spacers als eine Ätzmaske, um eine Ladungsspeicherschicht auszubilden, deren Breite größer als eine Breite der Wortleitung ist.

58. Verfahren nach Anspruch 57, das ferner einen Schritt eines Ausbildens einer Gate-Abdeckoxidschicht auf Oberflächen der Wortleitungen und einer Oberfläche der Gate-Leitung vor einer Ausbildung des ersten Seitenwand-Spacers aufweist.

59. Verfahren nach Anspruch 57, das ferner einen Schritt eines Implantierens von Störstellen in den zweiten aktiven Bereich unter Verwendung der Gate-Elektrode und des ersten Seitenwand-Spacers als eine Ionenimplantationsmaske aufweist, um vor oder nach dem Ausbilden der Ladungsspeicherschicht einen stark dotierten Source-/Drain-Bereich auszubilden.

60. Verfahren nach Anspruch 59, das ferner einen Schritt eines Implantierens von Störstellen in die ersten und zweiten aktiven Bereiche unter Verwendung der Wortleitungen und der Gate-Elektrode als eine Ionenimplantationsmaske vor oder nach dem Ausbilden der Sperrisolationsschicht aufweist.

61. Verfahren nach Anspruch 57, das ferner einen Schritt eines Ausbildens eines zweiten Seitenwand-Spacers auf der äußeren Seitenwand des ersten Seitenwand- Spacers und der Seitenwand der Ladungsspeicherschicht in dem Zellarraybereich, sowie auf einer äußeren Seitenwand des ersten Seitenwand-Spacers in dem peripheren Schaltungsbereich aufweist.

62. Verfahren nach Anspruch 61, das ferner einen Schritt eines Implantierens von Störstellen in dem zweiten aktiven Bereich unter Verwendung der Gate-Elektrode, des ersten Seitenwand-Spacers und des zweiten Seitenwand-Spacers als eine Ionenimplantationsmaske aufweist, um einen stark dotierten Source-/Drain-Bereich auszubilden.

63. Verfahren nach Anspruch 62, das ferner einen Schritt eines Implantierens von Störstellen in den ersten und zweiten aktiven Bereichen unter Verwendung der Wortleitungen und der Gate-Elektrode als eine Ionenimplantationsmaske aufweist, um einen leicht dotierten Source-/Drain-Bereich auszubilden.

64. Verfahren nach Anspruch 62, das ferner einen Schritt eines Implantierens von Störstellen in den ersten und zweiten aktiven Bereichen unter Verwendung der Wortleitungen, der Gate-Elektrode und den ersten Seitenwand-Spacer als eine Ionenimplantationsmaske aufweist, um einen leicht dotierten Source-/Drain- Bereich auszubilden.

65. Verfahren nach Anspruch 53, wobei der Schritt des Ausbildens der Ladungsspeicherschicht und der Sperrisolationsschicht die Schritte enthält:
Ausbilden eines ersten Seitenwand-Spacers auf den Seitenwänden der Wortleitungen der Seitenwand der Gate-Elektrode; und
aufeinanderfolgendes Ätzen der dritten und zweiten Isolationsschichten unter Verwendung der Gate-Elektrode, des ersten Seitenwand-Spacers und des ersten Seitenwand-Spacers als eine Ätzmaske, um eine Sperrisolationsschicht, die ein Vorsprungsteil unter dem ersten Seitenwand-Spacer aufweist, und eine Ladungsspeicherschicht, die mit der Sperrisolationsschicht selbstausgerichtet ist, auszubilden.

66. Verfahren nach Anspruch 65, das ferner einen Schritt einer Gate- Abdeckoxidschicht auf der Oberfläche der Gate-Elektrode und den Oberflächen der Wortleitungen vor der Ausbildung des ersten Seitenwand-Spacers aufweist.

67. Verfahren nach Anspruch 65, das ferner einen Schritt eines Implantierens von Störstellen in dem zweiten aktiven Bereich unter Verwendung der Wortleitungen, der Gate-Elektrode und des ersten Seitenwand-Spacers als eine Ionenimplantationsmaske aufweist, um einen stark dotierten Source-/Drain-Bereich im Anschluß an die Ausbildung des ersten Seitenwand-Spacers auszubilden.

68. Verfahren nach Anspruch 67, das ferner einen Schritt eines Implantierens von Störstellen in den ersten und zweiten aktiven Bereichen unter Verwendung der Wortleitungen und der Gate-Elektrode als eine Ionenimplantationsmaske aufweist, um einen leicht dotierten Source-/Drain-Bereich vor der Ausbildung des ersten Seitenwand-Spacers auszubilden.

69. Verfahren nach Anspruch 65, das ferner einen Schritt eines Ausbildens eines zweiten Seitenwand-Spacers auf der äußeren Seitenwand des ersten Seitenwand- Spacers, der Seitenwand der Ladungsspeicherschicht und der Seitenwand der Sperrisolationsschicht in dem Zellarraybereich, sowie auf der äußeren Seitenwand des ersten Seitenwand-Spacers in dem peripheren Schaltungsbereich aufweist.

70. Verfahren nach Anspruch 69, das ferner den Schritt eines Implantierens von Störstellen dem zweiten aktiven Bereich unter Verwendung der Gate-Elektrode, des ersten Seitenwand-Spacers und des zweiten Seitenwand-Spacers als eine Ionenimplantationsmaske aufweist, um einen stark dotierten Source-/Drain-Bereich auszubilden.

71. Verfahren nach Anspruch 70, das ferner einen Schritt eines Implantierens von Störstellen in die ersten und zweiten aktive Bereiche unter Verwendung der Wortleitungen und der Gate-Elektrode als eine Ionenimplantationsmaske aufweist, um einen leicht dotierten Source-/Drain-Bereich vor der Ausbildung des ersten Seitenwand-Spacers auszubilden.

72. Verfahren nach Anspruch 70, das ferner einen Schritt eines Implantierens von Störstellen in den ersten und zweiten aktiven Bereichen unter Verwendung der Wortleitungen und der Gate-Elektrode und des ersten Seitenwand-Spacers als eine Ionenimplantationsmaske aufweist, um einen leicht dotierten Source-/Drain- Bereich vor oder nach einem Ausbilden der Ladungsspeicherschicht und der Sperrisolationsschicht auszubilden.