JP3358663B2 - 半導体記憶装置およびその記憶情報読出方法 - Google Patents
半導体記憶装置およびその記憶情報読出方法Info
- Publication number
- JP3358663B2 JP3358663B2 JP27982991A JP27982991A JP3358663B2 JP 3358663 B2 JP3358663 B2 JP 3358663B2 JP 27982991 A JP27982991 A JP 27982991A JP 27982991 A JP27982991 A JP 27982991A JP 3358663 B2 JP3358663 B2 JP 3358663B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- region
- voltage
- drain region
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 48
- 238000000034 method Methods 0.000 title claims description 7
- 239000002784 hot electron Substances 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 11
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000012544 monitoring process Methods 0.000 claims description 4
- 241000282376 Panthera tigris Species 0.000 claims 2
- 239000010410 layer Substances 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- -1 boron ions Chemical class 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000003472 neutralizing effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【０００１】
【産業上の利用分野】本発明は、ＥＰＲＯＭやＥＥＰＲ
ＯＭなどで好適に実施され、チャネル領域の上部に形成
した絶縁膜中にエレクトロンまたはホールを捕獲するこ
とができるトランジスタをメモリセルに用いた半導体記
憶装置およびその記憶情報読出方法に関するものであ
る。
ＯＭなどで好適に実施され、チャネル領域の上部に形成
した絶縁膜中にエレクトロンまたはホールを捕獲するこ
とができるトランジスタをメモリセルに用いた半導体記
憶装置およびその記憶情報読出方法に関するものであ
る。
【０００２】
【従来の技術】典型的な先行技術は、「A True Single-
Transistor Oxide-Nitride-Oxide EEPROM Device(IEEE
ELECTRON DEVICE LETTERS,VOL.EDL-8,NO.3,MARCH 1987,
PP93-95)」に示されており、その構成は本願の図９に示
されている。すなわち、この先行技術の半導体記憶装置
において用いられるメモリセルトランジスタでは、ｐ型
半導体基板１にｎ+ 型高濃度不純物領域を形成してソー
ス領域２およびドレイン領域３が設けられ、その間の半
導体基板１の表面にエレクトロンまたはホールを捕獲す
ることができる絶縁膜４が形成され、この絶縁膜４上に
ゲート５が形成されている。絶縁膜４は、トンネル酸化
膜４Ａおよびトップ酸化膜４Ｂによって、窒化膜４Ｃを
挟持したサンドイッチ構造の、いわゆるＯＮＯ膜で構成
されている。
Transistor Oxide-Nitride-Oxide EEPROM Device(IEEE
ELECTRON DEVICE LETTERS,VOL.EDL-8,NO.3,MARCH 1987,
PP93-95)」に示されており、その構成は本願の図９に示
されている。すなわち、この先行技術の半導体記憶装置
において用いられるメモリセルトランジスタでは、ｐ型
半導体基板１にｎ+ 型高濃度不純物領域を形成してソー
ス領域２およびドレイン領域３が設けられ、その間の半
導体基板１の表面にエレクトロンまたはホールを捕獲す
ることができる絶縁膜４が形成され、この絶縁膜４上に
ゲート５が形成されている。絶縁膜４は、トンネル酸化
膜４Ａおよびトップ酸化膜４Ｂによって、窒化膜４Ｃを
挟持したサンドイッチ構造の、いわゆるＯＮＯ膜で構成
されている。
【０００３】図９(a) に示すように、ゲート５およびド
レイン領域３に正の高電圧（たとえばゲート５には１０
Ｖ、ドレイン領域３には９Ｖ）を印加するとともにソー
ス領域２を接地して、ソース・ドレイン間に電流を流す
と、ドレイン領域３の端部３Ａでホットエレクトロンが
発生する。このホットエレクトロンは、絶縁膜４におい
てドレイン領域３の近傍の領域に局所的に注入され、窒
化膜４Ｃ中に捕獲される。
レイン領域３に正の高電圧（たとえばゲート５には１０
Ｖ、ドレイン領域３には９Ｖ）を印加するとともにソー
ス領域２を接地して、ソース・ドレイン間に電流を流す
と、ドレイン領域３の端部３Ａでホットエレクトロンが
発生する。このホットエレクトロンは、絶縁膜４におい
てドレイン領域３の近傍の領域に局所的に注入され、窒
化膜４Ｃ中に捕獲される。
【０００４】ドレイン領域３を構成する拡散層の不純物
濃度のプロファイルは、その境界において急峻に変化す
るようになっている。これによりチャネル領域８とドレ
イン領域３との境界で強い電場が形成されるので、ホッ
トエレクトロンが容易に発生する。読み出しが行われる
ときには、図９(b) に示すように、ソース領域２が接地
されるとともに、ドレイン領域３に所定の正の電圧（た
とえば１Ｖ）が印加される。この状態で、ゲート５に所
定のセンス電圧（たとえば３Ｖ）が印加される。ソース
・ドレイン間を導通させるための閾値電圧Ｖｔｈは、絶
縁膜４の状態によって異なる。すなわち、絶縁膜４にエ
レクトロンが注入された状態では閾値電圧Ｖｔｈは高い
値Ｖ１をとり、エレクトロンが未注入の状態であれば閾
値電圧Ｖｔｈは低い値Ｖ２（Ｖ２＜Ｖ１）をとる。そこ
で、上記のセンス電圧を高い閾値電圧と低い閾値電圧と
の間の電圧値に選んでおけば、このようなセンス電圧を
ゲート５に印加するとともに、ソース・ドレイン間が導
通するか否かを監視することで、このセルに蓄積された
情報の読出を達成できる。
濃度のプロファイルは、その境界において急峻に変化す
るようになっている。これによりチャネル領域８とドレ
イン領域３との境界で強い電場が形成されるので、ホッ
トエレクトロンが容易に発生する。読み出しが行われる
ときには、図９(b) に示すように、ソース領域２が接地
されるとともに、ドレイン領域３に所定の正の電圧（た
とえば１Ｖ）が印加される。この状態で、ゲート５に所
定のセンス電圧（たとえば３Ｖ）が印加される。ソース
・ドレイン間を導通させるための閾値電圧Ｖｔｈは、絶
縁膜４の状態によって異なる。すなわち、絶縁膜４にエ
レクトロンが注入された状態では閾値電圧Ｖｔｈは高い
値Ｖ１をとり、エレクトロンが未注入の状態であれば閾
値電圧Ｖｔｈは低い値Ｖ２（Ｖ２＜Ｖ１）をとる。そこ
で、上記のセンス電圧を高い閾値電圧と低い閾値電圧と
の間の電圧値に選んでおけば、このようなセンス電圧を
ゲート５に印加するとともに、ソース・ドレイン間が導
通するか否かを監視することで、このセルに蓄積された
情報の読出を達成できる。
【０００５】記憶情報の消去は、紫外線を照射して絶縁
膜４内のエレクトロンを散逸させることによって行える
ほか、ゲート・ドレイン間に比較的高い電圧を印加し
て、ドレイン領域３の端部で発生したホットホールを絶
縁膜４中に注入し、この絶縁膜４中のエレクトロンを中
和することによっても達成できる。
膜４内のエレクトロンを散逸させることによって行える
ほか、ゲート・ドレイン間に比較的高い電圧を印加し
て、ドレイン領域３の端部で発生したホットホールを絶
縁膜４中に注入し、この絶縁膜４中のエレクトロンを中
和することによっても達成できる。
【０００６】
【発明が解決しようとする課題】ところが、上述の先行
技術では、絶縁膜４のドレイン領域３の近傍の領域に局
所的にエレクトロンが蓄えられるので、書込状態での閾
値電圧Ｖｔｈ（＝Ｖ１）を高くすることが困難となり、
閾値電圧Ｖｔｈの変化量（以下「メモリウインドゥ」と
いう。）ΔＶFB（＝Ｖ１−Ｖ２）を大きくとることが困
難である。このことを図９(b) を用いて詳述する。
技術では、絶縁膜４のドレイン領域３の近傍の領域に局
所的にエレクトロンが蓄えられるので、書込状態での閾
値電圧Ｖｔｈ（＝Ｖ１）を高くすることが困難となり、
閾値電圧Ｖｔｈの変化量（以下「メモリウインドゥ」と
いう。）ΔＶFB（＝Ｖ１−Ｖ２）を大きくとることが困
難である。このことを図９(b) を用いて詳述する。
【０００７】すなわち、上述の先行技術では、読出時に
おいて、ドレイン領域３に正の読出電圧を印加するよう
にしている。このドレイン領域３への印加電圧が高いと
きには、ドレイン領域３の境界から空乏層７が広がって
チャネル８が消失し、代わって空間電荷層が現れる。こ
の空間電荷層に注入された電荷は、ほとんど無抵抗で加
速されるため、絶縁膜４に捕獲されている電荷の影響を
あまり受けることなく、ソース・ドレイン間を移動する
ことになる。したがって、絶縁膜４にエレクトロンを捕
獲させても、閾値電圧Ｖｔｈをあまり高くすることがで
きない。
おいて、ドレイン領域３に正の読出電圧を印加するよう
にしている。このドレイン領域３への印加電圧が高いと
きには、ドレイン領域３の境界から空乏層７が広がって
チャネル８が消失し、代わって空間電荷層が現れる。こ
の空間電荷層に注入された電荷は、ほとんど無抵抗で加
速されるため、絶縁膜４に捕獲されている電荷の影響を
あまり受けることなく、ソース・ドレイン間を移動する
ことになる。したがって、絶縁膜４にエレクトロンを捕
獲させても、閾値電圧Ｖｔｈをあまり高くすることがで
きない。
【０００８】このため、絶縁層４にエレクトロンが注入
されて閾値電圧Ｖｔｈが高い値Ｖ１となっている状態
で、正のセンス電圧をゲート５に印加すると、上記の空
間電荷層を介して流れる電流のためにソース・ドレイン
間が導通するおそれがある。すなわち、メモリウインド
ゥΔＶFBが小さいために、読出時にゲート５に印加すべ
きセンス電圧のわずかなずれが、誤読出を生じさせるこ
とになる。このようにメモリウインドゥΔＶFBを大きく
とることが困難であることに起因して、動作が不安定に
なるという問題があった。
されて閾値電圧Ｖｔｈが高い値Ｖ１となっている状態
で、正のセンス電圧をゲート５に印加すると、上記の空
間電荷層を介して流れる電流のためにソース・ドレイン
間が導通するおそれがある。すなわち、メモリウインド
ゥΔＶFBが小さいために、読出時にゲート５に印加すべ
きセンス電圧のわずかなずれが、誤読出を生じさせるこ
とになる。このようにメモリウインドゥΔＶFBを大きく
とることが困難であることに起因して、動作が不安定に
なるという問題があった。
【０００９】一方、メモリウインドゥΔＶFBを大きくと
るために多量のホットエレクトロンを絶縁膜４中に注入
しようとすると、書込時において、ドレイン領域３に比
較的高い電圧を印加する必要があり、このことが書込可
能回数を低下させる結果を招くことになる。他方、上述
のように、ホットエレクトロンの発生効率を高めるため
に、ドレイン領域３の不純物濃度は、チャネル領域との
境界で急峻に変化するようにされている。しかし、この
ようにホットエレクトロンが極めて発生し易い構造であ
るために、読出時にドレイン領域３に印加される低い電
圧によっても微量のホットエレクトロンが発生する。こ
のため、セルからの読出を行う度ごとに、ドレイン領域
３の端部３Ａで生じた微量のホットエレクトロンが絶縁
膜４に注入されていくことになる。このため、トランジ
スタの閾値電圧Ｖｔｈが少しずつ変化していく。このよ
うな現象は、一般に、ソフトライトと呼ばれている。
るために多量のホットエレクトロンを絶縁膜４中に注入
しようとすると、書込時において、ドレイン領域３に比
較的高い電圧を印加する必要があり、このことが書込可
能回数を低下させる結果を招くことになる。他方、上述
のように、ホットエレクトロンの発生効率を高めるため
に、ドレイン領域３の不純物濃度は、チャネル領域との
境界で急峻に変化するようにされている。しかし、この
ようにホットエレクトロンが極めて発生し易い構造であ
るために、読出時にドレイン領域３に印加される低い電
圧によっても微量のホットエレクトロンが発生する。こ
のため、セルからの読出を行う度ごとに、ドレイン領域
３の端部３Ａで生じた微量のホットエレクトロンが絶縁
膜４に注入されていくことになる。このため、トランジ
スタの閾値電圧Ｖｔｈが少しずつ変化していく。このよ
うな現象は、一般に、ソフトライトと呼ばれている。
【００１０】ソフトライトは、読出時にドレイン領域３
に印加する読出電圧が高いほど生じやすいから、一定の
ソフトライト耐性を実現しようとすると、読出電圧が低
く制限されることになる。したがって、セルの読出電流
には限界があり、このため、読出速度の高速化が妨げら
れていた。そこで、本発明の目的は、上述の技術的課題
を解決し、安定に動作させることができるとともに、ソ
フトライトを有効に防ぐことができる半導体記憶装置を
提供することである。
に印加する読出電圧が高いほど生じやすいから、一定の
ソフトライト耐性を実現しようとすると、読出電圧が低
く制限されることになる。したがって、セルの読出電流
には限界があり、このため、読出速度の高速化が妨げら
れていた。そこで、本発明の目的は、上述の技術的課題
を解決し、安定に動作させることができるとともに、ソ
フトライトを有効に防ぐことができる半導体記憶装置を
提供することである。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体記憶装置は、半導体基板にチャネル
領域を挟んで形成したソース領域およびドレイン領域
と、上記チャネル領域の表面に形成された絶縁膜と、こ
の絶縁膜上に設けられたゲートとをそれぞれ有する複数
のトランジスタをメモリセルに用いた半導体記憶装置で
あって、 一定方向に整列したトランジスタがゲートを共
有することによりワード線が形成され、上記ワード線に
交差する方向に整列したトランジスタの各ドレイン領域
は共通のビット線に接続され、複数本のワード線および
複数本のビット線に跨った所定領域内にマトリクス状に
整列した複数のトランジスタの各ソース領域は共通のラ
インに接続されており、トランジスタに対する情報の書
込時に、当該トランジスタに接続されたワード線、ビッ
ト線および上記共通のラインにそれぞれ所定の電圧を印
加して、当該トランジスタのドレイン領域とチャネル領
域との境界で生じたホットエレクトロンまたはホットホ
ールを絶縁膜中のドレイン領域の近傍の領域に局所的に
注入させて捕獲させる手段と、 トランジスタに対する情
報の読出時に、当該トランジスタのソース領域とドレイ
ン領域との間に印加される電圧の極性が書込時とは反転
するように、当該トランジスタに接続されたワード線、
ビット線および上記共通のラインにそれぞれ電圧を印加
するとともに、当該トランジスタに接続されたワード線
に所定のセンス電圧を印加する手段と、上記読出時に、
当該トランジスタが導通するか否かを監視する手段とを
含み、各トランジスタのソース領域と半導体基板との境
界部は、不純物濃度の変化が緩慢であるようにして高耐
圧構造とされていることを特徴とするものである。
めの本発明の半導体記憶装置は、半導体基板にチャネル
領域を挟んで形成したソース領域およびドレイン領域
と、上記チャネル領域の表面に形成された絶縁膜と、こ
の絶縁膜上に設けられたゲートとをそれぞれ有する複数
のトランジスタをメモリセルに用いた半導体記憶装置で
あって、 一定方向に整列したトランジスタがゲートを共
有することによりワード線が形成され、上記ワード線に
交差する方向に整列したトランジスタの各ドレイン領域
は共通のビット線に接続され、複数本のワード線および
複数本のビット線に跨った所定領域内にマトリクス状に
整列した複数のトランジスタの各ソース領域は共通のラ
インに接続されており、トランジスタに対する情報の書
込時に、当該トランジスタに接続されたワード線、ビッ
ト線および上記共通のラインにそれぞれ所定の電圧を印
加して、当該トランジスタのドレイン領域とチャネル領
域との境界で生じたホットエレクトロンまたはホットホ
ールを絶縁膜中のドレイン領域の近傍の領域に局所的に
注入させて捕獲させる手段と、 トランジスタに対する情
報の読出時に、当該トランジスタのソース領域とドレイ
ン領域との間に印加される電圧の極性が書込時とは反転
するように、当該トランジスタに接続されたワード線、
ビット線および上記共通のラインにそれぞれ電圧を印加
するとともに、当該トランジスタに接続されたワード線
に所定のセンス電圧を印加する手段と、上記読出時に、
当該トランジスタが導通するか否かを監視する手段とを
含み、各トランジスタのソース領域と半導体基板との境
界部は、不純物濃度の変化が緩慢であるようにして高耐
圧構造とされていることを特徴とするものである。
【００１２】なお、各トランジスタのドレイン領域と半
導体基板との境界部は、ホットエレクトロンまたはホッ
トホールが発生し易い構造となっていることが好まし
い。また、本発明の半導体記憶装置の記憶情報読出方法
は、半導体基板にチャネル領域を挟んで形成したソース
領域およびドレイン領域と、上記チャネル領域の表面に
形成された絶縁膜と、この絶縁膜上に設けられたゲート
とをそれぞれ有する複数のトランジスタをメモリセルに
用いた半導体記憶装置であって、一定方向に整列したト
ランジスタがゲートを共有することによりワード線が形
成され、上記ワード線に交差する方向に整列したトラン
ジスタの各ドレイン領域は共通のビット線に接続され、
複数本のワード線および複数本のビット線に跨った所定
領域内にマトリクス状に整列した複数のトランジスタの
各ソース領域は共通のラインに接続されており、トラン
ジスタに対する情報の書込時に、当該トランジスタに接
続されたワード線、ビット線および上記共通のラインに
それぞれ所定の電圧を印加して、当該トランジスタのド
レイン領域とチャネル領域との境界で生じたホットエレ
クトロンまたはホットホールを絶縁膜中のドレイン領域
の近傍の領域に局所的に注入させて捕獲させる手段とを
含む半導体記憶装置の記憶情報を読み出す方法であっ
て、各トランジスタのソース領域と半導体基板との境界
部は、不純物濃度の変化が緩慢であるようにして高耐圧
構造とされており、トランジスタに対する情報の読出時
には、上記高耐圧構造により当該トランジスタのソース
領域付近におけるホットエレクトロンまたはホットホー
ルの生成を防止しつつ、当該トランジスタに接続された
ラインおよびビット線を介してソース領域とドレイン領
域との間に書込時とは反転された極性の電圧を印加する
とともに、当該トランジスタに接続されたワード線に所
定のセンス電圧を印加し、さらに、当該トランジスタが
導通するか否かを監視することを特徴とする。
導体基板との境界部は、ホットエレクトロンまたはホッ
トホールが発生し易い構造となっていることが好まし
い。また、本発明の半導体記憶装置の記憶情報読出方法
は、半導体基板にチャネル領域を挟んで形成したソース
領域およびドレイン領域と、上記チャネル領域の表面に
形成された絶縁膜と、この絶縁膜上に設けられたゲート
とをそれぞれ有する複数のトランジスタをメモリセルに
用いた半導体記憶装置であって、一定方向に整列したト
ランジスタがゲートを共有することによりワード線が形
成され、上記ワード線に交差する方向に整列したトラン
ジスタの各ドレイン領域は共通のビット線に接続され、
複数本のワード線および複数本のビット線に跨った所定
領域内にマトリクス状に整列した複数のトランジスタの
各ソース領域は共通のラインに接続されており、トラン
ジスタに対する情報の書込時に、当該トランジスタに接
続されたワード線、ビット線および上記共通のラインに
それぞれ所定の電圧を印加して、当該トランジスタのド
レイン領域とチャネル領域との境界で生じたホットエレ
クトロンまたはホットホールを絶縁膜中のドレイン領域
の近傍の領域に局所的に注入させて捕獲させる手段とを
含む半導体記憶装置の記憶情報を読み出す方法であっ
て、各トランジスタのソース領域と半導体基板との境界
部は、不純物濃度の変化が緩慢であるようにして高耐圧
構造とされており、トランジスタに対する情報の読出時
には、上記高耐圧構造により当該トランジスタのソース
領域付近におけるホットエレクトロンまたはホットホー
ルの生成を防止しつつ、当該トランジスタに接続された
ラインおよびビット線を介してソース領域とドレイン領
域との間に書込時とは反転された極性の電圧を印加する
とともに、当該トランジスタに接続されたワード線に所
定のセンス電圧を印加し、さらに、当該トランジスタが
導通するか否かを監視することを特徴とする。
【００１３】
【作用】上記の構成によれば、記憶情報を読み出すとき
には、ソース・ドレイン間に、書込時とは反対の極性の
電圧を印加するようにしたので、ゲートに所定のセンス
電圧を印加したときには、ドレイン領域からソース領域
に向かって延びるチャネルが形成される。このため、絶
縁膜中のドレイン領域近傍の領域に局所的に電荷が捕獲
されている状態では、ドレイン領域の近傍ではチャネル
の形成に遅れが生じることになる。すなわち、従来技術
のように、読出時と書込時とでソース・ドレイン間の印
加電圧の極性が等しい構成では、ソース領域からドレイ
ン領域に向かってチャネルが形成されるから、絶縁膜中
のドレイン領域の近傍に電荷が捕獲されている状態でも
チャネルの形成に遅れが生じることがないのに対して、
本発明の構成では、上記のようにチャネルの形成に遅れ
を生じさせることが可能である。
には、ソース・ドレイン間に、書込時とは反対の極性の
電圧を印加するようにしたので、ゲートに所定のセンス
電圧を印加したときには、ドレイン領域からソース領域
に向かって延びるチャネルが形成される。このため、絶
縁膜中のドレイン領域近傍の領域に局所的に電荷が捕獲
されている状態では、ドレイン領域の近傍ではチャネル
の形成に遅れが生じることになる。すなわち、従来技術
のように、読出時と書込時とでソース・ドレイン間の印
加電圧の極性が等しい構成では、ソース領域からドレイ
ン領域に向かってチャネルが形成されるから、絶縁膜中
のドレイン領域の近傍に電荷が捕獲されている状態でも
チャネルの形成に遅れが生じることがないのに対して、
本発明の構成では、上記のようにチャネルの形成に遅れ
を生じさせることが可能である。
【００１４】これにより、絶縁膜中に電荷が捕獲されて
いる書込状態においてソース・ドレイン間を導通させる
ための閾値電圧と、電荷が捕獲されていない消去状態に
おける閾値電圧との差である、メモリウインドゥを大き
くすることができる。したがって、読出時にゲートに印
加されるセンス電圧に多少のずれが生じたとしても、セ
ルに記憶された情報を正確に読み出すことができるよう
になり、動作の安定化が図られることになる。
いる書込状態においてソース・ドレイン間を導通させる
ための閾値電圧と、電荷が捕獲されていない消去状態に
おける閾値電圧との差である、メモリウインドゥを大き
くすることができる。したがって、読出時にゲートに印
加されるセンス電圧に多少のずれが生じたとしても、セ
ルに記憶された情報を正確に読み出すことができるよう
になり、動作の安定化が図られることになる。
【００１５】また、書込動作の高速化のためなどに、ド
レイン領域とチャネル領域との境界を、ホットエレクト
ロンまたはホットホールが生じやすい構造とした場合で
あっても、情報の読出時には、ソース・ドレイン間に書
込時とは反対の極性の電圧が印加されるので、ドレイン
領域の境界でホットエレクトロンまたはホットホールが
生成されることを防止できる。
レイン領域とチャネル領域との境界を、ホットエレクト
ロンまたはホットホールが生じやすい構造とした場合で
あっても、情報の読出時には、ソース・ドレイン間に書
込時とは反対の極性の電圧が印加されるので、ドレイン
領域の境界でホットエレクトロンまたはホットホールが
生成されることを防止できる。
【００１６】したがって、情報の読出時に絶縁膜中の蓄
積電荷量に変化が生じることはないから、いわゆるソフ
トライトを確実に防止できる。また、ソース領域は、半
導体基板との界面における不純物濃度の変化を緩慢にす
ることによって、ホットエレクトロンやホットホールが
生成し難い高耐圧構造とされているが、このような構造
であっても書込に支障が生じることはなく、このような
高耐圧構造を採用することで、ソース領域に高い電圧を
印加して、高速読出動作を実現できる。
積電荷量に変化が生じることはないから、いわゆるソフ
トライトを確実に防止できる。また、ソース領域は、半
導体基板との界面における不純物濃度の変化を緩慢にす
ることによって、ホットエレクトロンやホットホールが
生成し難い高耐圧構造とされているが、このような構造
であっても書込に支障が生じることはなく、このような
高耐圧構造を採用することで、ソース領域に高い電圧を
印加して、高速読出動作を実現できる。
【００１７】なお、メモリセルの記憶情報は、ゲートに
所定のセンス電圧を印加したときに、このセルのトラン
ジスタが導通するか遮断状態に保たれるかを監視するこ
とによって検知できる。すなわち、ホットエレクトロン
などが絶縁膜中に注入されて蓄えられている状態と、絶
縁膜中に電荷が蓄えられていない状態とでは、トランジ
スタが導通する閾値電圧が異なるから、この二種類の閾
値電圧の間の値のセンス電圧をゲートに印加し、このと
きのトランジスタの導通／非導通を調べることによっ
て、記憶情報が読み出せることになる。
所定のセンス電圧を印加したときに、このセルのトラン
ジスタが導通するか遮断状態に保たれるかを監視するこ
とによって検知できる。すなわち、ホットエレクトロン
などが絶縁膜中に注入されて蓄えられている状態と、絶
縁膜中に電荷が蓄えられていない状態とでは、トランジ
スタが導通する閾値電圧が異なるから、この二種類の閾
値電圧の間の値のセンス電圧をゲートに印加し、このと
きのトランジスタの導通／非導通を調べることによっ
て、記憶情報が読み出せることになる。
【００１８】
【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。図２は、本発明の一実施例の半
導体記憶装置のメモリセルを構成するトランジスタの構
成を示す断面図である。ｐ型半導体基板１１には、チャ
ネル領域１２を挟んでｎ+ 型のソース領域１３およびド
レイン領域１４が形成されている。ドレイン領域１４と
半導体基板１１との境界には、この境界部分で強い電場
を形成させてホットエレクトロンの発生効率を高めるた
めのｐ型拡散層１５が形成されている。また、ソース領
域１３と半導体基板１１との境界部における不純物濃度
は緩やかに変化するようにされており、この境界部は、
いわば高耐圧構造となっている。
照して詳細に説明する。図２は、本発明の一実施例の半
導体記憶装置のメモリセルを構成するトランジスタの構
成を示す断面図である。ｐ型半導体基板１１には、チャ
ネル領域１２を挟んでｎ+ 型のソース領域１３およびド
レイン領域１４が形成されている。ドレイン領域１４と
半導体基板１１との境界には、この境界部分で強い電場
を形成させてホットエレクトロンの発生効率を高めるた
めのｐ型拡散層１５が形成されている。また、ソース領
域１３と半導体基板１１との境界部における不純物濃度
は緩やかに変化するようにされており、この境界部は、
いわば高耐圧構造となっている。
【００１９】チャネル領域１２の表面には、トンネル酸
化膜１６、窒化膜１７およびトップ酸化膜１８からなる
ＯＮＯ（Oxide-Nitride-Oxide ）構造の絶縁膜１９が形
成されており、さらにこの絶縁膜１９上にゲート２０が
積層されて形成されている。さらに層間絶縁膜２１を介
在させた状態で、コンタクト孔２２を介してドレイン領
域１４に接続されたＡｌ配線２３が形成されている。
化膜１６、窒化膜１７およびトップ酸化膜１８からなる
ＯＮＯ（Oxide-Nitride-Oxide ）構造の絶縁膜１９が形
成されており、さらにこの絶縁膜１９上にゲート２０が
積層されて形成されている。さらに層間絶縁膜２１を介
在させた状態で、コンタクト孔２２を介してドレイン領
域１４に接続されたＡｌ配線２３が形成されている。
【００２０】図３は、上述のトランジスタをメモリセル
として用いた半導体記憶装置の平面図であり、層間絶縁
膜２１を除いた構成が示されている。この図３におい
て、上記の図２に示された各部に対応する部分には、同
一の参照符号を付して示す。ゲート２０は、一定の方向
に整列した複数のトランジスタにより共有されてワード
線Ｗ１，Ｗ２，・・・・を形成し、Ａｌ配線２３は、ワード
線Ｗ１，Ｗ２，・・・・に交差する方向に整列したトランジ
スタの各ドレイン領域１４に共通接続されてビット線Ｂ
１，Ｂ２，・・・・を形成している。２４は、フィールド酸
化膜である。
として用いた半導体記憶装置の平面図であり、層間絶縁
膜２１を除いた構成が示されている。この図３におい
て、上記の図２に示された各部に対応する部分には、同
一の参照符号を付して示す。ゲート２０は、一定の方向
に整列した複数のトランジスタにより共有されてワード
線Ｗ１，Ｗ２，・・・・を形成し、Ａｌ配線２３は、ワード
線Ｗ１，Ｗ２，・・・・に交差する方向に整列したトランジ
スタの各ドレイン領域１４に共通接続されてビット線Ｂ
１，Ｂ２，・・・・を形成している。２４は、フィールド酸
化膜である。
【００２１】図４は、図３に示された半導体記憶装置の
電気回路図であり、隣接する４個のメモリセルＣ１１，
Ｃ１２，Ｃ２１，Ｃ２２に関する回路構成が示されてい
る。各メモリセルのトランジスタのソースは、ラインＳ
１に共通に接続されている。下記表１には、セルＣ１１
に対して、書込、読出および消去を行う各場合に、ワー
ド線Ｗ１，Ｗ２、ビット線Ｂ１，Ｂ２、およびラインＳ
１、ならびに半導体基板１１に印加される電圧がまとめ
て示されている。以下では、この表１に基づき、メモリ
Ｃ１１に関する書込、読出および消去の各動作について
説明する。
電気回路図であり、隣接する４個のメモリセルＣ１１，
Ｃ１２，Ｃ２１，Ｃ２２に関する回路構成が示されてい
る。各メモリセルのトランジスタのソースは、ラインＳ
１に共通に接続されている。下記表１には、セルＣ１１
に対して、書込、読出および消去を行う各場合に、ワー
ド線Ｗ１，Ｗ２、ビット線Ｂ１，Ｂ２、およびラインＳ
１、ならびに半導体基板１１に印加される電圧がまとめ
て示されている。以下では、この表１に基づき、メモリ
Ｃ１１に関する書込、読出および消去の各動作について
説明する。
【００２２】
【表１】
【００２３】＜書込動作＞メモリセルＣ１１への書込の
際には、ビット線Ｂ１およびワード線Ｗ１にそれぞれ１
２Ｖ，１２Ｖの高電圧が印加されるとともに、ラインＳ
１は接地電位とされる。これにより、メモリセルＣ１１
のトランジスタは、図１(a) に示す状態となり、ドレイ
ン領域１４とチャネル領域１２との境界に生じる強い電
場のためにホットエレクトロンが生じる。このホットエ
レクトロンは、トンネル酸化膜１６を通過して窒化膜１
７のドレイン領域１４の近傍の領域に局所的に注入され
る。なお、ワード線Ｗ２およびビット線Ｂ１はいずれも
接地電位とされ、これにより、メモリセルＣ１２，Ｃ２
１およびＣ２２は非選択状態となる。
際には、ビット線Ｂ１およびワード線Ｗ１にそれぞれ１
２Ｖ，１２Ｖの高電圧が印加されるとともに、ラインＳ
１は接地電位とされる。これにより、メモリセルＣ１１
のトランジスタは、図１(a) に示す状態となり、ドレイ
ン領域１４とチャネル領域１２との境界に生じる強い電
場のためにホットエレクトロンが生じる。このホットエ
レクトロンは、トンネル酸化膜１６を通過して窒化膜１
７のドレイン領域１４の近傍の領域に局所的に注入され
る。なお、ワード線Ｗ２およびビット線Ｂ１はいずれも
接地電位とされ、これにより、メモリセルＣ１２，Ｃ２
１およびＣ２２は非選択状態となる。
【００２４】絶縁膜１９にエレクトロンが蓄えられた状
態と、蓄えられていない状態とでは、ソース・ドレイン
間を導通させるために必要なゲート電圧が変化する。す
なわち、ソース・ドレイン間を導通させるための閾値電
圧Ｖｔｈは、絶縁膜１９にエレクトロンを注入した状態
では高い値Ｖ１（たとえば５Ｖ）をとり、エレクトロン
が未注入の状態では低い値Ｖ２（Ｖ２＜Ｖ１であり、た
とえばＶ２は１Ｖである。）をとる。このようにして、
閾値電圧Ｖｔｈを２種類に設定することで「１」または
「０」の二値データを各セルに記憶させることができ
る。
態と、蓄えられていない状態とでは、ソース・ドレイン
間を導通させるために必要なゲート電圧が変化する。す
なわち、ソース・ドレイン間を導通させるための閾値電
圧Ｖｔｈは、絶縁膜１９にエレクトロンを注入した状態
では高い値Ｖ１（たとえば５Ｖ）をとり、エレクトロン
が未注入の状態では低い値Ｖ２（Ｖ２＜Ｖ１であり、た
とえばＶ２は１Ｖである。）をとる。このようにして、
閾値電圧Ｖｔｈを２種類に設定することで「１」または
「０」の二値データを各セルに記憶させることができ
る。
【００２５】＜読出動作＞メモリセルＣ１１の記憶情報
の読出に当たっては、ワード線Ｗ１にセンス電圧である
３Ｖが印加され、ビット線Ｂ１が接地されるとともに、
ラインＳ１に２Ｖの正電圧が印加され、このメモリセル
Ｃ１１のトランジスタは図１(b) に示す状態となる。す
なわち、メモリセルＣ１１のソース・ドレイン間に印加
される電圧は書込時とは反転され、ドレインには電圧は
印加されない。
の読出に当たっては、ワード線Ｗ１にセンス電圧である
３Ｖが印加され、ビット線Ｂ１が接地されるとともに、
ラインＳ１に２Ｖの正電圧が印加され、このメモリセル
Ｃ１１のトランジスタは図１(b) に示す状態となる。す
なわち、メモリセルＣ１１のソース・ドレイン間に印加
される電圧は書込時とは反転され、ドレインには電圧は
印加されない。
【００２６】なお、センス電圧とは、閾値電圧Ｖｔｈの
上記の二種類の値Ｖ１，Ｖ２の間の中間的な値の電圧で
ある。したがって、このセンス電圧を印加すると、絶縁
膜１９にエレクトロンが蓄えられているかどうかで、ソ
ース・ドレイン間の導通／非導通が決まることになる。
なお、ワード線Ｗ２は接地電位とされ、また、ビット線
Ｂ２は、ラインＳ１と同じ２Ｖが与えられるか、または
開放状態とされる。
上記の二種類の値Ｖ１，Ｖ２の間の中間的な値の電圧で
ある。したがって、このセンス電圧を印加すると、絶縁
膜１９にエレクトロンが蓄えられているかどうかで、ソ
ース・ドレイン間の導通／非導通が決まることになる。
なお、ワード線Ｗ２は接地電位とされ、また、ビット線
Ｂ２は、ラインＳ１と同じ２Ｖが与えられるか、または
開放状態とされる。
【００２７】上記の読出時のセルトランジスタの動作
を、図１(b) を参照してさらに詳述する。ラインＳ１に
２Ｖの正の電圧が印加されることにより、この電圧がソ
ース領域１３に印加される。また、ビット線Ｂ１が接地
されるから、ドレイン領域１４は接地電位となる。さら
に、ワード線Ｗ１に与えられたセンス電圧は、ゲート２
０から印加される。この状態では、ドレイン領域１４の
近傍からソース領域１３に向かってチャネル２５が形成
される。ところが、絶縁膜１９中にエレクトロンが捕獲
されている書込状態では、ゲート２０にセンス電圧を印
加したときでも、チャネル２５はソース・ドレイン間を
接続するほどには拡散せず、ソース・ドレイン間は遮断
状態に保たれることになる。
を、図１(b) を参照してさらに詳述する。ラインＳ１に
２Ｖの正の電圧が印加されることにより、この電圧がソ
ース領域１３に印加される。また、ビット線Ｂ１が接地
されるから、ドレイン領域１４は接地電位となる。さら
に、ワード線Ｗ１に与えられたセンス電圧は、ゲート２
０から印加される。この状態では、ドレイン領域１４の
近傍からソース領域１３に向かってチャネル２５が形成
される。ところが、絶縁膜１９中にエレクトロンが捕獲
されている書込状態では、ゲート２０にセンス電圧を印
加したときでも、チャネル２５はソース・ドレイン間を
接続するほどには拡散せず、ソース・ドレイン間は遮断
状態に保たれることになる。
【００２８】ところで、絶縁膜１９のドレイン領域１４
の近傍に局所的にエレクトロンが注入されている状態で
は、ドレイン領域１４の近傍において、チャネルとなる
表面反転層の形成が遅れることになる。すなわち、上述
の図９に示された先行技術の場合のように、ソース領域
(2) に正の読出電圧を印加する構成では、たとえ絶縁膜
(4) 中にエレクトロンが捕獲されている状態であって
も、このエレクトロンがドレイン領域(3) 側に偏在して
いるために、ソース領域(2) の近傍では速やかにチャネ
ルが形成される。これに対して、本実施例の構成のよう
に、読出時においてソースとして作用するドレイン領域
１４の近傍でのチャネルの形成に一定の遅れが生じる構
成では、図９の先行技術に比較して、書込状態での閾値
電圧Ｖｔｈが高くなることになる。換言すれば、書込時
に等量の電荷を絶縁膜１９中に捕獲させた場合でも、メ
モリウインドゥΔＶFB（＝Ｖ１−Ｖ２）を、従来の構成
よりも大きくとることができる。
の近傍に局所的にエレクトロンが注入されている状態で
は、ドレイン領域１４の近傍において、チャネルとなる
表面反転層の形成が遅れることになる。すなわち、上述
の図９に示された先行技術の場合のように、ソース領域
(2) に正の読出電圧を印加する構成では、たとえ絶縁膜
(4) 中にエレクトロンが捕獲されている状態であって
も、このエレクトロンがドレイン領域(3) 側に偏在して
いるために、ソース領域(2) の近傍では速やかにチャネ
ルが形成される。これに対して、本実施例の構成のよう
に、読出時においてソースとして作用するドレイン領域
１４の近傍でのチャネルの形成に一定の遅れが生じる構
成では、図９の先行技術に比較して、書込状態での閾値
電圧Ｖｔｈが高くなることになる。換言すれば、書込時
に等量の電荷を絶縁膜１９中に捕獲させた場合でも、メ
モリウインドゥΔＶFB（＝Ｖ１−Ｖ２）を、従来の構成
よりも大きくとることができる。
【００２９】このようにメモリウインドゥΔＶFBを大き
くとれることにより、ゲート２０に印加するセンス電圧
に多少のずれが生じたとしても、セルに記憶された情報
を正確に読み出すことができるから、動作の安定化が図
られることになる。また、ドレイン領域１４に電圧を印
加しないようにすると、ドレイン領域１４と基板１１と
の境界でのホットエレクトロンの発生が防がれるので、
絶縁膜１９の蓄積電荷の変化が抑制されるという利点も
ある。したがって、上述のような電圧の印加を伴う読出
動作では、いわゆるソフトライトを有効に防止すること
ができる。
くとれることにより、ゲート２０に印加するセンス電圧
に多少のずれが生じたとしても、セルに記憶された情報
を正確に読み出すことができるから、動作の安定化が図
られることになる。また、ドレイン領域１４に電圧を印
加しないようにすると、ドレイン領域１４と基板１１と
の境界でのホットエレクトロンの発生が防がれるので、
絶縁膜１９の蓄積電荷の変化が抑制されるという利点も
ある。したがって、上述のような電圧の印加を伴う読出
動作では、いわゆるソフトライトを有効に防止すること
ができる。
【００３０】再び図４を参照して、読出時の動作をさら
に説明する。絶縁膜１９にエレクトロンが蓄えられてい
ない場合には、閾値電圧Ｖｔｈはセンス電圧よりも低い
値Ｖ２をとるから、セルＣ１１のソース・ドレイン間は
導通することになる。このため、当初接地電位であった
ビット線Ｂ１の電位は、センス電圧の印加によって２Ｖ
に上がることになる。一方、絶縁膜１９にエレクトロン
が蓄えられている場合には、閾値電圧Ｖｔｈはセンス電
圧よりも高いから、セルＣ１１は非導通状態に保たれ
る。このため、ビット線Ｂ１の電位も接地電位のままと
なる。したがって、上述のような各電圧を、ワード線Ｗ
１，Ｗ２、ビット線Ｂ１，Ｂ２およびラインＳ１に印加
するとともに、ビット線Ｂ１の電位の変化を調べること
により、セルＣ１の記憶情報が読み出せることになる。
に説明する。絶縁膜１９にエレクトロンが蓄えられてい
ない場合には、閾値電圧Ｖｔｈはセンス電圧よりも低い
値Ｖ２をとるから、セルＣ１１のソース・ドレイン間は
導通することになる。このため、当初接地電位であった
ビット線Ｂ１の電位は、センス電圧の印加によって２Ｖ
に上がることになる。一方、絶縁膜１９にエレクトロン
が蓄えられている場合には、閾値電圧Ｖｔｈはセンス電
圧よりも高いから、セルＣ１１は非導通状態に保たれ
る。このため、ビット線Ｂ１の電位も接地電位のままと
なる。したがって、上述のような各電圧を、ワード線Ｗ
１，Ｗ２、ビット線Ｂ１，Ｂ２およびラインＳ１に印加
するとともに、ビット線Ｂ１の電位の変化を調べること
により、セルＣ１の記憶情報が読み出せることになる。
【００３１】なお、ラインＳ１への２Ｖの電圧と、ワー
ド線Ｗ１へのセンス電圧とは、いずれが先に印加されて
もよく、いずれか後に印加される電圧の印加前後におけ
るビット線Ｂ１の電位の変化を監視することによって、
記憶情報の読出を達成できる。ソース領域１３は、その
境界の不純物濃度の変化が緩やかにされてホットエレク
トロンが発生し難い高耐圧構造とされているから、読出
時においてこのソース領域１３に多少高い電圧を印加し
てもソフトライトが生じることはない。したがって、ソ
ース領域１３に印加する読出電圧を比較的高く設定する
ことで、ビット線Ｂ１からの電流を多くすることがで
き、これにより読出速度を向上することができ、また情
報の読出を正確に行えるという利点がある。
ド線Ｗ１へのセンス電圧とは、いずれが先に印加されて
もよく、いずれか後に印加される電圧の印加前後におけ
るビット線Ｂ１の電位の変化を監視することによって、
記憶情報の読出を達成できる。ソース領域１３は、その
境界の不純物濃度の変化が緩やかにされてホットエレク
トロンが発生し難い高耐圧構造とされているから、読出
時においてこのソース領域１３に多少高い電圧を印加し
てもソフトライトが生じることはない。したがって、ソ
ース領域１３に印加する読出電圧を比較的高く設定する
ことで、ビット線Ｂ１からの電流を多くすることがで
き、これにより読出速度を向上することができ、また情
報の読出を正確に行えるという利点がある。
【００３２】なお、表１のように電圧を印加した場合、
セルＣ１２，Ｃ２２は、ビット線Ｂ２にラインＳ１と同
じ電圧が与えられるから（またはビット線Ｂ２が開放状
態とされるから）、ワード線Ｗ１，Ｗ２の電圧によらず
に非導通状態に保たれる。また、セルＣ２１は、ワード
線Ｗ２にセンス電圧（３Ｖ）が与えられないので、ビッ
ト線Ｂ１の状態によらずに非導通状態に保たれることに
なる。
セルＣ１２，Ｃ２２は、ビット線Ｂ２にラインＳ１と同
じ電圧が与えられるから（またはビット線Ｂ２が開放状
態とされるから）、ワード線Ｗ１，Ｗ２の電圧によらず
に非導通状態に保たれる。また、セルＣ２１は、ワード
線Ｗ２にセンス電圧（３Ｖ）が与えられないので、ビッ
ト線Ｂ１の状態によらずに非導通状態に保たれることに
なる。
【００３３】＜消去動作＞消去動作は、全てのセルＣ１
１，Ｃ１２，Ｃ２１，Ｃ２２に関して行われる。すなわ
ち、紫外線の照射によって各セルのトランジスタにおけ
る絶縁膜１８中に蓄えられた電荷が散逸させられ、これ
により全てのセルの記憶情報の消去が達成される。
１，Ｃ１２，Ｃ２１，Ｃ２２に関して行われる。すなわ
ち、紫外線の照射によって各セルのトランジスタにおけ
る絶縁膜１８中に蓄えられた電荷が散逸させられ、これ
により全てのセルの記憶情報の消去が達成される。
【００３４】記憶情報の消去はまた、ビット線Ｂ１，Ｂ
２に正の高電圧（たとえば９Ｖ）を与えるとともに、ワ
ード線Ｗ１，Ｗ２に負の電圧（たとえば−６Ｖ）を印加
することによっても行える。この場合には、セルトラン
ジスタにおいて、ドレイン領域１４の境界でホットホー
ルが生成され、このホットホールが絶縁膜１９に注入さ
れることで、この絶縁膜１９中の電荷が中和されて、記
憶情報の消去が達成される。。
２に正の高電圧（たとえば９Ｖ）を与えるとともに、ワ
ード線Ｗ１，Ｗ２に負の電圧（たとえば−６Ｖ）を印加
することによっても行える。この場合には、セルトラン
ジスタにおいて、ドレイン領域１４の境界でホットホー
ルが生成され、このホットホールが絶縁膜１９に注入さ
れることで、この絶縁膜１９中の電荷が中和されて、記
憶情報の消去が達成される。。
【００３５】以上のように本実施例では、記憶情報の読
出に当たり、メモリセルを構成するトランジスタのソー
ス・ドレイン間の電圧の極性が、書込時とは反転され
る。すなわち、書込時にはドレイン領域１４に正の高電
圧（１２Ｖ）が印加されるのに対して、読出時にはソー
ス領域１３に正の電圧が印加される。したがって、ゲー
ト２０にセンス電圧を印加したときに、ドレイン領域１
４からソース領域１３に向かって延びるチャネルが形成
されることになる。この際、絶縁膜１９にエレクトロン
が局所的に捕獲された書込状態では、ドレイン領域１４
の近傍でのチャネルの生成が遅れることになるから、こ
のようなチャネルの生成の遅れが生じない従来技術に比
較して、書込状態での閾値電圧Ｖｔｈを高くすることが
できる。この結果、メモリウインドゥΔＶFBを大きくす
ることができるから、センス電圧に多少のずれが生じた
場合でも、誤読出が生じることがなく、安定な動作を確
保することができる。
出に当たり、メモリセルを構成するトランジスタのソー
ス・ドレイン間の電圧の極性が、書込時とは反転され
る。すなわち、書込時にはドレイン領域１４に正の高電
圧（１２Ｖ）が印加されるのに対して、読出時にはソー
ス領域１３に正の電圧が印加される。したがって、ゲー
ト２０にセンス電圧を印加したときに、ドレイン領域１
４からソース領域１３に向かって延びるチャネルが形成
されることになる。この際、絶縁膜１９にエレクトロン
が局所的に捕獲された書込状態では、ドレイン領域１４
の近傍でのチャネルの生成が遅れることになるから、こ
のようなチャネルの生成の遅れが生じない従来技術に比
較して、書込状態での閾値電圧Ｖｔｈを高くすることが
できる。この結果、メモリウインドゥΔＶFBを大きくす
ることができるから、センス電圧に多少のずれが生じた
場合でも、誤読出が生じることがなく、安定な動作を確
保することができる。
【００３６】また、逆に、絶縁膜１９への注入電荷量を
あまり多くしなくても、充分なメモリウインドゥΔＶFB
を確保できるので、書込時にドレイン領域１４に印加す
る電圧を過度に高くする必要がない。この結果、ドレイ
ン領域１４へのストレスを減少させて、書込可能回数を
増大することができる。一方、読出時にソース領域１３
に正の電圧を印加し、ドレイン領域１４を接地電位とす
るようにした結果、ドレイン領域１４の境界でホットエ
レクトロンが生じることがない。これにより、いわゆる
ソフトライトを有効に防いで、記憶情報の保持を良好に
行わせることができる。
あまり多くしなくても、充分なメモリウインドゥΔＶFB
を確保できるので、書込時にドレイン領域１４に印加す
る電圧を過度に高くする必要がない。この結果、ドレイ
ン領域１４へのストレスを減少させて、書込可能回数を
増大することができる。一方、読出時にソース領域１３
に正の電圧を印加し、ドレイン領域１４を接地電位とす
るようにした結果、ドレイン領域１４の境界でホットエ
レクトロンが生じることがない。これにより、いわゆる
ソフトライトを有効に防いで、記憶情報の保持を良好に
行わせることができる。
【００３７】以下では上述の半導体記憶装置の製造方法
を、図５〜図８を参照しながら概説する。先ず図５に示
すように、半導体基板１１上にＬＯＣＯＳ（Local Oxid
ation of Silicon）法によってフィールド酸化膜２４が
形成され、活性領域３０の分離が行われる。なお、図５
(a) は平面図であり、図５(b) は図５(a) の切断面線Ｖ
ｂ−Ｖｂから見た断面図であり、図５(c) は図５(a) の
切断面線Ｖｃ−Ｖｃから見た断面図である。以下、図６
〜図８のそれぞれにおいて、(a) 〜(c) に示す各図の対
応関係は、上記の図５における対応関係と同様である。
を、図５〜図８を参照しながら概説する。先ず図５に示
すように、半導体基板１１上にＬＯＣＯＳ（Local Oxid
ation of Silicon）法によってフィールド酸化膜２４が
形成され、活性領域３０の分離が行われる。なお、図５
(a) は平面図であり、図５(b) は図５(a) の切断面線Ｖ
ｂ−Ｖｂから見た断面図であり、図５(c) は図５(a) の
切断面線Ｖｃ−Ｖｃから見た断面図である。以下、図６
〜図８のそれぞれにおいて、(a) 〜(c) に示す各図の対
応関係は、上記の図５における対応関係と同様である。
【００３８】次に、図６に示すように、活性領域３０の
部分の半導体基板１１の表面にトンネル酸化膜１６が形
成れ、さらに全面に窒化膜１７、トップ酸化膜縁膜１８
が順に積層して形成される。なお、図６(a) では、トン
ネル酸化膜１６、窒化膜１７およびトップ酸化膜１８の
図示が省略されている。続いて、図７に示すように、リ
ンをドープして低抵抗化したポリシリコン膜からなるゲ
ート２０が、フォトリソグラフィ技術を用いてパターン
形成される。
部分の半導体基板１１の表面にトンネル酸化膜１６が形
成れ、さらに全面に窒化膜１７、トップ酸化膜縁膜１８
が順に積層して形成される。なお、図６(a) では、トン
ネル酸化膜１６、窒化膜１７およびトップ酸化膜１８の
図示が省略されている。続いて、図７に示すように、リ
ンをドープして低抵抗化したポリシリコン膜からなるゲ
ート２０が、フォトリソグラフィ技術を用いてパターン
形成される。
【００３９】この状態から、ホウ素イオンの注入および
ヒ素イオンの注入が行われて、ドレイン領域１４および
ｐ型拡散層１５が形成される。さらに、ヒ素イオンの注
入により、境界部における不純物濃度の変化が緩慢であ
るようにして高耐圧構造としたｎ+ 型ソース領域１３が
形成される。続いて、図８に示すように、層間絶縁膜２
１が形成される。この層間絶縁膜２１においてドレイン
領域１４の上部には、コンタクト孔２２が形成される。
そして、このコンタクト孔２２を介してドレイン領域１
４に接続されたＡｌ配線２３が形成される。このように
して、図２に示す構造のメモリセルトランジスタを有す
る半導体記憶装置が得られる。なお、図８(a) では、ト
ンネル酸化膜１６、窒化膜１７およびトップ酸化膜１
８、ならびに層間絶縁膜２１は、図示が省略されてい
る。
ヒ素イオンの注入が行われて、ドレイン領域１４および
ｐ型拡散層１５が形成される。さらに、ヒ素イオンの注
入により、境界部における不純物濃度の変化が緩慢であ
るようにして高耐圧構造としたｎ+ 型ソース領域１３が
形成される。続いて、図８に示すように、層間絶縁膜２
１が形成される。この層間絶縁膜２１においてドレイン
領域１４の上部には、コンタクト孔２２が形成される。
そして、このコンタクト孔２２を介してドレイン領域１
４に接続されたＡｌ配線２３が形成される。このように
して、図２に示す構造のメモリセルトランジスタを有す
る半導体記憶装置が得られる。なお、図８(a) では、ト
ンネル酸化膜１６、窒化膜１７およびトップ酸化膜１
８、ならびに層間絶縁膜２１は、図示が省略されてい
る。
【００４０】なお、本発明は上記の実施例に限定される
ものではない。たとえば、上記の実施例では、ドレイン
領域１３とチャネル領域１２との境界でホットエレクト
ロンを発生させて、このホットエレクトロンを絶縁膜１
９に注入することにより情報の書込が行われる場合につ
いて説明しているが、ドレイン領域の境界でホットホー
ルを生成させ、このホットホールを絶縁膜に局所的に注
入することで情報の書込を行うようにした構成に対して
も本発明は容易に応用することができる。すなわち、こ
の場合にも、読出時において、書込時にドレイン領域に
印加した極性の電圧をソース領域に印加するようにする
ことで、大きなメモリウインドゥを確保して動作を安定
化することができるとともに、ソフトライトを有効に防
ぎつつ記憶情報の読出を良好に行うことができる。その
他、本発明の要旨を変更しない範囲で種々の変更を施す
ことが可能である。
ものではない。たとえば、上記の実施例では、ドレイン
領域１３とチャネル領域１２との境界でホットエレクト
ロンを発生させて、このホットエレクトロンを絶縁膜１
９に注入することにより情報の書込が行われる場合につ
いて説明しているが、ドレイン領域の境界でホットホー
ルを生成させ、このホットホールを絶縁膜に局所的に注
入することで情報の書込を行うようにした構成に対して
も本発明は容易に応用することができる。すなわち、こ
の場合にも、読出時において、書込時にドレイン領域に
印加した極性の電圧をソース領域に印加するようにする
ことで、大きなメモリウインドゥを確保して動作を安定
化することができるとともに、ソフトライトを有効に防
ぎつつ記憶情報の読出を良好に行うことができる。その
他、本発明の要旨を変更しない範囲で種々の変更を施す
ことが可能である。
【００４１】
【発明の効果】以上のように本発明によれば、メモリウ
インドゥを大きくとることができるので、読出時にゲー
トに印加されるセンス電圧に多少のずれが生じた場合で
も、セルの記憶情報を正確に読み出すことができる。こ
のようにして、動作の安定化を図ることができる。
インドゥを大きくとることができるので、読出時にゲー
トに印加されるセンス電圧に多少のずれが生じた場合で
も、セルの記憶情報を正確に読み出すことができる。こ
のようにして、動作の安定化を図ることができる。
【００４２】逆に、絶縁膜中に注入する電荷量が比較的
少なくても所望のメモリウインドゥを得ることができる
ので、書込時にドレイン領域などに印加される電圧を低
くすることができる。この結果、ドレイン領域へのスト
レスを低減できるから、書込可能回数を増大することが
できる。さらに、情報の読出時におけるドレイン領域と
チャネル領域との境界でのホットエレクトロンまたはホ
ットホールの生成を防止できるので、情報の読出時に絶
縁膜中の蓄積電荷量が変化することを防いで、いわゆる
ソフトライトを確実に防止できる。
少なくても所望のメモリウインドゥを得ることができる
ので、書込時にドレイン領域などに印加される電圧を低
くすることができる。この結果、ドレイン領域へのスト
レスを低減できるから、書込可能回数を増大することが
できる。さらに、情報の読出時におけるドレイン領域と
チャネル領域との境界でのホットエレクトロンまたはホ
ットホールの生成を防止できるので、情報の読出時に絶
縁膜中の蓄積電荷量が変化することを防いで、いわゆる
ソフトライトを確実に防止できる。
【図１】本発明の一実施例の半導体記憶装置の動作を説
明するための簡略化した断面図である。
明するための簡略化した断面図である。
【図２】上記実施例の半導体記憶装置に適用されるメモ
リセルトランジスタの構成を示す断面図である。
リセルトランジスタの構成を示す断面図である。
【図３】上記実施例の半導体記憶装置の一部の平面図で
ある。
ある。
【図４】上記実施例の半導体記憶装置の一部の電気的構
成を示す電気回路図である。
成を示す電気回路図である。
【図５】上記実施例の半導体記憶装置の製造方法を説明
するための図であり、(a) は平面図、(b) は(a) の切断
面線Ｖｂ−Ｖｂから見た断面図、(c) は(a) の切断面線
Ｖｃ−Ｖｃから見た断面図である。
するための図であり、(a) は平面図、(b) は(a) の切断
面線Ｖｂ−Ｖｂから見た断面図、(c) は(a) の切断面線
Ｖｃ−Ｖｃから見た断面図である。
【図６】上記実施例の半導体記憶装置の製造方法を説明
するための図であり、(a) は平面図、(b) は(a) の切断
面線VIｂ−VIｂから見た断面図、(c) は(a) の切断面線
VIｃ−VIｃから見た断面図である。
するための図であり、(a) は平面図、(b) は(a) の切断
面線VIｂ−VIｂから見た断面図、(c) は(a) の切断面線
VIｃ−VIｃから見た断面図である。
【図７】上記実施例の半導体記憶装置の製造方法を説明
するための図であり、(a) は平面図、(b) は(a) の切断
面線VIIb−VIIbから見た断面図、(c) は(a) の切断面線
VIIc−VIIcから見た断面図である。
するための図であり、(a) は平面図、(b) は(a) の切断
面線VIIb−VIIbから見た断面図、(c) は(a) の切断面線
VIIc−VIIcから見た断面図である。
【図８】上記実施例の半導体記憶装置の製造方法を説明
するための図であり、(a) は平面図、(b) は(a) の切断
面線VIIIｂ−VIIIｂから見た断面図、(c) は(a) の切断
面線VIIIｃ−VIIIｃから見た断面図である。
するための図であり、(a) は平面図、(b) は(a) の切断
面線VIIIｂ−VIIIｂから見た断面図、(c) は(a) の切断
面線VIIIｃ−VIIIｃから見た断面図である。
【図９】半導体記憶装置に従来から適用されているメモ
リセルトランジスタの動作を説明するための断面図であ
る。
リセルトランジスタの動作を説明するための断面図であ
る。
１１ 半導体基板 １２ チャネル領域 １３ ソース領域 １４ ドレイン領域 １５ ｐ型拡散層 １６ トンネル酸化膜 １７ 窒化膜 １８ トップ酸化膜 １９ 絶縁膜 ２０ ゲート（ワード線） ２３ Ａｌ配線（ビット線）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−53929（ＪＰ，Ａ) 特開 昭53−8084（ＪＰ，Ａ) 特開 昭62−45182（ＪＰ，Ａ) 特開 平３−66171（ＪＰ，Ａ) 特開 平２−295170（ＪＰ，Ａ) 特開 平２−2162（ＪＰ，Ａ)
Claims (3)
- 【請求項１】半導体基板にチャネル領域を挟んで形成し
たソース領域およびドレイン領域と、上記チャネル領域
の表面に形成された絶縁膜と、この絶縁膜上に設けられ
たゲートとをそれぞれ有する複数のトランジスタをメモ
リセルに用いた半導体記憶装置であって、 一定方向に整列したトランジスタがゲートを共有するこ
とによりワード線が形成され、 上記ワード線に交差する方向に整列したトランジスタの
各ドレイン領域は共通のビット線に接続され、 複数本のワード線および複数本のビット線に跨った所定
領域内にマトリクス状に整列した所定数のトランジスタ
の各ソース領域は共通のラインに接続されており、 トランジスタに対する情報の書込時に、当該トランジス
タに接続されたワード線、ビット線および上記共通のラ
インにそれぞれ 所定の電圧を印加して、当該トランジス
タのドレイン領域とチャネル領域との境界で生じたホッ
トエレクトロンまたはホットホールを絶縁膜中のドレイ
ン領域の近傍の領域に局所的に注入させて捕獲させる手
段と、 トランジスタに対する 情報の読出時に、当該トランジス
タのソース領域とドレイン領域との間に印加される電圧
の極性が書込時とは反転するように、当該トランジスタ
に接続されたワード線、ビット線および上記共通のライ
ンにそれぞれ電圧を印加するとともに、当該トランジス
タに接続されたワード線に所定のセンス電圧を印加する
手段と、 上記読出時に、当該トランジスタが導通するか否かを監
視する手段とを含み、各トランジスタのソース領域と半
導体基板との境界部は、不純物濃度の変化が緩慢である
ようにして高耐圧構造とされていることを特徴とする半
導体記憶装置。 - 【請求項２】各トランジスタのドレイン領域と半導体基
板との境界部は、ホットエレクトロンまたはホットホー
ルが発生し易い構造とされていることを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項３】半導体基板にチャネル領域を挟んで形成し
たソース領域およびドレイン領域と、上記チャネル領域
の表面に形成された絶縁膜と、この絶縁膜上に設けられ
たゲートとをそれぞれ有する複数のトランジスタをメモ
リセルに用いた半導体記憶装置であって、一定方向に整
列したトランジスタがゲートを共有することによりワー
ド線が形成され、上記ワード線に交差する方向に整列し
たトランジスタの各ドレイン領域は共通のビット線に接
続され、複数本のワード線および複数本のビット線に跨
った所定領域内にマトリクス状に整列した所定数のトラ
ンジスタの各ソース領域は共通のラインに接続されてお
り、トランジスタに対する情報の書込時に、当該トラン
ジスタに接続されたワード線、ビット線および上記共通
のラインにそれぞれ所定の電圧を印加して、当該トラン
ジスタのドレイン領域とチャネル領域との境界で生じた
ホットエレクトロンまたはホットホールを絶縁膜中のド
レイン領域の近傍の領域に局所的に注入させて捕獲させ
る手段とを含む半導体記憶装置の記憶情報を読み出す方
法であって、各トランジスタの ソース領域と半導体基板との境界部
は、不純物濃度の変化が緩慢であるようにして高耐圧構
造とされており、 トランジスタに対する情報の読出時には、上記高耐圧構
造により当該トランジスタのソース領域付近におけるホ
ットエレクトロンまたはホットホールの生成を防止しつ
つ、当該トランジスタに接続されたラインおよびビット
線を介してソース領域とドレイン領域との間に書込時と
は反転された極性の電圧を印加するとともに、当該トラ
ンジスタに接続されたワード線に所定のセンス電圧を印
加し、さらに、当該トランジスタが導通するか否かを監
視することを特徴とする半導体記憶装置の記憶情報読出
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27982991A JP3358663B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体記憶装置およびその記憶情報読出方法 |
| US07/963,632 US5349221A (en) | 1991-10-25 | 1992-10-20 | Semiconductor memory device and method of reading out information for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27982991A JP3358663B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体記憶装置およびその記憶情報読出方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0690004A JPH0690004A (ja) | 1994-03-29 |
| JP3358663B2 true JP3358663B2 (ja) | 2002-12-24 |
Family
ID=17616503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27982991A Expired - Fee Related JP3358663B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体記憶装置およびその記憶情報読出方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5349221A (ja) |
| JP (1) | JP3358663B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US7675782B2 (en) | 2002-10-29 | 2010-03-09 | Saifun Semiconductors Ltd. | Method, system and circuit for programming a non-volatile memory array |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
| US7738304B2 (en) | 2002-07-10 | 2010-06-15 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US7743230B2 (en) | 2003-01-31 | 2010-06-22 | Saifun Semiconductors Ltd. | Memory array programming circuit and a method for using the circuit |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US7786512B2 (en) | 2005-07-18 | 2010-08-31 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US7964459B2 (en) | 2004-10-14 | 2011-06-21 | Spansion Israel Ltd. | Non-volatile memory structure and method of fabrication |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
Families Citing this family (100)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5966603A (en) * | 1997-06-11 | 1999-10-12 | Saifun Semiconductors Ltd. | NROM fabrication method with a periphery portion |
| US6297096B1 (en) * | 1997-06-11 | 2001-10-02 | Saifun Semiconductors Ltd. | NROM fabrication method |
| IL125604A (en) | 1997-07-30 | 2004-03-28 | Saifun Semiconductors Ltd | Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge |
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| JP4810712B2 (ja) * | 1997-11-05 | 2011-11-09 | ソニー株式会社 | 不揮発性半導体記憶装置及びその読み出し方法 |
| US6430077B1 (en) | 1997-12-12 | 2002-08-06 | Saifun Semiconductors Ltd. | Method for regulating read voltage level at the drain of a cell in a symmetric array |
| US6633496B2 (en) | 1997-12-12 | 2003-10-14 | Saifun Semiconductors Ltd. | Symmetric architecture for memory cells having widely spread metal bit lines |
| US5963465A (en) | 1997-12-12 | 1999-10-05 | Saifun Semiconductors, Ltd. | Symmetric segmented memory array architecture |
| US6633499B1 (en) | 1997-12-12 | 2003-10-14 | Saifun Semiconductors Ltd. | Method for reducing voltage drops in symmetric array architectures |
| JPH11214640A (ja) * | 1998-01-28 | 1999-08-06 | Hitachi Ltd | 半導体記憶素子、半導体記憶装置とその制御方法 |
| US6030871A (en) | 1998-05-05 | 2000-02-29 | Saifun Semiconductors Ltd. | Process for producing two bit ROM cell utilizing angled implant |
| US6215148B1 (en) * | 1998-05-20 | 2001-04-10 | Saifun Semiconductors Ltd. | NROM cell with improved programming, erasing and cycling |
| US6348711B1 (en) | 1998-05-20 | 2002-02-19 | Saifun Semiconductors Ltd. | NROM cell with self-aligned programming and erasure areas |
| JP2000208647A (ja) * | 1999-01-12 | 2000-07-28 | Internatl Business Mach Corp <Ibm> | Ｅｅｐｒｏｍメモリセル及びその製造方法 |
| US6240020B1 (en) | 1999-10-25 | 2001-05-29 | Advanced Micro Devices | Method of bitline shielding in conjunction with a precharging scheme for nand-based flash memory devices |
| US6175523B1 (en) | 1999-10-25 | 2001-01-16 | Advanced Micro Devices, Inc | Precharging mechanism and method for NAND-based flash memory devices |
| US6429063B1 (en) | 1999-10-26 | 2002-08-06 | Saifun Semiconductors Ltd. | NROM cell with generally decoupled primary and secondary injection |
| US6222768B1 (en) | 2000-01-28 | 2001-04-24 | Advanced Micro Devices, Inc. | Auto adjusting window placement scheme for an NROM virtual ground array |
| US6201737B1 (en) | 2000-01-28 | 2001-03-13 | Advanced Micro Devices, Inc. | Apparatus and method to characterize the threshold distribution in an NROM virtual ground array |
| US6272043B1 (en) | 2000-01-28 | 2001-08-07 | Advanced Micro Devices, Inc. | Apparatus and method of direct current sensing from source side in a virtual ground array |
| US6266281B1 (en) | 2000-02-16 | 2001-07-24 | Advanced Micro Devices, Inc. | Method of erasing non-volatile memory cells |
| US6215702B1 (en) | 2000-02-16 | 2001-04-10 | Advanced Micro Devices, Inc. | Method of maintaining constant erasing speeds for non-volatile memory cells |
| US6243300B1 (en) | 2000-02-16 | 2001-06-05 | Advanced Micro Devices, Inc. | Substrate hole injection for neutralizing spillover charge generated during programming of a non-volatile memory cell |
| US6381179B1 (en) | 2000-02-24 | 2002-04-30 | Advanced Micro Devices, Inc. | Using a negative gate erase to increase the cycling endurance of a non-volatile memory cell with an oxide-nitride-oxide (ONO) structure |
| US6356482B1 (en) | 2000-02-24 | 2002-03-12 | Advanced Micro Devices, Inc. | Using negative gate erase voltage to simultaneously erase two bits from a non-volatile memory cell with an oxide-nitride-oxide (ONO) gate structure |
| US6549466B1 (en) | 2000-02-24 | 2003-04-15 | Advanced Micro Devices, Inc. | Using a negative gate erase voltage applied in steps of decreasing amounts to reduce erase time for a non-volatile memory cell with an oxide-nitride-oxide (ONO) structure |
| JP2001267437A (ja) * | 2000-03-22 | 2001-09-28 | Sony Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US6928001B2 (en) | 2000-12-07 | 2005-08-09 | Saifun Semiconductors Ltd. | Programming and erasing methods for a non-volatile memory cell |
| US6490204B2 (en) | 2000-05-04 | 2002-12-03 | Saifun Semiconductors Ltd. | Programming and erasing methods for a reference cell of an NROM array |
| US6396741B1 (en) | 2000-05-04 | 2002-05-28 | Saifun Semiconductors Ltd. | Programming of nonvolatile memory cells |
| US6519182B1 (en) | 2000-07-10 | 2003-02-11 | Advanced Micro Devices, Inc. | Using hot carrier injection to control over-programming in a non-volatile memory cell having an oxide-nitride-oxide (ONO) structure |
| US6528845B1 (en) * | 2000-07-14 | 2003-03-04 | Lucent Technologies Inc. | Non-volatile semiconductor memory cell utilizing trapped charge generated by channel-initiated secondary electron injection |
| US6477083B1 (en) | 2000-10-11 | 2002-11-05 | Advanced Micro Devices, Inc. | Select transistor architecture for a virtual ground non-volatile memory cell array |
| US6583479B1 (en) | 2000-10-16 | 2003-06-24 | Advanced Micro Devices, Inc. | Sidewall NROM and method of manufacture thereof for non-volatile memory cells |
| JP2002208274A (ja) | 2000-11-10 | 2002-07-26 | Hitachi Ltd | 半導体記憶装置 |
| US6468865B1 (en) | 2000-11-28 | 2002-10-22 | Advanced Micro Devices, Inc. | Method of simultaneous formation of bitline isolation and periphery oxide |
| US6465306B1 (en) | 2000-11-28 | 2002-10-15 | Advanced Micro Devices, Inc. | Simultaneous formation of charge storage and bitline to wordline isolation |
| US6614692B2 (en) | 2001-01-18 | 2003-09-02 | Saifun Semiconductors Ltd. | EEPROM array and method for operation thereof |
| US6445030B1 (en) | 2001-01-30 | 2002-09-03 | Advanced Micro Devices, Inc. | Flash memory erase speed by fluorine implant or fluorination |
| US6584017B2 (en) * | 2001-04-05 | 2003-06-24 | Saifun Semiconductors Ltd. | Method for programming a reference cell |
| US6677805B2 (en) * | 2001-04-05 | 2004-01-13 | Saifun Semiconductors Ltd. | Charge pump stage with body effect minimization |
| US6577514B2 (en) | 2001-04-05 | 2003-06-10 | Saifun Semiconductors Ltd. | Charge pump with constant boosted output voltage |
| US6448750B1 (en) | 2001-04-05 | 2002-09-10 | Saifun Semiconductor Ltd. | Voltage regulator for non-volatile memory with large power supply rejection ration and minimal current drain |
| US6636440B2 (en) | 2001-04-25 | 2003-10-21 | Saifun Semiconductors Ltd. | Method for operation of an EEPROM array, including refresh thereof |
| US6465303B1 (en) | 2001-06-20 | 2002-10-15 | Advanced Micro Devices, Inc. | Method of manufacturing spacer etch mask for silicon-oxide-nitride-oxide-silicon (SONOS) type nonvolatile memory |
| US6436768B1 (en) | 2001-06-27 | 2002-08-20 | Advanced Micro Devices, Inc. | Source drain implant during ONO formation for improved isolation of SONOS devices |
| KR100395755B1 (ko) * | 2001-06-28 | 2003-08-21 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| US6566194B1 (en) | 2001-10-01 | 2003-05-20 | Advanced Micro Devices, Inc. | Salicided gate for virtual ground arrays |
| US6645801B1 (en) | 2001-10-01 | 2003-11-11 | Advanced Micro Devices, Inc. | Salicided gate for virtual ground arrays |
| US6630384B1 (en) | 2001-10-05 | 2003-10-07 | Advanced Micro Devices, Inc. | Method of fabricating double densed core gates in sonos flash memory |
| US6791396B2 (en) | 2001-10-24 | 2004-09-14 | Saifun Semiconductors Ltd. | Stack element circuit |
| US6643181B2 (en) | 2001-10-24 | 2003-11-04 | Saifun Semiconductors Ltd. | Method for erasing a memory cell |
| US7098107B2 (en) | 2001-11-19 | 2006-08-29 | Saifun Semiconductor Ltd. | Protective layer in memory device and method therefor |
| US6885585B2 (en) * | 2001-12-20 | 2005-04-26 | Saifun Semiconductors Ltd. | NROM NOR array |
| US6583007B1 (en) | 2001-12-20 | 2003-06-24 | Saifun Semiconductors Ltd. | Reducing secondary injection effects |
| US7190620B2 (en) * | 2002-01-31 | 2007-03-13 | Saifun Semiconductors Ltd. | Method for operating a memory device |
| US6700818B2 (en) * | 2002-01-31 | 2004-03-02 | Saifun Semiconductors Ltd. | Method for operating a memory device |
| US6975536B2 (en) | 2002-01-31 | 2005-12-13 | Saifun Semiconductors Ltd. | Mass storage array and methods for operation thereof |
| US7221591B1 (en) | 2002-05-06 | 2007-05-22 | Samsung Electronics Co., Ltd. | Fabricating bi-directional nonvolatile memory cells |
| US6747896B2 (en) | 2002-05-06 | 2004-06-08 | Multi Level Memory Technology | Bi-directional floating gate nonvolatile memory |
| US6914820B1 (en) | 2002-05-06 | 2005-07-05 | Multi Level Memory Technology | Erasing storage nodes in a bi-directional nonvolatile memory cell |
| US6653191B1 (en) * | 2002-05-16 | 2003-11-25 | Advanced Micro Devices, Inc. | Memory manufacturing process using bitline rapid thermal anneal |
| US6826107B2 (en) | 2002-08-01 | 2004-11-30 | Saifun Semiconductors Ltd. | High voltage insertion in flash memory cards |
| US6730564B1 (en) | 2002-08-12 | 2004-05-04 | Fasl, Llc | Salicided gate for virtual ground arrays |
| US6707078B1 (en) | 2002-08-29 | 2004-03-16 | Fasl, Llc | Dummy wordline for erase and bitline leakage |
| DE10240893A1 (de) * | 2002-09-04 | 2004-03-18 | Infineon Technologies Ag | Verfahren zur Herstellung von SONOS-Speicherzellen, SONOS-Speicherzelle und Speicherzellenfeld |
| US6992932B2 (en) | 2002-10-29 | 2006-01-31 | Saifun Semiconductors Ltd | Method circuit and system for read error detection in a non-volatile memory array |
| US6963505B2 (en) * | 2002-10-29 | 2005-11-08 | Aifun Semiconductors Ltd. | Method circuit and system for determining a reference voltage |
| DE10258194B4 (de) * | 2002-12-12 | 2005-11-03 | Infineon Technologies Ag | Halbleiterspeicher mit Charge-trapping-Speicherzellen und Herstellungsverfahren |
| US6797567B2 (en) * | 2002-12-24 | 2004-09-28 | Macronix International Co., Ltd. | High-K tunneling dielectric for read only memory device and fabrication method thereof |
| JP4572500B2 (ja) * | 2002-12-27 | 2010-11-04 | ソニー株式会社 | 不揮発性半導体メモリ装置およびその動作方法 |
| US6967896B2 (en) | 2003-01-30 | 2005-11-22 | Saifun Semiconductors Ltd | Address scramble |
| US7142464B2 (en) * | 2003-04-29 | 2006-11-28 | Saifun Semiconductors Ltd. | Apparatus and methods for multi-level sensing in a memory array |
| US6954393B2 (en) * | 2003-09-16 | 2005-10-11 | Saifun Semiconductors Ltd. | Reading array cell with matched reference cell |
| US7123532B2 (en) | 2003-09-16 | 2006-10-17 | Saifun Semiconductors Ltd. | Operating array cells with matched reference cells |
| DE10352785A1 (de) * | 2003-11-12 | 2005-06-02 | Infineon Technologies Ag | Speichertransistor und Speichereinheit mit asymmetrischem Kanaldotierbereich |
| US7018868B1 (en) | 2004-02-02 | 2006-03-28 | Advanced Micro Devices, Inc. | Disposable hard mask for memory bitline scaling |
| US6927145B1 (en) | 2004-02-02 | 2005-08-09 | Advanced Micro Devices, Inc. | Bitline hard mask spacer flow for memory cell scaling |
| US7652930B2 (en) | 2004-04-01 | 2010-01-26 | Saifun Semiconductors Ltd. | Method, circuit and system for erasing one or more non-volatile memory cells |
| US7366025B2 (en) * | 2004-06-10 | 2008-04-29 | Saifun Semiconductors Ltd. | Reduced power programming of non-volatile cells |
| US7317633B2 (en) | 2004-07-06 | 2008-01-08 | Saifun Semiconductors Ltd | Protection of NROM devices from charge damage |
| US7095655B2 (en) | 2004-08-12 | 2006-08-22 | Saifun Semiconductors Ltd. | Dynamic matching of signal path and reference path for sensing |
| US7535765B2 (en) | 2004-12-09 | 2009-05-19 | Saifun Semiconductors Ltd. | Non-volatile memory device and method for reading cells |
| KR100607193B1 (ko) * | 2004-12-24 | 2006-08-01 | 삼성전자주식회사 | 게이트 패턴의 상부에 적어도 하나의 저항 패턴을 갖는플레시 메모리들 및 그 형성방법들 |
| EP1686592A3 (en) | 2005-01-19 | 2007-04-25 | Saifun Semiconductors Ltd. | Partial erase verify |
| US7256112B2 (en) * | 2005-01-20 | 2007-08-14 | Chartered Semiconductor Manufacturing, Ltd | Laser activation of implanted contact plug for memory bitline fabrication |
| KR100643542B1 (ko) * | 2005-03-16 | 2006-11-10 | 삼성전자주식회사 | 차지 트랩층을 갖는 비휘발성 메모리 소자 및 그 제조방법 |
| JP2006319082A (ja) * | 2005-05-12 | 2006-11-24 | Sony Corp | 不揮発性半導体メモリデバイス |
| US8400841B2 (en) | 2005-06-15 | 2013-03-19 | Spansion Israel Ltd. | Device to program adjacent storage cells of different NROM cells |
| US7184313B2 (en) | 2005-06-17 | 2007-02-27 | Saifun Semiconductors Ltd. | Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells |
| US7266014B2 (en) * | 2005-08-01 | 2007-09-04 | Macronix International Co., Ltd | Method of operating non-volatile memory device |
| US7221138B2 (en) | 2005-09-27 | 2007-05-22 | Saifun Semiconductors Ltd | Method and apparatus for measuring charge pump output current |
| US7352627B2 (en) | 2006-01-03 | 2008-04-01 | Saifon Semiconductors Ltd. | Method, system, and circuit for operating a non-volatile memory array |
| US7638835B2 (en) | 2006-02-28 | 2009-12-29 | Saifun Semiconductors Ltd. | Double density NROM with nitride strips (DDNS) |
| US7605579B2 (en) | 2006-09-18 | 2009-10-20 | Saifun Semiconductors Ltd. | Measuring and controlling current consumption and output current of charge pumps |
| US20090050471A1 (en) * | 2007-08-24 | 2009-02-26 | Spansion Llc | Process of forming an electronic device including depositing layers within openings |
| KR101516157B1 (ko) * | 2008-04-23 | 2015-04-30 | 삼성전자주식회사 | 게이트 구조물 및 그 형성 방법 |
| US8441063B2 (en) * | 2010-12-30 | 2013-05-14 | Spansion Llc | Memory with extended charge trapping layer |
| US8916432B1 (en) * | 2014-01-21 | 2014-12-23 | Cypress Semiconductor Corporation | Methods to integrate SONOS into CMOS flow |
| JP2019102520A (ja) * | 2017-11-29 | 2019-06-24 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4173791A (en) * | 1977-09-16 | 1979-11-06 | Fairchild Camera And Instrument Corporation | Insulated gate field-effect transistor read-only memory array |
| JP2555027B2 (ja) * | 1986-05-26 | 1996-11-20 | 株式会社日立製作所 | 半導体記憶装置 |
-
1991
- 1991-10-25 JP JP27982991A patent/JP3358663B2/ja not_active Expired - Fee Related
-
1992
- 1992-10-20 US US07/963,632 patent/US5349221A/en not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7738304B2 (en) | 2002-07-10 | 2010-06-15 | Saifun Semiconductors Ltd. | Multiple use memory chip |
| US7675782B2 (en) | 2002-10-29 | 2010-03-09 | Saifun Semiconductors Ltd. | Method, system and circuit for programming a non-volatile memory array |
| US7743230B2 (en) | 2003-01-31 | 2010-06-22 | Saifun Semiconductors Ltd. | Memory array programming circuit and a method for using the circuit |
| US7964459B2 (en) | 2004-10-14 | 2011-06-21 | Spansion Israel Ltd. | Non-volatile memory structure and method of fabrication |
| US8053812B2 (en) | 2005-03-17 | 2011-11-08 | Spansion Israel Ltd | Contact in planar NROM technology |
| US7786512B2 (en) | 2005-07-18 | 2010-08-31 | Saifun Semiconductors Ltd. | Dense non-volatile memory array and method of fabrication |
| US7668017B2 (en) | 2005-08-17 | 2010-02-23 | Saifun Semiconductors Ltd. | Method of erasing non-volatile memory cells |
| US7808818B2 (en) | 2006-01-12 | 2010-10-05 | Saifun Semiconductors Ltd. | Secondary injection for NROM |
| US7692961B2 (en) | 2006-02-21 | 2010-04-06 | Saifun Semiconductors Ltd. | Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection |
| US7760554B2 (en) | 2006-02-21 | 2010-07-20 | Saifun Semiconductors Ltd. | NROM non-volatile memory and mode of operation |
| US8253452B2 (en) | 2006-02-21 | 2012-08-28 | Spansion Israel Ltd | Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same |
| US7701779B2 (en) | 2006-04-27 | 2010-04-20 | Sajfun Semiconductors Ltd. | Method for programming a reference cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0690004A (ja) | 1994-03-29 |
| US5349221A (en) | 1994-09-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3358663B2 (ja) | 半導体記憶装置およびその記憶情報読出方法 | |
| US7485513B2 (en) | One-device non-volatile random access memory cell | |
| US5300802A (en) | Semiconductor integrated circuit device having single-element type non-volatile memory elements | |
| US6211011B1 (en) | Method for fabricating asymmetric virtual ground P-channel flash cell | |
| JP2596695B2 (ja) | Ｅｅｐｒｏｍ | |
| US6531732B2 (en) | Nonvolatile semiconductor memory device, process of manufacturing the same and method of operating the same | |
| KR100219331B1 (ko) | 비휘발성 반도체 메모리 디바이스 및 이의 소거 및 생산방법 | |
| US7211878B2 (en) | Semiconductor nonvolatile memory, method of recording data in the semiconductor nonvolatile memory and method of reading data from the semiconductor nonvolatile memory | |
| JP4697993B2 (ja) | 不揮発性半導体メモリ装置の制御方法 | |
| US20070247923A1 (en) | Methods for erasing and programming memory devices | |
| KR20020007369A (ko) | 반도체 기억장치 | |
| JP4480955B2 (ja) | 半導体記憶装置 | |
| US7869279B1 (en) | EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors | |
| JP3375087B2 (ja) | 半導体記憶装置およびその記憶情報読出方法 | |
| WO2016158529A1 (ja) | 不揮発性ｓｒａｍメモリセル、および不揮発性半導体記憶装置 | |
| US7169671B2 (en) | Method of recording information in nonvolatile semiconductor memory | |
| US20120044759A1 (en) | Nonvolatile semiconductor memory device and driving method thereof | |
| US6693830B1 (en) | Single-poly two-transistor EEPROM cell with differentially doped floating gate | |
| US6891760B2 (en) | Method of erasing information in non-volatile semiconductor memory device | |
| US20070045713A1 (en) | Semiconductor memory device | |
| JP3186209B2 (ja) | 半導体装置の使用方法 | |
| JP4013750B2 (ja) | 不揮発性半導体記憶装置 | |
| US20120044760A1 (en) | Nonvolatile semiconductor memory device and driving method thereof | |
| US20060145235A1 (en) | Erasable nonvolatile memory with sidewall storage | |
| JPH09139436A (ja) | 不揮発性半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081011 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111011 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |