JPH09139436A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH09139436A JPH09139436A JP29823295A JP29823295A JPH09139436A JP H09139436 A JPH09139436 A JP H09139436A JP 29823295 A JP29823295 A JP 29823295A JP 29823295 A JP29823295 A JP 29823295A JP H09139436 A JPH09139436 A JP H09139436A
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- impurity
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】
【課題】 読出速度を劣化させることなく、デバイス面
積の縮小を図ることができる不揮発性半導体記憶装置及
びその製造方法を提供する。 【解決手段】 隣接するメモリトランジスタ４４，４１
にてソース，ドレイン領域３２を共有するタイプの不揮
発性半導体記憶装置及び該装置の製造方法であって、フ
ローティングゲート５１の下方のチャネル領域に、上記
ソース，ドレイン領域の導電型と同じ導電型であって一
端を上記ソース，ドレイン領域に接合させたＮ-層５５
を形成した。
積の縮小を図ることができる不揮発性半導体記憶装置及
びその製造方法を提供する。 【解決手段】 隣接するメモリトランジスタ４４，４１
にてソース，ドレイン領域３２を共有するタイプの不揮
発性半導体記憶装置及び該装置の製造方法であって、フ
ローティングゲート５１の下方のチャネル領域に、上記
ソース，ドレイン領域の導電型と同じ導電型であって一
端を上記ソース，ドレイン領域に接合させたＮ-層５５
を形成した。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書き換え
消去可能な不揮発性メモリトランジスタを有する不揮発
性半導体記憶装置及び該半導体記憶装置の製造方法に関
する。
消去可能な不揮発性メモリトランジスタを有する不揮発
性半導体記憶装置及び該半導体記憶装置の製造方法に関
する。
【０００２】
【従来の技術】１メモリセル当たり１トランジスタで構
成される電気的に書き換え消去可能な不揮発性メモリ
は、フラッシュメモリとして活発な開発が行われてい
る。このフラッシュメモリのコストを低減するために
は、他の半導体素子と同様にデバイス面積の縮小が重要
である。２個以上のメモリセルから構成させるフラッシ
ュメモリは、通常、ソースはブロック内で共通となり、
ドレインには２セル当たり１個のコンタクトホールが必
要となる。このため、このコンタクトホールを減らすこ
とによって、デバイス面積の縮小が期待できる。コンタ
クトホールを減らす方法としては、特開昭６３−２６６
８８３号公報（以下、「従来技術I」と記す）に示され
るように、隣接する各々のメモリトランジスタのソース
とドレインとをソース・ドレイン拡散層で直列接続する
方法がある。この方法を用いるとコンタクトホールの数
は、大幅に減少し面積の縮小を図ることができる。しか
し、この方法では、メモリトランジスタが直列接続され
ていることから、ビット線の抵抗が増加し読み出し速度
が大幅に劣化する欠点を有する。このため、これとは別
にコンタクトホールの数を減少させる方法としては、米
国特許４７８０４２４号に開示されるように、メモリト
ランジスタのソース及びドレインをそれぞれ共通にする
形で並列接続する方法がある。この方法では、ビット線
の抵抗値は、上記従来技術Iに開示される場合ほど増加
せず高速な読み出しに適している。しかし、この方法で
は、各ビット線毎にドレイン拡散層を形成しなければな
らないために、コンタクトホール数は、減少するものの
上記従来技術Iに示した例に比べてデバイス面積の減少
率は小さい。この拡散層の面積を減らす方法としては、
図７に示すようにビット線と隣り合ったソース線を共有
させる仮想接地方式がある。この方法を用いると拡散層
の面積を大幅に減少させることができ、大きな縮小率が
できる。尚、図７に示す、Ｓ１，Ｓ２，…はそれぞれソ
ースを示し、Ｄ１，Ｄ２，…はそれぞれドレインを示
す。しかし、この方式の場合、以下のような欠点を有す
る。図８はデータ読み出し時のものである。トランジス
タ１、２はそれぞれの閾値Ｖｔｈが電圧Ｖｃｃよりも低
い状態に記憶されているものとする。今、トランジスタ
２を選択した場合、各端子の電圧は、図のようになりト
ランジスタ２には、読み出し電流が拡散層５へ流れる。
このときトランジスタ１のゲートにも電圧が印加されて
いることから、トランジスタ１もオン状態となり、拡散
層３を充電する充電電流が流れる。このため、選択した
トランジスタからのデータの読み出しには、このビット
線に隣接するトランジスタの充電電流を考慮する必要が
あり、このために読み出し速度の劣化を招いている。
成される電気的に書き換え消去可能な不揮発性メモリ
は、フラッシュメモリとして活発な開発が行われてい
る。このフラッシュメモリのコストを低減するために
は、他の半導体素子と同様にデバイス面積の縮小が重要
である。２個以上のメモリセルから構成させるフラッシ
ュメモリは、通常、ソースはブロック内で共通となり、
ドレインには２セル当たり１個のコンタクトホールが必
要となる。このため、このコンタクトホールを減らすこ
とによって、デバイス面積の縮小が期待できる。コンタ
クトホールを減らす方法としては、特開昭６３−２６６
８８３号公報（以下、「従来技術I」と記す）に示され
るように、隣接する各々のメモリトランジスタのソース
とドレインとをソース・ドレイン拡散層で直列接続する
方法がある。この方法を用いるとコンタクトホールの数
は、大幅に減少し面積の縮小を図ることができる。しか
し、この方法では、メモリトランジスタが直列接続され
ていることから、ビット線の抵抗が増加し読み出し速度
が大幅に劣化する欠点を有する。このため、これとは別
にコンタクトホールの数を減少させる方法としては、米
国特許４７８０４２４号に開示されるように、メモリト
ランジスタのソース及びドレインをそれぞれ共通にする
形で並列接続する方法がある。この方法では、ビット線
の抵抗値は、上記従来技術Iに開示される場合ほど増加
せず高速な読み出しに適している。しかし、この方法で
は、各ビット線毎にドレイン拡散層を形成しなければな
らないために、コンタクトホール数は、減少するものの
上記従来技術Iに示した例に比べてデバイス面積の減少
率は小さい。この拡散層の面積を減らす方法としては、
図７に示すようにビット線と隣り合ったソース線を共有
させる仮想接地方式がある。この方法を用いると拡散層
の面積を大幅に減少させることができ、大きな縮小率が
できる。尚、図７に示す、Ｓ１，Ｓ２，…はそれぞれソ
ースを示し、Ｄ１，Ｄ２，…はそれぞれドレインを示
す。しかし、この方式の場合、以下のような欠点を有す
る。図８はデータ読み出し時のものである。トランジス
タ１、２はそれぞれの閾値Ｖｔｈが電圧Ｖｃｃよりも低
い状態に記憶されているものとする。今、トランジスタ
２を選択した場合、各端子の電圧は、図のようになりト
ランジスタ２には、読み出し電流が拡散層５へ流れる。
このときトランジスタ１のゲートにも電圧が印加されて
いることから、トランジスタ１もオン状態となり、拡散
層３を充電する充電電流が流れる。このため、選択した
トランジスタからのデータの読み出しには、このビット
線に隣接するトランジスタの充電電流を考慮する必要が
あり、このために読み出し速度の劣化を招いている。
【０００３】
【発明が解決しようとする課題】このように従来では、
デバイス面積を縮小した場合には、読み出し速度が劣化
するという問題があった。本発明はこのような問題点を
解決するためになされたもので、読み出し速度を劣化さ
せることなく、デバイス面積の縮小を図ることができる
不揮発性半導体記憶装置及びその製造方法を提供するこ
とを目的とする。
デバイス面積を縮小した場合には、読み出し速度が劣化
するという問題があった。本発明はこのような問題点を
解決するためになされたもので、読み出し速度を劣化さ
せることなく、デバイス面積の縮小を図ることができる
不揮発性半導体記憶装置及びその製造方法を提供するこ
とを目的とする。
【０００４】
【課題を解決するための手段】本発明の第１態様の不揮
発性半導体記憶装置によれば、第１導電型の半導体基板
上にフローティングゲート電極と、コントロール電極と
を形成した電気的に書き換え消去可能なオフセットゲー
ト型の不揮発性メモリトランジスタについて、隣接する
上記メモリトランジスタどうしにてソース又はドレイン
領域となる第２導電型の拡散層を共有させて少なくとも
２個以上の上記メモリトランジスタをチャネル長方向へ
並列接続し、かつこの並列接続した回路を少なくとも２
組以上チャネル幅方向に配列してなる不揮発性半導体記
憶装置であって、上記チャネル長方向において上記フロ
ーティングゲートのドレイン側端部はドレイン領域とな
る拡散層と非接触に重なり、ソース側端部はソース領域
となる拡散層と重ならずに配置され、上記フローティン
グゲートの下方の上記半導体基板に位置するチャネル領
域に形成され上記拡散層における不純物濃度よりも低濃
度で第２導電型の不純物拡散領域が形成され、該不純物
拡散領域は上記チャネル長方向においてドレイン側端部
が上記ドレイン領域となる拡散層に接合し、ソース側端
部が上記ソース領域となる拡散層に第１導電型領域を介
在させて非接合であることを特徴とする。
発性半導体記憶装置によれば、第１導電型の半導体基板
上にフローティングゲート電極と、コントロール電極と
を形成した電気的に書き換え消去可能なオフセットゲー
ト型の不揮発性メモリトランジスタについて、隣接する
上記メモリトランジスタどうしにてソース又はドレイン
領域となる第２導電型の拡散層を共有させて少なくとも
２個以上の上記メモリトランジスタをチャネル長方向へ
並列接続し、かつこの並列接続した回路を少なくとも２
組以上チャネル幅方向に配列してなる不揮発性半導体記
憶装置であって、上記チャネル長方向において上記フロ
ーティングゲートのドレイン側端部はドレイン領域とな
る拡散層と非接触に重なり、ソース側端部はソース領域
となる拡散層と重ならずに配置され、上記フローティン
グゲートの下方の上記半導体基板に位置するチャネル領
域に形成され上記拡散層における不純物濃度よりも低濃
度で第２導電型の不純物拡散領域が形成され、該不純物
拡散領域は上記チャネル長方向においてドレイン側端部
が上記ドレイン領域となる拡散層に接合し、ソース側端
部が上記ソース領域となる拡散層に第１導電型領域を介
在させて非接合であることを特徴とする。
【０００５】上記第１態様の不揮発性半導体記憶装置に
よれば、隣接するメモリトランジスタどうしにてソース
若しくはドレイン領域を共有することは、コンタクトホ
ール数が少なくてすみ、デバイス面積の縮小化を図るよ
うに作用する。さらに、フローティングゲートの下方に
位置するチャネル領域に低濃度の不純物拡散領域を形成
する。この低濃度の不純物拡散領域の一端は、該不純物
拡散領域の導電型と同じ導電型にてなるドレイン若しく
はソース領域の拡散層に接合しており、一方、上記不純
物拡散領域の他端は、ソース若しくはドレイン領域には
非接合である。このような構成を採ることで、隣接する
メモリトランジスタどうしにてソース若しくはドレイン
領域を共有する場合において、チャネルの抵抗値に方向
性を付与することができる。即ち、ドレインからソース
へ流れる電流に対する抵抗値に比べてソースからドレイ
ンへ流れる電流に対する抵抗値の方を大きい状態とな
る。よって、上述した充電電流を考慮するする必要が低
減するので読出速度の劣化を抑えるように作用する。
よれば、隣接するメモリトランジスタどうしにてソース
若しくはドレイン領域を共有することは、コンタクトホ
ール数が少なくてすみ、デバイス面積の縮小化を図るよ
うに作用する。さらに、フローティングゲートの下方に
位置するチャネル領域に低濃度の不純物拡散領域を形成
する。この低濃度の不純物拡散領域の一端は、該不純物
拡散領域の導電型と同じ導電型にてなるドレイン若しく
はソース領域の拡散層に接合しており、一方、上記不純
物拡散領域の他端は、ソース若しくはドレイン領域には
非接合である。このような構成を採ることで、隣接する
メモリトランジスタどうしにてソース若しくはドレイン
領域を共有する場合において、チャネルの抵抗値に方向
性を付与することができる。即ち、ドレインからソース
へ流れる電流に対する抵抗値に比べてソースからドレイ
ンへ流れる電流に対する抵抗値の方を大きい状態とな
る。よって、上述した充電電流を考慮するする必要が低
減するので読出速度の劣化を抑えるように作用する。
【０００６】又、本発明の第２態様の不揮発性半導体記
憶装置の製造方法によれば、第１導電型の半導体基板上
にフローティングゲート電極と、コントロール電極とを
形成した電気的に書き換え消去可能なオフセットゲート
型の不揮発性メモリトランジスタについて、隣接する上
記メモリトランジスタどうしにてソース又はドレイン領
域となる第２導電型の拡散層を共有させて少なくとも２
個以上の上記メモリトランジスタをチャネル長方向へ並
列接続し、かつこの並列接続した回路を少なくとも２組
以上チャネル幅方向に配列してなる不揮発性半導体記憶
装置の製造方法であって、上記半導体基板表面に絶縁層
を介して形成されているフローティングゲートの下方に
該フローティングゲートの平面形状に対応させて第２導
電型で不純物濃度の低い不純物拡散領域を形成し、チャ
ネル長方向における上記不純物拡散領域のドレイン側端
部には該不純物拡散領域に接合して第２導電型で不純物
濃度が上記不純物拡散領域における不純物濃度よりも高
いドレイン領域としての拡散層を形成し、チャネル長方
向における上記不純物拡散領域のソース側端部には該不
純物拡散領域に非接合であり第２導電型で不純物濃度が
上記不純物拡散領域における不純物濃度よりも高いソー
ス領域としての拡散層を形成する、ことを特徴とする。
憶装置の製造方法によれば、第１導電型の半導体基板上
にフローティングゲート電極と、コントロール電極とを
形成した電気的に書き換え消去可能なオフセットゲート
型の不揮発性メモリトランジスタについて、隣接する上
記メモリトランジスタどうしにてソース又はドレイン領
域となる第２導電型の拡散層を共有させて少なくとも２
個以上の上記メモリトランジスタをチャネル長方向へ並
列接続し、かつこの並列接続した回路を少なくとも２組
以上チャネル幅方向に配列してなる不揮発性半導体記憶
装置の製造方法であって、上記半導体基板表面に絶縁層
を介して形成されているフローティングゲートの下方に
該フローティングゲートの平面形状に対応させて第２導
電型で不純物濃度の低い不純物拡散領域を形成し、チャ
ネル長方向における上記不純物拡散領域のドレイン側端
部には該不純物拡散領域に接合して第２導電型で不純物
濃度が上記不純物拡散領域における不純物濃度よりも高
いドレイン領域としての拡散層を形成し、チャネル長方
向における上記不純物拡散領域のソース側端部には該不
純物拡散領域に非接合であり第２導電型で不純物濃度が
上記不純物拡散領域における不純物濃度よりも高いソー
ス領域としての拡散層を形成する、ことを特徴とする。
【０００７】
【発明の実施の形態及び実施例】本発明の一実施形態の
不揮発性半導体記憶装置について図を参照しながら以下
に説明する。尚、各図において同じ構成部分については
同じ符号を付している。又、請求項に記載する、不純物
拡散領域と同じ機能を果たすものとして本実施形態では
Ｎ-層５５，５６，５７が相当し、第１導電型領域と同
じ機能を果たすものとして本実施形態ではギャップ６３
及び領域６４が相当し、第１領域と同じ機能を果たすも
のとして本実施形態ではギャップ６３が相当し、第２領
域と同じ機能を果たすものとして本実施形態では領域６
４が相当する。
不揮発性半導体記憶装置について図を参照しながら以下
に説明する。尚、各図において同じ構成部分については
同じ符号を付している。又、請求項に記載する、不純物
拡散領域と同じ機能を果たすものとして本実施形態では
Ｎ-層５５，５６，５７が相当し、第１導電型領域と同
じ機能を果たすものとして本実施形態ではギャップ６３
及び領域６４が相当し、第１領域と同じ機能を果たすも
のとして本実施形態ではギャップ６３が相当し、第２領
域と同じ機能を果たすものとして本実施形態では領域６
４が相当する。
【０００８】図１は、上記不揮発性半導体記憶装置であ
るメモリセルアレイの等価回路である。図１において、
例えば、メモリトランジスタ４０、４１、４２は、ビッ
ト線を構成する拡散層３１、３２によって並列接続され
また、メモリトランジスタ４３、４４、４５はビットを
構成する拡散層３２、３３によって並列接続されてい
る。このように例えば拡散層３２は、例えばメモリトラ
ンジスタ４０，４１，４２とメモリトランジスタ４３，
４４，４５とで共有しており、メモリトランジスタ４
０，４１，４２のソース領域でありかつメモリトランジ
スタ４３，４４，４５のドレイン領域である。又、図示
するように、メモリトランジスタ４０，４１，…はマト
リックス状に配列されている。このように隣接するメモ
リトランジスタどうしにて１本の拡散層を共有する構成
を採ることから、上述した仮想接地方式のように、コン
タクトホール数を減少することができデバイス面積を減
少させることができる。さらに、上記拡散層の共有は、
各メモリトランジスタ毎にビット線を形成する場合に比
べ拡散層に要する面積を減少させることができるので、
デバイス面積の大幅な減少化に寄与している。
るメモリセルアレイの等価回路である。図１において、
例えば、メモリトランジスタ４０、４１、４２は、ビッ
ト線を構成する拡散層３１、３２によって並列接続され
また、メモリトランジスタ４３、４４、４５はビットを
構成する拡散層３２、３３によって並列接続されてい
る。このように例えば拡散層３２は、例えばメモリトラ
ンジスタ４０，４１，４２とメモリトランジスタ４３，
４４，４５とで共有しており、メモリトランジスタ４
０，４１，４２のソース領域でありかつメモリトランジ
スタ４３，４４，４５のドレイン領域である。又、図示
するように、メモリトランジスタ４０，４１，…はマト
リックス状に配列されている。このように隣接するメモ
リトランジスタどうしにて１本の拡散層を共有する構成
を採ることから、上述した仮想接地方式のように、コン
タクトホール数を減少することができデバイス面積を減
少させることができる。さらに、上記拡散層の共有は、
各メモリトランジスタ毎にビット線を形成する場合に比
べ拡散層に要する面積を減少させることができるので、
デバイス面積の大幅な減少化に寄与している。
【０００９】このようなメモリアレイを実際に半導体基
板６１上に実現した場合の素子構造の平面図を図２に示
す。また、図２に示すＩ−Ｉ’線に沿った断面構造を図
３に示す。このメモリアレイでは、基板６１として例え
ばＰ型シリコン半導体基板を使用している。この基板６
１の表面６１ａ部分には、それぞれのメモリトランジス
タのソース・ドレイン領域となるＮ+拡散層領域３１、
３２、３３がイオン注入法によって形成されている。
尚、Ｎ+拡散層領域３１，３２，３３の注入量は、５×
１０15／ｃｍ2である。又、例えば拡散層領域３２と拡
散層領域３３との間の、基板６１のチャネル領域の上方
には、基板６１の表面に設けた絶縁層９０上にフローテ
ィングゲート５０，５１，５２が多結晶シリコンによっ
て形成されている。尚、符号６０にて示される部分は、
フィールド酸化膜を示す。又、以下の説明では、図３に
示す構造を例に採り説明する。ゲート酸化膜を介してフ
ローティングゲート５１の直下における上記チャネル領
域には、フローティングゲート５１の平面形状に対応し
た平面形状にて、上記拡散層領域と同一の導電型で、か
つ例えば拡散層領域３２よりも浅い接合深さを有するＮ
-層５５がイオン注入法によって形成されている。尚、
Ｎ-層５５の平面形状はフローティングゲート５１に完
全に一致しなくてもよくほぼ一致する程度のものでもよ
い。尚、実際にはＮ-層５５はフローティングゲート５
１の平面形状に比べ若干小さくなる。又、Ｎ-層５５の
注入量は２×１０12／ｃｍ2である。又、Ｎ+拡散層領域
３１，３２，３３の接合深さは約０．３μｍであり、Ｎ
-層５５の接合深さは約０．１μｍである。又、このよ
うなフローティングゲート５１及び上記チャネル領域の
上方には、絶縁層９０を介してコントロール電極３７が
形成されるが、コントロール電極３７の延在方向、即ち
チャネル長方向においてフローティングゲート５１の一
端５１ａは、図３に示すように拡散層３２と重なり合っ
ている。一方、フローティングゲート５１の他端５１ｂ
の側壁部には自己整合工程によって形成された絶縁膜６
２が存在し該絶縁膜６２の直下には上記Ｎ-層５５は存
在していない。尚、Ｎ-層５５と拡散層３３との間のい
わゆるチャネル領域において上記絶縁膜６２の直下部分
の領域を説明上、ギャップ６３と呼ぶ。又、図３に示す
ように領域６４の上方には、薄い絶縁層９０を介してコ
ントロール電極３７が存在する。さらに又、上記コント
ロール電極３７の延在方向においてＮ-層５５の一端５
５ａは拡散層３２と接合しているが、他端５５ｂは拡散
層３３とは非接合である。ギャップ６３、領域６４のチ
ャネル長方向の長さは、それぞれ０．０８〜０．１μ
ｍ、０．４μｍである。又、フローティングゲート５１
の一端５１ａと拡散層３２との重なり部分のチャネル長
方向の長さは０．１μｍである。
板６１上に実現した場合の素子構造の平面図を図２に示
す。また、図２に示すＩ−Ｉ’線に沿った断面構造を図
３に示す。このメモリアレイでは、基板６１として例え
ばＰ型シリコン半導体基板を使用している。この基板６
１の表面６１ａ部分には、それぞれのメモリトランジス
タのソース・ドレイン領域となるＮ+拡散層領域３１、
３２、３３がイオン注入法によって形成されている。
尚、Ｎ+拡散層領域３１，３２，３３の注入量は、５×
１０15／ｃｍ2である。又、例えば拡散層領域３２と拡
散層領域３３との間の、基板６１のチャネル領域の上方
には、基板６１の表面に設けた絶縁層９０上にフローテ
ィングゲート５０，５１，５２が多結晶シリコンによっ
て形成されている。尚、符号６０にて示される部分は、
フィールド酸化膜を示す。又、以下の説明では、図３に
示す構造を例に採り説明する。ゲート酸化膜を介してフ
ローティングゲート５１の直下における上記チャネル領
域には、フローティングゲート５１の平面形状に対応し
た平面形状にて、上記拡散層領域と同一の導電型で、か
つ例えば拡散層領域３２よりも浅い接合深さを有するＮ
-層５５がイオン注入法によって形成されている。尚、
Ｎ-層５５の平面形状はフローティングゲート５１に完
全に一致しなくてもよくほぼ一致する程度のものでもよ
い。尚、実際にはＮ-層５５はフローティングゲート５
１の平面形状に比べ若干小さくなる。又、Ｎ-層５５の
注入量は２×１０12／ｃｍ2である。又、Ｎ+拡散層領域
３１，３２，３３の接合深さは約０．３μｍであり、Ｎ
-層５５の接合深さは約０．１μｍである。又、このよ
うなフローティングゲート５１及び上記チャネル領域の
上方には、絶縁層９０を介してコントロール電極３７が
形成されるが、コントロール電極３７の延在方向、即ち
チャネル長方向においてフローティングゲート５１の一
端５１ａは、図３に示すように拡散層３２と重なり合っ
ている。一方、フローティングゲート５１の他端５１ｂ
の側壁部には自己整合工程によって形成された絶縁膜６
２が存在し該絶縁膜６２の直下には上記Ｎ-層５５は存
在していない。尚、Ｎ-層５５と拡散層３３との間のい
わゆるチャネル領域において上記絶縁膜６２の直下部分
の領域を説明上、ギャップ６３と呼ぶ。又、図３に示す
ように領域６４の上方には、薄い絶縁層９０を介してコ
ントロール電極３７が存在する。さらに又、上記コント
ロール電極３７の延在方向においてＮ-層５５の一端５
５ａは拡散層３２と接合しているが、他端５５ｂは拡散
層３３とは非接合である。ギャップ６３、領域６４のチ
ャネル長方向の長さは、それぞれ０．０８〜０．１μ
ｍ、０．４μｍである。又、フローティングゲート５１
の一端５１ａと拡散層３２との重なり部分のチャネル長
方向の長さは０．１μｍである。
【００１０】このように、絶縁膜６２によって形成され
るギャップ６３によってチャネルの抵抗値に方向性、つ
まりドレインからソースへの抵抗値に比べてソースから
ドレインの抵抗値の方が大きい状態を作り出すことがで
きる。即ち、図３に示す例えばメモリトランジスタ４
４，４１のＶｔｈがＶｃｃよりも低い状態で記憶されて
いるとし、メモリトランジスタ４４について読出しを行
う場合、コントロール電極３７に所定の正電圧が印加さ
れるとともに、拡散層３２は正電位に、拡散層３３は接
地され、拡散層３１は開放される。このとき、拡散層３
２が正電位となるのでＮ-層５５も同様に正電位とな
る。Ｎ-層５５が正電位となることで、Ｎ-層５５には空
乏層が拡散層３３方向へ生じる。又、コントロール電極
３７は正電位となっているので、領域６４にはチャネル
が形成されており、領域６４とＮ-層５５とが電気的に
接続され、メモリトランジスタ４４における拡散層３２
のドレインから拡散層３３のソースへ電流が流れる。こ
れに対し、メモリトランジスタ４１においては、拡散層
３１は開放であることからＮ-層５６には空乏層が生じ
にくく、よって領域６５に形成されたチャネルとＮ-層
５６との電気的接続は行われににくい。したがって、メ
モリトランジスタ４１においては拡散層３２のソースか
ら拡散層３１のドレインへ電流は流れにくい。このよう
にして、チャネルの抵抗値に方向性を生ぜしめることが
できる。よって、メモリトランジスタ４４を介して拡散
層３２から拡散層３３へ流れる電流の抵抗値よりもメモ
リトランジスタ４１を介して拡散層３２から拡散層３１
へ流れる電流の抵抗値の方が大きいことから、メモリト
ランジスタ４１を介して拡散層３１に流れる上記充電電
流は抑制される。したがって、拡散層を共有することに
よって生じる読み出し速度の劣化を軽減することができ
る。
るギャップ６３によってチャネルの抵抗値に方向性、つ
まりドレインからソースへの抵抗値に比べてソースから
ドレインの抵抗値の方が大きい状態を作り出すことがで
きる。即ち、図３に示す例えばメモリトランジスタ４
４，４１のＶｔｈがＶｃｃよりも低い状態で記憶されて
いるとし、メモリトランジスタ４４について読出しを行
う場合、コントロール電極３７に所定の正電圧が印加さ
れるとともに、拡散層３２は正電位に、拡散層３３は接
地され、拡散層３１は開放される。このとき、拡散層３
２が正電位となるのでＮ-層５５も同様に正電位とな
る。Ｎ-層５５が正電位となることで、Ｎ-層５５には空
乏層が拡散層３３方向へ生じる。又、コントロール電極
３７は正電位となっているので、領域６４にはチャネル
が形成されており、領域６４とＮ-層５５とが電気的に
接続され、メモリトランジスタ４４における拡散層３２
のドレインから拡散層３３のソースへ電流が流れる。こ
れに対し、メモリトランジスタ４１においては、拡散層
３１は開放であることからＮ-層５６には空乏層が生じ
にくく、よって領域６５に形成されたチャネルとＮ-層
５６との電気的接続は行われににくい。したがって、メ
モリトランジスタ４１においては拡散層３２のソースか
ら拡散層３１のドレインへ電流は流れにくい。このよう
にして、チャネルの抵抗値に方向性を生ぜしめることが
できる。よって、メモリトランジスタ４４を介して拡散
層３２から拡散層３３へ流れる電流の抵抗値よりもメモ
リトランジスタ４１を介して拡散層３２から拡散層３１
へ流れる電流の抵抗値の方が大きいことから、メモリト
ランジスタ４１を介して拡散層３１に流れる上記充電電
流は抑制される。したがって、拡散層を共有することに
よって生じる読み出し速度の劣化を軽減することができ
る。
【００１１】次に、フローティングゲート５１の下方に
Ｎ-領域５５を作成する工程図を図４ないし図６に示
す。図４に示すように、Ｐ型半導体基板６１の表面６１
ａ部分には、上述のＮ-層５５，５６，５７を形成する
ためのＮ-領域７０が形成されており、又、ゲート絶縁
膜９０を介してフローティングゲート５１，５３，５４
が形成されている。これらのフローティングゲート５
１，５３，５４をマスクとしてＰ型不純物７３のイオン
注入を行う。次に、図５に示すように、拡散層３１，３
２，３３を形成するためのレジストマスク７４を形成
し、このレジストマスク７４とフローティングゲート５
１，５３，５４とをマスクにしてＮ型不純物７５のイオ
ン注入を行う。以上の工程によって、図６に示すように
フローティングゲート５１，５３，５４の下方のチャネ
ル領域に拡散層３１，３２，３３と同一の導電型で、か
つ拡散層３１，３２，３３よりも浅い接合深さを有し、
かつチャネル長方向において一端が拡散層３１，３２，
３３に接合するＮ-層５５，５６，５７を形成すること
ができる。
Ｎ-領域５５を作成する工程図を図４ないし図６に示
す。図４に示すように、Ｐ型半導体基板６１の表面６１
ａ部分には、上述のＮ-層５５，５６，５７を形成する
ためのＮ-領域７０が形成されており、又、ゲート絶縁
膜９０を介してフローティングゲート５１，５３，５４
が形成されている。これらのフローティングゲート５
１，５３，５４をマスクとしてＰ型不純物７３のイオン
注入を行う。次に、図５に示すように、拡散層３１，３
２，３３を形成するためのレジストマスク７４を形成
し、このレジストマスク７４とフローティングゲート５
１，５３，５４とをマスクにしてＮ型不純物７５のイオ
ン注入を行う。以上の工程によって、図６に示すように
フローティングゲート５１，５３，５４の下方のチャネ
ル領域に拡散層３１，３２，３３と同一の導電型で、か
つ拡散層３１，３２，３３よりも浅い接合深さを有し、
かつチャネル長方向において一端が拡散層３１，３２，
３３に接合するＮ-層５５，５６，５７を形成すること
ができる。
【００１２】このようにして形成された不揮発性半導体
記憶装置の動作について説明する。各メモリトランジス
タへのデータの書き込み及び消去動作については従来に
おける、フローティングゲートを用いた不揮発性半導体
記憶装置における動作と変わるところはない。又、メモ
リトランジスタからのデータの読み出し動作ついても従
来のフローティングゲートを用いた不揮発性半導体記憶
装置における動作と変わるものではない。しかし、デー
タの読み出し時においては、上述したように、メモリト
ランジスタのＶｔｈがＶｃｃよりも低い状態で記憶され
ているとし、メモリトランジスタについて読出しを行う
場合、読み出したいメモリトランジスタのドレインとな
る例えば拡散層３２は正電位とされ、ソースは接地さ
れ、その他は開放に設定される。このとき、正電位とさ
れた拡散層３２に接合するＮ-層５５も同様に正電位と
なることより、当該Ｎ-層５５には空乏層が生じやす
く、よってＮ-層５５から拡散層３３へは電流が流れや
すくなる。これに対し、拡散層３２とＮ-層５６との間
のチャネル領域において、拡散層３２の領域６５には、
Ｎ-層を形成していないので空乏層が生じにくい。よっ
て、拡散層３２からＮ-層５６へは電流が流れにくくな
る。よって、メモリトランジスタ４４を介して拡散層３
２から拡散層３３へ流れる電流の抵抗値よりもメモリト
ランジスタ４１を介して拡散層３２から拡散層３１へ流
れる電流の抵抗値の方が大きいことから、メモリトラン
ジスタ４１を介して拡散層３１に流れる上記充電電流は
抑制される。したがって、デバイス面積を縮小させるべ
く拡散層を共有するタイプの不揮発性半導体記憶装置に
おいて、上記充電電流が減少することから、データの読
出速度を低下させることがない。よって、データの読出
速度を低下させることなくデバイス面積の縮小化を図る
ことができる。
記憶装置の動作について説明する。各メモリトランジス
タへのデータの書き込み及び消去動作については従来に
おける、フローティングゲートを用いた不揮発性半導体
記憶装置における動作と変わるところはない。又、メモ
リトランジスタからのデータの読み出し動作ついても従
来のフローティングゲートを用いた不揮発性半導体記憶
装置における動作と変わるものではない。しかし、デー
タの読み出し時においては、上述したように、メモリト
ランジスタのＶｔｈがＶｃｃよりも低い状態で記憶され
ているとし、メモリトランジスタについて読出しを行う
場合、読み出したいメモリトランジスタのドレインとな
る例えば拡散層３２は正電位とされ、ソースは接地さ
れ、その他は開放に設定される。このとき、正電位とさ
れた拡散層３２に接合するＮ-層５５も同様に正電位と
なることより、当該Ｎ-層５５には空乏層が生じやす
く、よってＮ-層５５から拡散層３３へは電流が流れや
すくなる。これに対し、拡散層３２とＮ-層５６との間
のチャネル領域において、拡散層３２の領域６５には、
Ｎ-層を形成していないので空乏層が生じにくい。よっ
て、拡散層３２からＮ-層５６へは電流が流れにくくな
る。よって、メモリトランジスタ４４を介して拡散層３
２から拡散層３３へ流れる電流の抵抗値よりもメモリト
ランジスタ４１を介して拡散層３２から拡散層３１へ流
れる電流の抵抗値の方が大きいことから、メモリトラン
ジスタ４１を介して拡散層３１に流れる上記充電電流は
抑制される。したがって、デバイス面積を縮小させるべ
く拡散層を共有するタイプの不揮発性半導体記憶装置に
おいて、上記充電電流が減少することから、データの読
出速度を低下させることがない。よって、データの読出
速度を低下させることなくデバイス面積の縮小化を図る
ことができる。
【発明の効果】以上詳述したように本発明によれば、隣
接するメモリトランジスタどうしにてソース，ドレイン
領域である拡散層を共有し少なくとも２以上のメモリト
ランジスタをチャネル長方向へ並列接続し、さらに、フ
ローティングゲートの下方に、上記拡散層における不純
物濃度よりも低い不純物濃度にてなる不純物拡散領域を
形成し該不純物拡散領域の一端を拡散層に接合させたこ
とより、コンタクトホールの数を減少させることができ
デバイス面積の縮小化を図ることができ、かつドレイン
からソースへ流れる電流に対する抵抗値に比べてソース
からドレインへ流れる電流に対する抵抗値の方を大きい
状態とすることができ、上述した充電電流を考慮する必
要が低減するので読出速度の劣化を抑えることができ、
読み出しを高速に行うことができる。
接するメモリトランジスタどうしにてソース，ドレイン
領域である拡散層を共有し少なくとも２以上のメモリト
ランジスタをチャネル長方向へ並列接続し、さらに、フ
ローティングゲートの下方に、上記拡散層における不純
物濃度よりも低い不純物濃度にてなる不純物拡散領域を
形成し該不純物拡散領域の一端を拡散層に接合させたこ
とより、コンタクトホールの数を減少させることができ
デバイス面積の縮小化を図ることができ、かつドレイン
からソースへ流れる電流に対する抵抗値に比べてソース
からドレインへ流れる電流に対する抵抗値の方を大きい
状態とすることができ、上述した充電電流を考慮する必
要が低減するので読出速度の劣化を抑えることができ、
読み出しを高速に行うことができる。
【図１】 本発明の一実施形態である不揮発性半導体記
憶装置の等価回路である。
憶装置の等価回路である。
【図２】 図１に示す不揮発性半導体記憶装置を実際に
半導体基板上に実現した場合の素子構造を示す平面図で
ある。
半導体基板上に実現した場合の素子構造を示す平面図で
ある。
【図３】 図２に示すＩ−Ｉ’線における断面図であ
る。
る。
【図４】 図３に示す拡散層、Ｎ-層を形成する工程を
説明するための断面図である。
説明するための断面図である。
【図５】 図３に示す拡散層、Ｎ-層を形成する工程を
説明するための断面図である。
説明するための断面図である。
【図６】 図３に示す拡散層、Ｎ-層を形成する工程を
説明するための断面図である。
説明するための断面図である。
【図７】 従来の不揮発性半導体記憶装置の等価回路で
ある。
ある。
【図８】 従来の不揮発性半導体記憶装置において読出
電流及び充電電流を説明するための図である。
電流及び充電電流を説明するための図である。
３１ないし３５…拡散層、３６ないし３８…コントロー
ル電極、４０ないし４８…メモリトランジスタ、５０な
いし５４…フローティングゲート、５５ないし５７…Ｎ
-層，６１…半導体基板、６２…絶縁膜、６３…ギャッ
プ。
ル電極、４０ないし４８…メモリトランジスタ、５０な
いし５４…フローティングゲート、５５ないし５７…Ｎ
-層，６１…半導体基板、６２…絶縁膜、６３…ギャッ
プ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (5)
- 【請求項１】 第１導電型の半導体基板上にフローティ
ングゲート電極と、コントロール電極とを形成した電気
的に書き換え消去可能なオフセットゲート型の不揮発性
メモリトランジスタについて、隣接する上記メモリトラ
ンジスタどうしにてソース又はドレイン領域となる第２
導電型の拡散層を共有させて少なくとも２個以上の上記
メモリトランジスタをチャネル長方向へ並列接続し、か
つこの並列接続した回路を少なくとも２組以上チャネル
幅方向に配列してなる不揮発性半導体記憶装置であっ
て、 上記チャネル長方向において上記フローティングゲート
のドレイン側端部はドレイン領域となる拡散層と非接触
に重なり、ソース側端部はソース領域となる拡散層と重
ならずに配置され、上記フローティングゲートの下方の
上記半導体基板に位置するチャネル領域に形成され上記
拡散層における不純物濃度よりも低濃度で第２導電型の
不純物拡散領域が形成され、該不純物拡散領域は上記チ
ャネル長方向においてドレイン側端部が上記ドレイン領
域となる拡散層に接合し、ソース側端部が上記ソース領
域となる拡散層に第１導電型領域を介在させて非接合で
あることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 上記不純物拡散領域は上記フローティン
グゲートに対応して形成される、請求項１記載の不揮発
性半導体記憶装置。 - 【請求項３】 上記不純物拡散領域は上記拡散層よりも
浅い接合深さである、請求項１又は２記載の不揮発性半
導体記憶装置。 - 【請求項４】 上記第１導電型領域は、上記不純物拡散
領域に隣接した第１領域と、上記ソース領域となる拡散
層に隣接した第２領域とからなる、請求項１ないし３の
いずれかに記載の不揮発性半導体記憶装置。 - 【請求項５】 第１導電型の半導体基板上にフローティ
ングゲート電極と、コントロール電極とを形成した電気
的に書き換え消去可能なオフセットゲート型の不揮発性
メモリトランジスタについて、隣接する上記メモリトラ
ンジスタどうしにてソース又はドレイン領域となる第２
導電型の拡散層を共有させて少なくとも２個以上の上記
メモリトランジスタをチャネル長方向へ並列接続し、か
つこの並列接続した回路を少なくとも２組以上チャネル
幅方向に配列してなる不揮発性半導体記憶装置の製造方
法であって、 上記半導体基板表面に絶縁層を介して形成されているフ
ローティングゲートの下方に該フローティングゲートの
平面形状に対応させて第２導電型で不純物濃度の低い不
純物拡散領域を形成し、 チャネル長方向における上記不純物拡散領域のドレイン
側端部には該不純物拡散領域に接合して第２導電型で不
純物濃度が上記不純物拡散領域における不純物濃度より
も高いドレイン領域としての拡散層を形成し、 チャネル長方向における上記不純物拡散領域のソース側
端部には該不純物拡散領域に非接合であり第２導電型で
不純物濃度が上記不純物拡散領域における不純物濃度よ
りも高いソース領域としての拡散層を形成する、ことを
特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29823295A JPH09139436A (ja) | 1995-11-16 | 1995-11-16 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29823295A JPH09139436A (ja) | 1995-11-16 | 1995-11-16 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139436A true JPH09139436A (ja) | 1997-05-27 |
Family
ID=17856952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29823295A Pending JPH09139436A (ja) | 1995-11-16 | 1995-11-16 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139436A (ja) |
-
1995
- 1995-11-16 JP JP29823295A patent/JPH09139436A/ja active Pending
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