JP3375087B2 - 半導体記憶装置およびその記憶情報読出方法 - Google Patents
半導体記憶装置およびその記憶情報読出方法Info
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- JP3375087B2 JP3375087B2 JP27272691A JP27272691A JP3375087B2 JP 3375087 B2 JP3375087 B2 JP 3375087B2 JP 27272691 A JP27272691 A JP 27272691A JP 27272691 A JP27272691 A JP 27272691A JP 3375087 B2 JP3375087 B2 JP 3375087B2
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Classifications
-
- G—PHYSICS
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
Description
【０００１】
【産業上の利用分野】本発明は、ＥＰＲＯＭやＥＥＰＲ
ＯＭなどで好適に実施され、浮遊ゲートを有するトラン
ジスタをメモリセルに用いた半導体記憶装置およびその
記憶情報読出方法に関するものである。
ＯＭなどで好適に実施され、浮遊ゲートを有するトラン
ジスタをメモリセルに用いた半導体記憶装置およびその
記憶情報読出方法に関するものである。
【０００２】
【従来の技術】ＥＰＲＯＭやＥＥＰＲＯＭのような電気
的に書き込み可能なＲＯＭ（リード・オンリ・メモリ）
には、従来から、図１０に示す構造の、浮遊ゲートを有
するトランジスタが適用されている。すなわち、ｐ型半
導体基板１にｎ+ 型高濃度不純物領域を形成してソース
領域２およびドレイン領域３が設けられ、その間の半導
体基板１の表面に絶縁膜４を介して電気的に絶縁した浮
遊ゲート５が形成され、さらに絶縁膜６を挟んで制御ゲ
ート７が形成されている。
的に書き込み可能なＲＯＭ（リード・オンリ・メモリ）
には、従来から、図１０に示す構造の、浮遊ゲートを有
するトランジスタが適用されている。すなわち、ｐ型半
導体基板１にｎ+ 型高濃度不純物領域を形成してソース
領域２およびドレイン領域３が設けられ、その間の半導
体基板１の表面に絶縁膜４を介して電気的に絶縁した浮
遊ゲート５が形成され、さらに絶縁膜６を挟んで制御ゲ
ート７が形成されている。
【０００３】制御ゲート７およびドレイン領域３に正の
高電圧を印加するとともにソース領域２を接地して、ソ
ース・ドレイン間に電流を流すと、ドレイン領域３の端
部３Ａでホットエレクトロンが発生する。このホットエ
レクトロンは、絶縁膜４を通過して浮遊ゲート５に注入
される。このようにして書込みが行われる。ドレイン領
域３を構成する拡散層の不純物濃度のプロファイルは、
その境界において急峻に変化するようになっている。こ
れによりチャネル領域８とドレイン領域３との境界で強
い電場が形成されるので、ホットエレクトロンが容易に
発生する。
高電圧を印加するとともにソース領域２を接地して、ソ
ース・ドレイン間に電流を流すと、ドレイン領域３の端
部３Ａでホットエレクトロンが発生する。このホットエ
レクトロンは、絶縁膜４を通過して浮遊ゲート５に注入
される。このようにして書込みが行われる。ドレイン領
域３を構成する拡散層の不純物濃度のプロファイルは、
その境界において急峻に変化するようになっている。こ
れによりチャネル領域８とドレイン領域３との境界で強
い電場が形成されるので、ホットエレクトロンが容易に
発生する。
【０００４】読み出しが行われるときには、ソース領域
２が接地されるとともに、ドレイン領域３に所定の正の
電圧（たとえば２Ｖ）が印加される。この状態で、制御
ゲート７に、所定のセンス電圧が印加される。ソース・
ドレイン間を導通させるための閾値電圧Ｖｔｈは、浮遊
ゲート５の状態によって異なる。すなわち、浮遊ゲート
５にエレクトロンが注入された状態では閾値電圧Ｖｔｈ
は高くなり、エレクトロンが未注入の状態であれば閾値
電圧Ｖｔｈは低くなる。そこで、上記のセンス電圧を高
い閾値電圧と低い閾値電圧との間の電圧値に選んでおけ
ば、このようなセンス電圧を制御ゲート７に印加すると
ともに、ソース・ドレイン間が導通するか否かを監視す
ることで、このセルに蓄積された情報の読出を達成でき
る。
２が接地されるとともに、ドレイン領域３に所定の正の
電圧（たとえば２Ｖ）が印加される。この状態で、制御
ゲート７に、所定のセンス電圧が印加される。ソース・
ドレイン間を導通させるための閾値電圧Ｖｔｈは、浮遊
ゲート５の状態によって異なる。すなわち、浮遊ゲート
５にエレクトロンが注入された状態では閾値電圧Ｖｔｈ
は高くなり、エレクトロンが未注入の状態であれば閾値
電圧Ｖｔｈは低くなる。そこで、上記のセンス電圧を高
い閾値電圧と低い閾値電圧との間の電圧値に選んでおけ
ば、このようなセンス電圧を制御ゲート７に印加すると
ともに、ソース・ドレイン間が導通するか否かを監視す
ることで、このセルに蓄積された情報の読出を達成でき
る。
【０００５】記憶情報の消去は、紫外線を照射して浮遊
ゲート５内のエレクトロンを散逸させることによって行
えるほか、制御ゲート７を接地するとともに、ソース領
域２に正の高電圧を印加して、浮遊ゲート５内のエレク
トロンをソース領域２へＦ−Ｎトンネルさせることによ
っても達成できる。
ゲート５内のエレクトロンを散逸させることによって行
えるほか、制御ゲート７を接地するとともに、ソース領
域２に正の高電圧を印加して、浮遊ゲート５内のエレク
トロンをソース領域２へＦ−Ｎトンネルさせることによ
っても達成できる。
【０００６】
【発明が解決しようとする課題】上述のように、ホット
エレクトロンの発生効率を高めるために、ドレイン領域
３の不純物濃度は、チャネル領域との境界で急峻に変化
するようにされている。しかし、このようにホットエレ
クトロンが極めて発生し易い構造であるために、読出時
にドレイン領域３に印加される低い電圧によっても微量
のホットエレクトロンが発生する。このため、セルから
の読出を行う度ごとに、ドレイン領域３の端部３Ａで生
じた微量のホットエレクトロンが浮遊ゲート５に注入さ
れていくことになる。このため、トランジスタの閾値電
圧Ｖｔｈが少しずつ変化していく。このような現象は、
一般に、ソフトライトと呼ばれている。
エレクトロンの発生効率を高めるために、ドレイン領域
３の不純物濃度は、チャネル領域との境界で急峻に変化
するようにされている。しかし、このようにホットエレ
クトロンが極めて発生し易い構造であるために、読出時
にドレイン領域３に印加される低い電圧によっても微量
のホットエレクトロンが発生する。このため、セルから
の読出を行う度ごとに、ドレイン領域３の端部３Ａで生
じた微量のホットエレクトロンが浮遊ゲート５に注入さ
れていくことになる。このため、トランジスタの閾値電
圧Ｖｔｈが少しずつ変化していく。このような現象は、
一般に、ソフトライトと呼ばれている。
【０００７】図１１は、ソフトライト特性を示すグラフ
であり、ドレイン領域３に読出電圧ＶD を連続的に印加
した状態で、閾値電圧Ｖｔｈの変化が１０％以下に保た
れる期間をライフタイムとして測定した結果が示されて
いる。曲線Ｌ１，Ｌ２，Ｌ３はそれぞれゲート長を０．
９μｍ、０．８μｍ、０．７μｍとした場合に対応して
いる。この図１１から、読出電圧ＶD が高い程ライフタ
イムが短くなることが理解される。たとえば、ソフトラ
イト耐性として、１０年間にわたる連続読出状態で閾値
電圧Ｖｔｈのシフトが１０％以下であることを要求する
こととすると、ゲート長が０．８μｍのセルの場合、読
出電圧ＶD を１．２Ｖ以下に抑えなければならない。
であり、ドレイン領域３に読出電圧ＶD を連続的に印加
した状態で、閾値電圧Ｖｔｈの変化が１０％以下に保た
れる期間をライフタイムとして測定した結果が示されて
いる。曲線Ｌ１，Ｌ２，Ｌ３はそれぞれゲート長を０．
９μｍ、０．８μｍ、０．７μｍとした場合に対応して
いる。この図１１から、読出電圧ＶD が高い程ライフタ
イムが短くなることが理解される。たとえば、ソフトラ
イト耐性として、１０年間にわたる連続読出状態で閾値
電圧Ｖｔｈのシフトが１０％以下であることを要求する
こととすると、ゲート長が０．８μｍのセルの場合、読
出電圧ＶD を１．２Ｖ以下に抑えなければならない。
【０００８】このように、読出時にドレイン領域３への
印加電圧ＶD をあまり高くすることができないため、セ
ルの読出電流には限界があり、このため、読出速度の高
速化が妨げられていた。そこで、本発明の目的は、上述
の技術的課題を解決し、ソフトライトを有効に防ぐこと
ができる半導体記憶装置を提供することである。
印加電圧ＶD をあまり高くすることができないため、セ
ルの読出電流には限界があり、このため、読出速度の高
速化が妨げられていた。そこで、本発明の目的は、上述
の技術的課題を解決し、ソフトライトを有効に防ぐこと
ができる半導体記憶装置を提供することである。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体記憶装置は、半導体基板にチャネル
領域を挟んで形成したソース領域およびドレイン領域
と、上記チャネル領域の上部に電気的に絶縁状態で設け
られた浮遊ゲートと、この浮遊ゲート上に設けられた制
御ゲートとを有し、メモリセルを構成する複数のトラン
ジスタと、一定方向に整列した複数のトランジスタによ
り共有される上記制御ゲートにより形成されるワード線
と、このワード線に交差する方向に整列した複数のトラ
ンジスタの各ドレイン領域に共通接続されるビット線と
を含み、複数本のワード線および複数本のビット線に跨
った所定領域内にマトリクス状に整列した複数のトラン
ジスタの上記ソース領域は共通のラインに接続されてお
り、上記ドレイン領域と半導体基板との境界部は、ホッ
トエレクトロンまたはホットホールが発生し易い構造に
されるとともに、上記ソース領域と半導体基板との境界
部は、高耐圧構造となっていて、さらに、上記ワード線
を介して上記制御ゲートに所定の電圧を印加し、上記ビ
ット線を介して上記ドレイン領域に所定の電圧を印加
し、上記共通接続されたソース領域を所定の電位とし
て、上記ドレイン領域とチャネル領域との境界で生じた
ホットエレクトロンまたはホットホールを上記浮遊ゲー
トに注入させることにより情報の書込を行う手段と、情
報の読出時に、上記ソース領域とドレイン領域との間に
印加する電圧の極性を書込時とは反転するように、上記
ビット線および上記共通接続されたソース領域に各所定
の電圧を印加するとともに、上記ワード線を介して上記
制御ゲートに所定のセンス電圧を印加する手段と、上記
読出時に、上記ビット線の電位変化を監視することによ
り、上記トランジスタが導通するか否かを監視する手段
とを含むものである。
めの本発明の半導体記憶装置は、半導体基板にチャネル
領域を挟んで形成したソース領域およびドレイン領域
と、上記チャネル領域の上部に電気的に絶縁状態で設け
られた浮遊ゲートと、この浮遊ゲート上に設けられた制
御ゲートとを有し、メモリセルを構成する複数のトラン
ジスタと、一定方向に整列した複数のトランジスタによ
り共有される上記制御ゲートにより形成されるワード線
と、このワード線に交差する方向に整列した複数のトラ
ンジスタの各ドレイン領域に共通接続されるビット線と
を含み、複数本のワード線および複数本のビット線に跨
った所定領域内にマトリクス状に整列した複数のトラン
ジスタの上記ソース領域は共通のラインに接続されてお
り、上記ドレイン領域と半導体基板との境界部は、ホッ
トエレクトロンまたはホットホールが発生し易い構造に
されるとともに、上記ソース領域と半導体基板との境界
部は、高耐圧構造となっていて、さらに、上記ワード線
を介して上記制御ゲートに所定の電圧を印加し、上記ビ
ット線を介して上記ドレイン領域に所定の電圧を印加
し、上記共通接続されたソース領域を所定の電位とし
て、上記ドレイン領域とチャネル領域との境界で生じた
ホットエレクトロンまたはホットホールを上記浮遊ゲー
トに注入させることにより情報の書込を行う手段と、情
報の読出時に、上記ソース領域とドレイン領域との間に
印加する電圧の極性を書込時とは反転するように、上記
ビット線および上記共通接続されたソース領域に各所定
の電圧を印加するとともに、上記ワード線を介して上記
制御ゲートに所定のセンス電圧を印加する手段と、上記
読出時に、上記ビット線の電位変化を監視することによ
り、上記トランジスタが導通するか否かを監視する手段
とを含むものである。
【００１０】また、本発明の半導体記憶装置の記憶情報
読出方法は、半導体基板にチャネル領域を挟んで形成し
たソース領域およびドレイン領域と、上記チャネル領域
の上部に電気的に絶縁状態で設けられた浮遊ゲートと、
この浮遊ゲート上に設けられた制御ゲートとを有するメ
モリセル用の複数のトランジスタと、一定方向に整列し
た複数のトランジスタにより共有される上記制御ゲート
により形成されるワード線と、このワード線に交差する
方向に整列した複数のトランジスタの各ドレイン領域に
共通接続されるビット線とを含み、複数本のワード線お
よび複数本のビット線に跨った所定領域内にマトリクス
状に整列した複数のトランジスタの上記ソース領域は共
通のラインに接続されており、上記ドレイン領域と半導
体基板との境界部は、ホットエレクトロンまたはホット
ホールが発生し易い構造にされるとともに、上記ソース
領域と半導体基板との境界部は、高耐圧構造となってい
て、さらに、上記ワード線を介して上記制御ゲートに所
定の電圧を印加し、上記ビット線を介して上記ドレイン
領域に所定の電圧を印加し、上記共通接続されたソース
領域を所定の電位として、上記ドレイン領域とチャネル
領域との境界で生じたホットエレクトロンまたはホット
ホールを上記浮遊ゲートに注入させることにより情報の
書込を行う手段とを含む半導体記憶装置の記憶情報を読
み出す方法であって、情報の読出時には、上記ビット線
および上記共通接続されたソース領域に各所定の電圧を
与えることにより、上記ソース領域とドレイン領域との
間に印加する電圧の極性を書込時とは反転するととも
に、上記ワード線を介して上記制御ゲートに所定のセン
ス電圧を印加し、さらに、上記トランジスタが導通する
か否かを上記ビット線の電位変化を調べることによって
監視することを特徴とする。
読出方法は、半導体基板にチャネル領域を挟んで形成し
たソース領域およびドレイン領域と、上記チャネル領域
の上部に電気的に絶縁状態で設けられた浮遊ゲートと、
この浮遊ゲート上に設けられた制御ゲートとを有するメ
モリセル用の複数のトランジスタと、一定方向に整列し
た複数のトランジスタにより共有される上記制御ゲート
により形成されるワード線と、このワード線に交差する
方向に整列した複数のトランジスタの各ドレイン領域に
共通接続されるビット線とを含み、複数本のワード線お
よび複数本のビット線に跨った所定領域内にマトリクス
状に整列した複数のトランジスタの上記ソース領域は共
通のラインに接続されており、上記ドレイン領域と半導
体基板との境界部は、ホットエレクトロンまたはホット
ホールが発生し易い構造にされるとともに、上記ソース
領域と半導体基板との境界部は、高耐圧構造となってい
て、さらに、上記ワード線を介して上記制御ゲートに所
定の電圧を印加し、上記ビット線を介して上記ドレイン
領域に所定の電圧を印加し、上記共通接続されたソース
領域を所定の電位として、上記ドレイン領域とチャネル
領域との境界で生じたホットエレクトロンまたはホット
ホールを上記浮遊ゲートに注入させることにより情報の
書込を行う手段とを含む半導体記憶装置の記憶情報を読
み出す方法であって、情報の読出時には、上記ビット線
および上記共通接続されたソース領域に各所定の電圧を
与えることにより、上記ソース領域とドレイン領域との
間に印加する電圧の極性を書込時とは反転するととも
に、上記ワード線を介して上記制御ゲートに所定のセン
ス電圧を印加し、さらに、上記トランジスタが導通する
か否かを上記ビット線の電位変化を調べることによって
監視することを特徴とする。
【００１１】
【作用】上記の発明によれば、記憶情報の読出に当た
り、メモリセルを構成するトランジスタのソース・ドレ
イン間の電圧の極性が書込時とは反転される。すなわ
ち、記憶情報の読出時には、ソース・ドレイン間に書込
時とは反対の極性の電圧が印加される。よって、ドレイ
ン領域の境界でホットエレクトロンまたはホットホール
が生成されるおそれがない。
り、メモリセルを構成するトランジスタのソース・ドレ
イン間の電圧の極性が書込時とは反転される。すなわ
ち、記憶情報の読出時には、ソース・ドレイン間に書込
時とは反対の極性の電圧が印加される。よって、ドレイ
ン領域の境界でホットエレクトロンまたはホットホール
が生成されるおそれがない。
【００１２】また、ソース領域と半導体基板との境界部
は、高耐圧構造になっているから、読出時にソース領域
に高い電圧を印加してもソフトライトを生じるおそれが
ない。したがって、情報の読出時に浮遊ゲートの蓄積電
荷量に変化を生じることはなく、いわゆるソフトライト
を確実に防止することができ、かつ、ソース領域に印加
する読出電圧を比較的高く設定して、高速読出動作を実
現することもできる。
は、高耐圧構造になっているから、読出時にソース領域
に高い電圧を印加してもソフトライトを生じるおそれが
ない。したがって、情報の読出時に浮遊ゲートの蓄積電
荷量に変化を生じることはなく、いわゆるソフトライト
を確実に防止することができ、かつ、ソース領域に印加
する読出電圧を比較的高く設定して、高速読出動作を実
現することもできる。
【００１３】なお、メモリセルの記憶情報は、制御ゲー
トに所定のセンス電圧を印加したときに、このセルのト
ランジスタが導通するか遮断状態に保たれるかを監視す
ることによって検知できる。すなわち、ホットエレクト
ロンなどが浮遊ゲートに注入されて蓄えられている状態
と、浮遊ゲートに電荷が蓄えられていない状態とでは、
トランジスタが導通する閾値電圧が異なるから、この二
種類の閾値電圧の間の値のセンス電圧を制御ゲートに印
加し、このときのトランジスタの導通／非導通を調べる
ことによって、記憶情報が読み出せることになる。
トに所定のセンス電圧を印加したときに、このセルのト
ランジスタが導通するか遮断状態に保たれるかを監視す
ることによって検知できる。すなわち、ホットエレクト
ロンなどが浮遊ゲートに注入されて蓄えられている状態
と、浮遊ゲートに電荷が蓄えられていない状態とでは、
トランジスタが導通する閾値電圧が異なるから、この二
種類の閾値電圧の間の値のセンス電圧を制御ゲートに印
加し、このときのトランジスタの導通／非導通を調べる
ことによって、記憶情報が読み出せることになる。
【００１４】
【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。図１は、本発明の一実施例の半
導体記憶装置のメモリセルを構成するトランジスタの構
成を示す断面図であり、図１(b) は図１(a) の切断面線
Ｉ−Ｉから見た断面図である。ｐ型半導体基板１１に
は、チャネル領域１２を挟んでｎ+ 型のソース領域１３
およびドレイン領域１４が形成されている。ソース領域
１３と半導体基板１１との境界には、ソース領域１３を
高耐圧構造とするために、ｎ- 型拡散層１５が形成され
ている。また、ドレイン領域１４と半導体基板１１との
境界には、この境界部分で強い電場を形成させてホット
エレクトロンの発生効率を高めるためのｐ型拡散層１６
が形成されている。
照して詳細に説明する。図１は、本発明の一実施例の半
導体記憶装置のメモリセルを構成するトランジスタの構
成を示す断面図であり、図１(b) は図１(a) の切断面線
Ｉ−Ｉから見た断面図である。ｐ型半導体基板１１に
は、チャネル領域１２を挟んでｎ+ 型のソース領域１３
およびドレイン領域１４が形成されている。ソース領域
１３と半導体基板１１との境界には、ソース領域１３を
高耐圧構造とするために、ｎ- 型拡散層１５が形成され
ている。また、ドレイン領域１４と半導体基板１１との
境界には、この境界部分で強い電場を形成させてホット
エレクトロンの発生効率を高めるためのｐ型拡散層１６
が形成されている。
【００１５】チャネル領域１２の表面にはトンネル酸化
膜１７、浮遊ゲート１８、ＯＮＯ（Oxide-Nitride-Oxid
e ）層間絶縁膜１９および制御ゲート２０が順に積層さ
れて形成されている。さらに層間絶縁膜２１が介在した
状態で、コンタクト孔３１を介してドレイン領域１４に
接続されたＡｌ配線２２が形成され、さらに全面を被覆
するパッシベーション膜２３が形成されている。なお、
図１(b) において、２４はフィールド酸化膜を示す。
膜１７、浮遊ゲート１８、ＯＮＯ（Oxide-Nitride-Oxid
e ）層間絶縁膜１９および制御ゲート２０が順に積層さ
れて形成されている。さらに層間絶縁膜２１が介在した
状態で、コンタクト孔３１を介してドレイン領域１４に
接続されたＡｌ配線２２が形成され、さらに全面を被覆
するパッシベーション膜２３が形成されている。なお、
図１(b) において、２４はフィールド酸化膜を示す。
【００１６】図２は、上述のトランジスタをメモリセル
として用いた半導体記憶装置の平面図であり、層間絶縁
膜２１およびパッシベーション膜２３を除いた構成が示
されている。この図２において、上記の図１に示された
各部に対応する部分には、同一の参照符号を付して示
す。制御ゲート２０は、一定の方向に整列した複数のト
ランジスタにより共有されてワード線Ｗ１，Ｗ２，・・・・
を形成し、Ａｌ配線２２は、ワード線Ｗ１，Ｗ２，・・・・
に交差する方向に整列したトランジスタの各ドレイン領
域１４に共通接続されてビット線Ｂ１，Ｂ２，・・・・を形
成している。
として用いた半導体記憶装置の平面図であり、層間絶縁
膜２１およびパッシベーション膜２３を除いた構成が示
されている。この図２において、上記の図１に示された
各部に対応する部分には、同一の参照符号を付して示
す。制御ゲート２０は、一定の方向に整列した複数のト
ランジスタにより共有されてワード線Ｗ１，Ｗ２，・・・・
を形成し、Ａｌ配線２２は、ワード線Ｗ１，Ｗ２，・・・・
に交差する方向に整列したトランジスタの各ドレイン領
域１４に共通接続されてビット線Ｂ１，Ｂ２，・・・・を形
成している。
【００１７】図３は、図２に示された半導体記憶装置の
電気回路図であり、隣接する４個のメモリセルＣ１１，
Ｃ１２，Ｃ２１，Ｃ２２に関する回路構成が示されてい
る。各メモリセルのトランジスタのソースは、ラインＳ
１に共通に接続されている。下記表１には、セルＣ１１
に対して、書込、読出および消去を行う各場合に、ワー
ド線Ｗ１，Ｗ２、ビット線Ｂ１，Ｂ２、およびラインＳ
１、ならびに半導体基板１１に印加される電圧がまとめ
て示されている。以下では、この表１に基づき、メモリ
Ｃ１１に関する書込、読出および消去の各動作について
説明する。
電気回路図であり、隣接する４個のメモリセルＣ１１，
Ｃ１２，Ｃ２１，Ｃ２２に関する回路構成が示されてい
る。各メモリセルのトランジスタのソースは、ラインＳ
１に共通に接続されている。下記表１には、セルＣ１１
に対して、書込、読出および消去を行う各場合に、ワー
ド線Ｗ１，Ｗ２、ビット線Ｂ１，Ｂ２、およびラインＳ
１、ならびに半導体基板１１に印加される電圧がまとめ
て示されている。以下では、この表１に基づき、メモリ
Ｃ１１に関する書込、読出および消去の各動作について
説明する。
【００１８】
【表１】
【００１９】＜書込動作＞メモリセルＣ１１への書込の
際には、ビット線Ｂ１およびワード線Ｗ１にそれぞれ１
２Ｖ，１２Ｖの高電圧が印加されるとともに、ラインＳ
１は接地電位とされる。これにより、メモリセルＣ１１
のトランジスタでは、ドレイン領域１４とチャネル領域
１２との境界に生じる強い電場のためにホットエレクト
ロンが生じる。このホットエレクトロンは、トンネル酸
化膜１７を通過して浮遊ゲート１８に蓄えられる。な
お、ワード線Ｗ２およびビット線Ｂ１はいずれも接地電
位とされ、これにより、メモリセルＣ１２，Ｃ２１およ
びＣ２２は非選択状態となる。
際には、ビット線Ｂ１およびワード線Ｗ１にそれぞれ１
２Ｖ，１２Ｖの高電圧が印加されるとともに、ラインＳ
１は接地電位とされる。これにより、メモリセルＣ１１
のトランジスタでは、ドレイン領域１４とチャネル領域
１２との境界に生じる強い電場のためにホットエレクト
ロンが生じる。このホットエレクトロンは、トンネル酸
化膜１７を通過して浮遊ゲート１８に蓄えられる。な
お、ワード線Ｗ２およびビット線Ｂ１はいずれも接地電
位とされ、これにより、メモリセルＣ１２，Ｃ２１およ
びＣ２２は非選択状態となる。
【００２０】浮遊ゲート１８にエレクトロンが蓄えられ
た状態と、蓄えられていない状態とでは、ソース・ドレ
イン間を導通させるために必要なゲート電圧が変化す
る。すなわち、ソース・ドレイン間を導通させるための
閾値電圧は、浮遊ゲート１８にエレクトロンを注入した
状態の方が高くなる。このようにして、閾値電圧を２種
類に設定することで「１」または「０」の二値データを
各セルに記憶させることができる。
た状態と、蓄えられていない状態とでは、ソース・ドレ
イン間を導通させるために必要なゲート電圧が変化す
る。すなわち、ソース・ドレイン間を導通させるための
閾値電圧は、浮遊ゲート１８にエレクトロンを注入した
状態の方が高くなる。このようにして、閾値電圧を２種
類に設定することで「１」または「０」の二値データを
各セルに記憶させることができる。
【００２１】＜読出動作＞メモリセルＣ１１の記憶情報
の読出に当たっては、ワード線Ｗ１にセンス電圧である
２Ｖが印加され、ビット線Ｂ１が接地されるとともに、
ラインＳ１に２Ｖの正電圧が印加される。すなわち、メ
モリセルＣ１１のソース・ドレイン間に印加される電圧
は書込時とは反転され、ドレインには電圧は印加されな
い。
の読出に当たっては、ワード線Ｗ１にセンス電圧である
２Ｖが印加され、ビット線Ｂ１が接地されるとともに、
ラインＳ１に２Ｖの正電圧が印加される。すなわち、メ
モリセルＣ１１のソース・ドレイン間に印加される電圧
は書込時とは反転され、ドレインには電圧は印加されな
い。
【００２２】このようにドレインに電圧を印加しないよ
うにすると、ドレイン領域１４と基板１１との間でのホ
ットエレクトロンの発生が防がれるので、浮遊ゲート１
８における蓄積電荷の変化が抑制される。一方、ソース
領域１３と半導体基板１２との境界は、ｎ- 拡散層１５
により高耐圧構造となっているから、この領域でホット
エレクトロンが発生することはない。したがって、上述
のような電圧の印加を伴う読出動作では、いわゆるソフ
トライトを有効に防止することができる。
うにすると、ドレイン領域１４と基板１１との間でのホ
ットエレクトロンの発生が防がれるので、浮遊ゲート１
８における蓄積電荷の変化が抑制される。一方、ソース
領域１３と半導体基板１２との境界は、ｎ- 拡散層１５
により高耐圧構造となっているから、この領域でホット
エレクトロンが発生することはない。したがって、上述
のような電圧の印加を伴う読出動作では、いわゆるソフ
トライトを有効に防止することができる。
【００２３】なお、センス電圧とは、浮遊ゲート１８に
エレクトロンが注入されていない場合の閾値電圧と、エ
レクトロンが蓄えられている状態での閾値電圧との中間
的な値の電圧である。したがって、このセンス電圧を印
加すると、浮遊ゲート１８にエレクトロンが蓄えられて
いるかどうかで、ソース・ドレイン間の導通／非導通が
決まることになる。なお、ワード線Ｗ２は接地電位とさ
れ、また、ビット線Ｂ２は、ラインＳ１と同じ２Ｖが与
えられるか、または開放状態とされる。
エレクトロンが注入されていない場合の閾値電圧と、エ
レクトロンが蓄えられている状態での閾値電圧との中間
的な値の電圧である。したがって、このセンス電圧を印
加すると、浮遊ゲート１８にエレクトロンが蓄えられて
いるかどうかで、ソース・ドレイン間の導通／非導通が
決まることになる。なお、ワード線Ｗ２は接地電位とさ
れ、また、ビット線Ｂ２は、ラインＳ１と同じ２Ｖが与
えられるか、または開放状態とされる。
【００２４】浮遊ゲート１８にエレクトロンが蓄えられ
ていない場合には閾値電圧はセンス電圧よりも低いか
ら、セルＣ１１のソース・ドレイン間は導通することに
なる。このため、当初接地電位であったビット線Ｂ１の
電位は、ラインＳ１に２Ｖの電圧が印加されることによ
って、２Ｖに上がることになる。一方、浮遊ゲート１８
にエレクトロンが蓄えられている場合には、閾値電圧は
センス電圧よりも高いから、セルＣ１１は非導通状態に
保たれる。このため、ビット線Ｂ１の電位も接地電位の
ままとなる。したがって、上述のような各電圧を、ワー
ド線Ｗ１，Ｗ２、ビット線Ｂ１，Ｂ２およびラインＳ１
に印加するとともに、ビット線Ｂ１の電位の変化を調べ
ることにより、セルＣ１の記憶情報が読み出せることに
なる。
ていない場合には閾値電圧はセンス電圧よりも低いか
ら、セルＣ１１のソース・ドレイン間は導通することに
なる。このため、当初接地電位であったビット線Ｂ１の
電位は、ラインＳ１に２Ｖの電圧が印加されることによ
って、２Ｖに上がることになる。一方、浮遊ゲート１８
にエレクトロンが蓄えられている場合には、閾値電圧は
センス電圧よりも高いから、セルＣ１１は非導通状態に
保たれる。このため、ビット線Ｂ１の電位も接地電位の
ままとなる。したがって、上述のような各電圧を、ワー
ド線Ｗ１，Ｗ２、ビット線Ｂ１，Ｂ２およびラインＳ１
に印加するとともに、ビット線Ｂ１の電位の変化を調べ
ることにより、セルＣ１の記憶情報が読み出せることに
なる。
【００２５】なお、ラインＳ１への２Ｖの電圧と、ワー
ド線Ｗ１へのセンス電圧とは、いずれが先に印加されて
もよく、いずれか後に印加される電圧の印加前後におけ
るビット線Ｂ１の電位の変化を監視することによって、
記憶情報の読出を達成できる。上述のように、ソース領
域１３は高耐圧構造となっているから、読出時において
このソース領域１３に多少高い電圧を印加してもソフト
ライトが生じることはない。したがって、ソース領域１
３に印加する読出電圧を比較的高く設定することで、ビ
ット線Ｂ１からの電流を多くすることができ、これによ
り読出速度を向上することができ、また情報の読出を正
確に行えるという利点がある。
ド線Ｗ１へのセンス電圧とは、いずれが先に印加されて
もよく、いずれか後に印加される電圧の印加前後におけ
るビット線Ｂ１の電位の変化を監視することによって、
記憶情報の読出を達成できる。上述のように、ソース領
域１３は高耐圧構造となっているから、読出時において
このソース領域１３に多少高い電圧を印加してもソフト
ライトが生じることはない。したがって、ソース領域１
３に印加する読出電圧を比較的高く設定することで、ビ
ット線Ｂ１からの電流を多くすることができ、これによ
り読出速度を向上することができ、また情報の読出を正
確に行えるという利点がある。
【００２６】なお、表１のように電圧を印加した場合、
セルＣ１２，Ｃ２２は、ビット線Ｂ２にラインＳ１と同
じ電圧が与えられるから（またはビット線Ｂ２が開放状
態とされるから）、ワード線Ｗ１，Ｗ２の電圧によらず
に非導通状態に保たれる。また、セルＣ２１は、ワード
線Ｗ２にセンス電圧（２Ｖ）が与えられないので、ビッ
ト線Ｂ１の状態によらずに非導通状態に保たれることに
なる。
セルＣ１２，Ｃ２２は、ビット線Ｂ２にラインＳ１と同
じ電圧が与えられるから（またはビット線Ｂ２が開放状
態とされるから）、ワード線Ｗ１，Ｗ２の電圧によらず
に非導通状態に保たれる。また、セルＣ２１は、ワード
線Ｗ２にセンス電圧（２Ｖ）が与えられないので、ビッ
ト線Ｂ１の状態によらずに非導通状態に保たれることに
なる。
【００２７】＜消去動作＞消去動作は、全てのセルＣ１
１，Ｃ１２，Ｃ２１，Ｃ２２に関して行われる。すなわ
ち、ビット線Ｂ１，Ｂ２を開放状態とする一方で、ワー
ド線Ｗ１，Ｗ２は接地電位とされ、さらにラインＳ１に
は１２Ｖの高電圧が印加される。これにより、浮遊ゲー
ト１８に蓄積されていたエレクトロンがソース領域１３
に引き抜かれ、全てのセルの浮遊ゲート１８はエレクト
ロンが蓄積されていない状態となり、全てのセルの記憶
情報の消去が達成される。
１，Ｃ１２，Ｃ２１，Ｃ２２に関して行われる。すなわ
ち、ビット線Ｂ１，Ｂ２を開放状態とする一方で、ワー
ド線Ｗ１，Ｗ２は接地電位とされ、さらにラインＳ１に
は１２Ｖの高電圧が印加される。これにより、浮遊ゲー
ト１８に蓄積されていたエレクトロンがソース領域１３
に引き抜かれ、全てのセルの浮遊ゲート１８はエレクト
ロンが蓄積されていない状態となり、全てのセルの記憶
情報の消去が達成される。
【００２８】以上のように本実施例では、記憶情報の読
出に当たり、メモリセルを構成するトランジスタのソー
ス・ドレイン間の電圧の極性が、書込時とは反転され
る。すなわち、書込時にはドレイン領域１４に正の高電
圧（１２Ｖ）が印加されるのに対して、読出時にはソー
ス領域１３に正の電圧が印加される。ソース領域１３と
半導体基板１１との境界は高耐圧構造となっているか
ら、読出動作時にソース領域１３に正の電圧を印加して
もホットエレクトロンが発生することはなく、ソフトラ
イトが生じるおそれがない。このようにして、本実施例
によれば、ソフトライトを有効に防いで、記憶情報の保
持を良好に行わせることができる。
出に当たり、メモリセルを構成するトランジスタのソー
ス・ドレイン間の電圧の極性が、書込時とは反転され
る。すなわち、書込時にはドレイン領域１４に正の高電
圧（１２Ｖ）が印加されるのに対して、読出時にはソー
ス領域１３に正の電圧が印加される。ソース領域１３と
半導体基板１１との境界は高耐圧構造となっているか
ら、読出動作時にソース領域１３に正の電圧を印加して
もホットエレクトロンが発生することはなく、ソフトラ
イトが生じるおそれがない。このようにして、本実施例
によれば、ソフトライトを有効に防いで、記憶情報の保
持を良好に行わせることができる。
【００２９】以下では上述の半導体記憶装置の製造方法
を、図４〜図９を参照しながら概説する。先ず図４に示
すように、半導体基板１１上にＬＯＣＯＳ（Local Oxid
ation of Silicon）法によってフィールド酸化膜２４が
形成され、活性領域３０の分離が行われる。なお、図４
(a) は平面図であり、図４(b) は図４(a) の切断面線IV
ｂ−IVｂから見た断面図であり、図４(c) は図４(a) の
切断面線IVｃ−IVｃから見た断面図である。以下、図５
〜図９のそれぞれにおいて、(a) 〜(c) に示す各図の対
応関係は、上記の図４における対応関係と同様である。
を、図４〜図９を参照しながら概説する。先ず図４に示
すように、半導体基板１１上にＬＯＣＯＳ（Local Oxid
ation of Silicon）法によってフィールド酸化膜２４が
形成され、活性領域３０の分離が行われる。なお、図４
(a) は平面図であり、図４(b) は図４(a) の切断面線IV
ｂ−IVｂから見た断面図であり、図４(c) は図４(a) の
切断面線IVｃ−IVｃから見た断面図である。以下、図５
〜図９のそれぞれにおいて、(a) 〜(c) に示す各図の対
応関係は、上記の図４における対応関係と同様である。
【００３０】次に、図５に示すように、活性領域３０の
部分の半導体基板１１の表面にトンネル酸化膜１７が形
成される。このトンネル酸化膜１７の膜厚は、たとえば
１０ｎｍ程度とされる。続いて、図６に示すように、活
性領域３０上に、トンネル酸化膜１７に積層して、浮遊
ゲート１８用のポリシリコン膜１８ａが形成される。こ
のポリシリコン膜１８ａには、リンが添加されて低抵抗
化される。
部分の半導体基板１１の表面にトンネル酸化膜１７が形
成される。このトンネル酸化膜１７の膜厚は、たとえば
１０ｎｍ程度とされる。続いて、図６に示すように、活
性領域３０上に、トンネル酸化膜１７に積層して、浮遊
ゲート１８用のポリシリコン膜１８ａが形成される。こ
のポリシリコン膜１８ａには、リンが添加されて低抵抗
化される。
【００３１】次に、図７に示すように、ＯＮＯ層間絶縁
膜１９および制御ゲート２０が積層状態でパターン形成
される。制御ゲート２０のパターニングの際には、ソー
ス領域１３またはドレイン領域１４に対応する領域にお
けるポリシリコン膜１８ａが同時に除去され、このよう
にして、パターニングされた浮遊ゲート１８が得られる
ことになる。なお、層間絶縁膜１９には、たとえば一対
の酸化シリコン膜により窒化シリコン膜を挟持した構造
の膜が適用される。
膜１９および制御ゲート２０が積層状態でパターン形成
される。制御ゲート２０のパターニングの際には、ソー
ス領域１３またはドレイン領域１４に対応する領域にお
けるポリシリコン膜１８ａが同時に除去され、このよう
にして、パターニングされた浮遊ゲート１８が得られる
ことになる。なお、層間絶縁膜１９には、たとえば一対
の酸化シリコン膜により窒化シリコン膜を挟持した構造
の膜が適用される。
【００３２】この状態から、ホウ素イオンの注入および
ヒ素イオンの注入が行われて、ドレイン領域１４および
ｐ型拡散層１６が形成される。さらに、ヒ素イオンおよ
びリンイオンの注入により、ｎ- 型の拡散層１５を周囲
に有する高耐圧構造のｎ+ 型ソース領域１３が形成され
る。この状態が図８に示されている。続いて、図９に示
すように、層間絶縁膜２１が形成される。この層間絶縁
膜２１においてドレイン領域１４の上部には、コンタク
ト孔３１が形成される。そして、このコンタクト孔３１
を介してドレイン領域１４に接続されたＡｌ配線２２が
形成され、この状態で全面がパッシベーション膜２３で
被覆される。このようにして、図１に示す構造のメモリ
セルトランジスタを有する半導体記憶装置が得られる。
ヒ素イオンの注入が行われて、ドレイン領域１４および
ｐ型拡散層１６が形成される。さらに、ヒ素イオンおよ
びリンイオンの注入により、ｎ- 型の拡散層１５を周囲
に有する高耐圧構造のｎ+ 型ソース領域１３が形成され
る。この状態が図８に示されている。続いて、図９に示
すように、層間絶縁膜２１が形成される。この層間絶縁
膜２１においてドレイン領域１４の上部には、コンタク
ト孔３１が形成される。そして、このコンタクト孔３１
を介してドレイン領域１４に接続されたＡｌ配線２２が
形成され、この状態で全面がパッシベーション膜２３で
被覆される。このようにして、図１に示す構造のメモリ
セルトランジスタを有する半導体記憶装置が得られる。
【００３３】なお、本発明は上記の実施例に限定される
ものではない。たとえば、上記の実施例では、ドレイン
領域１３とチャネル領域１２との境界でホットエレクト
ロンを発生させて、このホットエレクトロンを浮遊ゲー
ト１８に注入することにより情報の書込が行われる場合
について説明しているが、ドレイン領域の境界でホット
ホールを生成させ、このホットホールを浮遊ゲートに注
入することで情報の書込を行うようにした構成に対して
も本発明は容易に応用することができる。すなわち、こ
の場合にも、読出時において、書込時にドレイン領域に
印加した極性の電圧を高耐圧構造のソース領域に印加す
るようにすることで、ソフトライトを有効に防ぎつつ、
記憶情報の読出を良好に行うことができる。その他、本
発明の要旨を変更しない範囲で種々の変更を施すことが
可能である。
ものではない。たとえば、上記の実施例では、ドレイン
領域１３とチャネル領域１２との境界でホットエレクト
ロンを発生させて、このホットエレクトロンを浮遊ゲー
ト１８に注入することにより情報の書込が行われる場合
について説明しているが、ドレイン領域の境界でホット
ホールを生成させ、このホットホールを浮遊ゲートに注
入することで情報の書込を行うようにした構成に対して
も本発明は容易に応用することができる。すなわち、こ
の場合にも、読出時において、書込時にドレイン領域に
印加した極性の電圧を高耐圧構造のソース領域に印加す
るようにすることで、ソフトライトを有効に防ぎつつ、
記憶情報の読出を良好に行うことができる。その他、本
発明の要旨を変更しない範囲で種々の変更を施すことが
可能である。
【００３４】
【発明の効果】以上のように本発明によれば、情報の読
出時におけるドレイン領域とチャネル領域との境界での
ホットエレクトロンまたはホットホールの生成を防止で
きる。したがって、情報の読出時に浮遊ゲートの蓄積電
荷量に変化が生じることはないから、いわゆるソフトラ
イトを確実に防止できる。
出時におけるドレイン領域とチャネル領域との境界での
ホットエレクトロンまたはホットホールの生成を防止で
きる。したがって、情報の読出時に浮遊ゲートの蓄積電
荷量に変化が生じることはないから、いわゆるソフトラ
イトを確実に防止できる。
【図１】本発明の一実施例の半導体記憶装置に適用され
るメモリセルトランジスタの構成を示す断面図である。
るメモリセルトランジスタの構成を示す断面図である。
【図２】上記実施例の半導体記憶装置の一部の平面図で
ある。
ある。
【図３】上記実施例の半導体記憶装置の一部の電気的構
成を示す電気回路図である。
成を示す電気回路図である。
【図４】上記実施例の半導体記憶装置の製造方法を説明
するための図であり、(a) は平面図、(b) は(a) の切断
面線IVｂ−IVｂから見た断面図、(c) は(a) の切断面線
IVｃ−IVｃから見た断面図である。
するための図であり、(a) は平面図、(b) は(a) の切断
面線IVｂ−IVｂから見た断面図、(c) は(a) の切断面線
IVｃ−IVｃから見た断面図である。
【図５】上記実施例の半導体記憶装置の製造方法を説明
するための図であり、(a) は平面図、(b) は(a) の切断
面線Ｖｂ−Ｖｂから見た断面図、(c) は(a) の切断面線
Ｖｃ−Ｖｃから見た断面図である。
するための図であり、(a) は平面図、(b) は(a) の切断
面線Ｖｂ−Ｖｂから見た断面図、(c) は(a) の切断面線
Ｖｃ−Ｖｃから見た断面図である。
【図６】上記実施例の半導体記憶装置の製造方法を説明
するための図であり、(a) は平面図、(b) は(a) の切断
面線VIｂ−VIｂから見た断面図、(c) は(a) の切断面線
VIｃ−VIｃから見た断面図である。
するための図であり、(a) は平面図、(b) は(a) の切断
面線VIｂ−VIｂから見た断面図、(c) は(a) の切断面線
VIｃ−VIｃから見た断面図である。
【図７】上記実施例の半導体記憶装置の製造方法を説明
するための図であり、(a) は平面図、(b) は(a) の切断
面線VIIb−VIIbから見た断面図、(c) は(a) の切断面線
VIIc−VIIcから見た断面図である。
するための図であり、(a) は平面図、(b) は(a) の切断
面線VIIb−VIIbから見た断面図、(c) は(a) の切断面線
VIIc−VIIcから見た断面図である。
【図８】上記実施例の半導体記憶装置の製造方法を説明
するための図であり、(a) は平面図、(b) は(a) の切断
面線VIIIｂ−VIIIｂから見た断面図、(c) は(a) の切断
面線VIIIｃ−VIIIｃから見た断面図である。
するための図であり、(a) は平面図、(b) は(a) の切断
面線VIIIｂ−VIIIｂから見た断面図、(c) は(a) の切断
面線VIIIｃ−VIIIｃから見た断面図である。
【図９】上記実施例の半導体記憶装置の製造方法を説明
するための図であり、(a) は平面図、(b) は(a) の切断
面線IXｂ−IXｂから見た断面図、(c) は(a) の切断面線
IXｃ−IXｃから見た断面図である。
するための図であり、(a) は平面図、(b) は(a) の切断
面線IXｂ−IXｂから見た断面図、(c) は(a) の切断面線
IXｃ−IXｃから見た断面図である。
【図１０】半導体記憶装置に従来から適用されているメ
モリセルトランジスタの原理的構成を示す断面図であ
る。
モリセルトランジスタの原理的構成を示す断面図であ
る。
【図１１】従来の半導体記憶装置におけるソフトライト
特性を示すグラフである。
特性を示すグラフである。
１１ 半導体基板
１２ チャネル領域
１３ ソース領域
１４ ドレイン領域
１５ ｎ- 型拡散層
１６ ｐ型拡散層
１７ トンネル酸化膜
１８ 浮遊ゲート
１９ ＯＮＯ層間絶縁膜
２０ 制御ゲート（ワード線）
２２ Ａｌ配線（ビット線）
Claims (2)
- 【請求項１】半導体基板にチャネル領域を挟んで形成し
たソース領域およびドレイン領域と、上記チャネル領域
の上部に電気的に絶縁状態で設けられた浮遊ゲートと、
この浮遊ゲート上に設けられた制御ゲートとを有し、メ
モリセルを構成する複数のトランジスタと、 一定方向に整列した複数のトランジスタにより共有され
る上記制御ゲートにより形成されるワード線と、 このワード線に交差する方向に整列した複数のトランジ
スタの各ドレイン領域に共通接続されるビット線とを含
み、 複数本のワード線および複数本のビット線に跨った所定
領域内にマトリクス状に整列した複数のトランジスタの
上記ソース領域は共通のラインに接続されており、上記ドレイン領域と半導体基板との境界部は、ホットエ
レクトロンまたはホットホールが発生し易い構造にされ
るとともに、上記ソース領域と半導体基板との境界部
は、高耐圧構造となっていて、 さらに、 上記ワード線を介して上記制御ゲートに所定の電圧を印
加し、上記ビット線を介して上記ドレイン領域に所定の
電圧を印加し、上記共通接続されたソース領域を所定の
電位として、上記ドレイン領域とチャネル領域との境界
で生じたホットエレクトロンまたはホットホールを上記
浮遊ゲートに注入させることにより情報の書込を行う手
段と、 情報の読出時に、上記ソース領域とドレイン領域との間
に印加する電圧の極性を書込時とは反転するように、上
記ビット線および上記共通接続されたソース領域に各所
定の電圧を印加するとともに、上記ワード線を介して上
記制御ゲートに所定のセンス電圧を印加する手段と、 上記読出時に、上記ビット線の電位変化を監視すること
により、上記トランジスタが導通するか否かを監視する
手段とを含むことを特徴とする半導体記憶装置。 - 【請求項２】半導体基板にチャネル領域を挟んで形成し
たソース領域およびドレイン領域と、上記チャネル領域
の上部に電気的に絶縁状態で設けられた浮遊ゲートと、
この浮遊ゲート上に設けられた制御ゲートとを有するメ
モリセル用の複数のトランジスタと、一定方向に整列し
た複数のトランジスタにより共有される上記制御ゲート
により形成されるワード線と、このワード線に交差する
方向に整列した複数のトランジスタの各ドレイン領域に
共通接続されるビット線とを含み、複数本のワード線お
よび複数本のビット線に跨った所定領域内にマトリクス
状に整列した複数のトランジスタの上記ソース領域は共
通のラインに接続されており、上記ドレイン領域と半導
体基板との境界部は、ホットエレクトロンまたはホット
ホールが発生し易い構造にされるとともに、上記ソース
領域と半導体基板との境界部は、高耐圧構造となってい
て、さらに、上記ワード線を介して上記制御ゲートに所
定の電圧を印加し、上記ビット線を介して上記ドレイン
領域に所定の電圧を印加し、上記共通接続されたソース
領域を所定の電位として、上記ドレイン領域とチャネル
領域との境界で生じたホットエレクトロンまたはホット
ホールを上記浮遊ゲートに注入させることにより情報の
書込を行う手段とを含む半導体記憶装置の記憶情報を読
み出す方法であって、 情報の読出時には、上記ビット線および上記共通接続さ
れたソース領域に各所定の電圧を与えることにより、上
記ソース領域とドレイン領域との間に印加する電圧の極
性を書込時とは反転するとともに、上記ワード線を介し
て上記制御ゲートに所定のセンス電圧を印加し、さら
に、上記トランジスタが導通するか否かを上記ビット線
の電位変化を調べることによって監視することを特徴と
する半導体記憶装置の記憶情報読出方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27272691A JP3375087B2 (ja) | 1991-10-21 | 1991-10-21 | 半導体記憶装置およびその記憶情報読出方法 |
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