JPH0555602A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0555602A JPH0555602A JP3216896A JP21689691A JPH0555602A JP H0555602 A JPH0555602 A JP H0555602A JP 3216896 A JP3216896 A JP 3216896A JP 21689691 A JP21689691 A JP 21689691A JP H0555602 A JPH0555602 A JP H0555602A
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- memory cell
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Abstract
(57)【要約】
【目的】不揮発性記憶回路を備えた半導体集積回路装置
において、（１）信頼性を向上する。（２）集積度を向
上する。（３）周辺回路の設計を容易にできる。 【構成】メモリセルＱが、半導体領域（拡散層）で形成
された制御ゲート電極４と、この制御ゲート電極４上、
チャネル形成領域上の夫々に同一のゲート絶縁膜５を介
在して配置された電荷蓄積ゲート電極６とを備えた電界
効果トランジスタで構成され、情報書込みをホットエレ
クトロン注入又はアバランシェ注入、情報消去をＦＮト
ンネル電流とする一括消去型ＥＥＰＲＯＭを構成する。
において、（１）信頼性を向上する。（２）集積度を向
上する。（３）周辺回路の設計を容易にできる。 【構成】メモリセルＱが、半導体領域（拡散層）で形成
された制御ゲート電極４と、この制御ゲート電極４上、
チャネル形成領域上の夫々に同一のゲート絶縁膜５を介
在して配置された電荷蓄積ゲート電極６とを備えた電界
効果トランジスタで構成され、情報書込みをホットエレ
クトロン注入又はアバランシェ注入、情報消去をＦＮト
ンネル電流とする一括消去型ＥＥＰＲＯＭを構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、電気的消去型不揮発性記憶回路(Ｅlectric
ally Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍemory）
を搭載した半導体集積回路装置に適用して有効な技術に
関するものである。
関し、特に、電気的消去型不揮発性記憶回路(Ｅlectric
ally Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍemory）
を搭載した半導体集積回路装置に適用して有効な技術に
関するものである。
【０００２】
【従来の技術】マイクロプロセッサは数〜数十［Ｋbyt
e］程度の比較的記憶容量が小さい記憶回路が搭載され
る。この記憶回路は内部機能のトリミング（プログラム
の変更）やＰＬＤ（Ｐrogrammable Ｌogic Ｄevice）等
に使用される。記憶回路としては紫外線消去型不揮発性
記憶回路（Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍem
ory）、ＥＥＰＲＯＭのいずれかが使用される。
e］程度の比較的記憶容量が小さい記憶回路が搭載され
る。この記憶回路は内部機能のトリミング（プログラム
の変更）やＰＬＤ（Ｐrogrammable Ｌogic Ｄevice）等
に使用される。記憶回路としては紫外線消去型不揮発性
記憶回路（Ｅrasable Ｐrogrammable Ｒead Ｏnly Ｍem
ory）、ＥＥＰＲＯＭのいずれかが使用される。
【０００３】この種のマイクロプロセッサに搭載される
ＥＰＲＯＭ又はＥＥＰＲＯＭは、製造プロセスの工程数
の削減若しくは製造プロセスのコストの削減を主目的と
して、メモリセルが所謂単層ゲート構造で構成される。
ＥＰＲＯＭ又はＥＥＰＲＯＭは、製造プロセスの工程数
の削減若しくは製造プロセスのコストの削減を主目的と
して、メモリセルが所謂単層ゲート構造で構成される。
【０００４】単層ゲート構造を採用するＥＰＲＯＭは例
えば下記文献において報告されている。Ｅxtended Ａbs
tracts of the １８th (１９８６ Ｉnternational) Ｃo
nference on Ｓolid Ｓtate Ｄevices and Ｍaterial
s，Ｔokyo，１９８６，pp.３２３−３２６。この文献に
記載されるＥＰＲＯＭは、チャネル形成領域の表面上、
このチャネル形成領域と別の領域に設けられた半導体領
域（拡散層）で形成される制御ゲート電極の表面上の夫
々にゲート絶縁膜を介在して電荷蓄積ゲート電極を備え
た電界効果トランジスタでメモリセルを構成する。チャ
ネル形成領域の表面上の電荷蓄積ゲート電極、制御ゲー
ト電極の表面上の電荷蓄積ゲート電極の夫々は、同一ゲ
ート材例えば多結晶珪素膜で形成され、一体に構成され
かつ電気的に接続される。つまり、ＥＰＲＯＭのメモリ
セルは１トランジスタ型で構成される。
えば下記文献において報告されている。Ｅxtended Ａbs
tracts of the １８th (１９８６ Ｉnternational) Ｃo
nference on Ｓolid Ｓtate Ｄevices and Ｍaterial
s，Ｔokyo，１９８６，pp.３２３−３２６。この文献に
記載されるＥＰＲＯＭは、チャネル形成領域の表面上、
このチャネル形成領域と別の領域に設けられた半導体領
域（拡散層）で形成される制御ゲート電極の表面上の夫
々にゲート絶縁膜を介在して電荷蓄積ゲート電極を備え
た電界効果トランジスタでメモリセルを構成する。チャ
ネル形成領域の表面上の電荷蓄積ゲート電極、制御ゲー
ト電極の表面上の電荷蓄積ゲート電極の夫々は、同一ゲ
ート材例えば多結晶珪素膜で形成され、一体に構成され
かつ電気的に接続される。つまり、ＥＰＲＯＭのメモリ
セルは１トランジスタ型で構成される。
【０００５】前記ＥＰＲＯＭのメモリセルの情報書込み
は、前記メモリセルの電界効果トランジスタのチャネル
形成領域から電荷蓄積ゲート電極にホットエレクトロン
注入で電子を注入することにより行われる。また、情報
消去は紫外線照射により行われる。通常、ＥＰＲＯＭは
ＯＴＰ（Ｏne Ｔime Ｐrogrammable：１回の書込みだけ
が行われる）として使用される。
は、前記メモリセルの電界効果トランジスタのチャネル
形成領域から電荷蓄積ゲート電極にホットエレクトロン
注入で電子を注入することにより行われる。また、情報
消去は紫外線照射により行われる。通常、ＥＰＲＯＭは
ＯＴＰ（Ｏne Ｔime Ｐrogrammable：１回の書込みだけ
が行われる）として使用される。
【０００６】一方、単層ゲート構造を採用するＥＥＰＲ
ＯＭは例えば下記文献において報告されている。ＩＥＥ
Ｅ １９８８ Ｃustom Ｉntegrated Ｃircuits Ｃonfere
nce４.２。この文献に記載されるＥＥＰＲＯＭは、前述
のＥＰＲＯＭのメモリセルに類似した構造で構成され、
制御ゲート電極が半導体領域からなる電界効果トランジ
スタで構成される。このＥＥＰＲＯＭのメモリセルは、
情報書込み、情報消去のいずれもＦＮ（Ｆowler Ｎordh
im）トンネル電流で行うので、電界効果トランジスタの
ドレイン形成領域のチャネル形成領域と分離した領域に
トンネル領域が確保され、電界効果トランジスタ(情報
保持部)とビット線との間に選択用ＭＯＳＦＥＴが配置
される。つまり、ＥＥＰＲＯＭのメモリセルは２トラン
ジスタ型で構成される。前記トンネル領域は、それ以外
のゲート絶縁膜の膜厚に比べて薄く形成された、トンネ
ル電流が流れるのに必要なトンネル酸化珪素膜が形成さ
れる。
ＯＭは例えば下記文献において報告されている。ＩＥＥ
Ｅ １９８８ Ｃustom Ｉntegrated Ｃircuits Ｃonfere
nce４.２。この文献に記載されるＥＥＰＲＯＭは、前述
のＥＰＲＯＭのメモリセルに類似した構造で構成され、
制御ゲート電極が半導体領域からなる電界効果トランジ
スタで構成される。このＥＥＰＲＯＭのメモリセルは、
情報書込み、情報消去のいずれもＦＮ（Ｆowler Ｎordh
im）トンネル電流で行うので、電界効果トランジスタの
ドレイン形成領域のチャネル形成領域と分離した領域に
トンネル領域が確保され、電界効果トランジスタ(情報
保持部)とビット線との間に選択用ＭＯＳＦＥＴが配置
される。つまり、ＥＥＰＲＯＭのメモリセルは２トラン
ジスタ型で構成される。前記トンネル領域は、それ以外
のゲート絶縁膜の膜厚に比べて薄く形成された、トンネ
ル電流が流れるのに必要なトンネル酸化珪素膜が形成さ
れる。
【０００７】
【発明が解決しようとする課題】しかしながら、前述の
ＥＰＲＯＭ、ＥＥＰＲＯＭの夫々は下記の点において配
慮がなされていない。
ＥＰＲＯＭ、ＥＥＰＲＯＭの夫々は下記の点において配
慮がなされていない。
【０００８】（１）前述のＥＰＲＯＭは、ＯＴＰとして
使用され、例えば、実装基板に実装した後（組立工程の
完了後）にリテンション評価等、ＥＰＲＯＭの信頼性評
価ができず、不良品の選別ができないので、ＥＰＲＯＭ
の信頼性が低下する。
使用され、例えば、実装基板に実装した後（組立工程の
完了後）にリテンション評価等、ＥＰＲＯＭの信頼性評
価ができず、不良品の選別ができないので、ＥＰＲＯＭ
の信頼性が低下する。
【０００９】また、ＥＰＲＯＭに書込まれたプログラム
に不良ビット（バグ）が発見された場合、このプログラ
ムの変更が行えないので、このＥＰＲＯＭは不良品とな
り、ＥＰＲＯＭの歩留りが低下する。
に不良ビット（バグ）が発見された場合、このプログラ
ムの変更が行えないので、このＥＰＲＯＭは不良品とな
り、ＥＰＲＯＭの歩留りが低下する。
【００１０】（２）一方、前述のＥＥＰＲＯＭは、情報
保持部としての電界効果トランジスタ及び選択用ＭＯＳ
ＦＥＴの２トランジスタ型でメモリセルが構成されるの
で、メモリセルの占有面積が増大し、ＥＥＰＲＯＭの集
積度が低下する。
保持部としての電界効果トランジスタ及び選択用ＭＯＳ
ＦＥＴの２トランジスタ型でメモリセルが構成されるの
で、メモリセルの占有面積が増大し、ＥＥＰＲＯＭの集
積度が低下する。
【００１１】さらに、前記ＥＥＰＲＯＭは、ドレイン領
域若しくはソース領域のチャネル形成領域から分離した
領域にトンネル領域が構成されるので、メモリセルの占
有面積が増大し、ＥＥＰＲＯＭの集積度が低下する。
域若しくはソース領域のチャネル形成領域から分離した
領域にトンネル領域が構成されるので、メモリセルの占
有面積が増大し、ＥＥＰＲＯＭの集積度が低下する。
【００１２】（３）前記ＥＥＰＲＯＭのメモリセルは、
ビット線と情報保持部としての電界効果トランジスタと
の間に選択用ＭＯＳＦＥＴが配置されるので、この選択
用ＭＯＳＦＥＴのしきい値電圧に相当する分、情報書込
み動作時の書込み電圧に電圧降下が発生する。このた
め、高い書込み電圧が必要となり、周辺回路を高耐圧化
する等、設計が複雑になる。
ビット線と情報保持部としての電界効果トランジスタと
の間に選択用ＭＯＳＦＥＴが配置されるので、この選択
用ＭＯＳＦＥＴのしきい値電圧に相当する分、情報書込
み動作時の書込み電圧に電圧降下が発生する。このた
め、高い書込み電圧が必要となり、周辺回路を高耐圧化
する等、設計が複雑になる。
【００１３】本発明の目的は、下記のとおりである。
【００１４】（１）単層ゲート構造でメモリセルが構成
される不揮発性記憶回路を備えた半導体集積回路装置に
おいて、前記不揮発性記憶回路のメモリセルの情報の書
き換えを可能とし、信頼性を向上する。
される不揮発性記憶回路を備えた半導体集積回路装置に
おいて、前記不揮発性記憶回路のメモリセルの情報の書
き換えを可能とし、信頼性を向上する。
【００１５】（２）前記目的（１）の半導体集積回路装
置において、集積度を向上する。
置において、集積度を向上する。
【００１６】（３）前記目的（１）の半導体集積回路装
置において、前記不揮発性記憶回路の周辺回路の設計を
容易にする。
置において、前記不揮発性記憶回路の周辺回路の設計を
容易にする。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
【００１９】不揮発性記憶回路を搭載する半導体集積回
路装置において、前記不揮発性記憶回路のメモリセルの
電界効果トランジスタが、半導体基体の主面部のソース
領域、ドレイン領域及びチャネル形成領域と別の領域に
配置された半導体領域で形成される制御ゲート電極と、
前記チャネル形成領域の表面上、前記制御ゲート電極の
表面上の夫々にほぼ同等の膜厚で形成された第１ゲート
絶縁膜、第２ゲート絶縁膜の夫々と、前記第１ゲート絶
縁膜の表面上及び第２ゲート絶縁膜の表面上に設けられ
かつ一体に構成された電荷蓄積ゲート電極とを備え、前
記メモリセルへの情報書込み動作がチャネル形成領域か
ら電荷蓄積ゲート電極へのホットエレクトロン注入若し
くはエレクトロンのアバランシェ注入で行い、情報消去
動作が電荷蓄積ゲート電極からドレイン領域若しくはソ
ース領域へのエレクトロンのトンネル電流による引き抜
きで行う。つまり、前記不揮発性記憶回路は一括消去型
ＥＥＰＲＯＭで構成される。また、この一括消去型ＥＥ
ＰＲＯＭのメモリセルの電界効果トランジスタの第１ゲ
ート絶縁膜、第２ゲート絶縁膜の夫々はトンネル電流が
流れる８〜１２［ｎｍ］程度の膜厚で形成される。
路装置において、前記不揮発性記憶回路のメモリセルの
電界効果トランジスタが、半導体基体の主面部のソース
領域、ドレイン領域及びチャネル形成領域と別の領域に
配置された半導体領域で形成される制御ゲート電極と、
前記チャネル形成領域の表面上、前記制御ゲート電極の
表面上の夫々にほぼ同等の膜厚で形成された第１ゲート
絶縁膜、第２ゲート絶縁膜の夫々と、前記第１ゲート絶
縁膜の表面上及び第２ゲート絶縁膜の表面上に設けられ
かつ一体に構成された電荷蓄積ゲート電極とを備え、前
記メモリセルへの情報書込み動作がチャネル形成領域か
ら電荷蓄積ゲート電極へのホットエレクトロン注入若し
くはエレクトロンのアバランシェ注入で行い、情報消去
動作が電荷蓄積ゲート電極からドレイン領域若しくはソ
ース領域へのエレクトロンのトンネル電流による引き抜
きで行う。つまり、前記不揮発性記憶回路は一括消去型
ＥＥＰＲＯＭで構成される。また、この一括消去型ＥＥ
ＰＲＯＭのメモリセルの電界効果トランジスタの第１ゲ
ート絶縁膜、第２ゲート絶縁膜の夫々はトンネル電流が
流れる８〜１２［ｎｍ］程度の膜厚で形成される。
【００２０】
【作用】上述した手段（１）によれば、下記の作用効果
が得られる。
が得られる。
【００２１】（Ａ）一括消去型ＥＥＰＲＯＭとし、メモ
リセルの情報書き換えを自由に行えるので、リテンショ
ン評価等、例えば実装基板に実装した後にＥＥＰＲＯＭ
の特性を評価し、不良品の選別ができ、ＥＥＰＲＯＭの
信頼性を向上できる。
リセルの情報書き換えを自由に行えるので、リテンショ
ン評価等、例えば実装基板に実装した後にＥＥＰＲＯＭ
の特性を評価し、不良品の選別ができ、ＥＥＰＲＯＭの
信頼性を向上できる。
【００２２】（Ｂ）一括消去型ＥＥＰＲＯＭとし、選択
用ＭＯＳＦＥＴを廃止してメモリセルを１トランジスタ
型としたので、メモリセルの占有面積を縮小し、ＥＥＰ
ＲＯＭの集積度を向上できる。
用ＭＯＳＦＥＴを廃止してメモリセルを１トランジスタ
型としたので、メモリセルの占有面積を縮小し、ＥＥＰ
ＲＯＭの集積度を向上できる。
【００２３】（Ｃ）メモリセルの電界効果トランジスタ
のドレイン領域若しくはソース領域のチャネル形成領域
に接した領域にトンネル領域が構成されるので、メモリ
セルの占有面積を縮小し、ＥＥＰＲＯＭの集積度を向上
できる。
のドレイン領域若しくはソース領域のチャネル形成領域
に接した領域にトンネル領域が構成されるので、メモリ
セルの占有面積を縮小し、ＥＥＰＲＯＭの集積度を向上
できる。
【００２４】（Ｄ）前記作用効果（Ｂ）に基づき、選択
用ＭＯＳＦＥＴを廃止し、そのしきい値電圧に相当する
分、情報書込み、情報消去の夫々の電源電圧を低くでき
るので、周辺回路の設計が容易になる。
用ＭＯＳＦＥＴを廃止し、そのしきい値電圧に相当する
分、情報書込み、情報消去の夫々の電源電圧を低くでき
るので、周辺回路の設計が容易になる。
【００２５】（Ｅ）前記一括消去型ＥＥＰＲＯＭのメモ
リセルは１層ゲート構造としたので、ＥＥＰＲＯＭの製
造プロセスの工程数を削減できる。また、ＥＥＰＲＯＭ
の製造コスト（製品コスト）を削減できる。
リセルは１層ゲート構造としたので、ＥＥＰＲＯＭの製
造プロセスの工程数を削減できる。また、ＥＥＰＲＯＭ
の製造コスト（製品コスト）を削減できる。
【００２６】以下、本発明の構成について、一括消去型
ＥＥＰＲＯＭを備えた半導体集積回路装置に本発明を適
用した、一実施例とともに説明する。
ＥＥＰＲＯＭを備えた半導体集積回路装置に本発明を適
用した、一実施例とともに説明する。
【００２７】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００２８】
【実施例】本発明の一実施例である半導体集積回路装置
に搭載された一括消去型ＥＥＰＲＯＭのメモリセルの構
造を図２（要部平面図）及び図１（図２のＩ−Ｉ切断線
で切った断面図）を使用し、簡単に説明する。
に搭載された一括消去型ＥＥＰＲＯＭのメモリセルの構
造を図２（要部平面図）及び図１（図２のＩ−Ｉ切断線
で切った断面図）を使用し、簡単に説明する。
【００２９】一括消去型ＥＥＰＲＯＭを搭載する半導体
集積回路装置は単結晶珪素からなるｐ- 型半導体基板１
を主体に構成される。
集積回路装置は単結晶珪素からなるｐ- 型半導体基板１
を主体に構成される。
【００３０】前記一括消去型ＥＥＰＲＯＭのメモリセル
Ｑは、素子分離絶縁膜（フィールド絶縁膜）２及びｐ型
チャネルストッパ領域３で周囲を囲まれ規定された活性
領域内において、ｐ- 型半導体基板１（又はウエル領域
でもよい）の主面に構成される。つまり、メモリセルＱ
は、チャネル形成領域（ｐ- 型半導体基板１）、ゲート
絶縁膜５、電荷蓄積ゲート電極６、制御ゲート電極４、
ソース領域及びドレイン領域である一対のｎ+ 型半導体
領域７を主体に構成される。つまり、このメモリセルＱ
は、基本的に電荷蓄積ゲート電極６を有する一個の電界
効果トランジスタで構成され、１トランジスタ型で構成
される。
Ｑは、素子分離絶縁膜（フィールド絶縁膜）２及びｐ型
チャネルストッパ領域３で周囲を囲まれ規定された活性
領域内において、ｐ- 型半導体基板１（又はウエル領域
でもよい）の主面に構成される。つまり、メモリセルＱ
は、チャネル形成領域（ｐ- 型半導体基板１）、ゲート
絶縁膜５、電荷蓄積ゲート電極６、制御ゲート電極４、
ソース領域及びドレイン領域である一対のｎ+ 型半導体
領域７を主体に構成される。つまり、このメモリセルＱ
は、基本的に電荷蓄積ゲート電極６を有する一個の電界
効果トランジスタで構成され、１トランジスタ型で構成
される。
【００３１】前記制御ゲート電極４は、メモリセルＱで
ある電界効果トランジスタのチャネル形成領域と別の領
域つまりチャネル形成領域からゲート幅方向に離隔した
位置において、ｐ- 型半導体基板１の主面部に構成され
る。この制御ゲート電極４はｎ+ 型半導体領域で構成さ
れる。図２中、縦方向（ゲート長方向）に順次配列され
たメモリセルＱの各々の制御ゲート電極４は、相互に一
体に構成されかつ電気的に接続され、ワード線を構成す
る。一括消去型ＥＥＰＲＯＭが２層配線構造又はそれ以
上の多層配線構造を採用する場合、後述するビット線は
第１層目配線層に形成されるので、第２層目配線層にワ
ード線の裏打ち配線（シャントワード線）を構成し、数
十ビット毎にワード線と裏打ち配線とを接続し、ワード
線の抵抗値を低減する。
ある電界効果トランジスタのチャネル形成領域と別の領
域つまりチャネル形成領域からゲート幅方向に離隔した
位置において、ｐ- 型半導体基板１の主面部に構成され
る。この制御ゲート電極４はｎ+ 型半導体領域で構成さ
れる。図２中、縦方向（ゲート長方向）に順次配列され
たメモリセルＱの各々の制御ゲート電極４は、相互に一
体に構成されかつ電気的に接続され、ワード線を構成す
る。一括消去型ＥＥＰＲＯＭが２層配線構造又はそれ以
上の多層配線構造を採用する場合、後述するビット線は
第１層目配線層に形成されるので、第２層目配線層にワ
ード線の裏打ち配線（シャントワード線）を構成し、数
十ビット毎にワード線と裏打ち配線とを接続し、ワード
線の抵抗値を低減する。
【００３２】電荷蓄積ゲート電極６は、前記チャネル形
成領域の表面上にゲート絶縁膜５を介在して配置される
とともに、前記制御ゲート電極４の表面上にゲート絶縁
膜５を介在して配置される。このチャネル形成領域の表
面上、制御ゲート電極４の表面上に夫々配置される電荷
蓄積ゲート電極６は相互に一体に構成されかつ電気的に
接続される。つまり、本実施例の一括消去型ＥＥＰＲＯ
ＭのメモリセルＱは単層ゲート構造（１層ゲート構造）
で構成される。電荷蓄積ゲート電極６は例えば多結晶珪
素膜で形成され、この多結晶珪素膜には抵抗値を低減す
るｎ型不純物が導入される。
成領域の表面上にゲート絶縁膜５を介在して配置される
とともに、前記制御ゲート電極４の表面上にゲート絶縁
膜５を介在して配置される。このチャネル形成領域の表
面上、制御ゲート電極４の表面上に夫々配置される電荷
蓄積ゲート電極６は相互に一体に構成されかつ電気的に
接続される。つまり、本実施例の一括消去型ＥＥＰＲＯ
ＭのメモリセルＱは単層ゲート構造（１層ゲート構造）
で構成される。電荷蓄積ゲート電極６は例えば多結晶珪
素膜で形成され、この多結晶珪素膜には抵抗値を低減す
るｎ型不純物が導入される。
【００３３】前記チャネル形成領域と電荷蓄積ゲート電
極６との間のゲート絶縁膜５、制御ゲート電極４と電荷
蓄積ゲート電極６との間のゲート絶縁膜５の夫々は、同
一製造工程で形成され、実質的にほぼ同程度の膜厚で形
成される。このゲート絶縁膜５は、熱酸化法で形成され
た酸化珪素膜を主体に構成され、ＦＮトンネル電流が流
れる程度の薄膜、例えば８〜１２［ｎｍ］の膜厚で形成
される。
極６との間のゲート絶縁膜５、制御ゲート電極４と電荷
蓄積ゲート電極６との間のゲート絶縁膜５の夫々は、同
一製造工程で形成され、実質的にほぼ同程度の膜厚で形
成される。このゲート絶縁膜５は、熱酸化法で形成され
た酸化珪素膜を主体に構成され、ＦＮトンネル電流が流
れる程度の薄膜、例えば８〜１２［ｎｍ］の膜厚で形成
される。
【００３４】制御ゲート電極４と電荷蓄積ゲート電極６
との間のゲート絶縁膜５の膜厚は、カップリング容量比
を大きくする目的で、チャネル形成領域と電荷蓄積ゲー
ト電極６との間のゲート絶縁膜５の膜厚とほぼ同等に形
成される。情報書込み動作、情報消去動作の夫々におい
て、制御ゲート電極４と電荷蓄積ゲート電極６との間
は、チャネル形成領域と電荷蓄積ゲート電極６との間に
発生する電界強度に比べて電界強度を小さくし、ＦＮト
ンネル電流の発生を防止する目的で、チャネル形成領域
と電荷蓄積ゲート電極６との間の対向面積に比べて大き
く構成される。
との間のゲート絶縁膜５の膜厚は、カップリング容量比
を大きくする目的で、チャネル形成領域と電荷蓄積ゲー
ト電極６との間のゲート絶縁膜５の膜厚とほぼ同等に形
成される。情報書込み動作、情報消去動作の夫々におい
て、制御ゲート電極４と電荷蓄積ゲート電極６との間
は、チャネル形成領域と電荷蓄積ゲート電極６との間に
発生する電界強度に比べて電界強度を小さくし、ＦＮト
ンネル電流の発生を防止する目的で、チャネル形成領域
と電荷蓄積ゲート電極６との間の対向面積に比べて大き
く構成される。
【００３５】前記メモリセルＱである電界効果トランジ
スタのドレイン領域に相当するｎ+型半導体領域７はビ
ット線（Ｄ）１１に接続され、ソース領域に相当するｎ
+ 型半導体領域７はソース線（Ｓ）１１に接続される。
ビット線１１、ソース線１１の夫々は層間絶縁膜８に形
成された接続孔９を通してｎ+ 型半導体領域７に接続さ
れる。ビット線１１、ソース線１１の夫々はアルミニウ
ム膜若しくはアルミニウム合金膜を主体とする単層構造
又は積層構造で構成される。アルミニウム合金膜はマイ
グレーション耐性を向上するＣｕ、アロイスパイク耐性
を向上するＳｉの少なくともいずれかが添加されたアル
ミニウム膜で形成される。ビット線１１とドレイン領域
に相当するｎ+ 型半導体領域７との間の接続、ソース線
１１とソース領域に相当するｎ+ 型半導体領域７との間
の接続の夫々はｎ+ 型半導体領域１０を介在して行われ
る。
スタのドレイン領域に相当するｎ+型半導体領域７はビ
ット線（Ｄ）１１に接続され、ソース領域に相当するｎ
+ 型半導体領域７はソース線（Ｓ）１１に接続される。
ビット線１１、ソース線１１の夫々は層間絶縁膜８に形
成された接続孔９を通してｎ+ 型半導体領域７に接続さ
れる。ビット線１１、ソース線１１の夫々はアルミニウ
ム膜若しくはアルミニウム合金膜を主体とする単層構造
又は積層構造で構成される。アルミニウム合金膜はマイ
グレーション耐性を向上するＣｕ、アロイスパイク耐性
を向上するＳｉの少なくともいずれかが添加されたアル
ミニウム膜で形成される。ビット線１１とドレイン領域
に相当するｎ+ 型半導体領域７との間の接続、ソース線
１１とソース領域に相当するｎ+ 型半導体領域７との間
の接続の夫々はｎ+ 型半導体領域１０を介在して行われ
る。
【００３６】次に、前述の一括消去型ＥＥＰＲＯＭのメ
モリセルＱの情報書込み動作、情報消去動作、情報読出
し動作の夫々について、図３（電圧印加状態のモデル化
した断面図）を使用し、簡単に説明する。
モリセルＱの情報書込み動作、情報消去動作、情報読出
し動作の夫々について、図３（電圧印加状態のモデル化
した断面図）を使用し、簡単に説明する。
【００３７】〔情報書込み動作〕情報書込み動作は、図
３（Ａ）に示すように、チャネルホットエレクトロン注
入又はエレクトロンのアバランシェ注入により行われ
る。つまり、メモリセルＱは、制御ゲート電極４に書込
み高電圧ＶppCG、ドレイン領域（ｎ+ 型半導体領域７）
に書込み高電圧ＶppD 、ソース領域に接地電圧の夫々を
印加し、ドレイン領域の近傍から電荷蓄積ゲート電極６
に電子を注入し、情報が書込まれる。書込み高電圧Ｖpp
CGは、例えば１０〜１５［Ｖ］程度であり、外部電源か
ら又は内部昇圧回路で発生して供給される。書込み高電
圧ＶppD は、例えば５〜１０［Ｖ］程度であり、同様に
外部電源から又は内部昇圧回路で発生して供給される。
３（Ａ）に示すように、チャネルホットエレクトロン注
入又はエレクトロンのアバランシェ注入により行われ
る。つまり、メモリセルＱは、制御ゲート電極４に書込
み高電圧ＶppCG、ドレイン領域（ｎ+ 型半導体領域７）
に書込み高電圧ＶppD 、ソース領域に接地電圧の夫々を
印加し、ドレイン領域の近傍から電荷蓄積ゲート電極６
に電子を注入し、情報が書込まれる。書込み高電圧Ｖpp
CGは、例えば１０〜１５［Ｖ］程度であり、外部電源か
ら又は内部昇圧回路で発生して供給される。書込み高電
圧ＶppD は、例えば５〜１０［Ｖ］程度であり、同様に
外部電源から又は内部昇圧回路で発生して供給される。
【００３８】〔情報消去動作〕情報消去動作は、一括消
去方式又は単位ビット毎のブロック消去方式で行われ、
図３（Ｃ）又は図３（Ｄ）に示すように、ＦＮトンネル
電流により行われる。
去方式又は単位ビット毎のブロック消去方式で行われ、
図３（Ｃ）又は図３（Ｄ）に示すように、ＦＮトンネル
電流により行われる。
【００３９】図３（Ｃ）に示すように、メモリセルＱの
ソース領域側から消去を行う場合、メモリセルＱは、制
御ゲート電極６、ｐ- 型半導体基板１の夫々に接地電
圧、ドレイン領域をオープン、ソース領域に消去高電圧
ＶppS の夫々を印加し、電荷蓄積ゲート電極６からソー
ス領域にＦＮトンネル電流を流すことで情報消去が行わ
れる。消去高電圧ＶppS は、例えば１０〜１５［Ｖ］程
度であり、同様に外部電源から又は内部昇圧回路で発生
して供給される。ドレイン領域のオープンは、ソース領
域に消去高電圧ＶppS を印加した際に、ソース領域とド
レイン領域との間に発生するパンチスルーを防止する目
的で行われる。
ソース領域側から消去を行う場合、メモリセルＱは、制
御ゲート電極６、ｐ- 型半導体基板１の夫々に接地電
圧、ドレイン領域をオープン、ソース領域に消去高電圧
ＶppS の夫々を印加し、電荷蓄積ゲート電極６からソー
ス領域にＦＮトンネル電流を流すことで情報消去が行わ
れる。消去高電圧ＶppS は、例えば１０〜１５［Ｖ］程
度であり、同様に外部電源から又は内部昇圧回路で発生
して供給される。ドレイン領域のオープンは、ソース領
域に消去高電圧ＶppS を印加した際に、ソース領域とド
レイン領域との間に発生するパンチスルーを防止する目
的で行われる。
【００４０】メモリセルＱのドレイン領域側から消去を
行う場合は、ソース側からの消去と同様に、図３（Ｄ）
に示すように行われる。
行う場合は、ソース側からの消去と同様に、図３（Ｄ）
に示すように行われる。
【００４１】情報消去が行われたメモリセルＱは０〜２
［Ｖ］程度のしきい値電圧に設定される。
［Ｖ］程度のしきい値電圧に設定される。
【００４２】〔情報読出し動作〕情報読出し動作は、図
３（Ｂ）に示すように、制御ゲート電極６に読出し電圧
ＶCG、ドレイン領域に読出し電圧ＶD の夫々を印加し、
メモリセルＱの情報を読出すことにより行われる。読出
し電圧ＶCGは例えば５［Ｖ］が供給され、読出し電圧Ｖ
Dはソフトライトを抑える目的で例えば１〜２［Ｖ］が
供給される。
３（Ｂ）に示すように、制御ゲート電極６に読出し電圧
ＶCG、ドレイン領域に読出し電圧ＶD の夫々を印加し、
メモリセルＱの情報を読出すことにより行われる。読出
し電圧ＶCGは例えば５［Ｖ］が供給され、読出し電圧Ｖ
Dはソフトライトを抑える目的で例えば１〜２［Ｖ］が
供給される。
【００４３】メモリセルＱの電界効果トランジスタの電
荷蓄積ゲート電極６に電子が蓄積されている場合、しき
い値電圧が高くなり、メモリセルＱはオフ状態になる。
また、電荷蓄積ゲート電極６に電子が蓄積されていない
場合、しきい値電圧は低くなり、メモリセルＱはオン状
態になる。
荷蓄積ゲート電極６に電子が蓄積されている場合、しき
い値電圧が高くなり、メモリセルＱはオフ状態になる。
また、電荷蓄積ゲート電極６に電子が蓄積されていない
場合、しきい値電圧は低くなり、メモリセルＱはオン状
態になる。
【００４４】次に、前述の一括消去型ＥＥＰＲＯＭのメ
モリセルＱの製造方法について、図４乃至図６（各製造
工程毎に示す要部断面図）を使用し、簡単に説明する。
モリセルＱの製造方法について、図４乃至図６（各製造
工程毎に示す要部断面図）を使用し、簡単に説明する。
【００４５】まず、ｐ- 型半導体基板１の非活性領域と
なる主面に素子分離絶縁膜２、ｐ型チャネルストッパ領
域３の夫々を形成する。
なる主面に素子分離絶縁膜２、ｐ型チャネルストッパ領
域３の夫々を形成する。
【００４６】次に、図４に示すように、メモリセルＱの
制御ゲート電極４を形成する。制御ゲート電極４は、例
えば、フォトリソグラフィ技術で形成したマスク１２を
使用し、ｎ型不純物をイオン打込み装置でｐ- 型半導体
基板１の主面に導入することで形成する。
制御ゲート電極４を形成する。制御ゲート電極４は、例
えば、フォトリソグラフィ技術で形成したマスク１２を
使用し、ｎ型不純物をイオン打込み装置でｐ- 型半導体
基板１の主面に導入することで形成する。
【００４７】次に、図５に示すように、メモリセルＱの
制御ゲート電極４の表面上、チャネル形成領域の表面上
の夫々にゲート絶縁膜５を形成する。ゲート絶縁膜５
は、熱酸化法で形成された酸化珪素膜で形成し、約１０
［ｎｍ］の膜厚で形成する。
制御ゲート電極４の表面上、チャネル形成領域の表面上
の夫々にゲート絶縁膜５を形成する。ゲート絶縁膜５
は、熱酸化法で形成された酸化珪素膜で形成し、約１０
［ｎｍ］の膜厚で形成する。
【００４８】次に、制御ゲート電極４の表面上、チャネ
ル形成領域の表面上の夫々にゲート絶縁膜５を介在して
電荷蓄積ゲート電極６を形成する。この後、電荷蓄積ゲ
ート電極６を不純物導入マスクの主体として使用し、ソ
ース領域、ドレイン領域の夫々として使用される一対の
ｎ+ 型半導体領域７を形成する。ｎ+ 型半導体領域７
は、イオン打込み装置でｎ型不純物を導入することで形
成する。このｎ+ 型半導体領域７を形成することによ
り、メモリセルＱが完成する。
ル形成領域の表面上の夫々にゲート絶縁膜５を介在して
電荷蓄積ゲート電極６を形成する。この後、電荷蓄積ゲ
ート電極６を不純物導入マスクの主体として使用し、ソ
ース領域、ドレイン領域の夫々として使用される一対の
ｎ+ 型半導体領域７を形成する。ｎ+ 型半導体領域７
は、イオン打込み装置でｎ型不純物を導入することで形
成する。このｎ+ 型半導体領域７を形成することによ
り、メモリセルＱが完成する。
【００４９】次に、層間絶縁膜８、接続孔９、ｎ+ 型半
導体領域１０の夫々を順次形成し、この後、ビット線１
１及びソース線１１を形成することにより、前述の図１
及び図２に示す一括消去型ＥＥＰＲＯＭは完成する。
導体領域１０の夫々を順次形成し、この後、ビット線１
１及びソース線１１を形成することにより、前述の図１
及び図２に示す一括消去型ＥＥＰＲＯＭは完成する。
【００５０】このように、ＥＥＰＲＯＭを搭載する半導
体集積回路装置において、メモリセルＱの電界効果トラ
ンジスタが、ｐ- 型半導体基板１の主面部のソース領
域、ドレイン領域（ｎ+ 型半導体領域７）及びチャネル
形成領域と別の領域に配置されたｎ+ 型半導体領域で形
成される制御ゲート電極４と、前記チャネル形成領域の
表面上、前記制御ゲート電極４の表面上の夫々にほぼ同
等の膜厚で形成されたゲート絶縁膜５と、このゲート絶
縁膜５の表面上に設けられた電荷蓄積ゲート電極６とを
備え、前記メモリセルＱへの情報書込み動作がチャネル
形成領域から電荷蓄積ゲート電極６へのホットエレクト
ロン注入若しくはエレクトロンのアバランシェ注入で行
い、情報消去動作が電荷蓄積ゲート電極６からドレイン
領域若しくはソース領域へのエレクトロンのトンネル電
流による引き抜きで行い、一括消去型ＥＥＰＲＯＭとす
る。この構成により、下記の作用効果が得られる。
体集積回路装置において、メモリセルＱの電界効果トラ
ンジスタが、ｐ- 型半導体基板１の主面部のソース領
域、ドレイン領域（ｎ+ 型半導体領域７）及びチャネル
形成領域と別の領域に配置されたｎ+ 型半導体領域で形
成される制御ゲート電極４と、前記チャネル形成領域の
表面上、前記制御ゲート電極４の表面上の夫々にほぼ同
等の膜厚で形成されたゲート絶縁膜５と、このゲート絶
縁膜５の表面上に設けられた電荷蓄積ゲート電極６とを
備え、前記メモリセルＱへの情報書込み動作がチャネル
形成領域から電荷蓄積ゲート電極６へのホットエレクト
ロン注入若しくはエレクトロンのアバランシェ注入で行
い、情報消去動作が電荷蓄積ゲート電極６からドレイン
領域若しくはソース領域へのエレクトロンのトンネル電
流による引き抜きで行い、一括消去型ＥＥＰＲＯＭとす
る。この構成により、下記の作用効果が得られる。
【００５１】（Ａ）一括消去型ＥＥＰＲＯＭとし、メモ
リセルＱの情報書き換えを自由に行えるので、リテンシ
ョン評価等、例えば実装基板に実装した後にＥＥＰＲＯ
Ｍの特性を評価し、不良品の選別ができ、ＥＥＰＲＯＭ
の信頼性を向上できる。
リセルＱの情報書き換えを自由に行えるので、リテンシ
ョン評価等、例えば実装基板に実装した後にＥＥＰＲＯ
Ｍの特性を評価し、不良品の選別ができ、ＥＥＰＲＯＭ
の信頼性を向上できる。
【００５２】（Ｂ）一括消去型ＥＥＰＲＯＭとし、選択
用ＭＯＳＦＥＴを廃止してメモリセルＱを１トランジス
タ型としたので、メモリセルＱの占有面積を縮小し、Ｅ
ＥＰＲＯＭの集積度を向上できる。
用ＭＯＳＦＥＴを廃止してメモリセルＱを１トランジス
タ型としたので、メモリセルＱの占有面積を縮小し、Ｅ
ＥＰＲＯＭの集積度を向上できる。
【００５３】（Ｃ）メモリセルの電界効果トランジスタ
のドレイン領域若しくはソース領域のチャネル形成領域
に接した領域にトンネル領域が構成されるので、メモリ
セルの占有面積を縮小し、ＥＥＰＲＯＭの集積度を向上
できる。
のドレイン領域若しくはソース領域のチャネル形成領域
に接した領域にトンネル領域が構成されるので、メモリ
セルの占有面積を縮小し、ＥＥＰＲＯＭの集積度を向上
できる。
【００５４】（Ｄ）前記作用効果（Ｂ）に基づき、選択
用ＭＯＳＦＥＴを廃止し、そのしきい値電圧に相当する
分、情報書込み、情報消去の夫々の電源電圧を低くでき
るので、周辺回路の設計が容易になる。
用ＭＯＳＦＥＴを廃止し、そのしきい値電圧に相当する
分、情報書込み、情報消去の夫々の電源電圧を低くでき
るので、周辺回路の設計が容易になる。
【００５５】（Ｅ）前記一括消去型ＥＥＰＲＯＭのメモ
リセルＱは１層ゲート構造としたので、ＥＥＰＲＯＭの
製造プロセスの工程数を削減できる。また、ＥＥＰＲＯ
Ｍの製造コスト（製品コスト）を削減できる。
リセルＱは１層ゲート構造としたので、ＥＥＰＲＯＭの
製造プロセスの工程数を削減できる。また、ＥＥＰＲＯ
Ｍの製造コスト（製品コスト）を削減できる。
【００５６】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【００５７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００５８】（１）単層ゲート構造でメモリセルが構成
される不揮発性記憶回路を備えた半導体集積回路装置に
おいて、信頼性を向上できる。
される不揮発性記憶回路を備えた半導体集積回路装置に
おいて、信頼性を向上できる。
【００５９】（２）前記半導体集積回路装置において、
集積度を向上できる。
集積度を向上できる。
【００６０】（３）前記半導体集積回路装置において、
前記不揮発性記憶回路の周辺回路の設計を容易にでき
る。
前記不揮発性記憶回路の周辺回路の設計を容易にでき
る。
【図１】 本発明の一実施例である一括消去型ＥＥＰＲ
ＯＭの断面図。
ＯＭの断面図。
【図２】 前記一括消去型ＥＥＰＲＯＭの平面図。
【図３】 前記一括消去型ＥＥＰＲＯＭのモデル化した
断面図。
断面図。
【図４】 前記一括消去型ＥＥＰＲＯＭの第１製造工程
での断面図。
での断面図。
【図５】 第２製造工程での断面図。
【図６】 第３製造工程での断面図。
１…半導体基板、４…制御ゲート電極、５…ゲート絶縁
膜、６…電荷蓄積ゲート電極、７，１０…半導体領域、
１１…ビット線又はソース線、Ｑ…メモリセル。
膜、６…電荷蓄積ゲート電極、７，１０…半導体領域、
１１…ビット線又はソース線、Ｑ…メモリセル。
Claims (2)
- 【請求項１】 電荷蓄積ゲート電極及び制御ゲート電極
を有する電界効果トランジスタでメモリセルが構成され
る不揮発性記憶回路を搭載する半導体集積回路装置にお
いて、前記不揮発性記憶回路のメモリセルの電界効果ト
ランジスタが、半導体基体の主面部のソース領域、ドレ
イン領域及びチャネル形成領域と別の領域に配置された
半導体領域で形成される制御ゲート電極と、前記チャネ
ル形成領域の表面上、前記制御ゲート電極の表面上の夫
々にほぼ同等の膜厚で形成された第１ゲート絶縁膜、第
２ゲート絶縁膜の夫々と、前記第１ゲート絶縁膜の表面
上及び第２ゲート絶縁膜の表面上に設けられかつ一体に
構成された電荷蓄積ゲート電極とを備え、前記メモリセ
ルへの情報書込み動作がチャネル形成領域から電荷蓄積
ゲート電極へのホットエレクトロン注入若しくはエレク
トロンのアバランシェ注入で行われ、情報消去動作が電
荷蓄積ゲート電極からドレイン領域若しくはソース領域
へのエレクトロンのトンネル電流による引き抜きで行わ
れることを特徴とする、電気的一括消去型不揮発性記憶
回路を備えたことを特徴とする半導体集積回路装置。 - 【請求項２】 前記電気的一括消去型不揮発性記憶回路
のメモリセルの電界効果トランジスタの第１ゲート絶縁
膜、第２ゲート絶縁膜の夫々は、トンネル電流が流れる
８〜１２［ｎｍ］程度の膜厚で形成されることを特徴と
する請求項１に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3216896A JPH0555602A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3216896A JPH0555602A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0555602A true JPH0555602A (ja) | 1993-03-05 |
Family
ID=16695616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3216896A Pending JPH0555602A (ja) | 1991-08-28 | 1991-08-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0555602A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6001338A (en) * | 1996-02-13 | 1999-12-14 | L'oreal | Cosmetic use of natural microfibrils and a film-forming polymer as a composite coating agent for hair, eyelashes, eyebrows and nails |
| US6977411B2 (en) | 2002-12-20 | 2005-12-20 | Fujitsu Limited | Semiconductor device comprising transistors having control gates and floating gate electrodes |
| US7663180B2 (en) | 2006-03-17 | 2010-02-16 | Seiko Epson Corporation | Semiconductor device |
-
1991
- 1991-08-28 JP JP3216896A patent/JPH0555602A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6001338A (en) * | 1996-02-13 | 1999-12-14 | L'oreal | Cosmetic use of natural microfibrils and a film-forming polymer as a composite coating agent for hair, eyelashes, eyebrows and nails |
| US6977411B2 (en) | 2002-12-20 | 2005-12-20 | Fujitsu Limited | Semiconductor device comprising transistors having control gates and floating gate electrodes |
| CN1320661C (zh) * | 2002-12-20 | 2007-06-06 | 富士通株式会社 | 半导体器件及其制造方法 |
| US7452771B2 (en) | 2002-12-20 | 2008-11-18 | Fujitsu Limited | Method for fabricating a semiconductor device |
| US7663180B2 (en) | 2006-03-17 | 2010-02-16 | Seiko Epson Corporation | Semiconductor device |
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