JPH08162620A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、浮遊ゲート電極と制御ゲート電極と
を有する不揮発性半導体メモリにおいて、デバイス特性
を改善できるようにすることを最も主要な特徴とする。 【構成】たとえば、シリコン基板上のＰ−ｗｅｌｌ領域
１１の表面にフィールド酸化膜１２を形成するととも
に、ゲート電極領域上の一部にトレンチ部１４を形成す
る。また、トレンチ部１４以外の、上記ゲート電極領域
上に第１のゲート酸化膜１３を形成するとともに、それ
よりも厚いトレンチ内酸化膜１５をトレンチ部１４に形
成する。そして、上記トレンチ部１４の形状に沿って、
浮遊ゲート電極１６、第２のゲート酸化膜１７および制
御ゲート電極１８を順に形成し、浮遊ゲート電極１６の
表面積と、これに面接する第２のゲート酸化膜１７の面
積とを増加させる構成となっている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、たとえば半導体記憶
装置に関するもので、特に浮遊ゲート電極と制御ゲート
電極とを有する不揮発性半導体メモリなどに用いられる
ものである。

【０００２】

【従来の技術】従来、不揮発性半導体メモリのメモリセ
ルの形成は、たとえば図１５ないし図２１に示すように
して行われている。まず、シリコン基板上のｗｅｌｌ領
域１に選択酸化によってフィールド酸化膜２を形成し
（図１５）、この後、このフィールド酸化膜２を除く、
上記ｗｅｌｌ領域１上のゲート電極領域に第１のゲート
酸化膜３を形成する（図１６）。

【０００３】そして、これらの上に多結晶シリコンを堆
積させ、その多結晶シリコンに対してリン（Ｐ）やボロ
ン（Ｂ）などの不純物をドーピングすることにより、浮
遊ゲート電極４を形成する（図１７）。

【０００４】続いて、この浮遊ゲート電極４上にレジス
トパターン５を形成し（図１８）、そのパターン５をマ
スクとするドライエッチングにより、上記フィールド酸
化膜２に接する部分で浮遊ゲート電極４の一部を除去す
る（図１９）。

【０００５】また、上記レジストパターン５を除去した
後、その浮遊ゲート電極４およびこの電極面に露出する
上記フィールド酸化膜２上に、第２のゲート酸化膜６を
形成する（図２０）。

【０００６】さらに、その上に多結晶シリコンを堆積さ
せ、その多結晶シリコンに対してＰやＢなどの不純物を
ドーピングすることにより、制御ゲート電極７を形成す
る（図２１）。

【０００７】その後、制御ゲート電極７上の全面にホト
レジスト（図示していない）を塗布し、それを写真触刻
法によりパターニングした後、それにしたがってドライ
エッチングにより上記制御ゲート電極７、第２のゲート
酸化膜６、および浮遊ゲート電極４のそれぞれをセルフ
アライン的に加工する。

【０００８】そして、電極相互の、上記ｗｅｌｌ領域１
の表面にソース（Ｓ）またはドレイン（Ｄ）となる拡散
領域を形成するとともに、この拡散領域と絶縁膜を介し
て形成されるワード線またはビット線とをそれぞれ接続
することで、所望のメモリセル（図示していない）が形
成される。

【０００９】不揮発性半導体メモリの分野においては、
ポリシリコン層間絶縁膜の品質がデバイス特性に大きく
影響することが知られている。すなわち、不揮発性半導
体メモリのデータ保持特性の向上化には、ポリシリコン
層間絶縁膜の高品質化が必要である。

【００１０】従来の場合、ポリシリコン層間絶縁膜に相
当する第２のゲート酸化膜は、単層のシリコン酸化膜で
構成されている。ところが、この第２のゲート酸化膜
は、セルのスケーリングにしたがって薄膜化が図られて
いる。このため、薄膜化にともなう膜自体の欠陥密度の
増加により、デバイス特性を満足できなくなりつつあっ
た。

【００１１】そこで、近年では、第２のゲート酸化膜
を、シリコン窒化膜（Ｎ）の上下をシリコン酸化膜
（Ｏ）でサンドしたＯＮＯの三層からなる積層膜構造と
し、これにより欠陥密度の大幅な改善を図ることで、デ
バイス特性を向上するようにしている。

【００１２】しかしながら、デバイスの高集積化により
さらなるスケーリングが行われた場合、たとえＯＮＯの
積層膜であっても、ＬＳＩレベルで顕在化してくる膜の
欠陥密度の増加により信頼性の低下が問題となってく
る。

【００１３】また、第２のゲート酸化膜の膜厚は、動作
電圧やセルの寸法などで決定されるシリコン基板と浮遊
ゲート電極との間の容量比によって決められる。このた
め、今後、制御ゲート電極および浮遊ゲート電極間の大
容量化が求められてくる場合、その膜厚自体が物理的に
薄膜化の限界に近づいてくると、第２のゲート酸化膜の
薄膜化だけではうまく対応できない。

【００１４】

【発明が解決しようとする課題】上記したように、従来
においては、第２のゲート酸化膜の薄膜化は信頼性の低
下を招くものであり、今後、薄膜化では大容量化にも対
応できないなどの問題があった。

【００１５】そこで、この発明は、信頼性の低下を招く
ことなく、大容量化にも容易に対応でき、デバイス特性
の向上化を図ることが可能な半導体記憶装置を提供する
ことを目的としている。

【００１６】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体記憶装置にあっては、半導体基
板上に、第１のゲート絶縁膜、浮遊ゲート電極、第２の
ゲート絶縁膜、および制御ゲート電極を積層してなるも
のにおいて、前記半導体基板上に溝を形成し、この溝の
形状に沿って、少なくとも前記浮遊ゲート電極と第２の
ゲート絶縁膜とを形成してなる構成とされている。

【００１７】また、この発明の半導体記憶装置にあって
は、半導体基板上に形成された素子分離領域と、この素
子分離領域を除く前記半導体基板上に形成された第１の
ゲート絶縁膜と、この第１のゲート絶縁膜および前記素
子分離領域上に形成された浮遊ゲート電極と、この浮遊
ゲート電極上に形成された第２のゲート絶縁膜と、この
第２のゲート絶縁膜上に形成された制御ゲート電極とを
有するものにおいて、前記半導体基板上の一部に形成さ
れた溝と、この溝の形状に沿って形成され、前記第１の
ゲート絶縁膜と接続される溝内絶縁膜とを具備し、前記
溝内絶縁膜が形成された、前記溝の形状に沿って、少な
くとも前記浮遊ゲート電極および第２のゲート絶縁膜を
形成してなる構成とされている。

【００１８】また、この発明の半導体記憶装置にあって
は、半導体基板上に形成された素子分離領域と、この素
子分離領域を除く前記半導体基板上のゲート電極領域上
に形成された第１のゲート絶縁膜と、この第１のゲート
絶縁膜および前記素子分離領域上に形成された浮遊ゲー
ト電極と、この浮遊ゲート電極上に形成された第２のゲ
ート絶縁膜と、この第２のゲート絶縁膜上に形成された
制御ゲート電極とを有するものにおいて、前記半導体基
板上の、前記ゲート電極領域の一部に形成された溝と、
この溝の形状に沿って形成された、前記第１のゲート絶
縁膜よりも膜厚の厚い溝内絶縁膜とを具備し、前記溝内
絶縁膜が形成された、前記溝の形状に沿って、少なくと
も前記浮遊ゲート電極および第２のゲート絶縁膜を形成
してなる構成とされている。

【００１９】さらに、この発明の半導体記憶装置にあっ
ては、半導体基板と、この半導体基板上に選択的に形成
された素子分離領域と、この素子分離領域の形成され
た、前記半導体基板上のゲート電極領域の一部に形成さ
れた溝と、この溝の形状に沿って形成された溝内絶縁膜
と、この溝内絶縁膜が形成された前記溝を除く、前記半
導体基板上のゲート電極領域上に、前記溝内絶縁膜の膜
厚よりも薄く形成された第１のゲート絶縁膜と、この第
１のゲート絶縁膜および前記素子分離領域上に、前記溝
内絶縁膜が形成された前記溝の形状に沿って形成された
浮遊ゲート電極と、この浮遊ゲート電極上に、前記溝内
絶縁膜が形成された前記溝の形状に沿って形成された第
２のゲート絶縁膜と、この第２のゲート絶縁膜上に形成
された制御ゲート電極とから構成されている。

【００２０】

【作用】この発明は、上記した手段により、浮遊ゲート
電極の表面積をかせぐことで、浮遊ゲート電極上に形成
される層間絶縁膜の面積を増加できるようになるため、
薄膜化することなく、１セル当たりの制御ゲート電極と
浮遊ゲート電極との間の容量を簡単に大容量化すること
が可能となるものである。

【００２１】

【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、本発明にかかる不揮発性半導
体メモリの概略構成を示すものである。なお、同図
（ａ）はＮＡＮＤ型セルの構造を概略的に示す平面図で
あり、同図（ｂ）は同じくＡ−Ａ´線に沿う断面図、同
図（ｃ）は同じくＢ−Ｂ´線に沿う断面図である。

【００２２】すなわち、この不揮発性半導体メモリは、
たとえばＮ導電型のシリコン基板上に設けられたＰ−ｗ
ｅｌｌ領域（半導体基板）１１の表面領域にフィールド
酸化膜（素子分離領域）１２が形成され、このフィール
ド酸化膜１２を除く、上記Ｐ−ｗｅｌｌ領域１１上のゲ
ート電極領域に第１のゲート酸化膜（第１のゲート絶縁
膜）１３が形成されている。

【００２３】また、この第１のゲート酸化膜１３が形成
された、上記Ｐ−ｗｅｌｌ領域１１上のゲート電極領域
の一部にトレンチ部（溝）１４が形成され、このトレン
チ部１４のトレンチ形状に沿ってトレンチ内酸化膜（溝
内絶縁膜）１５が形成されて、上記フィールド酸化膜１
２および上記第１のゲート酸化膜１３と接続されてい
る。

【００２４】さらに、この第１のゲート酸化膜１３およ
び上記フィールド酸化膜１２上に、上記トレンチ内酸化
膜１５が形成された上記トレンチ部１４のトレンチ形状
に沿って、浮遊ゲート電極１６、第２のゲート酸化膜
（第２のゲート絶縁膜）１７および制御ゲート電極１８
が順に形成されている。

【００２５】そして、これら制御ゲート電極１８、第２
のゲート酸化膜１７、および浮遊ゲート電極１６が、所
定のパターンにしたがってセルフアライン的にエッチン
グ加工され、さらに、上記Ｐ−ｗｅｌｌ領域１１の表面
に選択的にソース（Ｓ）またはドレイン（Ｄ）となる拡
散領域３１が形成されて、図示のような所望のメモリセ
ル３２が形成される。

【００２６】この場合、上記トレンチ部１４のトレンチ
形状に沿って浮遊ゲート電極１６を形成することによ
り、浮遊ゲート電極１６の表面積をかせぐことができる
ため、この浮遊ゲート電極１６上に形成される第２のゲ
ート酸化膜１７の面積を増加できるようになる。これに
より、デバイスの大きさを変える（大きくする）ことな
しに、１セル当たりの制御ゲート電極１８と浮遊ゲート
電極１６との間の容量を簡単に大容量化することが可能
となる。

【００２７】また、トレンチ内酸化膜１５の膜厚を、た
とえば上記第１のゲート酸化膜１３のそれよりも厚くす
ることで、シリコン基板と浮遊ゲート電極１６との間の
容量に対する制御ゲート電極１８と浮遊ゲート電極１６
との間の容量の比を十分に大きくできる。

【００２８】なお、上記Ｐ−ｗｅｌｌ領域１１上には、
上記メモリセル３２の両側にそれぞれ絶縁膜３３を介し
てセレクトゲート電極３４が配置されるとともに、層間
膜３５を介してＡｌからなるビット線３６が配線されて
いる。このビット線３６は、ゲート電極領域の幅方向と
直交する方向に、たとえばＳＤＧの幅よりも少し広い幅
で形成されて、上記層間膜３５に開口されたコンタクト
ホール３７を介して、上記セレクトゲート電極３４の一
方に接する上記拡散領域３１と電気的に接続されてい
る。

【００２９】次に、上記した不揮発性半導体メモリの製
造方法について、図２ないし図１１を参照して説明す
る。まず、Ｎ導電型のシリコン基板上のＰ−ｗｅｌｌ領
域１１の表面に選択酸化によってフィールド酸化膜１２
を形成し（図２）、この後、たとえば上記Ｐ−ｗｅｌｌ
領域１１上のゲート電極領域の一部に、上記フィールド
酸化膜１２に接するようにしてトレンチ部１４を形成す
る。

【００３０】すなわち、上記フィールド酸化膜１２を含
む、上記Ｐ−ｗｅｌｌ領域１１上にホトレジストを塗布
し、それを写真触刻法によりパターニングする（図
３）。そして、それをマスク２１として、ドライエッチ
ング法により上記Ｐ−ｗｅｌｌ領域１１上のゲート電極
領域内に、上記フィールド酸化膜１２に接するトレンチ
部１４を形成する（図４）。

【００３１】上記レジストパターン（マスク２１）を除
去した後、上記トレンチ部１４に対して、トレンチ内酸
化膜１５を形成する（図５）。このトレンチ内酸化膜１
５は、たとえば後に形成される第１のゲート酸化膜１３
のそれよりも厚く形成される。

【００３２】ここで、浮遊ゲート電極および制御ゲート
電極を有する不揮発性半導体メモリの場合、データの書
き込みおよび消去のスピードは、浮遊ゲート電極に加え
られる電圧（浮遊ゲート電圧）によって律速される。

【００３３】浮遊ゲート電圧ＶFGは、次式に示すよう
に、第１のゲート酸化膜と第２のゲート酸化膜とのカッ
プリング比Ｃ2 ／（Ｃ2 ＋Ｃ1 ）および制御ゲート電極
に加えられる電圧（制御ゲート電圧）ＶCGによって決定
される。 ＶFG＝（Ｃ2 ／（Ｃ2 ＋Ｃ1 ））・ＶCG なお、Ｃ1 はシリコン基板と浮遊ゲート電極との間の容
量値であり、Ｃ2 は浮遊ゲート電極と制御ゲート電極と
の間の容量値である。

【００３４】不揮発性半導体メモリの、データの書き込
みおよび消去は、第１のゲート酸化膜を介してＦ−Ｎト
ンネル電流を流すことによって行われるものである（Ｆ
−Ｎトンネル電流注入方式）。このため、この第１のゲ
ート酸化膜を通過する電流量を多くすることで、書き込
みおよび消去のスピードを高速化できる。

【００３５】第１のゲート酸化膜を通過するＦ−Ｎトン
ネル電流の量を多くするには、浮遊ゲート電圧ＶFGを大
きくすれば良い。すなわち、制御ゲート電圧ＶCGおよび
メモリセルのデザインが一定の場合、第１のゲート酸化
膜と第２のゲート酸化膜とのカップリング比（Ｃ2 ／
（Ｃ2 ＋Ｃ1 ））が大きいほど、つまり浮遊ゲート電極
と制御ゲート電極との間の容量値Ｃ2 が大きいほど、浮
遊ゲート電圧ＶFGは大きくなる。

【００３６】本実施例においては、上記トレンチ部１４
のトレンチ形状に沿って浮遊ゲート電極１６を形成する
ことにより、第２のゲート酸化膜１７の面積を増加させ
て、浮遊ゲート電極１６および制御ゲート電極１８間の
大容量化を図るようにしている。

【００３７】しかし、この場合、トレンチ内酸化膜１５
の膜厚が第１のゲート酸化膜１３の膜厚よりも薄くなる
と、第１のゲート酸化膜１３と第２のゲート酸化膜１７
との面積比が小さくなり、第２のゲート酸化膜１７の面
積をかせいだ効果がなくなる。

【００３８】そこで、トレンチ内酸化膜１５は、第１の
ゲート酸化膜１３と第２のゲート酸化膜１７とのカップ
リング比を上げ、かつ第１のゲート酸化膜１３を通過す
るＦ−Ｎトンネル電流量を減らさない、という条件をそ
れぞれ満たす膜厚で形成される。実際には、膜の材質や
トレンチ部１４の形状（深さなど）に応じて、適宜、膜
厚は決定される。

【００３９】さて、トレンチ内酸化膜１５を形成するた
めには、全面に酸化膜を形成した後に、Ｐ−ｗｅｌｌ領
域１１より上記浮遊ゲート電極１６に対して電気的に電
荷の注入／放出を行わせるためのトンネル領域を形成す
べく、再度、全面にホトレジスト（図示していない）を
塗布する。そして、それをフィールド酸化膜１２および
トレンチ部１４をマスクするように写真触刻法によりパ
ターニングし、弗化アンモニウム液でトレンチ部１４以
外の酸化膜を除去する。

【００４０】トレンチ内酸化膜１５を形成した後におい
ては、一旦、レジストパターンを除去し、再度、ホトレ
ジストを塗布して、トレンチ部１４をマスクするように
写真触刻法によりパターニングする（図６）。そして、
上記フィールド酸化膜１２およびトレンチ部１４を除
く、上記Ｐ−ｗｅｌｌ領域１１上のゲート電極領域に第
１のゲート酸化膜１３を形成する（図７）。

【００４１】次いで、レジストパターン２２を除去し、
これらの上に多結晶シリコンを堆積させ、その多結晶シ
リコンに対してリン（Ｐ）やボロン（Ｂ）などの不純物
をドーピングすることにより、浮遊ゲート電極１６を形
成する（図８）。この場合、上記浮遊ゲート電極１６
は、上記トレンチ内酸化膜１５が形成された上記トレン
チ部１４のトレンチ形状に沿って形成される。

【００４２】続いて、この浮遊ゲート電極１６上に図示
せぬレジストパターンを形成し、そのパターンをマスク
とするドライエッチングにより、上記フィールド酸化膜
１２に接する部分で浮遊ゲート電極１６の一部を除去す
る（図９）。

【００４３】また、上記レジストパターンを除去した
後、その浮遊ゲート電極１６およびこの電極面に露出す
る上記フィールド酸化膜１２上に、第２のゲート酸化膜
１７を形成する（図１０）。この場合、上記第２のゲー
ト酸化膜１７は、上記トレンチ内酸化膜１５および上記
浮遊ゲート電極１６が形成された、上記トレンチ部１４
のトレンチ形状に沿って形成される。

【００４４】さらに、その上に多結晶シリコンを堆積さ
せ、その多結晶シリコンに対してＰやＢなどの不純物を
ドーピングすることにより、制御ゲート電極１８を形成
する（図１１）。この場合、上記制御ゲート電極１８
は、上記トレンチ内酸化膜１５、上記浮遊ゲート電極１
６および第２のゲート酸化膜１７が形成された、上記ト
レンチ部１４内に埋め込まれる形で形成される。

【００４５】その後、制御ゲート電極１８上に全面にホ
トレジスト（図示していない）を塗布し、それを写真触
刻法によりパターニングした後、それにしたがってドラ
イエッチングにより上記制御ゲート電極１８、第２のゲ
ート酸化膜１７、および浮遊ゲート電極１６のそれぞれ
をセルフアライン的に加工する。

【００４６】このとき、上記Ｐ−ｗｅｌｌ領域１１上の
ゲート電極領域に形成される第１のゲート酸化膜１３は
非常に薄いので、第１のゲート酸化膜１３もいっしょに
削られる。

【００４７】そして、これら電極相互の、上記Ｐ−ｗｅ
ｌｌ領域１１の表面に、たとえば不純物の拡散によりソ
ース（Ｓ）またはドレイン（Ｄ）となる拡散領域３１を
形成することにより、図１に示したメモリセル３２が形
成される。

【００４８】また、このメモリセル３２の両側に、上記
第２のゲート酸化膜１７の形成と同工程または別工程に
より上記酸化膜３３、および上記制御ゲート電極１５の
形成と同工程または別工程により上記セレクトゲート電
極３４を形成する。

【００４９】そして、全面に層間膜３５を堆積などによ
り形成した後、その一部をエッチングなどにより除去
し、上記セレクトゲート電極３４の一方に接する上記拡
散領域３１につながる開口部を形成する。

【００５０】さらに、この開口部を含む、上記層間膜３
５上にアルミニウムなどの配線材料を堆積させ、それを
パターニングすることで、ビット線３６および上記拡散
領域３１につながるコンタクトホール３７が形成され
て、図１に示したＮＡＮＤ型セルが形成される。

【００５１】図１２は、不揮発性半導体メモリにおける
ＮＡＮＤ型セルの基本構成を示すものである。なお、同
図（ａ）はＮＡＮＤ型セルの平面図、同図（ｂ）はその
等価回路図である。

【００５２】すなわち、このＮＡＮＤ型セルは、２つの
セレクトゲート（図１のセレクトゲート電極３４に対
応）ＳＧ1 ，ＳＧ2 と、その相互間に直列配置された複
数のセルゲート（図１のメモリセル３２に対応）ＣＧa
〜ＣＧn とからなっている。

【００５３】上記セレクトゲートＳＧ1 ，ＳＧ2 は、上
記セルゲートＣＧa 〜ＣＧn の１つまたはいくつかを選
択するためのもので、その一方、たとえばセレクトゲー
トＳＧ1 はビット線（図１のビット線３６に対応）ＢＬ
に接続され、他方、つまりセレクトゲートＳＧ2 は接地
されている。そして、セレクトゲートＳＧ1 ，ＳＧ2の
それぞれには、ワード線ＷＬが個々に接続されている。

【００５４】上記セルゲートＣＧa 〜ＣＧn のそれぞれ
は、データを記憶するものであり、ワード線ＷＬが個々
に接続されている。次に、上記した構成の不揮発性半導
体メモリにおけるＮＡＮＤ型セルの、データの書き込み
および消去の際の動作について説明する。

【００５５】図１３は、Ｆ−Ｎトンネル電流注入方式に
よるデータの一括消去動作を示すものである。データの
一括消去を行う場合、まず、Ｐ−ｗｅｌｌ領域１１を高
電位（１８Ｖ）にし、すべてのセルゲートＣＧa 〜ＣＧ
n の制御ゲート電極１８を０Ｖにする。

【００５６】この条件で、各セルゲートＣＧa 〜ＣＧn
の浮遊ゲート電極１６からＰ−ｗｅｌｌ領域１１に向け
てＦ−Ｎトンネル電流が流れ、浮遊ゲート電極１６が正
に帯電される。

【００５７】すなわち、すべてのセルゲートＣＧ 〜Ｃ
Ｇn の閾値Ｖthが負とされることによって、データの消
去が行われる。この場合、ゲート電極領域におけるトレ
ンチ部１４の存在によって第１のゲート酸化膜１３を通
過するＦ−Ｎトンネル電流が増大し、浮遊ゲート電極１
６が高速に正に帯電されて、データの高速消去が行われ
る。

【００５８】図１４は、Ｆ−Ｎトンネル電流注入方式に
よるデータの書き込み動作を示すものである。データの
書き込みを行う場合、まず、データを書き込むべきセル
ゲート（この場合、セルゲートＣＧn-1 ）にワード線Ｗ
Ｌを介して高電圧（１８Ｖ）をかけ、また、ビット線Ｂ
Ｌを０Ｖにする。

【００５９】この条件で、選択されたセルゲートＣＧn-
1 の浮遊ゲート電極１６にＰ−ｗｅｌｌ領域１１からの
電子が注入されて、セルゲートＣＧn-1 の閾値Ｖthが正
になる。

【００６０】このとき、非選択のセルゲートに中間の電
位（９Ｖ）がかけられると、セルの閾値Ｖthが負とな
り、データとしての”１”が書き込まれる。これは、拡
散領域３１に中間電位を与えると、第１のゲート酸化膜
１３にかかる電位が下がり、Ｆ−Ｎトンネル電流による
電子の注入が行われにくくなるためである。

【００６１】一方、非選択のセルゲートに０Ｖがかけら
れると、セルの閾値Ｖthが正となり、データとしての”
０”が書き込まれる。このデータの書き込みに際して
は、ゲート電極領域上におけるトレンチ部１４の存在に
よって第１のゲート酸化膜１３を通過するＦ−Ｎトンネ
ル電流が増大するため、データの高速書き込みが可能と
なる。

【００６２】本実施例のような構成によれば、浮遊ゲー
ト電極１６と制御ゲート電極１８との間の容量、および
シリコン基板と浮遊ゲート電極１６との間の容量に対す
る浮遊ゲート電極１６と制御ゲート電極１８との間の容
量の比を大きくできるため、制御ゲート電圧はそのまま
（従来と同様）で、データの書き込みおよび消去のスピ
ードを律速する浮遊ゲート電圧を大きくすることが可能
となる。

【００６３】これにより、第１のゲート酸化膜１３を通
過するＦ−Ｎトンネル電流の量を増加でき、データの書
き込みおよび消去のスピードを上げることができるよう
になる。したがって、第１のゲート酸化膜１３の膜厚は
従来のままで、第２のゲート酸化膜１７の薄膜化を行う
ことなく、従来のセルの動作速度を容易に確保できるも
のである。

【００６４】上記したように、浮遊ゲート電極の表面積
をかせぐことで、浮遊ゲート電極上に形成される第２の
ゲート酸化膜の面積を増加できるようにしている。すな
わち、シリコン基板上のＰ−ｗｅｌｌ領域にトレンチ構
造を形成し、そのトレンチ構造に沿って浮遊ゲート電
極、第２のゲート絶縁膜などを形成するようにしてい
る。これにより、浮遊ゲート電極が第１のゲート酸化膜
および第２のゲート酸化膜のそれぞれに面接する割合
（浮遊ゲート電極と制御ゲート電極との間の容量／シリ
コン基板と浮遊ゲート電極との間の容量）を増大できる
ようになるため、第２のゲート酸化膜を薄膜化すること
なく、１セル当たりの浮遊ゲート電極と制御ゲート電極
との間の容量を簡単に大容量化することが可能となる。

【００６５】しかも、トレンチ内酸化膜の膜厚を、第１
のゲート酸化膜のそれよりも厚くすることで、シリコン
基板と浮遊ゲート電極との間の容量に対する浮遊ゲート
電極と制御ゲート電極との間の容量の比を十分に大きく
できる。

【００６６】したがって、第１のゲート酸化膜の膜厚の
ままで、第２のゲート酸化膜の薄膜化を行うことなく、
従来のセルの動作速度を容易に確保できるようになるな
ど、信頼性の低下を招いたり、装置を大型化することな
しに、デバイス特性の向上化を図ることが可能となるも
のである。

【００６７】なお、上記実施例においては、トレンチ部
をフィールド酸化膜に接するように素子分離領域以外の
ゲート電極領域上の一部に設けた場合について説明した
が、これに限らず、たとえば素子分離領域内の一部に形
成するようにしても良いし、ゲート電極領域と素子分離
領域との両領域にわたって形成することも可能である。

【００６８】また、Ｆ−Ｎトンネル電流注入方式により
データの書き込みおよび消去を行うものに限らず、たと
えばホットエレクトロン注入方式を用いるものにも同様
に適用できる。その他、この発明の要旨を変えない範囲
において、種々変形実施可能なことは勿論である。

【００６９】

【発明の効果】以上、詳述したようにこの発明によれ
ば、信頼性の低下を招くことなく、大容量化にも容易に
対応でき、デバイス特性の向上化を図ることが可能な半
導体記憶装置を提供できる。

【図面の簡単な説明】

【図１】この発明の一実施例にかかる不揮発性半導体メ
モリのＮＡＮＤ型セルの構造を概略的に示す構成図。

【図２】同じく、不揮発性半導体メモリの製造プロセス
の一例を示す要部の断面図。

【図３】同じく、不揮発性半導体メモリの製造プロセス
の一例を示す要部の断面図。

【図４】同じく、不揮発性半導体メモリの製造プロセス
の一例を示す要部の断面図。

【図５】同じく、不揮発性半導体メモリの製造プロセス
の一例を示す要部の断面図。

【図６】同じく、不揮発性半導体メモリの製造プロセス
の一例を示す要部の断面図。

【図７】同じく、不揮発性半導体メモリの製造プロセス
の一例を示す要部の断面図。

【図８】同じく、不揮発性半導体メモリの製造プロセス
の一例を示す要部の断面図。

【図９】同じく、不揮発性半導体メモリの製造プロセス
の一例を示す要部の断面図。

【図１０】同じく、不揮発性半導体メモリの製造プロセ
スの一例を示す要部の断面図。

【図１１】同じく、不揮発性半導体メモリの製造プロセ
スの一例を示す要部の断面図。

【図１２】同じく、不揮発性半導体メモリのＮＡＮＤ型
セルの基本構成を示す図。

【図１３】同じく、Ｆ−Ｎトンネル電流注入方式による
データの消去動作を説明するために示す図。

【図１４】同じく、Ｆ−Ｎトンネル電流注入方式による
データの書き込み動作を説明するために示す図。

【図１５】従来技術とその問題点を説明する、不揮発性
半導体メモリの製造プロセスの一例を示す要部の断面
図。

【図１６】同じく、不揮発性半導体メモリの製造プロセ
スの一例を示す要部の断面図。

【図１７】同じく、不揮発性半導体メモリの製造プロセ
スの一例を示す要部の断面図。

【図１８】同じく、不揮発性半導体メモリの製造プロセ
スの一例を示す要部の断面図。

【図１９】同じく、不揮発性半導体メモリの製造プロセ
スの一例を示す要部の断面図。

【図２０】同じく、不揮発性半導体メモリの製造プロセ
スの一例を示す要部の断面図。

【図２１】同じく、不揮発性半導体メモリの製造プロセ
スの一例を示す要部の断面図。

【符号の説明】

１１…Ｐ−ｗｅｌｌ領域、１２…フィールド酸化膜、１
３…第１のゲート酸化膜、１４…トレンチ部、１５…ト
レンチ内酸化膜、１６…浮遊ゲート電極、１７…第２の
ゲート酸化膜、１８…制御ゲート電極、３１…拡散領
域、３２…メモリセル、３３…絶縁膜、３４…セレクト
ゲート電極、３５…層間膜、３６…ビット線、３７…コ
ンタクトホール。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に、第１のゲート絶縁膜、
   浮遊ゲート電極、第２のゲート絶縁膜、および制御ゲー
   ト電極を積層してなる半導体記憶装置において、 前記半導体基板上に溝を形成し、この溝の形状に沿っ
   て、少なくとも前記浮遊ゲート電極と第２のゲート絶縁
   膜とを形成してなることを特徴とする半導体記憶装置。
2. 【請求項２】 半導体基板上に形成された素子分離領域
   と、この素子分離領域を除く前記半導体基板上に形成さ
   れた第１のゲート絶縁膜と、この第１のゲート絶縁膜お
   よび前記素子分離領域上に形成された浮遊ゲート電極
   と、この浮遊ゲート電極上に形成された第２のゲート絶
   縁膜と、この第２のゲート絶縁膜上に形成された制御ゲ
   ート電極とを有する半導体記憶装置において、 前記半導体基板上の一部に形成された溝と、 この溝の形状に沿って形成され、前記第１のゲート絶縁
   膜と接続される溝内絶縁膜とを具備し、 前記溝内絶縁膜が形成された、前記溝の形状に沿って、
   少なくとも前記浮遊ゲート電極および第２のゲート絶縁
   膜を形成してなることを特徴とする半導体記憶装置。
3. 【請求項３】 半導体基板上に形成された素子分離領域
   と、この素子分離領域を除く前記半導体基板上のゲート
   電極領域上に形成された第１のゲート絶縁膜と、この第
   １のゲート絶縁膜および前記素子分離領域上に形成され
   た浮遊ゲート電極と、この浮遊ゲート電極上に形成され
   た第２のゲート絶縁膜と、この第２のゲート絶縁膜上に
   形成された制御ゲート電極とを有する半導体記憶装置に
   おいて、 前記半導体基板上の、前記ゲート電極領域の一部に形成
   された溝と、 この溝の形状に沿って形成された、前記第１のゲート絶
   縁膜よりも膜厚の厚い溝内絶縁膜とを具備し、 前記溝内絶縁膜が形成された、前記溝の形状に沿って、
   少なくとも前記浮遊ゲート電極および第２のゲート絶縁
   膜を形成してなることを特徴とする半導体記憶装置。
4. 【請求項４】 半導体基板と、 この半導体基板上に選択的に形成された素子分離領域
   と、 この素子分離領域の形成された、前記半導体基板上のゲ
   ート電極領域の一部に形成された溝と、 この溝の形状に沿って形成された溝内絶縁膜と、 この溝内絶縁膜が形成された前記溝を除く、前記半導体
   基板上のゲート電極領域上に、前記溝内絶縁膜の膜厚よ
   りも薄く形成された第１のゲート絶縁膜と、 この第１のゲート絶縁膜および前記素子分離領域上に、
   前記溝内絶縁膜が形成された前記溝の形状に沿って形成
   された浮遊ゲート電極と、 この浮遊ゲート電極上に、前記溝内絶縁膜が形成された
   前記溝の形状に沿って形成された第２のゲート絶縁膜
   と、 この第２のゲート絶縁膜上に形成された制御ゲート電極
   とを具備したことを特徴とする半導体記憶装置。