JP3133462B2

JP3133462B2 - 不揮発性半導体記憶装置

Info

Publication number: JP3133462B2
Application number: JP04062255A
Authority: JP
Inventors: 孝典小澤
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1992-03-18
Filing date: 1992-03-18
Publication date: 2001-02-05
Anticipated expiration: 2016-02-05
Also published as: JPH05267680A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＥＥＰＲＯＭ（Electr
ically Erasable/Programable Read Only Memory）のよ
うな不揮発性半導体記憶装置に関するものである。

【０００２】

【従来の技術】ＥＥＰＲＯＭでは、従来から、半導体基
板表面にトンネル酸化膜を挟んで電気的に絶縁されたフ
ローティングゲートを形成し、このフローティングゲー
トの上部に絶縁膜を介してコントロールゲートを形成し
たゲート構造のトランジスタがメモリトランジスタとし
て適用されている。すなわち、たとえばＮチャネル型の
トランジスタでは、ドレイン近傍で発生したホットエレ
クトロンをトンネル酸化膜を通過させてフローティング
ゲートに注入することにより書込が行われる。そして、
フローティングゲートに蓄積された電子をソース側から
引き抜くことで、情報の消去が行われる。フローティン
グゲートに電子が蓄積された状態と電子が蓄積されてい
ない状態とではトランジスタの閾値電圧が異なるから、
中間的な値のセンス電圧をコントロールゲートに与え、
このときにトランジスタが導通するか遮断状態に保持さ
れるかを調べることで、情報の読出が達成される。

【０００３】このようなフローティングゲートを有する
メモリトランジスタを用いたＥＥＰＲＯＭには、各セル
のメモリトランジスタごとにセレクトトランジスタを設
けて各セルごとに情報の書込、消去および読出が独立に
行えるようにしたフルフューチャー型のものと、情報の
書込および読出は各セルごとに行い、消去は全てのセル
に対して一括して行うようにしたフラッシュ型のものと
がある。

【０００４】ところが、フルフューチャー型のものは、
セレクトトランジスタを個々のセルごとに設けているの
で、セル面積が大きくなり、高集積化が困難である。こ
のため、最近では、フラッシュ型のものの開発が盛んに
行われている。フラッシュ型のＥＥＰＲＯＭにおけるメ
モリトランジスタの代表的な構造は、図７に示されてい
るスタックゲート構造である。すなわち、Ｎ型シリコン
基板６１にＰ型ウェル６２が形成されており、このＰ型
ウェル６２上に、トンネル酸化膜６３、フローティング
ゲート６４、絶縁膜６５およびコントロールゲート６６
が順に積層されている。トンネル酸化膜６３の両側のＰ
型ウェル６２内にはＮ⁺型ソース拡散層６７およびＮ⁺
型ドレイン拡散層６８が形成されている。さらに、ドレ
イン拡散層６８の周囲には、このドレイン拡散層６８と
Ｐ型ウェル６３との境界部に電界を集中させてホットエ
レクトロンの発生効率を高めるためのＰ⁺型拡散層６９
が形成されている。また、ソース拡散層６７の周囲に
は、その境界部における不純物濃度の変化を緩慢にして
高耐圧構造とするためのＮ^-型拡散層７０が形成されて
いる。

【０００５】この構成により、コントロールゲートＧお
よびドレインＤに正の高電圧を印加するとともにソース
Ｓを接地すると、ドレイン拡散層６８の近傍でホットエ
レクトロンが発生する。このホットエレクトロンは、ト
ンネル酸化膜６３を透過して、フローティングゲート６
４に注入される。このようにして情報の書込が達成され
る。

【０００６】情報の消去時には、ゲートＧを接地して、
ソースＳに正の消去電圧が印加される。これにより、フ
ローティングゲート６４内の電荷は、Ｆ−Ｎトンネルし
てソース拡散層６７に引き抜かれ、これにより情報の消
去が達成される。フローティングゲート６４におけるエ
レクトロンの有無によりトランジスタの閾値は２種類に
変化する。情報の読出時には、この２種類の閾値の間の
中間的な電圧値を有するセンス電圧がゲートＧに印加さ
れる。そして、このときに、ソース−ドレイン間が導通
するかどうかを監視することによって、情報が書込状態
にあるか消去状態にあるかを知ることができ、これによ
り情報の読出が達成される。

【０００７】ＥＥＰＲＯＭでは、上述のようなメモリト
ランジスタがマトリクス配列され、各トランジスタのソ
ースＳは共通接続される。そして、データの消去時に
は、ゲートＧに接続された全てのワード線が接地される
とともに、上記共通接続されたソースＳに正の電圧が与
えられて、全てのセルに関する情報の消去が一括して行
われる。このようなスタックゲート構造のフラッシュ型
ＥＥＰＲＯＭでは、１セルに含まれるトランジスタは１
個なので集積化に有利である。

【０００８】ところが、基板上の全てのセル（またはＰ
型ウェル６２内の全てのセル）の記憶情報を一括消去す
るためには、信号電荷の消去に要する時間が最も長いセ
ルに合わせて全体の消去時間を長めに設定する必要があ
る。このため、信号電荷が比較的速く消去されるセルで
は、信号電荷が過剰に引き抜かれて、このセルのメモリ
トランジスタのフローティングゲートに正電荷が蓄積さ
れるという過剰消去が生じる。このような過剰消去が生
じると、各セルの間でトランジスタの閾値にばらつきが
生じることになるので、読出動作が不安定になるおそれ
がある。たとえば、過剰消去が生じたセルのメモリトラ
ンジスタでは、非選択状態であっても、フローティング
ゲートに蓄積された正電荷のためにチャネルが形成さ
れ、ソース−ドレイン間に電流が流れてしまうという問
題が生じ、目的とするセルからの記憶情報の読出が不確
実になる。

【０００９】このような不具合を解決したフラッシュ型
のＥＥＰＲＯＭとして、図８に簡略化して示すＳＩＳＯ
Ｓ（SIdewall Select-gate On the Source side ）構造
のゲートを有するトランジスタをメモリトランジスタに
適用したものが提案されている。この図８において、上
述の図７に示された各部に対応する部分には同一の参照
符号を付して示す。この構成では、フローティングゲー
ト６４などを含むゲートのソース拡散層６７側の側壁部
に自己整合的に形成されたＳＷＳ（サイド・ウォール・
スペーサ）が、セル選択用の選択ゲート７１として用い
られている。そして、情報の読出時には、選択ゲート７
１に正の電圧を印加して、この選択ゲート７１の直下の
Ｐ型ウェル６２にチャネルを形成させる。

【００１０】この構成によれば、選択ゲート７１への電
圧の印加によって、確実に読出セルを選択できるから、
たとえ過剰消去のために閾値に多少の変動が生じた場合
であっても、非選択セルからの情報の読出を防止でき、
読出動作の信頼性を確保できる。しかも、トランジスタ
の形成領域が過度に大きくなることがないので、高集積
化も良好に行える。

【００１１】

【発明が解決しようとする課題】ところが、上述のよう
なＳＩＳＯＳ構造のトランジスタを適用した記憶装置で
は、比較的断面積の小さな選択ゲート７１に電圧を印加
する必要があるため、この選択ゲート７１の電気抵抗が
高く、その結果、読出動作の高速化が妨げられるという
問題がある。この不具合を避けるために選択ゲート７１
の断面積を大きくすることは、基板面積の増大を招き、
高集積化の要求に逆行することとなり、許されない。

【００１２】そこで、本発明の目的は、上述の技術的課
題を解決し、読出動作を良好に行うことができるととも
に、高集積化にも有利な不揮発性半導体記憶装置を提供
することである。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の不揮発性半導体記憶装置の概念的な構成
は、図１に示されている。すなわち、本発明の不揮発性
半導体記憶装置は、トンネル絶縁膜５１を介したフロー
ティングゲートへの電荷の注入・放出により不揮発な記
憶を行うメモリトランジスタＭＴｒと、このメモリトラ
ンジスタＭＴｒの選択を行うセレクトトランジスタＳＴ
ｒとを有するものにおいて、半導体基板５０にチャネル
領域を挟んで形成され、上記メモリトランジスタＭＴｒ
およびセレクトトランジスタＳＴｒのドレインおよびソ
ースを兼用する第１の不純物拡散領域５３および第２の
不純物拡散領域５４と、上記半導体基板５０のチャネル
領域上に形成された上記セレクトトランジスタＳＴｒの
ゲート５５と、このゲート５５のドレイン側の側部に電
気的に絶縁状態で設けられ、上記フローティングゲート
として作用する側壁ゲート５２と、この側壁ゲート５２
の近傍に絶縁膜５６を介して配置された、上記メモリト
ランジスタＭＴｒのコントロールゲート５７とを含むも
のである。この発明では、上記側壁ゲート５２は、上記
ソース側に略円弧面を有する略扇形断面を有する形態と
される。

【００１４】

【作用】上記の構成によれば、セレクトトランジスタＳ
Ｔｒのゲート５５はチャネル領域の比較的広い領域に渡
って形成され、その側部に形成された側壁ゲート５２が
フローティングゲートとして機能する。すなわち、断面
積の小さな側壁ゲート５２は、電圧は印加されず、電荷
の蓄積のためだけに用いられるから、この断面積の小さ
な側壁ゲート５２が高い抵抗値を有していても何ら問題
は生じない。一方、メモリトランジスタＭＴｒを選択す
るための電圧が印加されるゲート５５は、比較的大きな
断面積を有しているので、充分に小さな抵抗値を有する
ことができ、これにより、高速な読出動作を達成でき
る。

【００１５】

【実施例】以下では、本発明の実施例を、添付図面を参
照して詳細に説明する。図２は本発明の不揮発性半導体
記憶装置の一実施例であるＥＥＰＲＯＭのメモリセルの
平面図であり、図３は図２の切断面線Ａ−Ａから見た断
面図である。Ｎ型シリコン基板１に形成されたＰ型ウェ
ル２は、フィールド酸化膜３により所定の素子形成領域
ごとに分離されている。この分離された素子形成領域に
は、Ｎ⁺型ドレイン拡散層１１と、Ｎ⁺型ソース拡散層
１２とが形成されている。

【００１６】ドレイン拡散層１１とソース拡散層１２と
の間のチャネル領域において、ドレイン拡散層１１の近
傍の領域には、トンネル酸化膜６を介在させて細長く形
成したフローティングゲート７ａが形成されている。ま
た、上記のチャネル領域において、ソース側の領域に
は、ゲート酸化膜９を介して共通ゲート１０ａが形成さ
れており、この共通ゲート１０ａは、絶縁膜８を介在さ
せてフローティングゲートゲート７ａの上方の領域にま
で延びて形成されている。フローティングゲート７ａ
は、略扇形の断面形状を有しており、その略円弧面がソ
ース側に向くように形成されている。その略円弧面に絶
縁膜８を介在させて共通ゲート１０ａが対向している。
これにより、共通ゲート１０からの電界を、フローティ
ングゲート７ａの薄膜側（ソース側）から、Ｐ型ウェル
２に容易に印加することができる。

【００１７】なお、図２および図３において、１４はド
レイン拡散層１１およびソース拡散層１２に電気接続さ
れた金属配線であり、１６は共通ゲート１０に電気接続
された金属配線であり、１３，１５は層間絶縁膜であ
る。本実施例では、１つのメモリセルは、１トランジス
タ領域にメモリトランジスタとセレクトトランジスタと
を備えている。すなわち、ドレイン拡散層１１およびソ
ース拡散層１２は、両トランジスタのドレインおよびソ
ースとして兼用されている。また、メモリトランジスタ
のゲートは、上述したトンネル酸化膜６、フローティン
グゲート７ａ、絶縁膜８および共通ゲート１０ａで構成
され、共通ゲート１０ａのドレイン側の一端部がコント
ロールゲートの役目を担っている。さらに、セレクトト
ランジスタのゲートは、上述したゲート酸化膜９および
共通ゲート１０ａのソース側の端部で構成されている。
すなわち、上述のフローティングゲート７ａは、セレク
トトランジスタＳＴｒのゲートの側部に形成した、側壁
ゲートにより構成されている。

【００１８】図４は、本実施例のＥＥＰＲＯＭの一部の
等価回路を示す電気回路図である。１つのメモリセル
は、上述のメモリトランジスタＭＴｒとセレクトトラン
ジスタＳＴｒとから構成され、各メモリセルがマトリク
ス状に配列されている。両トランジスタＭＴｒ，ＳＴｒ
の共通ゲート１０ａは、各々に対応したワードラインＷ
_n，Ｗ_n+1，Ｗ_n+2に接続され、メモリトランジスタＭ
Ｔｒのドレイン（ドレイン拡散層１１）はビットライン
Ｂ_m，Ｂ_m+1に接続され、セレクトトランジスタＳＴｒ
のソース（ソース拡散層１２）はソースラインＳ_m，Ｓ
_m+1に接続されている。ワードラインＷ_n，Ｗ_n+1，Ｗ
_n+2はＸデコーダ２０により選択され、ソースラインＳ
_m，Ｓ_m+1はＹデコーダ２１により選択される。

【００１９】メモリセル（ｎ，ｍ）に対するデータの書
込は、次のようにして行われる。すなわち、ビットライ
ンＢ_mに書込電圧Ｖ_Pを与え、ワードラインＷ_nをＨレ
ベルにするとともに、ソースラインＳ_mを接地する。メ
モリセル（ｎ，ｍ）とともにワードラインＷ_nに共通に
接続されているメモリセル（ｎ，ｍ＋１）は、ビットラ
インＢ_m+1およびソースラインＳ_m+1を開放するか接地
することにより、書込が禁止される。その他のメモリセ
ル（ｎ＋１，ｍ）および（ｎ＋１，ｍ＋１）はワードラ
インＷ_n+1を接地またはＬレベルとすることにより、セ
レクトトランジスタＳＴｒをオフ状態として、書込を禁
止できる。

【００２０】選択されたメモリセル（ｎ，ｍ）では、次
のようにしてフローティングゲート７ａへのホットエレ
クトロンの注入が行われる。すなわち、ドレイン拡散層
１１に、書込電圧Ｖ_Pが印加され、ソース拡散層１２が
接地され、共通ゲート１０ａがＨレベルになると、ソー
ス拡散層１２からドレイン拡散層１１へ向かってチャネ
ルが形成される。書込電圧Ｖ_Pを適宜設定することによ
り、このチャネルを、セレクトトランジスタＳＴｒの下
部（すなわち、図３の共通ゲート１０ａの右側にあるゲ
ート酸化膜９の直下）を超え、かつドレイン拡散層１１
には達しない位置にまで延ばす。そうすると、フローテ
ィングゲート７ａの直下で電界が集中し、多数のホット
エレクトロンが発生する。ホットエレクトロンの一部
は、ドレイン拡散層１１に流れ込むが、一部は共通ゲー
ト１０ａの電界により加速されて、トンネル酸化膜６を
透過してフローティングゲート７ａに注入される。この
ようにしてデータの書込が達成される。この書込状態で
は、メモリトランジスタＭＴｒを導通させるための閾値
は、高い値をとる。

【００２１】メモリセル（ｎ，ｍ）のデータの消去は、
次のようにして行われる。すなわち、ワードラインＷ_n
をＬレベルとし、ビットラインＢ_mおよびソースライン
Ｓ_mにそれぞれ消去電圧Ｖ_Eを印加する。メモリセル
（ｎ，ｍ）とともに共通にワードラインＷ_nに接続され
ているメモリセル（ｎ，ｍ＋１）は、ビットラインＢ_m+
₁およびソースラインＳ_m+1が接地またはオープンとさ
れ、消去が禁止される。また、その他のメモリセル（ｎ
＋１，ｍ）、（ｎ＋１，ｍ＋１）は、ワードラインＷ
_n+1をＨレベルとすることによって、消去を禁止でき
る。メモリセル（ｎ，ｍ）の共通ゲート１０ａがＬレベ
ルとされ、ドレイン拡散層１１に消去電圧Ｖ_Eが印加さ
れると、フローティングゲート７ａに蓄積されていた電
子が、トンネル酸化膜６を透過してドレイン拡散層１１
に引き抜かれ、これにより記憶データの消去が達成され
る。この消去状態では、メモリトランジスタＭＴｒを導
通させるための閾値は、低い値をとる。

【００２２】メモリセル（ｎ，ｍ）の記憶データの読出
は、次のようにして行われる。すなわち、ソースライン
Ｓ_mを接地し、ワードラインＷ_nにセンス電圧Ｖ_SENSE
を印加するとともに、ビットラインＢ_mに抵抗を介して
電圧Ｖccを印加して、このビットラインＢ_mの、電位降
下の有無を検知する。すなわち、メモリセル（ｎ，ｍ）
にデータが書き込まれていれば、メモリトランジスタＭ
Ｔｒはオフ状態になるので、電圧降下が生じない状態、
すなわち、データ「１」が読み出される。一方、メモリ
セル（ｎ，ｍ）にデータが書き込まれていれば、メモリ
トランジスタＭＴｒはオン状態になるので、電圧降下が
生じる状態、すなわち、データ「０」が読み出される。
なお、上記のセンス電圧Ｖ_SENSEは、書込状態および消
去状態におけるメモリトランジスタＭＴｒの各閾値の間
の中間的な値の電圧である。

【００２３】上述のように、本実施例では、セレクトト
ランジスタＳＴｒのゲートの側部に形成された側壁ゲー
トがフローティングゲート７ａとして用いられ、共通ゲ
ート１０ａにおいてチャネル領域上の比較的広い領域に
渡って形成された断面積の大きなソース側部分がセレク
トトランジスタＳＴｒのゲートとして用いられている。
したがって、このセレクトトランジスタＳＴｒのゲート
は充分に小さな抵抗を有することができるから、このセ
レクトトランジスタＳＴｒの駆動を良好に行うことがで
きる。これにより、読出動作を高速に行える。

【００２４】一方、側壁ゲートをフローティングゲート
７ａに用いているので、このフローティングゲート７ａ
の断面積は小さくなるのであるが、このフローティング
ゲート７ａには外部からの電圧が印加されることはな
く、単に電荷の蓄積のみに用いられる。このため、この
断面積の小さなフローティングゲート７ａが大きな抵抗
値を有していても、このことが書込、消去および読出の
各動作に対して悪影響を及ぼすことはない。

【００２５】しかも、１つのトランジスタの形成領域
に、メモリトランジスタＭＴｒとセレクトトランジスタ
との２つのトランジスタを形成しているので、メモリセ
ルの面積が過度に増大することもなく、高集積化を良好
に行うことができる。以下では、図５および図６を参照
して、本実施例のＥＥＰＲＯＭの製造方法を説明する。
なお、製造方法は、種々変更可能であり、本発明の記憶
装置は、この方法によって製造されたものに限定される
ものではない。

【００２６】先ず、図５(a) に示すように、Ｎ型シリコ
ン基板１にＰ型ウェル２が形成され、その後、表面に酸
化膜４が形成され、さらに素子分離用のフィールド酸化
膜３が選択的に成長させられる。次いで、図５(b) に示
すように、酸化膜５をＣＶＤ（Chemical Vapor Deposit
ion ）法により堆積した後、異方性エッチングによりメ
モリトランジスタおよびセレクトトランジスタを形成す
べき領域の酸化膜５を選択的に除去する。

【００２７】この状態から、基板表面を平滑化するため
に、基板表面を再酸化した後に、ウェットエッチングに
よりその酸化膜を除去する。続いて、素子形成領域に、
トンネル酸化膜６を形成した後、導電性のポリシリコン
膜７を堆積する。この状態が、図５(c) に示されてい
る。次に、図５(d) に示すように、酸化膜５上のポリシ
リコン膜７が全て除去されるまでエッチバックする。こ
れにより、酸化膜５の窓部分の端面にポリシリコンのサ
イドウォールが形成される。左側のサイドウォールが、
上述したメモリトランジスタＭＴｒのフローティングゲ
ート７ａになる。なお、フローティングゲート７ａのゲ
ート長は、酸化膜５の厚さおよびエッチング条件等を変
えることにより、デザインルール以下の寸法で制御する
ことができる。

【００２８】次に、図６(e) を参照する。この工程で
は、図５(d) に示された左側のサイドウォールであるフ
ローティングゲート７ａと、酸化膜５の一部をフォトレ
ジストでマスクし、右側のサイドウォールと酸化膜５の
残部をエッチングして除去する。そして、フォトレジス
トを除去した後、熱酸化させてフローティングゲート７
ａの表面に絶縁膜（シリコン酸化膜）８を形成する。さ
らに、セレクトトランジスタ領域の酸化膜をウェットエ
ッチングで除去した後、ゲート酸化膜９を形成し、次い
で、ポリシリコン膜１０を形成する。

【００２９】次に、図６(f) に示すように、トランジス
タ領域をフォトレジストでマスクして、それ以外のポリ
シリコン膜１０および酸化膜５を異方性エッチングで除
去する。これにより、メモリトランジスタのコントロー
ルゲートおよびセレクトトランジスタのゲートに兼用さ
れる共通ゲート１０ａが形成される。ドレインおよびソ
ース領域の酸化膜９を除去した後、燐や砒素などのＮ型
不純物をイオン注入して、ドレイン拡散層１１およびソ
ース拡散層１２を形成する。

【００３０】さらに、図６(g) に示すように、再び熱酸
化して表面に酸化膜を形成する。そして、燐ガラス（Ｐ
ＳＧ）などの層間絶縁膜１３を堆積した後、ドレインお
よびソース領域のコンタクトホールを形成し、Ａｌ−Ｓ
ｉなどの金属を被着する。この金属膜をフォトエッチン
グ法によりパターニングして、ドレイン拡散層１１およ
びソース拡散層１２に電気接続された金属配線を形成す
る。

【００３１】そして、図６(h) に示すように、層間絶縁
膜１５を堆積した後、ゲート領域にコンタクトホールを
形成し、金属層を被着する。この金属層をパターニング
することにより、共通ゲート１０ａに接続された金属配
線１６が形成される。このようにして、図２および図３
に示されたＥＥＰＲＯＭが作成される。なお、本発明は
上述の実施例に限定されるものではない。たとえば、上
記の実施例では、Ｎチャネル型のＥＥＰＲＯＭを例に採
って説明したが、本発明はＰチャネル型のＥＥＰＲＯＭ
にも適用できることはもちろんである。

【００３２】また、図６に示した従来例において説明し
たように、図２に示したメモリセルにおいても、ドレイ
ン拡散層１１とＰ型ウェル２との間にホットエレクトロ
ンの発生効率を高めるためのＰ⁺型拡散層を設けてもよ
い。また、耐圧向上のために、ソース拡散層１２とＰ型
ウェル２との間にＮ^-拡散層を設けてもよい。さらに、
上記の実施例では、メモリトランジスタのコントロール
ゲートとセレクトトランジスタのゲートとが１つの共通
ゲート１０ａにより構成されているが、これらのゲート
は図１の構成のように相互に絶縁された２つのゲートに
より構成されていてもよい。

【００３３】その他、本発明の要旨を変更しない範囲で
種々の設計変更を施すことが可能である。

【００３４】

【発明の効果】以上のように本発明の不揮発性半導体記
憶装置によれば、セレクトトランジスタのゲートの側部
に設けた側壁ゲートをフローティングゲートとして機能
させるようにしているので、チャネル領域上に形成され
る上記セレクトトランジスタのゲートは充分に大きな断
面積を有することができる。したがって、このセレクト
トランジスタのゲートは充分に低い抵抗値を有すること
ができるから、記憶情報の読出を高速に行うことができ
る。

【００３５】しかも、１つのトランジスタ形成領域に、
メモリトランジスタとセレクトトランジスタとの２つの
トランジスタを形成しているので、小さな面積に形成す
ることができ、高集積化にも有利である。

【図面の簡単な説明】

【図１】本発明の不揮発性記憶装置の基本構成を示す簡
略化した断面図である。

【図２】本発明の不揮発性半導体記憶装置の一実施例で
あるＥＥＰＲＯＭのセル構造を示す平面図である。

【図３】図２の切断面線Ａ−Ａから見た断面図である。

【図４】上記実施例の記憶装置の一部の等価回路を示す
電気回路図である。

【図５】上記実施例の記憶装置の製造工程を工程順に示
す断面図である。

【図６】上記実施例の記憶装置の製造工程を工程順に示
す断面図である。

【図７】従来から用いられているスタックゲート構造の
フラッシュ型ＥＥＰＲＯＭのセル構造を示す断面図であ
る。

【図８】従来例であるＳＩＳＯＳ構造のフラッシュ型Ｅ
ＥＰＲＯＭのセル構造を示す断面図である。

【符号の説明】

１Ｎ型シリコン基板２Ｐ型ウェル６トンネル酸化膜７ａフローティングゲート８絶縁膜９ゲート酸化膜１０ａ共通ゲート１１ドレイン拡散層（第１の不純物拡散領域）１２ソース拡散層（第２の不純物拡散領域）５０半導体基板５１トンネル絶縁膜５２フローティングゲート５３第１の不純物拡散領域５４第２の不純物拡散領域５５セレクトトランジスタのゲート５６絶縁膜５７メモリトランジスタのコントロールゲートＭＴｒメモリトランジスタＳＴｒセレクトトランジスタ

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】トンネル絶縁膜を介したフローティングゲ
ートへの電荷の注入・放出により不揮発な記憶を行うメ
モリトランジスタと、このメモリトランジスタの選択を
行うセレクトトランジスタとを有する不揮発性半導体記
憶装置において、半導体基板にチャネル領域を挟んで形成され、上記メモ
リトランジスタおよびセレクトトランジスタのドレイン
およびソースを兼用する第１の不純物拡散領域および第
２の不純物拡散領域と、上記半導体基板のチャネル領域上に形成された上記セレ
クトトランジスタのゲートと、このゲートのドレイン側の側部に電気的に絶縁状態で設
けられ、上記ソース側に略円弧面を有する略扇形断面を
有し、上記フローティングゲートとして作用する側壁ゲ
ートと、この側壁ゲートの近傍に絶縁膜を介して配置された、上
記メモリトランジスタのコントロールゲートとを含むこ
とを特徴とする不揮発性半導体記憶装置。