JP3317459B2 - 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、この記憶装置の駆動方法、ならびにこの記憶素子の製造方法 - Google Patents
不揮発性記憶素子およびこれを利用した不揮発性記憶装置、この記憶装置の駆動方法、ならびにこの記憶素子の製造方法Info
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- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性記憶素子およ
びこれを利用した不揮発性記憶装置、この記憶装置の駆
動方法、ならびにこの記憶素子の製造方法に関する。
びこれを利用した不揮発性記憶装置、この記憶装置の駆
動方法、ならびにこの記憶素子の製造方法に関する。
【０００２】
【従来の技術】近年、半導体産業の発展に伴い、情報を
半永久的に記憶する不揮発性記憶装置の集積化が要求さ
れている。この要求に応えるためには、メモリセル回路
の集積度を向上させることが考えられる。そこで、従来
より、１トランジスタ／１セル構造を有する不揮発性記
憶装置が提案されている。図１０は従来の不揮発性記憶
装置の電気的構成を示す等価回路図である。この不揮発
性記憶装置は、図１０に示すように、フローティングゲ
ートＦＧを有すメモリトランジスタ１Ａ，１Ｂ，１Ｃ，
１Ｄのみからなるメモリセル２Ａ，２Ｂ，２Ｃ，２Ｄ
が、行方向Ｘおよび列方向Ｙに沿ってマトリクス状に配
列されている。
半永久的に記憶する不揮発性記憶装置の集積化が要求さ
れている。この要求に応えるためには、メモリセル回路
の集積度を向上させることが考えられる。そこで、従来
より、１トランジスタ／１セル構造を有する不揮発性記
憶装置が提案されている。図１０は従来の不揮発性記憶
装置の電気的構成を示す等価回路図である。この不揮発
性記憶装置は、図１０に示すように、フローティングゲ
ートＦＧを有すメモリトランジスタ１Ａ，１Ｂ，１Ｃ，
１Ｄのみからなるメモリセル２Ａ，２Ｂ，２Ｃ，２Ｄ
が、行方向Ｘおよび列方向Ｙに沿ってマトリクス状に配
列されている。
【０００３】行方向Ｘに沿って配列されているメモリセ
ル２Ａ，２Ｂおよび２Ｃ，２Ｄ内のメモリトランジスタ
１Ａ，１Ｂおよび１Ｃ，１Ｄのコントロールゲートに、
ワードラインＷＬ１，ＷＬ２がそれぞれ接続されてお
り、列方向Ｙに沿って配列されているメモリセル２Ａ，
２Ｃおよび２Ｂ，２Ｄ内のメモリトランジスタ１Ａ，１
Ｃおよび１Ｂ，１Ｄのドレインに、ビットラインＢＬ
１，ＢＬ２がそれぞれ接続されている。さらに、各メモ
リセル２Ａ，２Ｂ，２Ｃ，２Ｄ内のメモリトランジスタ
１Ａ，１Ｂ，１Ｃ，１Ｄのソースには、ソースラインＳ
が、基板には基板ラインＳＵＢがそれぞれ共通接続され
ている。
ル２Ａ，２Ｂおよび２Ｃ，２Ｄ内のメモリトランジスタ
１Ａ，１Ｂおよび１Ｃ，１Ｄのコントロールゲートに、
ワードラインＷＬ１，ＷＬ２がそれぞれ接続されてお
り、列方向Ｙに沿って配列されているメモリセル２Ａ，
２Ｃおよび２Ｂ，２Ｄ内のメモリトランジスタ１Ａ，１
Ｃおよび１Ｂ，１Ｄのドレインに、ビットラインＢＬ
１，ＢＬ２がそれぞれ接続されている。さらに、各メモ
リセル２Ａ，２Ｂ，２Ｃ，２Ｄ内のメモリトランジスタ
１Ａ，１Ｂ，１Ｃ，１Ｄのソースには、ソースラインＳ
が、基板には基板ラインＳＵＢがそれぞれ共通接続され
ている。
【０００４】図１０を参照しつつ、上記不揮発性メモリ
における情報の書込動作について説明する。例えば、メ
モリセル２Ａに対して情報の書き込みを行うとする。ソ
ースラインＳおよび基板ラインＳＵＢに対して０Ｖを印
加しておき、メモリセル２Ａが接続されているワードラ
インＷＬ１に対して１０Ｖを印加し、メモリセル２Ａを
選択するため、メモリセル２Ａが接続されているビット
ラインＢＬ１に対して６Ｖを印加する。一方、非選択メ
モリセル２Ｃ，２Ｄが接続されているワードラインＷＬ
２に対して０Ｖを印加し、非選択メモリセル２Ｂ，２Ｄ
が接続されているビットラインＢＬ２を開放(open)状態
とする。
における情報の書込動作について説明する。例えば、メ
モリセル２Ａに対して情報の書き込みを行うとする。ソ
ースラインＳおよび基板ラインＳＵＢに対して０Ｖを印
加しておき、メモリセル２Ａが接続されているワードラ
インＷＬ１に対して１０Ｖを印加し、メモリセル２Ａを
選択するため、メモリセル２Ａが接続されているビット
ラインＢＬ１に対して６Ｖを印加する。一方、非選択メ
モリセル２Ｃ，２Ｄが接続されているワードラインＷＬ
２に対して０Ｖを印加し、非選択メモリセル２Ｂ，２Ｄ
が接続されているビットラインＢＬ２を開放(open)状態
とする。
【０００５】そうすると、メモリセル２Ａ内のメモリト
ランジスタ１ＡのフローティングゲートＦＧに、電荷が
注入され、メモリセル２Ａは情報の書込状態となる。な
お、以下の説明において、メモリトランジスタ１Ａ，１
Ｂ，１Ｃ，１Ｄを総称するときは「メモリトランジスタ
１」という。図１１はメモリトランジスタの構成を示す
概略断面図である。同図を参照して、上記メモリトラン
ジスタ１は、Ｐ型シリコン基板１０と、シリコン基板１
０の表面層に所定の間隔をあけて形成されたＮ+ 型ソー
ス領域１０ｂおよびＮ+ 型ドレイン領域１０ｃと、ソー
ス領域１０ｂおよびドレイン領域１０ｃで挟まれるよう
に生じるチャネル領域１０ａ上に形成されたトンネル酸
化膜１１と、トンネル酸化膜１１上に形成されたフロー
ティングゲート１２と、フローティングゲート１２上に
形成されたＯＮＯ(oxide nitride oxide) 膜１３と、Ｏ
ＮＯ膜１３上に形成されたコントロールゲート１４とを
備えている。
ランジスタ１ＡのフローティングゲートＦＧに、電荷が
注入され、メモリセル２Ａは情報の書込状態となる。な
お、以下の説明において、メモリトランジスタ１Ａ，１
Ｂ，１Ｃ，１Ｄを総称するときは「メモリトランジスタ
１」という。図１１はメモリトランジスタの構成を示す
概略断面図である。同図を参照して、上記メモリトラン
ジスタ１は、Ｐ型シリコン基板１０と、シリコン基板１
０の表面層に所定の間隔をあけて形成されたＮ+ 型ソー
ス領域１０ｂおよびＮ+ 型ドレイン領域１０ｃと、ソー
ス領域１０ｂおよびドレイン領域１０ｃで挟まれるよう
に生じるチャネル領域１０ａ上に形成されたトンネル酸
化膜１１と、トンネル酸化膜１１上に形成されたフロー
ティングゲート１２と、フローティングゲート１２上に
形成されたＯＮＯ(oxide nitride oxide) 膜１３と、Ｏ
ＮＯ膜１３上に形成されたコントロールゲート１４とを
備えている。
【０００６】情報の書き込み時において、メモリトラン
ジスタ１のソース領域１０ｂおよび基板１０にそれぞれ
０Ｖを印加しておき、コントロールゲート１４に１０Ｖ
を、ドレイン領域１０ｃに６Ｖをそれぞれ印加すると、
ソース−ドレイン間に飽和チャネル電流が流れる。ドレ
イン領域１０ｃの近傍のピンチオフ領域(pinch off reg
ion)では、高電界により加速された電子がイオン化(imp
act ionization) を起こし、高エネルギーを持つ電子、
いわゆるホットエレクトロンが発生する。このホットエ
レクトロンは、トンネル酸化膜１１をトンネルしてフロ
ーティングゲート１２に注入される。これにより、情報
の書き込みが達成される。
ジスタ１のソース領域１０ｂおよび基板１０にそれぞれ
０Ｖを印加しておき、コントロールゲート１４に１０Ｖ
を、ドレイン領域１０ｃに６Ｖをそれぞれ印加すると、
ソース−ドレイン間に飽和チャネル電流が流れる。ドレ
イン領域１０ｃの近傍のピンチオフ領域(pinch off reg
ion)では、高電界により加速された電子がイオン化(imp
act ionization) を起こし、高エネルギーを持つ電子、
いわゆるホットエレクトロンが発生する。このホットエ
レクトロンは、トンネル酸化膜１１をトンネルしてフロ
ーティングゲート１２に注入される。これにより、情報
の書き込みが達成される。
【０００７】
【発明が解決しようとする課題】上記不揮発性記憶装置
では、情報の書き込みに際し、メモリトランジスタのフ
ローティングゲートにエレクトロンを注入している。こ
の際、書込電流を大きくして、加速された電子をドレイ
ン近傍のシリコンに衝突させ、ホットエレクトロンを発
生させ、このホットエレクトロンを局所的にフローティ
ングゲートに注入させている。そのため、局所的にトン
ネル酸化膜が劣化し、書換回数の低下につながってい
た。
では、情報の書き込みに際し、メモリトランジスタのフ
ローティングゲートにエレクトロンを注入している。こ
の際、書込電流を大きくして、加速された電子をドレイ
ン近傍のシリコンに衝突させ、ホットエレクトロンを発
生させ、このホットエレクトロンを局所的にフローティ
ングゲートに注入させている。そのため、局所的にトン
ネル酸化膜が劣化し、書換回数の低下につながってい
た。
【０００８】また、局所書込であるため、エレクトロン
がフローティングゲート全体に蓄積されるのに時間を要
し、瞬時に情報を書き込むことができなかった。
がフローティングゲート全体に蓄積されるのに時間を要
し、瞬時に情報を書き込むことができなかった。
【０００９】一方、選択メモリセル２Ａとワードライン
ＷＬ１を共有している非選択メモリセル２Ｂにあって
は、図１３に示すように、そのメモリトランジスタ１Ｂ
のコントロールゲート１４に１０Ｖが、基板１０に０Ｖ
が印加されることになり、いわゆるゲートディスターブ
(gate disturb)が発生する。すなわち、メモリトランジ
スタ１Ｂのフローティングゲート１２にエレクトロンが
蓄積されていない情報の消去状態にあると、基板１０−
コントロールゲート１４間の電位差により、ＦＮ(Fowle
r-Nordheim) トンネル電流が発生し、このＦＮトンネル
電流によりエレクトロンがフローティングゲート１２に
注入される。その結果、メモリトランジスタ１Ｂに誤っ
て情報が書き込まれる。
ＷＬ１を共有している非選択メモリセル２Ｂにあって
は、図１３に示すように、そのメモリトランジスタ１Ｂ
のコントロールゲート１４に１０Ｖが、基板１０に０Ｖ
が印加されることになり、いわゆるゲートディスターブ
(gate disturb)が発生する。すなわち、メモリトランジ
スタ１Ｂのフローティングゲート１２にエレクトロンが
蓄積されていない情報の消去状態にあると、基板１０−
コントロールゲート１４間の電位差により、ＦＮ(Fowle
r-Nordheim) トンネル電流が発生し、このＦＮトンネル
電流によりエレクトロンがフローティングゲート１２に
注入される。その結果、メモリトランジスタ１Ｂに誤っ
て情報が書き込まれる。
【００１０】本発明は、上記に鑑み、書換可能回数を
増加できる。瞬時に情報の書き換えが行える。情報
の書き込み時におけるゲートディスターブを防止でき
る。といったことが可能な不揮発性記憶素子およびこれ
を利用した不揮発性記憶装置、この記憶装置の駆動方
法、ならびにこの記憶素子の製造方法の提供を目的とす
る。
増加できる。瞬時に情報の書き換えが行える。情報
の書き込み時におけるゲートディスターブを防止でき
る。といったことが可能な不揮発性記憶素子およびこれ
を利用した不揮発性記憶装置、この記憶装置の駆動方
法、ならびにこの記憶素子の製造方法の提供を目的とす
る。
【００１１】
【課題を解決するための手段および作用】上記目的を達
成するための本発明の不揮発性記憶素子は、電荷を注入
したり、取り出したりすることにより情報の記憶を行う
ものであって、予め定める第１の導電型式をした半導体
基板と、上記半導体基板の表面層に所定の間隔をあけて
形成され、上記第１の導電型式とは反対の第２の導電型
式をしたソース領域およびドレイン領域と、上記ソース
領域およびドレイン領域で挟まれるように生じるチャネ
ル領域上に、ソース領域と所定のオフセット間隔をあけ
て形成され、チャネル領域で発生した電荷をトンネルさ
せ得るトンネル絶縁膜と、上記トンネル絶縁膜上に形成
され、トンネル絶縁膜をトンネルしてきた電荷を蓄積す
るフローティングゲートと、上記フローティングゲート
上に形成され、フローティングゲート内に電荷を閉じ込
めるキャパシタ絶縁膜と、上記キャパシタ絶縁膜上に形
成され、所定の制御電圧が印加されるコントロールゲー
トと、上記チャネル領域の、ソース領域側の残りの領域
上に、チャネル領域、ならびにフローティングゲート、
キャパシタ絶縁膜およびコントロールゲートのソース領
域側と絶縁状態で形成されたサイドウォールゲートと、
上記ソース領域に接触し、かつサイドウォールゲートと
接続しているソース電極とを含むものである。
成するための本発明の不揮発性記憶素子は、電荷を注入
したり、取り出したりすることにより情報の記憶を行う
ものであって、予め定める第１の導電型式をした半導体
基板と、上記半導体基板の表面層に所定の間隔をあけて
形成され、上記第１の導電型式とは反対の第２の導電型
式をしたソース領域およびドレイン領域と、上記ソース
領域およびドレイン領域で挟まれるように生じるチャネ
ル領域上に、ソース領域と所定のオフセット間隔をあけ
て形成され、チャネル領域で発生した電荷をトンネルさ
せ得るトンネル絶縁膜と、上記トンネル絶縁膜上に形成
され、トンネル絶縁膜をトンネルしてきた電荷を蓄積す
るフローティングゲートと、上記フローティングゲート
上に形成され、フローティングゲート内に電荷を閉じ込
めるキャパシタ絶縁膜と、上記キャパシタ絶縁膜上に形
成され、所定の制御電圧が印加されるコントロールゲー
トと、上記チャネル領域の、ソース領域側の残りの領域
上に、チャネル領域、ならびにフローティングゲート、
キャパシタ絶縁膜およびコントロールゲートのソース領
域側と絶縁状態で形成されたサイドウォールゲートと、
上記ソース領域に接触し、かつサイドウォールゲートと
接続しているソース電極とを含むものである。
【００１２】さらに、上記不揮発性記憶素子は、上記サ
イドウォールゲートとチャネル領域、ならびにサイドウ
ォールゲートと、フローティングゲート、キャパシタ絶
縁膜およびコントロールゲートのソース領域側との間に
は、チャネル領域で発生するＦＮトンネル電流を通さな
い膜厚を備えたＳｉＯ 2 からなる高誘電体絶縁膜が介在
されているものである。
イドウォールゲートとチャネル領域、ならびにサイドウ
ォールゲートと、フローティングゲート、キャパシタ絶
縁膜およびコントロールゲートのソース領域側との間に
は、チャネル領域で発生するＦＮトンネル電流を通さな
い膜厚を備えたＳｉＯ 2 からなる高誘電体絶縁膜が介在
されているものである。
【００１３】そして、上記不揮発性記憶素子を利用した
不揮発性記憶装置は、上記不揮発性記憶素子が、半導体
基板上に、行方向および列方向に沿ってマトリクス状に
配列形成され、行方向に沿って配列されている不揮発性
記憶素子のコントロールゲートには、ワードラインが接
続され、列方向に沿って配列されている不揮発性記憶素
子のドレイン領域には、ビットラインが接続され、各不
揮発性記憶素子のソース電極には、ソースラインが共通
接続され、半導体基板には、共通の基板ラインが設けら
れているものである。
不揮発性記憶装置は、上記不揮発性記憶素子が、半導体
基板上に、行方向および列方向に沿ってマトリクス状に
配列形成され、行方向に沿って配列されている不揮発性
記憶素子のコントロールゲートには、ワードラインが接
続され、列方向に沿って配列されている不揮発性記憶素
子のドレイン領域には、ビットラインが接続され、各不
揮発性記憶素子のソース電極には、ソースラインが共通
接続され、半導体基板には、共通の基板ラインが設けら
れているものである。
【００１４】上記不揮発性記憶装置の駆動方法は、情報
の書き込み時に、ソースラインおよび基板ラインを接地
電位としておき、書き込みを行う不揮発性記憶素子が接
続されているワードラインに対して高電圧を印加し、書
き込みを行う不揮発性記憶素子を選択するため、当該不
揮発性記憶素子が接続されているビットラインに対して
書込電圧を印加するとともに、非選択の不揮発性記憶素
子が接続されているワードラインを接地電位とし、非選
択の不揮発性記憶素子が接続されているビットラインに
対して書込禁止電圧を印加し、情報の消去時に、全ての
ビットラインおよびソースラインを開放状態としてお
き、基板ラインに対して高電圧を印加し、情報の消去を
行う不揮発性記憶素子が接続されているワードラインを
接地電位とし、情報の読み出し時に、基板ラインを接地
電位とし、ソースラインに対して読出電圧を印加してお
き、読み出しを行う不揮発性記憶素子が接続されている
ワードラインに対してセンス電圧を印加し、読み出しを
行う不揮発性記憶素子を選択するため、当該不揮発性記
憶素子が接続されているビットランを接地電位とするも
のである。
の書き込み時に、ソースラインおよび基板ラインを接地
電位としておき、書き込みを行う不揮発性記憶素子が接
続されているワードラインに対して高電圧を印加し、書
き込みを行う不揮発性記憶素子を選択するため、当該不
揮発性記憶素子が接続されているビットラインに対して
書込電圧を印加するとともに、非選択の不揮発性記憶素
子が接続されているワードラインを接地電位とし、非選
択の不揮発性記憶素子が接続されているビットラインに
対して書込禁止電圧を印加し、情報の消去時に、全ての
ビットラインおよびソースラインを開放状態としてお
き、基板ラインに対して高電圧を印加し、情報の消去を
行う不揮発性記憶素子が接続されているワードラインを
接地電位とし、情報の読み出し時に、基板ラインを接地
電位とし、ソースラインに対して読出電圧を印加してお
き、読み出しを行う不揮発性記憶素子が接続されている
ワードラインに対してセンス電圧を印加し、読み出しを
行う不揮発性記憶素子を選択するため、当該不揮発性記
憶素子が接続されているビットランを接地電位とするも
のである。
【００１５】上記情報の書き込み時において、全ての不
揮発性記憶素子のサイドウォール直下のチャネル領域
は、常にオフセット領域となる。このとき、選択された
不揮発性記憶素子の基板−フローティングゲート間にＦ
Ｎトンネル電流が生じ、このＦＮトンネル電流により電
荷がフローティングゲートに注入される。選択された不
揮発性記憶素子とワードラインを共有している不揮発性
記憶素子の基板−コントロールゲート間には、電位差が
生じるものの、ドレイン領域のＰＮ接合部の空乏層がオ
フセット領域の境界まで拡がり、この空乏層がＦＮトン
ネル電流を遮断する。このため、ＦＮトンネル電流によ
り電荷がフローティングゲートに注入されない。よっ
て、当該非選択の不揮発性記憶素子では、ゲートディス
ターブは発生しない。
揮発性記憶素子のサイドウォール直下のチャネル領域
は、常にオフセット領域となる。このとき、選択された
不揮発性記憶素子の基板−フローティングゲート間にＦ
Ｎトンネル電流が生じ、このＦＮトンネル電流により電
荷がフローティングゲートに注入される。選択された不
揮発性記憶素子とワードラインを共有している不揮発性
記憶素子の基板−コントロールゲート間には、電位差が
生じるものの、ドレイン領域のＰＮ接合部の空乏層がオ
フセット領域の境界まで拡がり、この空乏層がＦＮトン
ネル電流を遮断する。このため、ＦＮトンネル電流によ
り電荷がフローティングゲートに注入されない。よっ
て、当該非選択の不揮発性記憶素子では、ゲートディス
ターブは発生しない。
【００１６】情報の消去時には、選択された不揮発性記
憶素子の基板−コントロールゲート間に、書き込み時と
は逆のバイアスがかかり、ＦＮトンネル電流によりフロ
ーティングゲートに蓄積されている電荷が基板側に逃げ
る。このように、ＦＮトンネル電流により情報の書き換
えを行っているから、トンネル絶縁膜の劣化を防止し
て、書換可能回数を増加させることができるとともに、
瞬時にデータの書き換えが可能となる。
憶素子の基板−コントロールゲート間に、書き込み時と
は逆のバイアスがかかり、ＦＮトンネル電流によりフロ
ーティングゲートに蓄積されている電荷が基板側に逃げ
る。このように、ＦＮトンネル電流により情報の書き換
えを行っているから、トンネル絶縁膜の劣化を防止し
て、書換可能回数を増加させることができるとともに、
瞬時にデータの書き換えが可能となる。
【００１７】読み出し時には、全ての不揮発性記憶素子
のサイドウォール直下のオフセット領域が反転し、サイ
ドウォール直下の基板の表面に反転層が生じる。このと
き、選択された不揮発性記憶素子に電荷が蓄積されてい
れば、コントロールゲートの正電荷の影響がフローティ
ングゲートに蓄積されている電荷によりブロックされ、
フローティングゲート直下の基板の表面まで及ばない。
その結果、当該不揮発性記憶素子のソース領域−ドレイ
ン領域間が導通せず、チャネルが形成されない。つま
り、不揮発性記憶素子内に電流が流れない。一方、選択
された不揮発性記憶素子にフローティングゲートに電荷
が蓄積されていなければ、コントロールゲートの正電荷
の影響がフローティングゲート直下の基板の表面まで及
び、この基板の表面が反転する。その結果、当該不揮発
性記憶素子のソース領域−ドレイン領域間が導通し、チ
ャネルが形成される。つまり、不揮発性記憶素子内に電
流が流れる。この状態をセンシングすることにより、情
報の読出が達成される。
のサイドウォール直下のオフセット領域が反転し、サイ
ドウォール直下の基板の表面に反転層が生じる。このと
き、選択された不揮発性記憶素子に電荷が蓄積されてい
れば、コントロールゲートの正電荷の影響がフローティ
ングゲートに蓄積されている電荷によりブロックされ、
フローティングゲート直下の基板の表面まで及ばない。
その結果、当該不揮発性記憶素子のソース領域−ドレイ
ン領域間が導通せず、チャネルが形成されない。つま
り、不揮発性記憶素子内に電流が流れない。一方、選択
された不揮発性記憶素子にフローティングゲートに電荷
が蓄積されていなければ、コントロールゲートの正電荷
の影響がフローティングゲート直下の基板の表面まで及
び、この基板の表面が反転する。その結果、当該不揮発
性記憶素子のソース領域−ドレイン領域間が導通し、チ
ャネルが形成される。つまり、不揮発性記憶素子内に電
流が流れる。この状態をセンシングすることにより、情
報の読出が達成される。
【００１８】このように、オフセット領域の反転を利用
して情報の読み出しが行われるから、読出速度は速くな
る。また、上記不揮発性記憶素子の製造方法は、予め定
める第１の導電型式をした半導体基板上に、トンネル絶
縁膜、フローティングゲート、キャパシタ絶縁膜および
コントロールゲートを順次形成する工程、ＳｉＯ 2 から
なる高誘電体絶縁膜を成長させて、フローティングゲー
ト、キャパシタ絶縁膜およびコントロールゲートの周囲
を囲む工程、上記高誘電体絶縁膜上に導電性物質を堆積
し、フローティングゲート、キャパシタ絶縁膜およびコ
ントロールゲートの両側方に一対のサイドウォールゲー
トを形成した後、一側方のサイドウォールゲートを残し
て、他側方のサイドウォールゲートを選択的に除去し、
半導体基板の一部表面を露出させる工程、フローティン
グゲート、キャパシタ絶縁膜、コントロールゲートおよ
び残存したサイドウォールゲートをマスクとして、イオ
ン注入を行い、半導体基板の表面層に上記第１の導電型
式とは反対の第２の導電型式をしたソース領域およびド
レイン領域を自己整合的に形成する工程、ならびにソー
ス領域上に導電性物質を堆積して、ソース領域に接触さ
せるとともに、サイドウォールゲートに接続させてソー
ス電極を形成する工程を含むものである。
して情報の読み出しが行われるから、読出速度は速くな
る。また、上記不揮発性記憶素子の製造方法は、予め定
める第１の導電型式をした半導体基板上に、トンネル絶
縁膜、フローティングゲート、キャパシタ絶縁膜および
コントロールゲートを順次形成する工程、ＳｉＯ 2 から
なる高誘電体絶縁膜を成長させて、フローティングゲー
ト、キャパシタ絶縁膜およびコントロールゲートの周囲
を囲む工程、上記高誘電体絶縁膜上に導電性物質を堆積
し、フローティングゲート、キャパシタ絶縁膜およびコ
ントロールゲートの両側方に一対のサイドウォールゲー
トを形成した後、一側方のサイドウォールゲートを残し
て、他側方のサイドウォールゲートを選択的に除去し、
半導体基板の一部表面を露出させる工程、フローティン
グゲート、キャパシタ絶縁膜、コントロールゲートおよ
び残存したサイドウォールゲートをマスクとして、イオ
ン注入を行い、半導体基板の表面層に上記第１の導電型
式とは反対の第２の導電型式をしたソース領域およびド
レイン領域を自己整合的に形成する工程、ならびにソー
ス領域上に導電性物質を堆積して、ソース領域に接触さ
せるとともに、サイドウォールゲートに接続させてソー
ス電極を形成する工程を含むものである。
【００１９】上記製造方法において、導電性物質を堆積
させ、フローティングゲート、キャパシタ絶縁膜および
コントロールゲートの一側方にサイドウォールゲートを
形成することにより、サイドウォールゲートの幅は、高
誘電体絶縁膜、フローティングゲート、キャパシタ絶縁
膜およびコントロールゲートの厚みによって制御される
から、サイドウォールゲートの幅の制御は容易となる。
そして、フローティングゲート、キャパシタ絶縁膜、コ
ントトロールゲートおよびサイドウォールをマスクとし
て、ソース領域およびドレイン領域を自己整合的に形成
することにより、上記オフセット領域の長さを精度よく
設定することができる。
させ、フローティングゲート、キャパシタ絶縁膜および
コントロールゲートの一側方にサイドウォールゲートを
形成することにより、サイドウォールゲートの幅は、高
誘電体絶縁膜、フローティングゲート、キャパシタ絶縁
膜およびコントロールゲートの厚みによって制御される
から、サイドウォールゲートの幅の制御は容易となる。
そして、フローティングゲート、キャパシタ絶縁膜、コ
ントトロールゲートおよびサイドウォールをマスクとし
て、ソース領域およびドレイン領域を自己整合的に形成
することにより、上記オフセット領域の長さを精度よく
設定することができる。
【００２０】
【実施例】以下、本発明の一実施例を図１ないし図９に
基づいて詳述する。図１は本発明の一実施例に係る不揮
発性記憶素子の構造を示す概略断面図であって、パッシ
ベーション膜を剥がした状態を示している。図１を参照
しつつ、本実施例に係る不揮発性記憶素子の構成につい
て説明する。
基づいて詳述する。図１は本発明の一実施例に係る不揮
発性記憶素子の構造を示す概略断面図であって、パッシ
ベーション膜を剥がした状態を示している。図１を参照
しつつ、本実施例に係る不揮発性記憶素子の構成につい
て説明する。
【００２１】本実施例の不揮発性記憶素子は、図１に示
すように、Ｐ型シリコン基板３０と、シリコン基板３０
の表面層に所定の間隔をあけて形成されたＮ+ 型ソース
領域３０ｂおよびＮ+ 型ドレイン領域３０ｃと、ソース
領域３０ｂおよびドレイン領域３０ｃで挟まれるように
生じるチャネル領域３０ａ上に、ソース領域３０ｂと所
定のオフセット間隔Ｄをあけて形成されたトンネル酸化
膜３１と、トンネル酸化膜３１上に形成されたフローテ
ィングゲート３２と、フローティングゲート３２上に形
成されたキャパシタ絶縁膜３３と、キャパシタ絶縁膜３
３上に形成されたコントロールゲート３４（ＷＬ）と、
チャネル領域３０ａの残りの領域上に形成されたサイド
ウォールゲート３９と、ソース領域３０ｂに接触し、か
つサイドウォールゲート３９に接続しているソース電極
４０とを備えており、フローティングゲート３２に電荷
を注入したり、取り出したりすることにより情報の記憶
を行う。
すように、Ｐ型シリコン基板３０と、シリコン基板３０
の表面層に所定の間隔をあけて形成されたＮ+ 型ソース
領域３０ｂおよびＮ+ 型ドレイン領域３０ｃと、ソース
領域３０ｂおよびドレイン領域３０ｃで挟まれるように
生じるチャネル領域３０ａ上に、ソース領域３０ｂと所
定のオフセット間隔Ｄをあけて形成されたトンネル酸化
膜３１と、トンネル酸化膜３１上に形成されたフローテ
ィングゲート３２と、フローティングゲート３２上に形
成されたキャパシタ絶縁膜３３と、キャパシタ絶縁膜３
３上に形成されたコントロールゲート３４（ＷＬ）と、
チャネル領域３０ａの残りの領域上に形成されたサイド
ウォールゲート３９と、ソース領域３０ｂに接触し、か
つサイドウォールゲート３９に接続しているソース電極
４０とを備えており、フローティングゲート３２に電荷
を注入したり、取り出したりすることにより情報の記憶
を行う。
【００２２】トンネル酸化膜３１は、チャネル領域３０
ａで発生した電荷をトンネルさせ得るものである。それ
ゆえ、トンネル酸化膜３１は、ＳｉＯ2 からなり、その
膜厚は、電荷をトンネルさせ得るよう極めて薄く設けら
ている。フローティングゲート３２は、例えばリンを高
濃度にドープして低抵抗化したポリシリコンからなる。
ａで発生した電荷をトンネルさせ得るものである。それ
ゆえ、トンネル酸化膜３１は、ＳｉＯ2 からなり、その
膜厚は、電荷をトンネルさせ得るよう極めて薄く設けら
ている。フローティングゲート３２は、例えばリンを高
濃度にドープして低抵抗化したポリシリコンからなる。
【００２３】キャパシタ絶縁膜３３は、フローティング
ゲート３２に電荷を長時間閉じ込めておくものである。
それゆえ、キャパシタ絶縁膜３３は、Ｓｉ3 Ｎ4 膜を上
下からＳｉＯ2 膜でサンドイッチした、いわゆるＯＮＯ
(oxide nitride oxide) 構造を有している。以下、キャ
パシタ絶縁膜３３を「ＯＮＯ膜３３」と称する。コント
ロールゲート３４は、フローティングゲート３２と同
様、例えばリンを高濃度にドープして低抵抗化したポリ
シリコンからなる。
ゲート３２に電荷を長時間閉じ込めておくものである。
それゆえ、キャパシタ絶縁膜３３は、Ｓｉ3 Ｎ4 膜を上
下からＳｉＯ2 膜でサンドイッチした、いわゆるＯＮＯ
(oxide nitride oxide) 構造を有している。以下、キャ
パシタ絶縁膜３３を「ＯＮＯ膜３３」と称する。コント
ロールゲート３４は、フローティングゲート３２と同
様、例えばリンを高濃度にドープして低抵抗化したポリ
シリコンからなる。
【００２４】サイドウォールゲート３９は、例えばリン
を高濃度にドープして低抵抗化したポリシリコンからな
る。サイドウォールゲート３９とチャネル領域３０ａと
の間、ならびにサイドウォールゲート３９と、フローテ
ィングゲート３２、ＯＮＯ膜３３およびコントロールゲ
ート３４のソース領域３０ｂ側との間には、高誘電体絶
縁膜３５が介在されている。この高誘電体絶縁膜３５
は、ＳｉＯ2 からなり、その膜厚は、後述するチャネル
領域３０ａで発生したＦＮトンネル電流を通さないよう
に設定されている。
を高濃度にドープして低抵抗化したポリシリコンからな
る。サイドウォールゲート３９とチャネル領域３０ａと
の間、ならびにサイドウォールゲート３９と、フローテ
ィングゲート３２、ＯＮＯ膜３３およびコントロールゲ
ート３４のソース領域３０ｂ側との間には、高誘電体絶
縁膜３５が介在されている。この高誘電体絶縁膜３５
は、ＳｉＯ2 からなり、その膜厚は、後述するチャネル
領域３０ａで発生したＦＮトンネル電流を通さないよう
に設定されている。
【００２５】ソース電極４０は、例えばタングステンポ
リサイド等の導電性物質からなる。また、全面はＢＰＳ
Ｇ(boron-doped phospho-silicate glass) からなる層
間絶縁膜３６で覆われている。それゆえ、フローティン
グゲート３２は、外部と接続がとられていない。層間絶
縁膜３６のドレイン領域３０ｃと対応する部分には、コ
ンタクトホール３７が開口されている。このコンタクト
ホール３７を通してＡｌ−Ｓｉ等からなるビットライン
３８（ＢＬ）が接触している。
リサイド等の導電性物質からなる。また、全面はＢＰＳ
Ｇ(boron-doped phospho-silicate glass) からなる層
間絶縁膜３６で覆われている。それゆえ、フローティン
グゲート３２は、外部と接続がとられていない。層間絶
縁膜３６のドレイン領域３０ｃと対応する部分には、コ
ンタクトホール３７が開口されている。このコンタクト
ホール３７を通してＡｌ−Ｓｉ等からなるビットライン
３８（ＢＬ）が接触している。
【００２６】図２および図３は、不揮発性記憶素子の製
造方法を工程順に示す概略断面図である。図２および図
３を参照しつつ、上記不揮発性記憶素子の製造方法につ
いて説明する。まず、ゲート形成を行う。すなわち、図
２（ａ）に示すように、熱酸化により、Ｐ型シリコン基
板３０上に、膜厚１００Å程度をもってＳｉＯ2 からな
るトンネル酸化膜３１を形成する。その後、図２（ｂ）
に示すように、例えばＬＰＣＶＤ(low pressure chemic
al vapor deposition)法により、トンネル酸化膜３１上
にポリシリコン膜４０を堆積した後、導電性を付与する
ため、ポリシリコン膜４０に対してリンをドープする。
次に、図２（ｃ）に示すように、ポリシリコン膜４０上
に、例えばＳｉＯ2 を６０Å程度、Ｓｉ3 Ｎ4 を１１０
Å程度、ＳｉＯ2を６０Å程度順次積層してＯＮＯ膜３
３を形成する。その後、図２（ｄ）に示すように、例え
ばＬＰＣＶＤ法により、ＯＮＯ膜３３上にポリシリコン
膜４１を堆積した後、導電性を付与するため、ポリシリ
コン膜４１に対してリンをドープする。そして、図２
（ｅ）に示すように、フォトリソグラフィー技術によ
り、必要な部分を残して、ポリシリコン膜４１、ＯＮＯ
膜３３、ポリシリコン膜４０およびトンネル酸化膜３１
を除去して、フローティングゲート３２およびコントロ
ールゲート３４（ＷＬ）を形成する。
造方法を工程順に示す概略断面図である。図２および図
３を参照しつつ、上記不揮発性記憶素子の製造方法につ
いて説明する。まず、ゲート形成を行う。すなわち、図
２（ａ）に示すように、熱酸化により、Ｐ型シリコン基
板３０上に、膜厚１００Å程度をもってＳｉＯ2 からな
るトンネル酸化膜３１を形成する。その後、図２（ｂ）
に示すように、例えばＬＰＣＶＤ(low pressure chemic
al vapor deposition)法により、トンネル酸化膜３１上
にポリシリコン膜４０を堆積した後、導電性を付与する
ため、ポリシリコン膜４０に対してリンをドープする。
次に、図２（ｃ）に示すように、ポリシリコン膜４０上
に、例えばＳｉＯ2 を６０Å程度、Ｓｉ3 Ｎ4 を１１０
Å程度、ＳｉＯ2を６０Å程度順次積層してＯＮＯ膜３
３を形成する。その後、図２（ｄ）に示すように、例え
ばＬＰＣＶＤ法により、ＯＮＯ膜３３上にポリシリコン
膜４１を堆積した後、導電性を付与するため、ポリシリ
コン膜４１に対してリンをドープする。そして、図２
（ｅ）に示すように、フォトリソグラフィー技術によ
り、必要な部分を残して、ポリシリコン膜４１、ＯＮＯ
膜３３、ポリシリコン膜４０およびトンネル酸化膜３１
を除去して、フローティングゲート３２およびコントロ
ールゲート３４（ＷＬ）を形成する。
【００２７】上記ゲート形成工程が終了すると、サイド
ウォールゲートを形成する。すなわち、図３（ａ）に示
すように、熱酸化により、薄いＳｉＯ2膜を成長させ
て、トンネル酸化膜３１、フローティングゲート３２、
ＯＮＯ膜３３およびコントロールゲート３４の周囲をＳ
ｉＯ 2 からなる高誘電体絶縁膜３５で囲む。高誘電体絶
縁膜３５の膜厚は、例えば３００Å程度が好ましい。つ
づいて、ＬＰＣＶＤ法により、高誘電体絶縁膜３５上に
ポリシリコン膜４２を堆積し、ポリシリコン膜４２に対
してリンをドープする。その後、図３（ｂ）に示すよう
に、エッチバックにより、コントロールゲート３４上の
高誘電体絶縁膜３５が露出するまでポリシリコン膜４２
の一部を除去して、フローティングゲート３２、ＯＮＯ
膜３３およびコントロールゲート３４の両側方に一対の
サイドウォールゲート３９，４３を形成する。次に、図
３（ｃ）に示すように、一側方（図において左側）のサ
イドウォールゲート３９を覆うようレジスト４４を塗布
した後、ドライエッチング等の異方性エッチングによ
り、他側方の高誘電体絶縁膜３５およびサイドウォール
ゲート４３を除去し、基板３０の一部表面を露出させ
る。この残存したサイドウォールゲート３９が上記オフ
セット領域を形成するためのマスクとして機能する。こ
のとき、サイドウォールゲート３９の幅は、ポリシリコ
ン膜４２、フローティングゲート３２、ＯＮＯ膜３３お
よびコントロールゲート３４の厚みによって制御され
る。
ウォールゲートを形成する。すなわち、図３（ａ）に示
すように、熱酸化により、薄いＳｉＯ2膜を成長させ
て、トンネル酸化膜３１、フローティングゲート３２、
ＯＮＯ膜３３およびコントロールゲート３４の周囲をＳ
ｉＯ 2 からなる高誘電体絶縁膜３５で囲む。高誘電体絶
縁膜３５の膜厚は、例えば３００Å程度が好ましい。つ
づいて、ＬＰＣＶＤ法により、高誘電体絶縁膜３５上に
ポリシリコン膜４２を堆積し、ポリシリコン膜４２に対
してリンをドープする。その後、図３（ｂ）に示すよう
に、エッチバックにより、コントロールゲート３４上の
高誘電体絶縁膜３５が露出するまでポリシリコン膜４２
の一部を除去して、フローティングゲート３２、ＯＮＯ
膜３３およびコントロールゲート３４の両側方に一対の
サイドウォールゲート３９，４３を形成する。次に、図
３（ｃ）に示すように、一側方（図において左側）のサ
イドウォールゲート３９を覆うようレジスト４４を塗布
した後、ドライエッチング等の異方性エッチングによ
り、他側方の高誘電体絶縁膜３５およびサイドウォール
ゲート４３を除去し、基板３０の一部表面を露出させ
る。この残存したサイドウォールゲート３９が上記オフ
セット領域を形成するためのマスクとして機能する。こ
のとき、サイドウォールゲート３９の幅は、ポリシリコ
ン膜４２、フローティングゲート３２、ＯＮＯ膜３３お
よびコントロールゲート３４の厚みによって制御され
る。
【００２８】上記サイドウォールゲート形成工程が終了
すると、ソース領域およびドレイン領域を形成する。す
なわち、図３（ｄ）に示すように、レジスト４４を除去
した後、フローティングゲート３２、ＯＮＯ膜３３、コ
ントロールゲート３４およびサイドウォールゲート３９
をマスクとして、例えばインプラ(implant) により、リ
ンをイオン注入して、Ｐ型シリコン基板３０の表面層に
Ｎ+ 型ソース領域３０ｂおよびＮ+ 型ドレイン領域３０
ｃを自己整合的に形成する。この工程において、フロー
ティングゲート３２とソース領域３０ｂとのオフセット
間隔は、サイドウォールゲート３９の幅で制御され、そ
の間隔は０．２〜０．３μｍ程度が好ましい。
すると、ソース領域およびドレイン領域を形成する。す
なわち、図３（ｄ）に示すように、レジスト４４を除去
した後、フローティングゲート３２、ＯＮＯ膜３３、コ
ントロールゲート３４およびサイドウォールゲート３９
をマスクとして、例えばインプラ(implant) により、リ
ンをイオン注入して、Ｐ型シリコン基板３０の表面層に
Ｎ+ 型ソース領域３０ｂおよびＮ+ 型ドレイン領域３０
ｃを自己整合的に形成する。この工程において、フロー
ティングゲート３２とソース領域３０ｂとのオフセット
間隔は、サイドウォールゲート３９の幅で制御され、そ
の間隔は０．２〜０．３μｍ程度が好ましい。
【００２９】上記ソース領域およびドレイン領域の形成
工程が終了すると、ソース電極を形成する。すなわち、
図３（ｅ）に示すように、酸化絶縁膜３５のソース領域
３０ｂに対応する部分に開口を設けた後、例えばＰＶＤ
(physical vapor deposition) 法により、タングステン
ポリサイドを堆積して、ソース電極４０をソース領域３
０ｂと接触させるとともに、サイドウォール３９に接続
させて形成する。
工程が終了すると、ソース電極を形成する。すなわち、
図３（ｅ）に示すように、酸化絶縁膜３５のソース領域
３０ｂに対応する部分に開口を設けた後、例えばＰＶＤ
(physical vapor deposition) 法により、タングステン
ポリサイドを堆積して、ソース電極４０をソース領域３
０ｂと接触させるとともに、サイドウォール３９に接続
させて形成する。
【００３０】上記ソース電極形成工程が終了すると、層
間絶縁膜の形成およびメタライゼーションを行う。すな
わち、図３（ｆ）に示すように、例えばＣＶＤ法によ
り、全面にＢＰＳＧを堆積して層間絶縁膜３６を形成す
る。その後、層間絶縁膜３６のドレイン領域３０ｃと対
応する部分にコンタクトホール３７を形成する。そし
て、図３（ｇ）に示すように、例えばＰＶＤ法により、
層間絶縁膜３６上にＡｌ−Ｓｉ等の導電性物質を堆積
し、コンタクトホール３７を介してビットライン３８
（ＢＬ）をドレイン領域３０ｃに接触させる。その後
は、図示していないが、全面をパッシベーション膜で覆
う。
間絶縁膜の形成およびメタライゼーションを行う。すな
わち、図３（ｆ）に示すように、例えばＣＶＤ法によ
り、全面にＢＰＳＧを堆積して層間絶縁膜３６を形成す
る。その後、層間絶縁膜３６のドレイン領域３０ｃと対
応する部分にコンタクトホール３７を形成する。そし
て、図３（ｇ）に示すように、例えばＰＶＤ法により、
層間絶縁膜３６上にＡｌ−Ｓｉ等の導電性物質を堆積
し、コンタクトホール３７を介してビットライン３８
（ＢＬ）をドレイン領域３０ｃに接触させる。その後
は、図示していないが、全面をパッシベーション膜で覆
う。
【００３１】上記サイドウォールゲート形成工程（図３
（ａ）（ｂ）に示す工程）では、フローティングゲート
３２およびコントロールゲート３４を囲むかたちで、ポ
リシリコン膜４２を堆積した後、ポリシリコン膜４２の
一部を除去して、サイドウォールゲート３９を形成して
いるので、サイドウォールゲート３９の幅は、ポリシリ
コン膜４２、フローティングゲート３２、ＯＮＯ膜３３
およびコントロールゲート３４の厚みによって制御され
る。そのため、サイドウォールゲート３９の幅の制御は
容易となる。そして、拡散層形成工程（図３（ｃ）
（ｄ）に示す工程）では、フローティングゲート３２、
ＯＮＯ膜３３、コントロールゲート３４およびサイドウ
ォールゲート３９をマスクとして、自己整合的にソース
領域３０ｂおよびドレイン領域３０ｃを形成しているの
で、フローティングゲート３２とソース領域３０ｂとの
間のオフセット間隔Ｄを精度よく設定することができ
る。
（ａ）（ｂ）に示す工程）では、フローティングゲート
３２およびコントロールゲート３４を囲むかたちで、ポ
リシリコン膜４２を堆積した後、ポリシリコン膜４２の
一部を除去して、サイドウォールゲート３９を形成して
いるので、サイドウォールゲート３９の幅は、ポリシリ
コン膜４２、フローティングゲート３２、ＯＮＯ膜３３
およびコントロールゲート３４の厚みによって制御され
る。そのため、サイドウォールゲート３９の幅の制御は
容易となる。そして、拡散層形成工程（図３（ｃ）
（ｄ）に示す工程）では、フローティングゲート３２、
ＯＮＯ膜３３、コントロールゲート３４およびサイドウ
ォールゲート３９をマスクとして、自己整合的にソース
領域３０ｂおよびドレイン領域３０ｃを形成しているの
で、フローティングゲート３２とソース領域３０ｂとの
間のオフセット間隔Ｄを精度よく設定することができ
る。
【００３２】なお、以下の説明において、上記不揮発性
記憶素子を「メモリトランジスタ」と称する。図４は不
揮発性記憶装置の電気的構成を示す等価回路図である。
図４を参照しつつ、不揮発性記憶装置の電気的構成につ
いて説明する。この不揮発性記憶装置は、図４に示すよ
うに、図１に示すオフセット配置したフローティングゲ
ートＦＧ、およびサイドウォールゲートＳＧを有し、ソ
ース電極ＳＥがサイドウォールゲートＳＧに接続してい
るメモリトランジスタ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ
のみからなる、メモリセル２１Ａ，２１Ｂ，２１Ｃ，２
１Ｄが、行方向Ｘおよび列方向Ｙに沿ってマトリクス状
に配列されている。
記憶素子を「メモリトランジスタ」と称する。図４は不
揮発性記憶装置の電気的構成を示す等価回路図である。
図４を参照しつつ、不揮発性記憶装置の電気的構成につ
いて説明する。この不揮発性記憶装置は、図４に示すよ
うに、図１に示すオフセット配置したフローティングゲ
ートＦＧ、およびサイドウォールゲートＳＧを有し、ソ
ース電極ＳＥがサイドウォールゲートＳＧに接続してい
るメモリトランジスタ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ
のみからなる、メモリセル２１Ａ，２１Ｂ，２１Ｃ，２
１Ｄが、行方向Ｘおよび列方向Ｙに沿ってマトリクス状
に配列されている。
【００３３】行方向Ｘに沿って配列されているメモリセ
ル２１Ａ，２１Ｂ内のメモリトランジスタ２０Ａ，２０
Ｂのコントロールゲートに、ワードラインＷＬ１が接続
されている。行方向Ｘに沿ってに配列されているメモリ
セル２１Ｃ，２１Ｄ内のメモリトランジスタ２０Ｃ，２
０Ｄのコントロールゲートに、ワードラインＷＬ２がそ
れぞれ接続されている。
ル２１Ａ，２１Ｂ内のメモリトランジスタ２０Ａ，２０
Ｂのコントロールゲートに、ワードラインＷＬ１が接続
されている。行方向Ｘに沿ってに配列されているメモリ
セル２１Ｃ，２１Ｄ内のメモリトランジスタ２０Ｃ，２
０Ｄのコントロールゲートに、ワードラインＷＬ２がそ
れぞれ接続されている。
【００３４】列方向Ｙに沿って配列されているメモリセ
ル２１Ａ，２１Ｃ内のメモリトランジスタ２０Ａ，２０
Ｃのドレインに、ビットラインＢＬ１が接続されてい
る。列方向Ｙに沿って配列されているメモリセル２１
Ｂ，２１Ｄ内のメモリトランジスタ２０Ｂ，２０Ｄのド
レインに、ビットラインＢＬ２が接続されている。ま
た、各メモリセル２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ内の
メモリトランジスタ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄの
ソース電極ＳＥには、ソースラインＳが、基板には基板
ラインＳＵＢがそれぞれ共通接続されている。
ル２１Ａ，２１Ｃ内のメモリトランジスタ２０Ａ，２０
Ｃのドレインに、ビットラインＢＬ１が接続されてい
る。列方向Ｙに沿って配列されているメモリセル２１
Ｂ，２１Ｄ内のメモリトランジスタ２０Ｂ，２０Ｄのド
レインに、ビットラインＢＬ２が接続されている。ま
た、各メモリセル２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ内の
メモリトランジスタ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄの
ソース電極ＳＥには、ソースラインＳが、基板には基板
ラインＳＵＢがそれぞれ共通接続されている。
【００３５】ワードラインＷＬ１，ＷＬ２には、ロウデ
コーダＬＤが接続されている。ロウデコーダＬＤは、情
報の書き込み、消去および読み出しに際し、ワードライ
ンＷＬ１，ＷＬ２に所定の電圧を印加するものである。
このロウデコーダＬＤには、情報の読み出し時にビット
ラインの電位の変化を検出するセンスアンプＳＡが接続
されている。なお、図中Ｒ１，Ｒ２は抵抗である。
コーダＬＤが接続されている。ロウデコーダＬＤは、情
報の書き込み、消去および読み出しに際し、ワードライ
ンＷＬ１，ＷＬ２に所定の電圧を印加するものである。
このロウデコーダＬＤには、情報の読み出し時にビット
ラインの電位の変化を検出するセンスアンプＳＡが接続
されている。なお、図中Ｒ１，Ｒ２は抵抗である。
【００３６】ビットラインＢＬ１，ＢＬ２には、コラム
デコーダＣＤが接続されている。コラムデコーダＣＤ
は、情報の書き込み、消去および読み出しに際し、ビッ
トラインＢＬ１，ＢＬ２に所定の電圧を印加するもので
ある。ソースラインＳには、ソースコントロール回路Ｓ
Ｃが接続されている。ソースコントロール回路ＳＣは、
情報の書き込み、消去および読み出しに際し、ソースラ
インＳに所定の電圧を印加するものである。
デコーダＣＤが接続されている。コラムデコーダＣＤ
は、情報の書き込み、消去および読み出しに際し、ビッ
トラインＢＬ１，ＢＬ２に所定の電圧を印加するもので
ある。ソースラインＳには、ソースコントロール回路Ｓ
Ｃが接続されている。ソースコントロール回路ＳＣは、
情報の書き込み、消去および読み出しに際し、ソースラ
インＳに所定の電圧を印加するものである。
【００３７】基板ラインＳＵＢには、基板コントロール
回路ＳＵＢＣが接続されている。基板コントロール回路
ＳＵＢＣは、情報の書き込み、消去および読み出しに際
し、基板ラインＳＵＢに所定の電圧を印加するものであ
る。なお、ロウデコーダＬＤ、コラムデコーダＣＤ、ソ
ースコントロール回路ＳＣおよび基板コントロール回路
ＳＵＢＣの各所定電圧の印加動作については後述する。
回路ＳＵＢＣが接続されている。基板コントロール回路
ＳＵＢＣは、情報の書き込み、消去および読み出しに際
し、基板ラインＳＵＢに所定の電圧を印加するものであ
る。なお、ロウデコーダＬＤ、コラムデコーダＣＤ、ソ
ースコントロール回路ＳＣおよび基板コントロール回路
ＳＵＢＣの各所定電圧の印加動作については後述する。
【００３８】表１および図５ないし図７を参照しつつ、
上記不揮発性記憶装置における情報の書き込み、読み出
しおよび消去の各動作について説明する。
上記不揮発性記憶装置における情報の書き込み、読み出
しおよび消去の各動作について説明する。
【００３９】
【表１】
【００４０】＜書き込み＞図５は書き込み時の不揮発性
記憶装置の等価回路図である。例えば、メモリセル２１
Ａに対して情報の書き込みを行うとする。まず、ソース
コントロール回路ＳＣ（図４参照）によりソースライン
Ｓに対して０Ｖを印加とするとともに、基板コントロー
ル回路ＳＵＢＣ（図４参照）により基板ラインＳＵＢに
対して０Ｖを印加しておく。ロウデコーダＬＤ（図４参
照）により、選択メモリセル２１Ａが接続されているワ
ードラインＷＬ１に対して１０Ｖを印加し、メモリセル
２１Ａを選択するため、コラムデコーダＣＤ（図４参
照）により、選択メモリセル２１Ａが接続されているビ
ットラインＢＬ１に対して０Ｖを印加する。また、ロウ
デコーダにより、非選択メモリセル２１Ｃ，２１Ｄが接
続されているワードラインＷＬ２に対して０Ｖを印加
し、コラムデコーダにより、非選択メモリセル２１Ｂ，
２１Ｄが接続されているビットラインＢＬ２に対して７
Ｖを印加する。
記憶装置の等価回路図である。例えば、メモリセル２１
Ａに対して情報の書き込みを行うとする。まず、ソース
コントロール回路ＳＣ（図４参照）によりソースライン
Ｓに対して０Ｖを印加とするとともに、基板コントロー
ル回路ＳＵＢＣ（図４参照）により基板ラインＳＵＢに
対して０Ｖを印加しておく。ロウデコーダＬＤ（図４参
照）により、選択メモリセル２１Ａが接続されているワ
ードラインＷＬ１に対して１０Ｖを印加し、メモリセル
２１Ａを選択するため、コラムデコーダＣＤ（図４参
照）により、選択メモリセル２１Ａが接続されているビ
ットラインＢＬ１に対して０Ｖを印加する。また、ロウ
デコーダにより、非選択メモリセル２１Ｃ，２１Ｄが接
続されているワードラインＷＬ２に対して０Ｖを印加
し、コラムデコーダにより、非選択メモリセル２１Ｂ，
２１Ｄが接続されているビットラインＢＬ２に対して７
Ｖを印加する。
【００４１】そうすると、選択メモリセル２１Ａにあっ
ては、そのメモリトランジスタ２０Ａの基板−フローテ
ィングゲート間にＦＮトンネル電流が生じ、このＦＮト
ンネル電流によりエレクトロンがフローティングゲート
ＦＧに注入される。その結果、選択メモリセル２１Ａは
情報の書込状態となる。一方、非選択メモリセル２１Ｂ
にあっては、そのメモリトランジスタ２０Ｂの基板−フ
ローティングゲート間にＦＮトンネル電流が発生せず、
エレクトロンがフローティングゲートＦＧに注入されな
い。その結果、非選択メモリセル２１Ｂには情報の書き
込みは行われない。
ては、そのメモリトランジスタ２０Ａの基板−フローテ
ィングゲート間にＦＮトンネル電流が生じ、このＦＮト
ンネル電流によりエレクトロンがフローティングゲート
ＦＧに注入される。その結果、選択メモリセル２１Ａは
情報の書込状態となる。一方、非選択メモリセル２１Ｂ
にあっては、そのメモリトランジスタ２０Ｂの基板−フ
ローティングゲート間にＦＮトンネル電流が発生せず、
エレクトロンがフローティングゲートＦＧに注入されな
い。その結果、非選択メモリセル２１Ｂには情報の書き
込みは行われない。
【００４２】フローティングゲートにエレクトロンが蓄
積されている状態と、蓄積されていない状態とでは、ソ
ース−ドレイン間を導通させるために必要なゲート電圧
が異なる。すなわち、ソース−ドレイン間を導通させる
ためのしきい値電圧ＶTHは、フローティングゲートにエ
レクトロンを注入した状態では高いしきい値Ｖ１（例え
ば７Ｖ）をとり、エレクトロンが未注入の状態で低いし
きい値Ｖ２（例えば１Ｖ）をとる。このように、しきい
値電圧ＶTHを２種類に設定することで「１」または
「０」の二値データをメモリセルに記憶させることがで
きる。 ＜消去＞図６は消去時の不揮発性メモリの等価回路図で
ある。情報の消去は一括して行われる。まず、コラムデ
コーダおよびソースコントロール回路により、全てのビ
ットラインＢＬ１，ＢＬ２およびソースラインＳを開放
状態としておき、基板コントロール回路により基板ライ
ンＳＵＢに対して１０Ｖを印加し、ロウデコーダによ
り、全てのワードラインＷＬ１，ＷＬ２に対して０Ｖを
印加する。
積されている状態と、蓄積されていない状態とでは、ソ
ース−ドレイン間を導通させるために必要なゲート電圧
が異なる。すなわち、ソース−ドレイン間を導通させる
ためのしきい値電圧ＶTHは、フローティングゲートにエ
レクトロンを注入した状態では高いしきい値Ｖ１（例え
ば７Ｖ）をとり、エレクトロンが未注入の状態で低いし
きい値Ｖ２（例えば１Ｖ）をとる。このように、しきい
値電圧ＶTHを２種類に設定することで「１」または
「０」の二値データをメモリセルに記憶させることがで
きる。 ＜消去＞図６は消去時の不揮発性メモリの等価回路図で
ある。情報の消去は一括して行われる。まず、コラムデ
コーダおよびソースコントロール回路により、全てのビ
ットラインＢＬ１，ＢＬ２およびソースラインＳを開放
状態としておき、基板コントロール回路により基板ライ
ンＳＵＢに対して１０Ｖを印加し、ロウデコーダによ
り、全てのワードラインＷＬ１，ＷＬ２に対して０Ｖを
印加する。
【００４３】そうすると、全メモリセル２１Ａ，２１
Ｂ，２１Ｃ，２１Ｄ内のメモリトランシスタ２０Ａ，２
０Ｂ，２０Ｃ，２０Ｄの基板−コントロールゲート間
に、情報の書き込み時とは逆のバイアスがかかり、フロ
ーティングゲートＦＧに蓄積されているエレクトロンが
ＦＮトンネル電流により基板側に逃げる。その結果、全
てのメモリセル２１Ａ，２１Ｂ，２１Ｃ，２１Ｄに記憶
されている情報が一括消去される。
Ｂ，２１Ｃ，２１Ｄ内のメモリトランシスタ２０Ａ，２
０Ｂ，２０Ｃ，２０Ｄの基板−コントロールゲート間
に、情報の書き込み時とは逆のバイアスがかかり、フロ
ーティングゲートＦＧに蓄積されているエレクトロンが
ＦＮトンネル電流により基板側に逃げる。その結果、全
てのメモリセル２１Ａ，２１Ｂ，２１Ｃ，２１Ｄに記憶
されている情報が一括消去される。
【００４４】また、情報の消去は、ワードライン毎に分
割して行ってもよい。つまり、全てのビットラインＢＬ
１，ＢＬ２およびソースラインＳを開放状態とするとと
もに、基板ラインＳＵＢに対して１０Ｖを印加してお
き、情報の消去を行うメモリセル２１Ａ，２１Ｂが接続
されているワードラインＷＬ１に対して０Ｖを印加し、
非選択メモリセル２１Ｃ，２１Ｄが接続されているワー
ドラインＷＬ２に対して１０Ｖを印加すれば、ワードラ
インＷＬ１に沿って配列されているメモリセル２１Ａ，
２１Ｂに記憶されている情報が消去される。 ＜読み出し＞図７は読み出し時の不揮発性メモリの等価
回路図である。例えば、メモリセル２１Ａに記憶されて
いる情報を読み出すとする。まず、ソースコントロール
回路によりソースラインＳに対して２Ｖを印加し、基板
コントロール回路により基板ラインＳＵＢに対して０Ｖ
を印加しておく。ロウデコーダにより、読み出しを行う
メモリセル２１Ａが接続されているワードラインＷＬ１
に対してセンス電圧５Ｖを印加し、メモリセル２１Ａを
選択するため、コラムデコーダにより、選択メモリセル
２１Ａが接続されているビットラインＢＬ１に対して０
Ｖを印加する。一方、ロウデコーダにより、非選択メモ
リセル２１Ｃ，２１Ｄが接続されているワードラインＷ
Ｌ２に対して０Ｖを印加し、コラムデコーダにより、非
選択メモリセル２１Ｂ，２１Ｄが接続されているビット
ラインＢＬ２を開放状態とする。
割して行ってもよい。つまり、全てのビットラインＢＬ
１，ＢＬ２およびソースラインＳを開放状態とするとと
もに、基板ラインＳＵＢに対して１０Ｖを印加してお
き、情報の消去を行うメモリセル２１Ａ，２１Ｂが接続
されているワードラインＷＬ１に対して０Ｖを印加し、
非選択メモリセル２１Ｃ，２１Ｄが接続されているワー
ドラインＷＬ２に対して１０Ｖを印加すれば、ワードラ
インＷＬ１に沿って配列されているメモリセル２１Ａ，
２１Ｂに記憶されている情報が消去される。 ＜読み出し＞図７は読み出し時の不揮発性メモリの等価
回路図である。例えば、メモリセル２１Ａに記憶されて
いる情報を読み出すとする。まず、ソースコントロール
回路によりソースラインＳに対して２Ｖを印加し、基板
コントロール回路により基板ラインＳＵＢに対して０Ｖ
を印加しておく。ロウデコーダにより、読み出しを行う
メモリセル２１Ａが接続されているワードラインＷＬ１
に対してセンス電圧５Ｖを印加し、メモリセル２１Ａを
選択するため、コラムデコーダにより、選択メモリセル
２１Ａが接続されているビットラインＢＬ１に対して０
Ｖを印加する。一方、ロウデコーダにより、非選択メモ
リセル２１Ｃ，２１Ｄが接続されているワードラインＷ
Ｌ２に対して０Ｖを印加し、コラムデコーダにより、非
選択メモリセル２１Ｂ，２１Ｄが接続されているビット
ラインＢＬ２を開放状態とする。
【００４５】そうすると、選択メモリセル２１Ａに情報
が書き込まれておれば、そのメモリトランジスタ２０Ａ
のソース−ドレイン間が導通せず、チャネルが形成され
ない。つまり、選択メモリセル２１Ａ内にセル電流が流
れない。一方、選択メモリセル２１Ａが情報の消去状態
であれば、そのメモリトランジスタ２０Ａのソース−ド
レイン間が導通し、チャネルが形成される。つまり、選
択メモリセル２１Ａ内にセル電流が流れる。この状態を
デコーダＣＤ，ＬＤおよびセンスアンプＳＡ（図４参
照）によってセンシングすれば、選択メモリセル２１Ａ
に記憶されている情報を読み出すことができる。
が書き込まれておれば、そのメモリトランジスタ２０Ａ
のソース−ドレイン間が導通せず、チャネルが形成され
ない。つまり、選択メモリセル２１Ａ内にセル電流が流
れない。一方、選択メモリセル２１Ａが情報の消去状態
であれば、そのメモリトランジスタ２０Ａのソース−ド
レイン間が導通し、チャネルが形成される。つまり、選
択メモリセル２１Ａ内にセル電流が流れる。この状態を
デコーダＣＤ，ＬＤおよびセンスアンプＳＡ（図４参
照）によってセンシングすれば、選択メモリセル２１Ａ
に記憶されている情報を読み出すことができる。
【００４６】また、情報の読み出しは、一括して行って
もよい。つまり、ソースラインＳに対して５Ｖを印加
し、全てのビットラインＢＬ１，ＢＬ２および基板ライ
ンＳＵＢに対して０Ｖを印加しておくとともに、全ての
ワードラインＷＬ１，ＷＬ２に対してセンス電圧２Ｖを
印加すれば、全てのメモリセル２１Ａ，２１Ｂ，２１
Ｃ，２１Ｄに記憶されている情報が一括読出される。
もよい。つまり、ソースラインＳに対して５Ｖを印加
し、全てのビットラインＢＬ１，ＢＬ２および基板ライ
ンＳＵＢに対して０Ｖを印加しておくとともに、全ての
ワードラインＷＬ１，ＷＬ２に対してセンス電圧２Ｖを
印加すれば、全てのメモリセル２１Ａ，２１Ｂ，２１
Ｃ，２１Ｄに記憶されている情報が一括読出される。
【００４７】あるいは、ワードライン毎に分割して読み
出してもよい。つまり、ソースラインＳに対して５Ｖを
印加し、全てのビットラインＢＬ１，ＢＬ２および基板
ラインＳＵＢに対して０Ｖを印加しておくとともに、ワ
ードラインＷＬ１に対してセンス電圧２Ｖを印加すれ
ば、ワードラインＷＬ１に沿って配列しているメモリセ
ル２１Ａ，２１Ｂに記憶されている情報が読み出され
る。
出してもよい。つまり、ソースラインＳに対して５Ｖを
印加し、全てのビットラインＢＬ１，ＢＬ２および基板
ラインＳＵＢに対して０Ｖを印加しておくとともに、ワ
ードラインＷＬ１に対してセンス電圧２Ｖを印加すれ
ば、ワードラインＷＬ１に沿って配列しているメモリセ
ル２１Ａ，２１Ｂに記憶されている情報が読み出され
る。
【００４８】ここで、センス電圧とは、上記しきい値電
圧ＶTHの２種類の値のＶ１，Ｖ２の中間的な電圧であ
る。したがって、このセンス電圧を印加すると、フロー
ティングゲートにエレクトロンが蓄積されているか否か
で、ソース−ドレイン間の導通／非導通が決定される。
このように、基板−ゲート間でＦＮトンネル電流を発生
させ、このＦＮトンネル電流により情報の書き換えを行
っているので、トンネル酸化膜の劣化を防止して書換可
能回数を増加させることができるとともに、瞬時に情報
の書き換えが可能となる。
圧ＶTHの２種類の値のＶ１，Ｖ２の中間的な電圧であ
る。したがって、このセンス電圧を印加すると、フロー
ティングゲートにエレクトロンが蓄積されているか否か
で、ソース−ドレイン間の導通／非導通が決定される。
このように、基板−ゲート間でＦＮトンネル電流を発生
させ、このＦＮトンネル電流により情報の書き換えを行
っているので、トンネル酸化膜の劣化を防止して書換可
能回数を増加させることができるとともに、瞬時に情報
の書き換えが可能となる。
【００４９】なお、以下の説明において、メモリトラン
ジスタ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄを総称するとき
は「メモリトランジスタ２０」という。図８は書き込み
時のメモリトランジスタの動作原理を示す図、図９は読
み出し時のメモリトランジスタの動作原理を示す図であ
る。図８および図９を参照しつつ、上記メモリトランジ
スタの動作原理について説明する。 ＜書き込み＞ 例えば、図５に示すようにメモリセル２１Ａに情報を書
き込むとする。このとき、図８（ａ）（ｂ）に示すよう
に、選択メモリセル２１Ａ内のメモリトランジスタ２０
Ａ、および非選択メモリセル２１Ｃ内のメモリトランジ
スタ２０Ｃ、ならびに非選択メモリセル２１Ｂ内のメモ
リトランジスタ２０Ｂの各フローティングゲート３２
は、ソース領域３０ｂと所定のオフセット間隔をあけて
配置されており、各メモリトランジスタ２０Ａ，２０
Ｂ，２０Ｃのソース領域３０ｂは０Ｖが印加されている
ので、サイドウォールゲート３９直下のチャネル領域は
常にオフセット領域ＯＳとなる。
ジスタ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄを総称するとき
は「メモリトランジスタ２０」という。図８は書き込み
時のメモリトランジスタの動作原理を示す図、図９は読
み出し時のメモリトランジスタの動作原理を示す図であ
る。図８および図９を参照しつつ、上記メモリトランジ
スタの動作原理について説明する。 ＜書き込み＞ 例えば、図５に示すようにメモリセル２１Ａに情報を書
き込むとする。このとき、図８（ａ）（ｂ）に示すよう
に、選択メモリセル２１Ａ内のメモリトランジスタ２０
Ａ、および非選択メモリセル２１Ｃ内のメモリトランジ
スタ２０Ｃ、ならびに非選択メモリセル２１Ｂ内のメモ
リトランジスタ２０Ｂの各フローティングゲート３２
は、ソース領域３０ｂと所定のオフセット間隔をあけて
配置されており、各メモリトランジスタ２０Ａ，２０
Ｂ，２０Ｃのソース領域３０ｂは０Ｖが印加されている
ので、サイドウォールゲート３９直下のチャネル領域は
常にオフセット領域ＯＳとなる。
【００５０】このとき、選択メモリセル２１Ａにあって
は、図８（ａ）に示すように、メモリトランジスタ２０
Ａのコントロールゲート３４には１０Ｖが印加され、基
板３０には０Ｖが印加され、ドレイン領域３０ｃには０
Ｖが印加されているので、基板３０−ゲート３４間にＦ
Ｎトンネル電流が生じ、このＦＮトンネル電流によりエ
レクトロンがトンネル酸化膜３１をトンネルしてフロー
ティングゲート３２に注入される。
は、図８（ａ）に示すように、メモリトランジスタ２０
Ａのコントロールゲート３４には１０Ｖが印加され、基
板３０には０Ｖが印加され、ドレイン領域３０ｃには０
Ｖが印加されているので、基板３０−ゲート３４間にＦ
Ｎトンネル電流が生じ、このＦＮトンネル電流によりエ
レクトロンがトンネル酸化膜３１をトンネルしてフロー
ティングゲート３２に注入される。
【００５１】
【００５２】さらに、選択メモリセル２１Ａとワードラ
インＷＬ１を共有している非選択メモリセル２１Ｂにあ
っては、図８（ｂ）に示すように、そのメモリトランジ
スタ２０Ｂのコントロールゲート３４には１０Ｖが印加
され、基板３０には０Ｖが印加されているので、基板３
０−ゲート３４間に電位差が生じるものの、ドレイン領
域３０ｃには７Ｖが印加されているので、ドレイン領域
３０ｃのＰＮ接合部の空乏層(depletion layer) ５０が
オフセット領域ＯＳの境界まで拡がり、この空乏層５０
がＦＮトンネル電流を遮断する。そのため、ＦＮトンネ
ル電流によりエレクトロンがフローティングゲート３２
に注入されないから、ゲートディスターブは発生しな
い。 ＜読み出し＞ 情報の読み出し時には、図９（ａ）（ｂ）に示すよう
に、選択メモリセル内のメモリトランジスタ２０のドレ
イン領域３０ｃおよび基板３０には０Ｖが印加されてお
り、ソース領域３０ｂには２Ｖが印加され、コントロー
ルゲート３４にはセンス電圧５Ｖが印加されているの
で、サイドウォールゲート３９直下のオフセット領域Ｏ
Ｓが反転(inversion) し、反転層５２が生じる。
インＷＬ１を共有している非選択メモリセル２１Ｂにあ
っては、図８（ｂ）に示すように、そのメモリトランジ
スタ２０Ｂのコントロールゲート３４には１０Ｖが印加
され、基板３０には０Ｖが印加されているので、基板３
０−ゲート３４間に電位差が生じるものの、ドレイン領
域３０ｃには７Ｖが印加されているので、ドレイン領域
３０ｃのＰＮ接合部の空乏層(depletion layer) ５０が
オフセット領域ＯＳの境界まで拡がり、この空乏層５０
がＦＮトンネル電流を遮断する。そのため、ＦＮトンネ
ル電流によりエレクトロンがフローティングゲート３２
に注入されないから、ゲートディスターブは発生しな
い。 ＜読み出し＞ 情報の読み出し時には、図９（ａ）（ｂ）に示すよう
に、選択メモリセル内のメモリトランジスタ２０のドレ
イン領域３０ｃおよび基板３０には０Ｖが印加されてお
り、ソース領域３０ｂには２Ｖが印加され、コントロー
ルゲート３４にはセンス電圧５Ｖが印加されているの
で、サイドウォールゲート３９直下のオフセット領域Ｏ
Ｓが反転(inversion) し、反転層５２が生じる。
【００５３】このとき、図９（ａ）に示すように、フロ
ーティングゲート３２にエレクトロンが蓄積されている
情報の書込状態にあれば、コントロールゲート３４の正
電荷の影響がフローティングゲート３２に蓄積されてい
るエレクトロンによりブロックされ、フローティングゲ
ート３２直下の基板３０の表面に及ばない。そのため、
ソース領域３０ｂ−ドレイン領域３０ｃ間が導通せず、
チャネルが形成されない。つまり、メモリトランジスタ
２０に電流が流れない。
ーティングゲート３２にエレクトロンが蓄積されている
情報の書込状態にあれば、コントロールゲート３４の正
電荷の影響がフローティングゲート３２に蓄積されてい
るエレクトロンによりブロックされ、フローティングゲ
ート３２直下の基板３０の表面に及ばない。そのため、
ソース領域３０ｂ−ドレイン領域３０ｃ間が導通せず、
チャネルが形成されない。つまり、メモリトランジスタ
２０に電流が流れない。
【００５４】一方、図９（ｂ）に示すように、フローテ
ィングゲート３２にエレクトロンが蓄積されていない情
報の消去状態にあれば、コントロールゲート３４の正電
荷の影響がフローティングゲート３２直下の基板３０の
表面に及ぶ。そうすると、基板３０のホール濃度と等し
い濃度のエレクトロンが基板３０の表面に誘起され、反
転を生じる。この反転によって誘起されたエレクトロン
が、オフセット領域ＯＳの反転層５２と接続する。その
結果、ソース領域３０ｂ−ドレイン領域３０ｃ間が導通
し、チャネルＣＨが形成される。つまり、メモリトラン
ジスタ２０に電流が流れる。
ィングゲート３２にエレクトロンが蓄積されていない情
報の消去状態にあれば、コントロールゲート３４の正電
荷の影響がフローティングゲート３２直下の基板３０の
表面に及ぶ。そうすると、基板３０のホール濃度と等し
い濃度のエレクトロンが基板３０の表面に誘起され、反
転を生じる。この反転によって誘起されたエレクトロン
が、オフセット領域ＯＳの反転層５２と接続する。その
結果、ソース領域３０ｂ−ドレイン領域３０ｃ間が導通
し、チャネルＣＨが形成される。つまり、メモリトラン
ジスタ２０に電流が流れる。
【００５５】このように、オフセット領域ＯＳの反転を
利用して情報の読み出しが行われるから、読出速度はフ
ラッシュメモリと同等に速くなる。本実施例によると、
基板−ゲート間にＦＮトンネル電流を発生させ情報を書
き込む際に、選択メモリセルとワードラインを共有して
いる非選択メモリセル内において、そのメモリトランジ
スタの基板−コントロールゲート間に電位差が生じるも
のの、ドレイン領域のＰＮ接合部の空乏層がオフセット
領域の境界まで拡がってＦＮトンネル電流を遮断するた
め、エレクトロンがフローティングゲートに注入される
ことはない。よって、書き込み時における非選択メモリ
セルのゲートディスターブを防止できる。
利用して情報の読み出しが行われるから、読出速度はフ
ラッシュメモリと同等に速くなる。本実施例によると、
基板−ゲート間にＦＮトンネル電流を発生させ情報を書
き込む際に、選択メモリセルとワードラインを共有して
いる非選択メモリセル内において、そのメモリトランジ
スタの基板−コントロールゲート間に電位差が生じるも
のの、ドレイン領域のＰＮ接合部の空乏層がオフセット
領域の境界まで拡がってＦＮトンネル電流を遮断するた
め、エレクトロンがフローティングゲートに注入される
ことはない。よって、書き込み時における非選択メモリ
セルのゲートディスターブを防止できる。
【００５６】なお、本発明は上記実施例に限定されるも
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。例えば、上記実施例におい
ては、Ｐ型シリコン基板を使用した例について記載した
が、Ｎ型シリコン基板を使用してメモリトランジスタを
Ｐチャネル型としてもよい。
のではなく、本発明の範囲内で多くの修正および変更を
加え得ることは勿論である。例えば、上記実施例におい
ては、Ｐ型シリコン基板を使用した例について記載した
が、Ｎ型シリコン基板を使用してメモリトランジスタを
Ｐチャネル型としてもよい。
【００５７】
【発明の効果】以上の説明から明らかな通り、本発明請
求項１ないし４によると、書換可能回数を増加できると
ともに、瞬時に情報の書き換えが行え、しかも情報の書
き込み時におけるゲートディスターブを防止できる。さ
らに、請求項５の製造方法では、サイドウォールゲート
の幅の制御が容易となり、サイドウォールゲート直下の
オフセット間隔の長さを精度よく設定することができ
る。
求項１ないし４によると、書換可能回数を増加できると
ともに、瞬時に情報の書き換えが行え、しかも情報の書
き込み時におけるゲートディスターブを防止できる。さ
らに、請求項５の製造方法では、サイドウォールゲート
の幅の制御が容易となり、サイドウォールゲート直下の
オフセット間隔の長さを精度よく設定することができ
る。
【図面の簡単な説明】
【図１】本発明の一実施例に係る不揮発性記憶素子の構
成を示す概略断面図である。
成を示す概略断面図である。
【図２】不揮発性記憶素子の製造方法を工程順に示す概
略断面図である。
略断面図である。
【図３】図２のつづきの製造方法を工程順に示す概略断
面図である。
面図である。
【図４】不揮発性記憶装置の電気的構成を示す等価回路
図である。
図である。
【図５】書き込み時の不揮発性記憶装置の等価回路図で
ある。
ある。
【図６】消去時の不揮発性記憶装置の等価回路図であ
る。
る。
【図７】読み出し時の不揮発性記憶装置の等価回路図で
ある。
ある。
【図８】書き込み時の不揮発性記憶素子の動作原理を示
す図である。
す図である。
【図９】読み出し時の不揮発性記憶素子の動作原理を示
す図である。
す図である。
【図１０】従来の不揮発性記憶装置の電気的構成を示す
等価回路図である。
等価回路図である。
【図１１】従来の不揮発性記憶素子の構成を示す概略断
面図である。
面図である。
【図１２】書き込み時のゲートディスターブを示す図で
ある。
ある。
２０，２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ 不揮発性記憶
素子（メモリトランジスタ） ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ メモリセル ３０ａ チャネル領域 ３０ｂ ソース領域 ３０ｃ ドレイン領域 ３０ シリコン基板 ３１ トンネル酸化膜 ３２，ＦＧ フローティングゲート ３３ ＯＮＯ膜（キャパシタ絶縁膜） ３４ コントロールゲート ３５ 高誘電体絶縁膜 ３９，ＳＧ サイドウォールゲート ４０，ＳＥ ソース電極 Ｄ オフセット間隔 ＷＬ１，ＷＬ２ ワードライン ＢＬ１，ＢＬ２ ビットライン Ｓ ソースライン ＳＵＢ 基板ライン ＣＤ コラムデコーダ ＬＤ ロウデコーダ ＳＡ センスアンプ ＳＣ ソースコントロール回路 ＳＵＢＣ 基板コントロール回路
素子（メモリトランジスタ） ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ メモリセル ３０ａ チャネル領域 ３０ｂ ソース領域 ３０ｃ ドレイン領域 ３０ シリコン基板 ３１ トンネル酸化膜 ３２，ＦＧ フローティングゲート ３３ ＯＮＯ膜（キャパシタ絶縁膜） ３４ コントロールゲート ３５ 高誘電体絶縁膜 ３９，ＳＧ サイドウォールゲート ４０，ＳＥ ソース電極 Ｄ オフセット間隔 ＷＬ１，ＷＬ２ ワードライン ＢＬ１，ＢＬ２ ビットライン Ｓ ソースライン ＳＵＢ 基板ライン ＣＤ コラムデコーダ ＬＤ ロウデコーダ ＳＡ センスアンプ ＳＣ ソースコントロール回路 ＳＵＢＣ 基板コントロール回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小澤 孝典 京都市右京区西院溝崎町21 ローム株式 会社内 (56)参考文献 特開 平３−112166（ＪＰ，Ａ) 特開 平３−62574（ＪＰ，Ａ) 特開 平４−11781（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 G11C 16/04 H01L 27/115 H01L 29/788 H01L 29/792
Claims (5)
- 【請求項１】電荷を注入したり、取り出したりすること
により情報の記憶を行うものであって、 予め定める第１の導電型式をした半導体基板と、 上記半導体基板の表面層に所定の間隔をあけて形成さ
れ、上記第１の導電型式とは反対の第２の導電型式をし
たソース領域およびドレイン領域と、 上記ソース領域およびドレイン領域で挟まれるように生
じるチャネル領域上に、ソース領域と所定のオフセット
間隔をあけて形成され、チャネル領域で発生した電荷を
トンネルさせ得るトンネル絶縁膜と、 上記トンネル絶縁膜上に形成され、トンネル絶縁膜をト
ンネルしてきた電荷を蓄積するフローティングゲート
と、 上記フローティングゲート上に形成され、フローティン
グゲート内に電荷を閉じ込めるキャパシタ絶縁膜と、 上記キャパシタ絶縁膜上に形成され、所定の制御電圧が
印加されるコントロールゲートと、 上記チャネル領域の、ソース領域側の残りの領域上に、
チャネル領域、ならびにフローティングゲート、キャパ
シタ絶縁膜およびコントロールゲートのソース領域側と
絶縁状態で形成されたサイドウォールゲートと、 上記ソース領域に接触し、かつサイドウォールゲートと
接続しているソース電極とを含むことを特徴とする不揮
発性記憶素子。 - 【請求項２】請求項１記載の不揮発性記憶素子におい
て、 上記サイドウォールゲートとチャネル領域、ならびにサ
イドウォールゲートと、フローティングゲート、キャパ
シタ絶縁膜およびコントロールゲートのソース領域側と
の間には、チャネル領域で発生するＦＮトンネル電流を
通さない膜厚を備えたＳｉＯ 2 からなる高誘電体絶縁膜
が介在されていることを特徴とする不揮発性記憶素子。 - 【請求項３】請求項２記載の不揮発性記憶素子が、半導
体基板上に、行方向および列方向に沿ってマトリクス状
に配列形成され、 行方向に沿って配列されている不揮発性記憶素子のコン
トロールゲートには、ワードラインが接続され、 列方向に沿って配列されている不揮発性記憶素子のドレ
イン領域には、ビットラインが接続され、 各不揮発性記憶素子のソース電極には、ソースラインが
共通接続され、 半導体基板には、共通の基板ラインが設けられているこ
とを特徴とする不揮発性記憶装置。 - 【請求項４】請求項３記載の不揮発性記憶装置を駆動さ
せるための方法であって、 情報の書き込み時に、ソースラインおよび基板ラインを
接地電位としておき、書き込みを行う不揮発性記憶素子
が接続されているワードラインに対して高電圧を印加
し、書き込みを行う不揮発性記憶素子を選択するため、
当該不揮発性記憶素子が接続されているビットラインに
対して書込電圧を印加するとともに、非選択の不揮発性
記憶素子が接続されているワードラインを接地電位と
し、非選択の不揮発性記憶素子が接続されているビット
ラインに対して書込禁止電圧を印加して、選択された不
揮発性記憶素子の基板−フローティングゲート間でＦＮ
トンネル電流を発生させ、このＦＮトンネル電流により
フローティングゲートに電荷を注入し、 情報の消去時に、全てのビットラインおよびソースライ
ンを開放状態としておき、基板ラインに対して高電圧を
印加し、情報の消去を行う不揮発性記憶素子が接続され
ているワードラインを接地電位として、選択された不揮
発性記憶素子の基板−フローティングゲート間で書き込
み時とは逆向きのＦＮトンネル電流を発生させ、このＦ
Ｎトンネル電流によりフローティングゲートに蓄積され
ている電荷を基板側に逃がし、 情報の読み出し時に、基板ラインを接地電位とし、ソー
スラインに対してサイドウォールゲート直下の基板表面
が反転し得る読出電圧を印加しておき、読み出しを行う
不揮発性記憶素子が接続されているワードラインに対し
てセンス電圧を印加し、読み出しを行う不揮発性記憶素
子を選択するため、当該不揮発性記憶素子が接続されて
いるビットラインを接地電位とすることを特徴とする不
揮発性記憶装置の駆動方法。 - 【請求項５】請求項２記載の不揮発性記憶素子を製造す
るための方法であって、 予め定める第１の導電型式をした半導体基板上に、トン
ネル絶縁膜、フローティングゲート、キャパシタ絶縁膜
およびコントロールゲートを順次形成する工程、ＳｉＯ 2 からなる 高誘電体絶縁膜を成長させて、フロー
ティングゲート、キャパシタ絶縁膜およびコントロール
ゲートの周囲を囲む工程、上記 高誘電体絶縁膜上に導電性物質を堆積させ、フロー
ティングゲート、キャパシタ絶縁膜およびコントロール
ゲートの両側方に一対のサイドウォールゲートを形成し
た後、一側方のサイドウォールゲートを残して、他側方
のサイドウォールゲートを選択的に除去し、半導体基板
の一部表面を露出させる工程、 フローティングゲート、キャパシタ絶縁膜、コントロー
ルゲートおよび残存したサイドウォールゲートをマスク
として、イオン注入を行い、半導体基板の表面層に上記
第１の導電型式とは反対の第２の導電型式をしたソース
領域およびドレイン領域を自己整合的に形成する工程、
ならびにソース領域上に導電性物質を堆積して、ソース
領域に接触させるとともに、サイドウォールゲートに接
続させてソース電極を形成する工程を含むことを特徴と
する不揮発性記憶素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10451293A JP3317459B2 (ja) | 1993-04-30 | 1993-04-30 | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、この記憶装置の駆動方法、ならびにこの記憶素子の製造方法 |
| US08/235,326 US5402374A (en) | 1993-04-30 | 1994-04-29 | Non-volatile semiconductor memory device and memory circuit using the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10451293A JP3317459B2 (ja) | 1993-04-30 | 1993-04-30 | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、この記憶装置の駆動方法、ならびにこの記憶素子の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH06314795A JPH06314795A (ja) | 1994-11-08 |
| JP3317459B2 true JP3317459B2 (ja) | 2002-08-26 |
Family
ID=14382553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10451293A Expired - Fee Related JP3317459B2 (ja) | 1993-04-30 | 1993-04-30 | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、この記憶装置の駆動方法、ならびにこの記憶素子の製造方法 |
Country Status (2)
| Country | Link |
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- 1993-04-30 JP JP10451293A patent/JP3317459B2/ja not_active Expired - Fee Related
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- 1994-04-29 US US08/235,326 patent/US5402374A/en not_active Expired - Lifetime
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