JP3107442B2 - 不揮発性メモリ、その使用方法及びその製造方法 - Google Patents
不揮発性メモリ、その使用方法及びその製造方法Info
- Publication number
- JP3107442B2 JP3107442B2 JP04032164A JP3216492A JP3107442B2 JP 3107442 B2 JP3107442 B2 JP 3107442B2 JP 04032164 A JP04032164 A JP 04032164A JP 3216492 A JP3216492 A JP 3216492A JP 3107442 B2 JP3107442 B2 JP 3107442B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- insulating film
- memory
- charge
- control electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015654 memory Effects 0.000 title claims description 111
- 238000000034 method Methods 0.000 title claims description 11
- 238000004519 manufacturing process Methods 0.000 title description 20
- 230000015572 biosynthetic process Effects 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 21
- 229910052814 silicon oxide Inorganic materials 0.000 description 21
- 239000011159 matrix material Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000005641 tunneling Effects 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関するものであり、特にその集積度向上、動作精
度向上、および製造の容易化に関するものである。
装置に関するものであり、特にその集積度向上、動作精
度向上、および製造の容易化に関するものである。
【０００２】
【従来の技術】従来、図７に示すような不揮発性メモリ
１が、知られている。不揮発性メモリ１は、Ｐウェル２
内に、ドレイン３、ソース４が形成されている。ドレイ
ン３、ソース４の間はチャネル形成領域10a,10bであ
る。チャネル形成領域10aとメモリゲート電極５の間に
は、電荷保持用絶縁膜６が設けられている。電荷保持用
絶縁膜６は、同図に示すように、三層構造（シリコン酸
化層6a、シリコン窒化層6b、シリコン酸化層6c）をして
おり、シリコン窒化層6bに電子を保持することができ
る。コントロールゲート電極７は、絶縁膜８および電荷
保持用絶縁膜６によって、メモリゲート電極５及びチャ
ネル形成領域10bと絶縁されている。
１が、知られている。不揮発性メモリ１は、Ｐウェル２
内に、ドレイン３、ソース４が形成されている。ドレイ
ン３、ソース４の間はチャネル形成領域10a,10bであ
る。チャネル形成領域10aとメモリゲート電極５の間に
は、電荷保持用絶縁膜６が設けられている。電荷保持用
絶縁膜６は、同図に示すように、三層構造（シリコン酸
化層6a、シリコン窒化層6b、シリコン酸化層6c）をして
おり、シリコン窒化層6bに電子を保持することができ
る。コントロールゲート電極７は、絶縁膜８および電荷
保持用絶縁膜６によって、メモリゲート電極５及びチャ
ネル形成領域10bと絶縁されている。
【０００３】なお、不揮発性メモリ１においては、メモ
リゲート電極５に一定の電圧を印加することにより、チ
ャネル形成領域10aのチャネルがカットされ、コントロ
ールゲート電極７に一定の電圧を印加することにより、
チャネル形成領域10bにチャネルが形成される。
リゲート電極５に一定の電圧を印加することにより、チ
ャネル形成領域10aのチャネルがカットされ、コントロ
ールゲート電極７に一定の電圧を印加することにより、
チャネル形成領域10bにチャネルが形成される。
【０００４】不揮発性メモリ１の書き込み、読み出し動
作を説明する。まず、書き込みの際には、メモリゲート
電極５にソース４およびドレイン３の電位より高い電位
（例えば９ボルト（以下Ｖと略する））を印加する。こ
れにより、Ｐウェル２内の電子が電荷保持用絶縁膜６に
トラップされる。トラップされている電子によって、チ
ャネル形成領域10aのチャネルがカットされる（以下オ
フ状態という）。電荷保持用絶縁膜６にトラップされた
電子は、メモリゲート電極５への電圧供給を止めても保
持された状態が維持される（以下書き込み状態とい
う）。
作を説明する。まず、書き込みの際には、メモリゲート
電極５にソース４およびドレイン３の電位より高い電位
（例えば９ボルト（以下Ｖと略する））を印加する。こ
れにより、Ｐウェル２内の電子が電荷保持用絶縁膜６に
トラップされる。トラップされている電子によって、チ
ャネル形成領域10aのチャネルがカットされる（以下オ
フ状態という）。電荷保持用絶縁膜６にトラップされた
電子は、メモリゲート電極５への電圧供給を止めても保
持された状態が維持される（以下書き込み状態とい
う）。
【０００５】読み出しについては、次の様にして行う。
まず、コントロールゲート電極７に、しきい値を越える
電圧を印加する。これにより、チャネル形成領域10bに
チャネルが形成される（以下オン状態という）。もし、
電荷保持用絶縁膜６に電子がトラップされていないと、
チャネル形成領域10a、10bともオン状態となり、ドレイ
ン３の電位をソース４の電位より高くすることにより、
ドレイン３とソース４間に電流が流れる。
まず、コントロールゲート電極７に、しきい値を越える
電圧を印加する。これにより、チャネル形成領域10bに
チャネルが形成される（以下オン状態という）。もし、
電荷保持用絶縁膜６に電子がトラップされていないと、
チャネル形成領域10a、10bともオン状態となり、ドレイ
ン３の電位をソース４の電位より高くすることにより、
ドレイン３とソース４間に電流が流れる。
【０００６】これに対し、電荷保持用絶縁膜６に電子が
トラップされていると、チャネル形成領域10aはオフ状
態となる。したがって、ドレイン３の電位をソース４の
電位より高くしても、ドレイン３とソース４間には電流
が流れない。
トラップされていると、チャネル形成領域10aはオフ状
態となる。したがって、ドレイン３の電位をソース４の
電位より高くしても、ドレイン３とソース４間には電流
が流れない。
【０００７】このように、不揮発性メモリ１は、一旦書
き込み状態とすれば、たとえメモリゲート電極５に電圧
の供給を中止しても、書き込み状態は維持される。ま
た、書き込まれているか否かは、チャネル形成領域10b
をオン状態とし、ソース４とドレイン３の間に電流が流
れるか否かによって判断することができる。
き込み状態とすれば、たとえメモリゲート電極５に電圧
の供給を中止しても、書き込み状態は維持される。ま
た、書き込まれているか否かは、チャネル形成領域10b
をオン状態とし、ソース４とドレイン３の間に電流が流
れるか否かによって判断することができる。
【０００８】消去の場合は、Ｐウェル２にメモリゲート
電極５より高い電位を印加する。これにより、電荷保持
用絶縁膜６内にトラップされている電子が、Ｐウェル２
内に戻り（以下バックトンネリングという）、書き込み
状態を解除できる。
電極５より高い電位を印加する。これにより、電荷保持
用絶縁膜６内にトラップされている電子が、Ｐウェル２
内に戻り（以下バックトンネリングという）、書き込み
状態を解除できる。
【０００９】上記、不揮発性メモリ１は、マトリックス
状に接続されて使用される。不揮発性メモリ１を複数組
合わせたマトリックス回路の等価回路15を図８Aに示
す。ここで、同図に示すようにマトリックス状に組合わ
せた場合、行方向、列方向に各ゲート電極、ソース、ド
レインが接続される。なお、ソース４はＰウェル２と共
通に接続されている。このように接続したことから、書
き込み、または、読み出しを希望するメモリ（以下選択
セルという）以外のメモリに書き込み、または、読み出
しをしてしまうおそれがある。そこで、等価回路15にお
いては、次に述べるようにして、確実に選択セルを選択
できるようにしている。（なお、選択セル以外を以下非
選択セルという）。
状に接続されて使用される。不揮発性メモリ１を複数組
合わせたマトリックス回路の等価回路15を図８Aに示
す。ここで、同図に示すようにマトリックス状に組合わ
せた場合、行方向、列方向に各ゲート電極、ソース、ド
レインが接続される。なお、ソース４はＰウェル２と共
通に接続されている。このように接続したことから、書
き込み、または、読み出しを希望するメモリ（以下選択
セルという）以外のメモリに書き込み、または、読み出
しをしてしまうおそれがある。そこで、等価回路15にお
いては、次に述べるようにして、確実に選択セルを選択
できるようにしている。（なお、選択セル以外を以下非
選択セルという）。
【００１０】図８Bに、セルＣ11を選択セルとする場合
の書き込み時および読み出し時に印加する電圧の一例を
示す。まず書き込む場合には、ワードラインW1,ビット
ラインB2には5V、その他には、-4Vを印加する。これに
より、選択セルＣ11の、メモリゲート電極５にＰウェル
２、ソース４およびドレイン３の電位より9V高い電位が
与えられる。この結果、Ｐウェル２内の電子が電荷保持
用絶縁膜６にトラップされる。
の書き込み時および読み出し時に印加する電圧の一例を
示す。まず書き込む場合には、ワードラインW1,ビット
ラインB2には5V、その他には、-4Vを印加する。これに
より、選択セルＣ11の、メモリゲート電極５にＰウェル
２、ソース４およびドレイン３の電位より9V高い電位が
与えられる。この結果、Ｐウェル２内の電子が電荷保持
用絶縁膜６にトラップされる。
【００１１】一方、非選択セルであるセルＣ12のドレイ
ン３には5Vが印加されている為、チャネル形成領域10a
に5Vが転送される。したがって、メモリゲート電極５に
5Vが印加されていても、電位差が生ぜず、Ｐウェル２内
の電子は電荷保持用絶縁膜６にトラップされない。ま
た、他の非選択セルであるセルＣ13,Ｃ14のメモリゲー
ト電極５には、-4Vが印加されている為、Ｐウェル２内
の電子は電荷保持用絶縁膜６にトラップされない。
ン３には5Vが印加されている為、チャネル形成領域10a
に5Vが転送される。したがって、メモリゲート電極５に
5Vが印加されていても、電位差が生ぜず、Ｐウェル２内
の電子は電荷保持用絶縁膜６にトラップされない。ま
た、他の非選択セルであるセルＣ13,Ｃ14のメモリゲー
ト電極５には、-4Vが印加されている為、Ｐウェル２内
の電子は電荷保持用絶縁膜６にトラップされない。
【００１２】なお、非選択セルへの書き込みを防止する
為、ビットラインB2に印加されている書き込み禁止電圧
である5Vについては、選択セルＣ11〜Ｃ14のコントロー
ルゲートをオフ状態とすることにより、メモリゲート下
のチャネル形成領域10aにおいても、保持される。
為、ビットラインB2に印加されている書き込み禁止電圧
である5Vについては、選択セルＣ11〜Ｃ14のコントロー
ルゲートをオフ状態とすることにより、メモリゲート下
のチャネル形成領域10aにおいても、保持される。
【００１３】読み出しについては、次の様にして行う。
ワードラインX1に5V、ビットラインB1にプラス電源を有
するセンスアンプを接続し、ビットラインB2をオープン
にし、その他は0Vを印加する。
ワードラインX1に5V、ビットラインB1にプラス電源を有
するセンスアンプを接続し、ビットラインB2をオープン
にし、その他は0Vを印加する。
【００１４】選択セルＣ11について見てみると、ワード
ラインX1に5Vを印加することによりチャネル形成領域10
bは、オン状態となる。もし、電荷保持用絶縁膜６に電
子がトラップされていると、トラップされている電子に
よってチャネル形成領域10aがオフ状態となる。したが
って、ソース（Ｐウェル）PWとビットラインB1間に電流
が流れない。これに対し、電荷保持用絶縁膜６に電子が
トラップされていないと、チャネル形成領域10aはオン
状態である。ここで、ビットラインB1には、センスアン
プが接続されておりソースPWには0Vが印加されているの
で、ソースPWとビットラインB1間に電流が流れる。
ラインX1に5Vを印加することによりチャネル形成領域10
bは、オン状態となる。もし、電荷保持用絶縁膜６に電
子がトラップされていると、トラップされている電子に
よってチャネル形成領域10aがオフ状態となる。したが
って、ソース（Ｐウェル）PWとビットラインB1間に電流
が流れない。これに対し、電荷保持用絶縁膜６に電子が
トラップされていないと、チャネル形成領域10aはオン
状態である。ここで、ビットラインB1には、センスアン
プが接続されておりソースPWには0Vが印加されているの
で、ソースPWとビットラインB1間に電流が流れる。
【００１５】一方、非選択セルＣ12について見てみる
と、ワードラインX1に5Vを印加することによりチャネル
形成領域10bは、オン状態となる。しかし、ビットライ
ンB2はオープンであるので、チャネル形成領域10a,10b
の状態にかかわらず、ソースPWとビットラインB2間に電
流が流れない。その他の非選択セルＣ13、Ｃ14について
は、ワードラインX2が0Vであるから、双方ともチャネル
形成領域10bがオフ状態である。したがって、ソースPW
とビットラインB2間、ソースPWとビットラインＢ１間に
電流が流れない。このように、マトリックス状に接続し
た場合でも、図８Ｂに示すような電圧を印加することに
より、選択セルのみに書き込むこと、および読み出すこ
とが可能となる。
と、ワードラインX1に5Vを印加することによりチャネル
形成領域10bは、オン状態となる。しかし、ビットライ
ンB2はオープンであるので、チャネル形成領域10a,10b
の状態にかかわらず、ソースPWとビットラインB2間に電
流が流れない。その他の非選択セルＣ13、Ｃ14について
は、ワードラインX2が0Vであるから、双方ともチャネル
形成領域10bがオフ状態である。したがって、ソースPW
とビットラインB2間、ソースPWとビットラインＢ１間に
電流が流れない。このように、マトリックス状に接続し
た場合でも、図８Ｂに示すような電圧を印加することに
より、選択セルのみに書き込むこと、および読み出すこ
とが可能となる。
【００１６】なお、消去の際は、ワードラインX1,ワー
ドラインX2,ワードラインW1に-4Vを、その他には5Vを印
加する。選択セルＣ11、Ｃ12について見てみると、Ｐウ
ェルPWに5Vを、ワードラインW1に-4Vを印加することと
なり、電界効果により電荷保持用絶縁膜６内にトラップ
されている電子が、バックトンネリングされ、書き込み
状態を解除できる。一方、非選択セルＣ13,Ｃ14につい
て見てみると、ＰウェルPWに5Vを、ワードラインW2に5V
を印加していることから、上記バックトンネリングされ
ることはない。したがって、書き込み状態を維持でき
る。
ドラインX2,ワードラインW1に-4Vを、その他には5Vを印
加する。選択セルＣ11、Ｃ12について見てみると、Ｐウ
ェルPWに5Vを、ワードラインW1に-4Vを印加することと
なり、電界効果により電荷保持用絶縁膜６内にトラップ
されている電子が、バックトンネリングされ、書き込み
状態を解除できる。一方、非選択セルＣ13,Ｃ14につい
て見てみると、ＰウェルPWに5Vを、ワードラインW2に5V
を印加していることから、上記バックトンネリングされ
ることはない。したがって、書き込み状態を維持でき
る。
【００１７】
【発明が解決しようとする課題】しかしながら、上記の
ような不揮発性メモリ１においては、次のような問題が
あった。１セルにつき２つのトランジスタで構成されて
いる為、セル面積が大きくなり、製造コストが高くな
る。また、チャネル形成領域10bは、一種のトランジス
タとしての役割を有するため、安定に作動させる必要が
ある。この為、チャネル形成領域10bの幅Ｗを正確に製
造する必要がある。しかし、チャネル形成領域10bの幅
Ｗは、フォトレジストによるマスクが行われた領域長に
より決定される。すなわち、アライメントズレ（合わせ
ズレ）により、幅Ｗが変動するおそれがある。したがっ
て、チャネル形成領域10bの幅Ｗを正確に製造すること
が困難であった。
ような不揮発性メモリ１においては、次のような問題が
あった。１セルにつき２つのトランジスタで構成されて
いる為、セル面積が大きくなり、製造コストが高くな
る。また、チャネル形成領域10bは、一種のトランジス
タとしての役割を有するため、安定に作動させる必要が
ある。この為、チャネル形成領域10bの幅Ｗを正確に製
造する必要がある。しかし、チャネル形成領域10bの幅
Ｗは、フォトレジストによるマスクが行われた領域長に
より決定される。すなわち、アライメントズレ（合わせ
ズレ）により、幅Ｗが変動するおそれがある。したがっ
て、チャネル形成領域10bの幅Ｗを正確に製造すること
が困難であった。
【００１８】この発明は、上記のような問題点を解決
し、チャネル形成領域10bの幅Ｗを正確に製造すること
により、セル面積を小さくでき、製造コストを低くする
ことができる不揮発性メモリを提供することを目的とす
る。
し、チャネル形成領域10bの幅Ｗを正確に製造すること
により、セル面積を小さくでき、製造コストを低くする
ことができる不揮発性メモリを提供することを目的とす
る。
【００１９】
【課題を解決するための手段】この発明にかかる不揮発
性メモリは、電路形成可能領域を、第１の電路形成可能
領域と第２の電路形成可能領域に分け、第１の電路形成
可能領域上に、制御用電極を備え、第２の電路形成可能
領域上に制御電極の側壁と非接触状態に設けられた導電
性側壁を備えているとともに、導電性側壁の下部の電荷
保持用絶縁膜を電荷を保持しない絶縁膜で構成すること
を特徴とする。
性メモリは、電路形成可能領域を、第１の電路形成可能
領域と第２の電路形成可能領域に分け、第１の電路形成
可能領域上に、制御用電極を備え、第２の電路形成可能
領域上に制御電極の側壁と非接触状態に設けられた導電
性側壁を備えているとともに、導電性側壁の下部の電荷
保持用絶縁膜を電荷を保持しない絶縁膜で構成すること
を特徴とする。
【００２０】この発明にかかる不揮発性メモリは、さら
に、第１領域用の電極が導電性側壁と接触していること
を特徴とする。
に、第１領域用の電極が導電性側壁と接触していること
を特徴とする。
【００２１】この発明にかかる不揮発性メモリは、第１
領域はソースであり、第２領域は、ドレインであり、制
御電極は、メモリゲート電極であることを特徴とする。
領域はソースであり、第２領域は、ドレインであり、制
御電極は、メモリゲート電極であることを特徴とする。
【００２２】この発明にかかる不揮発性メモリの使用方
法は、前記不揮発性メモリをマトリックス状に配置し、
同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各行ごとに設け、同一列に配置され
た不揮発性メモリのメモリゲート電極を接続するゲート
ラインを各列ごとに設け、全ての不揮発性メモリのソー
スを接続するソースラインを設け、書き込む場合には、
書き込み予定のメモリのメモリゲート電極にプログラム
電圧を印加し、書き込みを防止したいメモリには、ソー
スとドレインに電圧を印加することにより、電荷保持用
絶縁膜にプログラム電圧を印加しないようにし、読み出
す場合には、読み出し予定のメモリのメモリゲート電極
にセンス電圧を印加し、ソースラインに反転電圧を印加
するとともに、読み出し予定のドレインラインに電流が
流れるか否かを読取ることを特徴とする。
法は、前記不揮発性メモリをマトリックス状に配置し、
同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各行ごとに設け、同一列に配置され
た不揮発性メモリのメモリゲート電極を接続するゲート
ラインを各列ごとに設け、全ての不揮発性メモリのソー
スを接続するソースラインを設け、書き込む場合には、
書き込み予定のメモリのメモリゲート電極にプログラム
電圧を印加し、書き込みを防止したいメモリには、ソー
スとドレインに電圧を印加することにより、電荷保持用
絶縁膜にプログラム電圧を印加しないようにし、読み出
す場合には、読み出し予定のメモリのメモリゲート電極
にセンス電圧を印加し、ソースラインに反転電圧を印加
するとともに、読み出し予定のドレインラインに電流が
流れるか否かを読取ることを特徴とする。
【００２３】この発明にかかる不揮発性メモリの製造方
法は、半導体基板上に電荷を保持するための電荷保持用
絶縁膜を形成する工程、前記電荷保持用絶縁膜上の一部
に制御電極を形成する工程、前記制御電極の下部以外の
電荷保持用絶縁膜を取り除く工程、前記制御電極表面お
よび電荷保持用絶縁膜が取り除かれた部分に、電荷を保
持しない絶縁膜を形成する工程、前記制御電極の一方の
側壁に導電性側壁を形成する工程、前記半導体基板内に
第１領域、および第２領域を形成する工程を備えたこと
を特徴とする。
法は、半導体基板上に電荷を保持するための電荷保持用
絶縁膜を形成する工程、前記電荷保持用絶縁膜上の一部
に制御電極を形成する工程、前記制御電極の下部以外の
電荷保持用絶縁膜を取り除く工程、前記制御電極表面お
よび電荷保持用絶縁膜が取り除かれた部分に、電荷を保
持しない絶縁膜を形成する工程、前記制御電極の一方の
側壁に導電性側壁を形成する工程、前記半導体基板内に
第１領域、および第２領域を形成する工程を備えたこと
を特徴とする。
【００２４】
【作用】この発明にかかる不揮発性メモリおよび、その
製造方法は、電路形成可能領域を、第１の電路形成可能
領域と第２の電路形成可能領域に分け、第１の電路形成
可能領域上に、制御用電極を備え、第２の電路形成可能
領域上に制御電極の側壁と非接触状態に設けられた導電
性側壁を備えているとともに、導電性側壁の下部の電荷
保持用絶縁膜を電荷を保持しない絶縁膜で構成すること
を特徴とする。したがって、第２の電路形成可能領域の
領域長の制御が容易である。また、導電性側壁に反転電
圧を印加することにより、第２の電路形成可能領域に電
路を形成することができ、スイッチング手段として用い
ることができる。これにより、別途トランジスタを設け
る必要がなくなる。すなわち、全体の面積をコンパクト
にすることができる不揮発性メモリを得ることができ
る。
製造方法は、電路形成可能領域を、第１の電路形成可能
領域と第２の電路形成可能領域に分け、第１の電路形成
可能領域上に、制御用電極を備え、第２の電路形成可能
領域上に制御電極の側壁と非接触状態に設けられた導電
性側壁を備えているとともに、導電性側壁の下部の電荷
保持用絶縁膜を電荷を保持しない絶縁膜で構成すること
を特徴とする。したがって、第２の電路形成可能領域の
領域長の制御が容易である。また、導電性側壁に反転電
圧を印加することにより、第２の電路形成可能領域に電
路を形成することができ、スイッチング手段として用い
ることができる。これにより、別途トランジスタを設け
る必要がなくなる。すなわち、全体の面積をコンパクト
にすることができる不揮発性メモリを得ることができ
る。
【００２５】この発明にかかる不揮発性メモリは、第１
領域用の電極が導電性側壁と接触していることを特徴と
する。したがって、第１領域用の電極と導電性側壁用の
電極とを共用できる。
領域用の電極が導電性側壁と接触していることを特徴と
する。したがって、第１領域用の電極と導電性側壁用の
電極とを共用できる。
【００２６】この発明にかかる不揮発性メモリの使用方
法は、書き込む場合には、書き込み予定のメモリのメモ
リゲート電極にプログラム電圧を印加し、書き込みを防
止したいメモリには、ソースとドレインに電圧を印加す
ることにより、電荷保持用絶縁膜にプログラム電圧を印
加しないようにし、読み出す場合には、読み出し予定の
メモリのメモリゲート電極にセンス電圧を印加し、ソー
スラインに反転電圧を印加するとともに、読み出し予定
のドレインラインに電流が流れるか否かを読取ることを
特徴とする。したがって、前記不揮発性メモリをマトリ
ックス状に接続しつつ、誤書き込み、誤読み出しを防止
できる。
法は、書き込む場合には、書き込み予定のメモリのメモ
リゲート電極にプログラム電圧を印加し、書き込みを防
止したいメモリには、ソースとドレインに電圧を印加す
ることにより、電荷保持用絶縁膜にプログラム電圧を印
加しないようにし、読み出す場合には、読み出し予定の
メモリのメモリゲート電極にセンス電圧を印加し、ソー
スラインに反転電圧を印加するとともに、読み出し予定
のドレインラインに電流が流れるか否かを読取ることを
特徴とする。したがって、前記不揮発性メモリをマトリ
ックス状に接続しつつ、誤書き込み、誤読み出しを防止
できる。
【００２７】
【実施例】本発明の一実施例を図面に基づいて説明す
る。まず、図１に、本発明の一実施例による不揮発性メ
モリ21を示す。不揮発性メモリ21は、同図に示すよう
に、Ｐウェル２内に、第２領域であるドレイン３、第１
領域であるソース４が形成されている。ドレイン３、ソ
ース４ともn+層である。ドレイン３、ソース４の間は、
第１の電路形成可能領域であるチャネル形成領域10a、
および第２の電路形成可能領域であるチャネル形成領域
10bである。
る。まず、図１に、本発明の一実施例による不揮発性メ
モリ21を示す。不揮発性メモリ21は、同図に示すよう
に、Ｐウェル２内に、第２領域であるドレイン３、第１
領域であるソース４が形成されている。ドレイン３、ソ
ース４ともn+層である。ドレイン３、ソース４の間は、
第１の電路形成可能領域であるチャネル形成領域10a、
および第２の電路形成可能領域であるチャネル形成領域
10bである。
【００２８】チャネル形成領域10aは電荷保持用絶縁膜
６で覆われている。電荷保持用絶縁膜６は、従来の不揮
発性メモリ１と同様に、三層構造（シリコン酸化層6a、
シリコン窒化層6b、シリコン酸化層6c）をしており、シ
リコン窒化層6bに電子を保持することができる。チャネ
ル形成領域10aの上部には、制御電極であるメモリゲー
ト電極５が設けられている。チャネル形成領域10bの上
部には、導電性側壁である導電性サイドウォール23が設
けられている。導電性サイドウォール23の下部には、電
荷を保持しない絶縁膜であるシリコン酸化膜８が形成さ
れている。なお、導電性サイドウォール23は、シリコン
酸化膜９によって、メモリゲート電極５と絶縁される。
６で覆われている。電荷保持用絶縁膜６は、従来の不揮
発性メモリ１と同様に、三層構造（シリコン酸化層6a、
シリコン窒化層6b、シリコン酸化層6c）をしており、シ
リコン窒化層6bに電子を保持することができる。チャネ
ル形成領域10aの上部には、制御電極であるメモリゲー
ト電極５が設けられている。チャネル形成領域10bの上
部には、導電性側壁である導電性サイドウォール23が設
けられている。導電性サイドウォール23の下部には、電
荷を保持しない絶縁膜であるシリコン酸化膜８が形成さ
れている。なお、導電性サイドウォール23は、シリコン
酸化膜９によって、メモリゲート電極５と絶縁される。
【００２９】ソース電極24は、ソース４と接続されてい
るとともに、導電性サイドウォール23とも接続されてい
る。メモリゲート電極５とソース電極24はシリコン酸化
膜９によって、絶縁されている。メモリゲート電極５お
よびソース電極24は層間膜26で覆われている。層間膜26
上には、アルミニウム膜であるビットライン29が設けら
れており、マトリックス接続に必要な各ドレイン３を接
続する。
るとともに、導電性サイドウォール23とも接続されてい
る。メモリゲート電極５とソース電極24はシリコン酸化
膜９によって、絶縁されている。メモリゲート電極５お
よびソース電極24は層間膜26で覆われている。層間膜26
上には、アルミニウム膜であるビットライン29が設けら
れており、マトリックス接続に必要な各ドレイン３を接
続する。
【００３０】上記、不揮発性メモリ21は、マトリックス
状に接続されて使用される。不揮発性メモリ21を複数組
合わせたマトリックス回路の等価回路31を図５Aに示
す。ここで、同図に示すようにマトリックス状に組合わ
せた場合、行方向、列方向に各ゲート電極、ドレインが
接続されており、さらに、全てのソースが接続されてい
る。したがって、非選択セルに書き込み、または、読み
出しをしてしまうおそれがある。そこで、等価回路31に
おいては、次に述べるようにして、確実に選択セルと非
選択セルを区別できるようにしている。
状に接続されて使用される。不揮発性メモリ21を複数組
合わせたマトリックス回路の等価回路31を図５Aに示
す。ここで、同図に示すようにマトリックス状に組合わ
せた場合、行方向、列方向に各ゲート電極、ドレインが
接続されており、さらに、全てのソースが接続されてい
る。したがって、非選択セルに書き込み、または、読み
出しをしてしまうおそれがある。そこで、等価回路31に
おいては、次に述べるようにして、確実に選択セルと非
選択セルを区別できるようにしている。
【００３１】図５Bに、セルＣ11を選択セルとする場合
に、書き込み時および読み出し時に印加する電圧の一例
を示す。まず書き込む場合には、ワードラインWL1に10
V、ビットラインBL2に7V、その他には、0Vを印加する。
同図Ａに戻って、選択セルＣ11のメモリゲート電極５
に、Ｐウェル２、ソース４およびドレイン３の電位より
10V高い電位が与えられる。これにより、Ｐウェル２内
の電子が電荷保持用絶縁膜６にトラップされる。 この
ように、Ｐウェル２内の電子が電荷保持用絶縁膜６にト
ラップされる最低限の電圧をプログラム電圧という。
に、書き込み時および読み出し時に印加する電圧の一例
を示す。まず書き込む場合には、ワードラインWL1に10
V、ビットラインBL2に7V、その他には、0Vを印加する。
同図Ａに戻って、選択セルＣ11のメモリゲート電極５
に、Ｐウェル２、ソース４およびドレイン３の電位より
10V高い電位が与えられる。これにより、Ｐウェル２内
の電子が電荷保持用絶縁膜６にトラップされる。 この
ように、Ｐウェル２内の電子が電荷保持用絶縁膜６にト
ラップされる最低限の電圧をプログラム電圧という。
【００３２】一方、非選択セルであるセルＣ12のドレイ
ン３には7Vが印加されている為、チャネル10aに7Vが転
送される。したがって、メモリゲート電極５に10Vが印
加されていても、トラップされるほどの電位差が生じな
い、すなわちプログラム電圧とならない為、Ｐウェル２
内の電子は電荷保持用絶縁膜６にトラップされない。ま
た、他の非選択セルであるセルＣ13,Ｃ14のメモリゲー
ト電極５には、0Vが印加されている為、Ｐウェル２内の
電子は電荷保持用絶縁膜６にトラップされない。
ン３には7Vが印加されている為、チャネル10aに7Vが転
送される。したがって、メモリゲート電極５に10Vが印
加されていても、トラップされるほどの電位差が生じな
い、すなわちプログラム電圧とならない為、Ｐウェル２
内の電子は電荷保持用絶縁膜６にトラップされない。ま
た、他の非選択セルであるセルＣ13,Ｃ14のメモリゲー
ト電極５には、0Vが印加されている為、Ｐウェル２内の
電子は電荷保持用絶縁膜６にトラップされない。
【００３３】なお、書き込みを防止する為、ビットライ
ンBL2に印加されている書き込み禁止電圧7Vについて
は、選択セルＣ11〜Ｃ14のチャネル形成領域10bがオフ
状態であるので、保持される。
ンBL2に印加されている書き込み禁止電圧7Vについて
は、選択セルＣ11〜Ｃ14のチャネル形成領域10bがオフ
状態であるので、保持される。
【００３４】読み出しについては、次の様にして行う。
同図Ｂに示すように、ワードラインWL1に5V（センス電
圧）、ソースラインS1に2V（反転電圧）、ビットライン
BL2をオープンにし、その他は0Vを印加する。
同図Ｂに示すように、ワードラインWL1に5V（センス電
圧）、ソースラインS1に2V（反転電圧）、ビットライン
BL2をオープンにし、その他は0Vを印加する。
【００３５】ここで、センス電圧とは、電荷保持用絶縁
膜６に電子がトラップされていない場合のしきい値電圧
と電荷保持用絶縁膜６に電子がトラップされている場合
のしきい値電圧の中間の値である。上記のようなセンス
電圧を、メモリゲート電極５に印加することにより、電
荷保持用絶縁膜６に電子がトラップされていなければ、
チャネル形成領域10aはオン状態となり、電荷保持用絶
縁膜６に電子がトラップされていれば、チャネル形成領
域10aはオン状態とならない。
膜６に電子がトラップされていない場合のしきい値電圧
と電荷保持用絶縁膜６に電子がトラップされている場合
のしきい値電圧の中間の値である。上記のようなセンス
電圧を、メモリゲート電極５に印加することにより、電
荷保持用絶縁膜６に電子がトラップされていなければ、
チャネル形成領域10aはオン状態となり、電荷保持用絶
縁膜６に電子がトラップされていれば、チャネル形成領
域10aはオン状態とならない。
【００３６】また、反転電圧とは、シリコン酸化膜８、
９が絶縁破壊をおこさない電圧であって、チャネル形成
領域10bをオン状態とすることができる電圧をいう。
９が絶縁破壊をおこさない電圧であって、チャネル形成
領域10bをオン状態とすることができる電圧をいう。
【００３７】同図Ａに戻って、選択セルＣ11について見
てみると、ソースラインS1に2Vを印加することによりチ
ャネル形成領域10bは、オン状態となる（図１参照）。
もし、電荷保持用絶縁膜６に電子がトラップされている
と、ワードラインWL1に5Vを印加しても、トラップされ
ている電子によってチャネル形成領域10aはオン状態と
ならない。したがって、ソースラインS1とビットライン
BL1間に電流が流れない。これに対し、電荷保持用絶縁
膜６に電子がトラップされていないと、ワードラインWL
1に5Vを印加していることによりチャネル形成領域10aは
オン状態となる。したがって、ソースラインS1とビット
ラインBL1間に電流が流れる。
てみると、ソースラインS1に2Vを印加することによりチ
ャネル形成領域10bは、オン状態となる（図１参照）。
もし、電荷保持用絶縁膜６に電子がトラップされている
と、ワードラインWL1に5Vを印加しても、トラップされ
ている電子によってチャネル形成領域10aはオン状態と
ならない。したがって、ソースラインS1とビットライン
BL1間に電流が流れない。これに対し、電荷保持用絶縁
膜６に電子がトラップされていないと、ワードラインWL
1に5Vを印加していることによりチャネル形成領域10aは
オン状態となる。したがって、ソースラインS1とビット
ラインBL1間に電流が流れる。
【００３８】非選択セルＣ12について見てみると、ソー
スラインS1に2Vを印加することによりチャネル形成領域
10bは、オン状態となる。しかし、ビットラインBL2はオ
ープンであるので、チャネル形成領域10a,10bの状態に
かかわらずソースラインS1とビットラインBL2間に電流
が流れない。その他の非選択セルＣ13、Ｃ14について
は、ワードラインWL2が0Vであるから、双方のチャネル
形成領域10bがオフ状態である。したがって、ソースラ
インS1とビットラインBL1間、ソースラインS1とビット
ラインBL2間に電流が流れない。
スラインS1に2Vを印加することによりチャネル形成領域
10bは、オン状態となる。しかし、ビットラインBL2はオ
ープンであるので、チャネル形成領域10a,10bの状態に
かかわらずソースラインS1とビットラインBL2間に電流
が流れない。その他の非選択セルＣ13、Ｃ14について
は、ワードラインWL2が0Vであるから、双方のチャネル
形成領域10bがオフ状態である。したがって、ソースラ
インS1とビットラインBL1間、ソースラインS1とビット
ラインBL2間に電流が流れない。
【００３９】すなわち、選択セルＣ11から読み出しを行
う場合には、ワードラインWL1に5Vを印加し、ビットラ
インBL1にセンスアンプを接続すればよい。
う場合には、ワードラインWL1に5Vを印加し、ビットラ
インBL1にセンスアンプを接続すればよい。
【００４０】このように、不揮発性メモリ21をマトリッ
クス状に接続した場合でも、同図Ｂに示すような電圧を
印加することにより、選択セルのみに書き込むこと、お
よび読み出すことが可能となる。
クス状に接続した場合でも、同図Ｂに示すような電圧を
印加することにより、選択セルのみに書き込むこと、お
よび読み出すことが可能となる。
【００４１】なお、消去の際は、ＰウェルPW,ワードラ
インWL2に10Vを、その他には0Vを印加し、ビットライン
BL1,ビットラインBL2,ソースラインS1はオープンとす
る。選択セルＣ11、Ｃ12について見てみると、Ｐウェル
PWに10Vを、ワードラインWL1に0Vを印加することによ
り、電荷保持用絶縁膜６内にトラップされている電子
が、Ｐウェル２内にバックトンネリングされ、書き込み
状態を解除できる。一方、選択セルＣ13,Ｃ14について
見てみると、ＰウェルPW,ワードラインWL2に10Vを印加
していることから、バックトンネリングを生じさせる電
位差を与えられず、上記バックトンネリングは行われな
い。したがって、書き込み状態を維持できる。なお、ワ
ードラインWL2に0Vを印加すれば一括消去可能となる。
インWL2に10Vを、その他には0Vを印加し、ビットライン
BL1,ビットラインBL2,ソースラインS1はオープンとす
る。選択セルＣ11、Ｃ12について見てみると、Ｐウェル
PWに10Vを、ワードラインWL1に0Vを印加することによ
り、電荷保持用絶縁膜６内にトラップされている電子
が、Ｐウェル２内にバックトンネリングされ、書き込み
状態を解除できる。一方、選択セルＣ13,Ｃ14について
見てみると、ＰウェルPW,ワードラインWL2に10Vを印加
していることから、バックトンネリングを生じさせる電
位差を与えられず、上記バックトンネリングは行われな
い。したがって、書き込み状態を維持できる。なお、ワ
ードラインWL2に0Vを印加すれば一括消去可能となる。
【００４２】以上述べたように、不揮発性メモリ21は、
読み出す際に、ソース電極24に反転電圧を印加すること
により、チャネル形成領域10bにチャネルを形成すると
ともに、反転電圧を書き込み状態の有無を調べる検出電
圧として利用することができる。
読み出す際に、ソース電極24に反転電圧を印加すること
により、チャネル形成領域10bにチャネルを形成すると
ともに、反転電圧を書き込み状態の有無を調べる検出電
圧として利用することができる。
【００４３】ところで、図６に示すように、チャネル形
成領域10bを覆っているシリコン酸化膜８を電荷保持用
絶縁膜６で形成する不揮発性メモリ51も考えられる。し
かし、このような構造では、読み出し時にソース電極24
に反転電圧を印加するたびに、チャネル形成領域10b上
の電荷保持用絶縁膜６に電子が少しずつトラップされる
おそれがある（以下ソフトライトという）。このよう
に、読み出しの度にソフトライトがおこることにより、
チャネル形成領域10bのVthが上昇し、チャネルのコンダ
クタンスが劣化する。そのため読み出し速度が低下す
る。さらに、ソフトライトを繰り返すことにより、チャ
ネル形成領域10bは、つねにオフ状態となるおそれもあ
り、その場合読み出しが不可能となる。
成領域10bを覆っているシリコン酸化膜８を電荷保持用
絶縁膜６で形成する不揮発性メモリ51も考えられる。し
かし、このような構造では、読み出し時にソース電極24
に反転電圧を印加するたびに、チャネル形成領域10b上
の電荷保持用絶縁膜６に電子が少しずつトラップされる
おそれがある（以下ソフトライトという）。このよう
に、読み出しの度にソフトライトがおこることにより、
チャネル形成領域10bのVthが上昇し、チャネルのコンダ
クタンスが劣化する。そのため読み出し速度が低下す
る。さらに、ソフトライトを繰り返すことにより、チャ
ネル形成領域10bは、つねにオフ状態となるおそれもあ
り、その場合読み出しが不可能となる。
【００４４】これに対し、上記不揮発性メモリ21におい
ては、導電性サイドウォール23の下部をシリコン酸化膜
８で構成している。したがって、読み出し時にソース電
極24に反転電圧を印加しても、シリコン酸化膜８には電
子がトラップされることがほとんどない。そのためソフ
トライトが生じにくくなり、不揮発性メモリ51に発生す
る不都合がおこるおそれがなく、信頼性の高い不揮発性
メモリを得ることができる。
ては、導電性サイドウォール23の下部をシリコン酸化膜
８で構成している。したがって、読み出し時にソース電
極24に反転電圧を印加しても、シリコン酸化膜８には電
子がトラップされることがほとんどない。そのためソフ
トライトが生じにくくなり、不揮発性メモリ51に発生す
る不都合がおこるおそれがなく、信頼性の高い不揮発性
メモリを得ることができる。
【００４５】つぎに、不揮発性メモリ21の製造方法を説
明する。まず、素子分離を行うため、LOCOS法によりフ
ィールド酸化層を図２Ａに示すように形成する。なお、
図２Ｂは、図２ＡのＩ−Ｉにおける断面を示すものであ
る。また、この実施例においては、フィールド酸化層を
600nmの厚さに形成した。
明する。まず、素子分離を行うため、LOCOS法によりフ
ィールド酸化層を図２Ａに示すように形成する。なお、
図２Ｂは、図２ＡのＩ−Ｉにおける断面を示すものであ
る。また、この実施例においては、フィールド酸化層を
600nmの厚さに形成した。
【００４６】次に、基板を洗浄した後、全面に、２nmの
シリコン酸化膜を希釈酸化により形成する。さらにその
上に、１０nmのシリコン窒化膜を、減圧ＣＶＤ法により
形成する。さらにその上に、５nmのシリコン酸化層をウ
エット酸化により形成する。以上のようにして、同図Ｃ
に示すような電荷保持用絶縁膜６の構造が得られる。そ
の後、ポリシリコン５をデポジションし、メモリゲート
電極５となる部分をレジスト51で覆い（同図Ｄ）、エッ
チングをおこなう。これにより、メモリゲート電極５が
形成されるとともに、メモリゲート電極５の下部以外の
電荷保持用絶縁膜を取り除くことができる（同図Ｅ）。
その後、レジスト51を除去し、電荷保持用絶縁膜６が取
り除かれた部分に40nmのシリコン酸化膜をウエット酸化
法にて形成する。また、この時、同時にメモリゲート電
極５の表面にも絶縁膜９を形成することができる（同図
Ｆ）。なお、同図Ｅは、同図Ｄの線Ｘ−Ｘにおける断面
図である。
シリコン酸化膜を希釈酸化により形成する。さらにその
上に、１０nmのシリコン窒化膜を、減圧ＣＶＤ法により
形成する。さらにその上に、５nmのシリコン酸化層をウ
エット酸化により形成する。以上のようにして、同図Ｃ
に示すような電荷保持用絶縁膜６の構造が得られる。そ
の後、ポリシリコン５をデポジションし、メモリゲート
電極５となる部分をレジスト51で覆い（同図Ｄ）、エッ
チングをおこなう。これにより、メモリゲート電極５が
形成されるとともに、メモリゲート電極５の下部以外の
電荷保持用絶縁膜を取り除くことができる（同図Ｅ）。
その後、レジスト51を除去し、電荷保持用絶縁膜６が取
り除かれた部分に40nmのシリコン酸化膜をウエット酸化
法にて形成する。また、この時、同時にメモリゲート電
極５の表面にも絶縁膜９を形成することができる（同図
Ｆ）。なお、同図Ｅは、同図Ｄの線Ｘ−Ｘにおける断面
図である。
【００４７】さらにその上に、図３Ａ、Ｂに示すように
ポリシリコン層33を形成する。同図Ｂは、同図Ａの線Ｘ
−Ｘにおける断面図である。この状態から、リアクティ
ブイオンエッチング（ＲＩＥ）を用いた異方性エッチン
グにより、同図Ｃ、Ｄに示すように導電性サイドウォー
ル23が残るようにエッチバックを行う。同図Ｄは、同図
Ｃの線Ｘ−Ｘにおける断面図である。
ポリシリコン層33を形成する。同図Ｂは、同図Ａの線Ｘ
−Ｘにおける断面図である。この状態から、リアクティ
ブイオンエッチング（ＲＩＥ）を用いた異方性エッチン
グにより、同図Ｃ、Ｄに示すように導電性サイドウォー
ル23が残るようにエッチバックを行う。同図Ｄは、同図
Ｃの線Ｘ−Ｘにおける断面図である。
【００４８】なお、エッチバックは、エッチングが酸化
膜に達した後、終了すればよい。仮にエッチバックが深
く進行した場合であっても、エッチングは垂直方向にの
み進行する為、導電性サイドウォールの幅Ｄは、ほとん
ど影響を受けない。したがって、導電性サイドウォール
の幅Ｄを精密に制御することが可能となる。
膜に達した後、終了すればよい。仮にエッチバックが深
く進行した場合であっても、エッチングは垂直方向にの
み進行する為、導電性サイドウォールの幅Ｄは、ほとん
ど影響を受けない。したがって、導電性サイドウォール
の幅Ｄを精密に制御することが可能となる。
【００４９】すなわち、導電性サイドウォールの幅Ｄ
は、ポリシリコン層33の厚みによって決定されることと
なり、一方ポリシリコン層33の厚みは、精密に制御する
ことが出来る。したがって、チャネル形成領域10bの幅
Ｗを正確に制御することができる。
は、ポリシリコン層33の厚みによって決定されることと
なり、一方ポリシリコン層33の厚みは、精密に制御する
ことが出来る。したがって、チャネル形成領域10bの幅
Ｗを正確に制御することができる。
【００５０】次に、ソース４となる部分の導電性サイド
ウォール23をレジストによって覆い、エッチングを行っ
てドレイン３となる部分の導電性サイドウォール22（図
３Ｄ参照）を取り除く（図４Ａ）。レジストを取り除い
た後、イオン注入を行って、拡散し、n+層を形成する
(同図Ｂ）。
ウォール23をレジストによって覆い、エッチングを行っ
てドレイン３となる部分の導電性サイドウォール22（図
３Ｄ参照）を取り除く（図４Ａ）。レジストを取り除い
た後、イオン注入を行って、拡散し、n+層を形成する
(同図Ｂ）。
【００５１】次に、全面にポリサイドをデポジションし
た後、パターニングしてソース電極24を形成する（同図
Ｃ）。
た後、パターニングしてソース電極24を形成する（同図
Ｃ）。
【００５２】次に、同図Ｄに示すように、層間膜26（シ
リコン酸化膜）をＣＶＤ法により形成する。その後、ド
レイン３領域を露出するための開口を形成し、全面にAL
-Siをデポジションしてパターニングしてビットライン2
9（ドレイン線）を形成する（図１参照）。最後に、パ
ッシベーション膜（図示せず）を形成して完成させる。
なお、本実施例においては、導電性サイドウォール23
とソース電極24を接続しているが、両者を別のシリコン
酸化膜で絶縁し、導電性サイドウォール23用の電極を別
に設けてもよい。この場合、製造方法としてはつぎの様
に行われる。第１層間膜26をＣＶＤ法により形成する前
に、一旦別にシリコン酸化膜を形成し、導電性サイドウ
ォール23領域を露出するための開口を形成する。その上
に、全面にポリサイドをデポジションした後、パターニ
ングして導電性サイドウォール電極を形成する。
リコン酸化膜）をＣＶＤ法により形成する。その後、ド
レイン３領域を露出するための開口を形成し、全面にAL
-Siをデポジションしてパターニングしてビットライン2
9（ドレイン線）を形成する（図１参照）。最後に、パ
ッシベーション膜（図示せず）を形成して完成させる。
なお、本実施例においては、導電性サイドウォール23
とソース電極24を接続しているが、両者を別のシリコン
酸化膜で絶縁し、導電性サイドウォール23用の電極を別
に設けてもよい。この場合、製造方法としてはつぎの様
に行われる。第１層間膜26をＣＶＤ法により形成する前
に、一旦別にシリコン酸化膜を形成し、導電性サイドウ
ォール23領域を露出するための開口を形成する。その上
に、全面にポリサイドをデポジションした後、パターニ
ングして導電性サイドウォール電極を形成する。
【００５３】なお、本実施例においては、電荷保持用絶
縁膜６に、三層構造（シリコン酸化層6a、シリコン窒化
層6b、シリコン酸化層6c）のものを用いたが、二層構造
（シリコン酸化層6a、シリコン窒化層6b）のものを用い
てもよく、その他、電荷を保持できる絶縁膜であればど
のようなものであってもよい。
縁膜６に、三層構造（シリコン酸化層6a、シリコン窒化
層6b、シリコン酸化層6c）のものを用いたが、二層構造
（シリコン酸化層6a、シリコン窒化層6b）のものを用い
てもよく、その他、電荷を保持できる絶縁膜であればど
のようなものであってもよい。
【００５４】また、本実施例においては、導電性サイド
ウォール23にポリシリコンを用いたが、タングステンシ
リサイドを用いてもよく、その他異方性エッチングが可
能な導電性物質であればどのようなものであってもよ
い。
ウォール23にポリシリコンを用いたが、タングステンシ
リサイドを用いてもよく、その他異方性エッチングが可
能な導電性物質であればどのようなものであってもよ
い。
【００５５】なお、本実施例においては、Ｎチャネルト
ランジスタにて説明したが、Ｐチャネルトランジスタに
採用してもよい。
ランジスタにて説明したが、Ｐチャネルトランジスタに
採用してもよい。
【００５６】
【発明の効果】この発明にかかる不揮発性メモリおよ
び、その製造方法は、電路形成可能領域を、第１の電路
形成可能領域と第２の電路形成可能領域に分け、第１の
電路形成可能領域上に、制御用電極を備え、第２の電路
形成可能領域上に制御電極の側壁と非接触状態に設けら
れた導電性側壁を備えているとともに、導電性側壁の下
部の電荷保持用絶縁膜を電荷を保持しない絶縁膜で構成
することを特徴とする。したがって、第２の電路形成可
能領域の領域長の制御が容易である。また、導電性側壁
に反転電圧を印加することにより、第２の電路形成可能
領域に電路を形成することができ、スイッチング手段と
して用いることができる。これにより、別途トランジス
タを設ける必要がなくなる。すなわち、セル面積を小さ
くでき、製造が容易で、製造コストを低くすることがで
きる不揮発性メモリを提供することができる。
び、その製造方法は、電路形成可能領域を、第１の電路
形成可能領域と第２の電路形成可能領域に分け、第１の
電路形成可能領域上に、制御用電極を備え、第２の電路
形成可能領域上に制御電極の側壁と非接触状態に設けら
れた導電性側壁を備えているとともに、導電性側壁の下
部の電荷保持用絶縁膜を電荷を保持しない絶縁膜で構成
することを特徴とする。したがって、第２の電路形成可
能領域の領域長の制御が容易である。また、導電性側壁
に反転電圧を印加することにより、第２の電路形成可能
領域に電路を形成することができ、スイッチング手段と
して用いることができる。これにより、別途トランジス
タを設ける必要がなくなる。すなわち、セル面積を小さ
くでき、製造が容易で、製造コストを低くすることがで
きる不揮発性メモリを提供することができる。
【００５７】この発明にかかる不揮発性メモリは、さら
に第１領域用の電極が導電性側壁と接触していることを
特徴とする。したがって、第１領域用の電極と導電性側
壁用の電極とを共用できる。これにより、さらに全体の
面積をコンパクトにすることができる不揮発性メモリを
得ることができる。すなわち、セル面積を小さくでき、
製造が容易で、製造コストを低くすることができる不揮
発性メモリを提供することができる。
に第１領域用の電極が導電性側壁と接触していることを
特徴とする。したがって、第１領域用の電極と導電性側
壁用の電極とを共用できる。これにより、さらに全体の
面積をコンパクトにすることができる不揮発性メモリを
得ることができる。すなわち、セル面積を小さくでき、
製造が容易で、製造コストを低くすることができる不揮
発性メモリを提供することができる。
【００５８】この発明にかかる不揮発性メモリの使用方
法は、書き込む場合には、書き込み予定のメモリのメモ
リゲート電極にプログラム電圧を印加し、書き込みを防
止したいメモリには、ソースとドレインに電圧を印加す
ることにより、電荷保持用絶縁膜にプログラム電圧を印
加しないようにし、読み出す場合には、読み出し予定の
メモリのメモリゲート電極にセンス電圧を印加し、ソー
スラインに反転電圧を印加するとともに、読み出し予定
のドレインラインに電流が流れるか否かを読取ることを
特徴とする。したがって、前記不揮発性メモリをマトリ
ックス状に接続しつつ、誤書き込み、誤読み出しを防止
できる。これにより、セル面積を小さくでき、製造が容
易で、製造コストを低くすることができる不揮発性メモ
リを提供することができる。
法は、書き込む場合には、書き込み予定のメモリのメモ
リゲート電極にプログラム電圧を印加し、書き込みを防
止したいメモリには、ソースとドレインに電圧を印加す
ることにより、電荷保持用絶縁膜にプログラム電圧を印
加しないようにし、読み出す場合には、読み出し予定の
メモリのメモリゲート電極にセンス電圧を印加し、ソー
スラインに反転電圧を印加するとともに、読み出し予定
のドレインラインに電流が流れるか否かを読取ることを
特徴とする。したがって、前記不揮発性メモリをマトリ
ックス状に接続しつつ、誤書き込み、誤読み出しを防止
できる。これにより、セル面積を小さくでき、製造が容
易で、製造コストを低くすることができる不揮発性メモ
リを提供することができる。
【図１】不揮発性メモリ21を示す構造図である。
【図２】不揮発性メモリ21の製造工程を示す図である。
【図３】不揮発性メモリ21の製造工程を示す図である。
【図４】不揮発性メモリ21の製造工程を示す図である。
【図５】不揮発性メモリ21の使用状態図である。Ａは、
マトリックス状に組合わせた等価回路図であり、Ｂは、
各動作における電圧を表わした一例である。
マトリックス状に組合わせた等価回路図であり、Ｂは、
各動作における電圧を表わした一例である。
【図６】不揮発性メモリ51を示す構造図である。
【図７】従来の不揮発性メモリ１の構造を示す断面図で
ある。
ある。
【図８】不揮発性メモリ１の使用状態図である。Ａは、
マトリックス状に組合わせた等価回路図であり、Ｂは、
各動作における電圧を表わした一例である。
マトリックス状に組合わせた等価回路図であり、Ｂは、
各動作における電圧を表わした一例である。
２・・・Ｐウェル ３・・・ドレイン ４・・・ソース ５・・・メモリゲート電極 ６・・・電荷保持用絶縁膜 ８・・・シリコン酸化膜 ９・・・シリコン酸化膜 10a,10b・・・チャネル形成領域 23・・・導電性サイドウォール
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】第１領域、 第１領域との間に電路形成可能領域を形成するように設
けられた第２領域、 電荷を保持するため電路形成可能領域を覆う電荷保持用
絶縁膜、 電荷保持用絶縁膜上に設けられた制御電極、 を備えた不揮発性メモリであって、 電路形成可能領域を、第１の電路形成可能領域と第２の
電路形成可能領域に分け、 第１の電路形成可能領域上に制御用電極を設け、 第２の電路形成可能領域上に制御電極の側壁と非接触状
態にて導電性側壁を設け、 導電性側壁の下部の電荷保持用絶縁膜を電荷を保持しな
い絶縁膜で構成し、 第１領域用の電極が導電性側壁と接触させたことを特徴
とする不揮発性メモリ。 - 【請求項２】請求項１の不揮発性メモリにおいて、 第１領域はソースであり、 第２領域は、ドレインであり、 制御電極は、メモリゲート電極であることを特徴とする
不揮発性メモリ。 - 【請求項３】請求項２の不揮発性メモリをマトリックス
状に配置し、 同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各行ごとに設け、 同一列に配置された不揮発性メモリのメモリゲート電極
を接続するゲートラインを各列ごとに設け、 全ての不揮発性メモリのソースを接続するソースライン
を設け、 書き込む場合には、書き込み予定のメモリのメモリゲー
ト電極にプログラム電圧を印加し、書き込みを防止した
いメモリには、ソースとドレインに電圧を印加 すること
により、電荷保持用絶縁膜にプログラム電圧を印加しな
いようにし、 読み出す場合には、読み出し予定のメモリのメモリゲー
ト電極にセンス電圧を印加し、読み出し予定のソースラ
インに反転電圧を印加するとともに、読み出し予定のド
レインラインに電流が流れるか否かを読取ることを特徴
とする不揮発性メモリの使用方法。 - 【請求項４】半導体基板上に電荷を保持するための電荷
保持用絶縁膜を形成する工程、 前記電荷保持用絶縁膜上の一部に制御電極を形成する工
程、 前記制御電極の下部以外の電荷保持用絶縁膜を取り除く
工程、 前記制御電極表面および電荷保持用絶縁膜が取り除かれ
た部分に、電荷を保持しない絶縁膜を形成する工程、 前記制御電極の一方の側壁に導電性側壁を形成する工
程、 前記半導体基板内に第１領域、および第２領域を形成す
る工程を備えたことを特徴とする不揮発性メモリの製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04032164A JP3107442B2 (ja) | 1992-02-19 | 1992-02-19 | 不揮発性メモリ、その使用方法及びその製造方法 |
| US08/012,882 US5349222A (en) | 1992-02-19 | 1993-02-03 | Single gate MOS type nonvolatile memory and operating method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04032164A JP3107442B2 (ja) | 1992-02-19 | 1992-02-19 | 不揮発性メモリ、その使用方法及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235369A JPH05235369A (ja) | 1993-09-10 |
| JP3107442B2 true JP3107442B2 (ja) | 2000-11-06 |
Family
ID=12351304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04032164A Expired - Fee Related JP3107442B2 (ja) | 1992-02-19 | 1992-02-19 | 不揮発性メモリ、その使用方法及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5349222A (ja) |
| JP (1) | JP3107442B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH069601U (ja) * | 1992-07-13 | 1994-02-08 | フクダ電子株式会社 | 記録紙の静電気除去機構 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997015929A1 (en) * | 1995-10-25 | 1997-05-01 | Nvx Corporation | Semiconductor non-volatile memory device having a nand cell structure |
| US6614070B1 (en) * | 1998-04-16 | 2003-09-02 | Cypress Semiconductor Corporation | Semiconductor non-volatile memory device having a NAND cell structure |
| US6593195B1 (en) | 1999-02-01 | 2003-07-15 | Agere Systems Inc | Stable memory device that utilizes ion positioning to control state of the memory device |
| DE10238784A1 (de) | 2002-08-23 | 2004-03-11 | Infineon Technologies Ag | Nichtflüchtiges Halbleiterspeicherelement sowie zugehöriges Herstellungs- und Ansteuerverfahren |
| US6784483B2 (en) * | 2002-09-04 | 2004-08-31 | Macronix International Co., Ltd. | Method for preventing hole and electron movement in NROM devices |
| KR100471188B1 (ko) * | 2003-01-24 | 2005-03-10 | 삼성전자주식회사 | 듀얼 게이트를 갖는 비휘발성 기억 소자 및 그 형성방법 |
| US20080151654A1 (en) | 2006-12-22 | 2008-06-26 | Allan James D | Method and apparatus to implement a reset function in a non-volatile static random access memory |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4651186A (en) * | 1981-11-18 | 1987-03-17 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor with improved withstand voltage characteristic |
| US4725986A (en) * | 1983-09-20 | 1988-02-16 | International Business Machines Corporation | FET read only memory cell with word line augmented precharging of the bit lines |
| JPH0831540B2 (ja) * | 1990-06-25 | 1996-03-27 | シャープ株式会社 | 半導体記憶素子 |
-
1992
- 1992-02-19 JP JP04032164A patent/JP3107442B2/ja not_active Expired - Fee Related
-
1993
- 1993-02-03 US US08/012,882 patent/US5349222A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH069601U (ja) * | 1992-07-13 | 1994-02-08 | フクダ電子株式会社 | 記録紙の静電気除去機構 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5349222A (en) | 1994-09-20 |
| JPH05235369A (ja) | 1993-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3317459B2 (ja) | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、この記憶装置の駆動方法、ならびにこの記憶素子の製造方法 | |
| KR0169280B1 (ko) | 불휘발성 반도체 기억장치 및 그 제조방법 | |
| JP3540579B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP3679970B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US6058044A (en) | Shielded bit line sensing scheme for nonvolatile semiconductor memory | |
| JP3081543B2 (ja) | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ | |
| JP3060680B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH0936264A (ja) | 半導体装置および不揮発性半導体メモリ | |
| KR100460020B1 (ko) | 트랜지스터,트랜지스터어레이및불휘발성반도체메모리 | |
| JP3107442B2 (ja) | 不揮発性メモリ、その使用方法及びその製造方法 | |
| JP2001284473A (ja) | 不揮発性半導体メモリ | |
| JP3071541B2 (ja) | 不揮発性メモリ | |
| JPH11195718A (ja) | 不揮発性半導体記憶装置と、その製造方法及びその駆動方法 | |
| JP2922737B2 (ja) | 半導体不揮発性記憶装置およびその製造方法 | |
| JP3251699B2 (ja) | 不揮発性記憶装置 | |
| JP2003188287A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH11145312A (ja) | 不揮発性半導体記憶装置 | |
| JP3144599B2 (ja) | 半導体装置、その製造方法、および使用方法 | |
| JP3226589B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH0878544A (ja) | 不揮発性半導体記憶装置 | |
| JP2000138300A (ja) | 不揮発性半導体記憶装置及びその書き込み方法 | |
| JP3144597B2 (ja) | 強誘電体不揮発性メモリの構造および製造方法 | |
| JP3090738B2 (ja) | 不揮発性半導体記憶素子 | |
| JPH11260941A (ja) | トランジスタ、トランジスタアレイ、トランジスタアレイの製造方法および不揮発性半導体メモリ | |
| JPH05167079A (ja) | 不揮発性メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090908 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100908 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |