JP2922737B2 - 半導体不揮発性記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体不揮発性記憶
装置に関するものであり、特にその読み出しにおける安
定化に関するものである。

【０００２】

【従来の技術】今日、書き換え可能な不揮発性メモリと
してフラッシュ型Ｅ²ＰＲＯＭ（以下フラッシュメモリ
という）が知られている。フラッシュメモリの等価回路
の一部分を図６Ａに示す。セルＣ１１を選択セルとして
読み出す場合には、ワードラインＷＬｎ＋１にセンス電
圧５Ｖ、ビットラインＢＬｎに読み出し電圧２Ｖ、その
他には０Ｖを印加するとともに、ビットラインＢＬにセ
ンスアンプを接続する。

【０００３】もし、セルＣ１２が、同図Ｂに示すように
書込状態であれば、フローティングゲート１１２内に流
入したホットエレクトロンにより、チャネル形成領域１
１６にチャネルを形成させるしきい値電圧が上昇し、前
記しきい値電圧は５Ｖより高くなる。したがって、セン
ス電圧５Ｖをコントロールゲート電極５に印加しても、
チャネル形成領域１１６にチャネルが形成されず、ドレ
イン３とソース４間に電流が流れない。

【０００４】これに対して、セルＣ１２が、同図Ｃに示
すように非書込状態であれば、チャネル形成領域１１６
にチャネルが形成されるしきい値電圧が下がり、５Ｖよ
り低くなる。したがって、センス電圧５Ｖをコントロー
ルゲート電極５に印加することにより、チャネル形成領
域１１６にチャネルが形成され、ドレイン３とソース４
間に電流が流れる。これをビットラインＢＬｎに接続し
たセンスアンプで読み取る。このようにして、選択セル
Ｃ１２が書込み状態か、非書込状態かを判断することが
できる。

【０００５】なお、非選択セルＣ１１，Ｃ１３について
は、ワードラインＷＬｎ、ＷＬｎ＋２に０Ｖが印加され
ていることから、たとえ書込み状態であっても、コント
ロールゲート電極５にセンス電圧が印加されない為、ド
レイン３とソース４間に電流が流れることはない。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ようなフラッシュメモリにおいては、次のような問題が
あった。

【０００７】ドレイン３に読み出し電圧が印加されてい
ることから、図７Ａに示すようにドレイン３とフローテ
ィングゲート１１２との間に寄生的に静電容量Ｃ４が生
ずる。この状態の等価回路を同図Ｂに示す。この場合、
コントロールゲート電極５とフローティングゲート１１
２間の容量を容量Ｃ１、フローティングゲート１１２と
ソース４間の容量を容量Ｃ２、フローティングゲート１
１２とＰウェル２間の容量を容量Ｃ３、フローティング
ゲート１１２とドレイン３間の容量を容量Ｃ４とし、フ
ローティングゲート１１２の電位をＶｆｇとすると、電
位Ｖｆｇは、以下の式で表わされる。

【０００８】Ｖｆｇ＝2・C4／C1+C2+C3+C4 このように、非選択セルにおいて本来は０Ｖになってい
るはずのフローティングゲート１１２の電位Ｖｆｇが、
寄生的に発生する容量Ｃ４に応じて上昇する。この電位
上昇により、非選択セルのチャネル形成領域１１６にチ
ャネルが形成され、電流がもれ、誤った情報を読み出し
てしまうという問題があった。

【０００９】この発明は、上記のような問題点を解決
し、誤読み出しを防止できる半導体不揮発性記憶装置を
提供することを目的とする。

【００１０】

【課題を解決するための手段】請求項１にかかる半導体
不揮発性記憶装置においては、前記積層の側面に、全面
に形成した絶縁膜を異方性エッチングして形成された絶
縁性の側壁であって、前記第二領域と前記浮遊型電極と
の対向面積を減少させる側壁を形成したことを特徴とす
る。

【００１１】請求項２にかかる半導体不揮発性記憶装置
の製造方法においては、絶縁性側壁を形成した後、前記
第一領域および第二領域を形成するためのイオン注入
を、前記絶縁性側壁形成後に行ない、これにより、前記
第二領域と前記浮遊型電極との対向面積を減少させるこ
とを特徴とする。

【００１２】

【作用】請求項１にかかる半導体不揮発性記憶装置は、
前記積層の側面に、全面に形成した絶縁膜を異方性エッ
チングして形成された絶縁性の側壁であって、前記第二
領域と前記浮遊型電極との対向面積を減少させる側壁が
形成されている。前記第二領域と浮遊型電極下部の間の
容量は前記浮遊型電極と前記第二領域との対向面積に比
例する。したがって、浮遊型電極の電位上昇を防止する
ことができる。

【００１３】請求項２にかかる半導体不揮発性記憶装置
の製造方法は、絶縁性側壁を形成した後、前記第一領域
および第二領域を形成するためのイオン注入を、前記絶
縁性側壁形成後に行ない、これにより、前記第二領域と
前記浮遊型電極との対向面積を減少させる。これによ
り、前記第二領域と浮遊型電極下部の間の寄生容量を減
らすことができる。

【００１４】 ［参考例］ 本発明の一参考例を図面に基づいて説明する。図１に示
すように、フラッシュメモリ４１は、Ｐウェル２内に、
第１領域であるソース４、および第２領域であるドレイ
ン３が形成されている。ドレイン３、ソース４ともｎ+
層である。ドレイン３、ソース４の間はチャネル形成領
域１１６である。

【００１５】チャネル形成領域１１６は、第一の絶縁膜
であるトンネル酸化膜７で覆われる。トンネル酸化膜７
の上には、以下の三層を備えた積層１１４が形成されて
いる。積層１１４の一番下の層は、浮遊型電極であるフ
ローティングゲート１１２である。フローティングゲー
ト１１２の上の層は層間絶縁膜１３である。層間絶縁膜
１３の上の層は、制御用電極であるコントロールゲート
電極５である。なお、層間絶縁膜１３は三層構造（シリ
コン酸化層、シリコン窒化層、シリコン酸化層）をして
いる。

【００１６】積層１１４および基板表面は、第三の絶縁
膜である絶縁膜（ＳｉＯ₂）８で覆われている。

【００１７】なお、トンネル酸化膜７の膜厚について
は、一定ではなく、ドレイン３近傍のトンネル酸化膜７
の膜厚の方がフローティングゲート１１２下部の膜厚よ
り厚く構成されている。

【００１８】［製造方法］つぎに、図２を用いて、フラ
ッシュメモリ４１の製造方法を説明する。まず、素子分
離を行うため、ＬＯＣＯＳ法によりフィールド酸化層を
形成し、全面に、トンネル酸化膜（ＳｉＯ₂）を希釈酸
化により形成する。さらにその上に、フローティングゲ
ート１１２、層間絶縁膜１３、コントロール電極５から
なる三層の積層１１４を形成する（同図Ａ）。

【００１９】本参考例においては、フローティングゲー
ト１１２は、ポリシリコンで形成し、コントロール電極
５はポリサイドで形成した。また、層間絶縁膜１３は、
シリコン酸化膜を希釈酸化により形成し、その上にシリ
コン窒化膜を減圧ＣＶＤ法により形成し、その上に、シ
リコン酸化膜をウエット酸化することにより形成した。

【００２０】この状態から、等方性エッチングによりシ
リコン酸化層７１のエッチバックを行う。このようなエ
ッチングにより、シリコン酸化層７１は同図Ｂに示すよ
うにアンダーカット形状に形成される。

【００２１】つぎに、同図Ｃに示すように、基板表面お
よび積層１１４表面を酸化する。この場合、シリコン酸
化層７１についてはフローティングゲート１１２に覆わ
れているので、ほとんど酸化されない。したがって、基
板表面のシリコン酸化膜８の厚みを、シリコン酸化層７
１より厚く形成することができる。その際、同図Ｃに示
すように、シリコン酸化膜８は、ゲートバーズビークに
より食込んだ形状となる。このようにして、薄膜のシリ
コン酸化層７１の両端に厚膜部７２、７３が形成され
る。このシリコン酸化層７１および厚膜部７２、７３に
よってトンネル酸化膜７が形成される。

【００２２】次に、同図Ｄに示すように、積層１１４お
よび積層１１４の側壁のシリコン酸化膜８をマスクとし
て、不純物をイオン注入し、n⁺層を形成する。その後、
アニールにより、打込んだ不純物が絶縁性サイドウォー
ル１１、１２の下部に拡散して、ソース４、ドレイン３
が形成される(図１）。

【００２３】つぎに、全面にポリサイドをデポジション
した後、パターニングしてソース電極を形成し、層間膜
（シリコン酸化膜）をＣＶＤ法により形成する（図示せ
ず）。その後、ドレイン３領域を露出するための開口を
形成し、全面にAL-Siをデポジションしてパターニング
してビットライン（ドレイン線）を形成する（図示せ
ず）。最後に、パッシベーション膜（図示せず）を形成
して完成させる。

【００２４】［使用方法］フラッシュメモリ４１はマト
リックス状に接続されて使用される。フラッシュメモリ
４１を複数組合わせたマトリックス回路の等価回路１５
を図３Ａに示す。ここで、同図に示すようにマトリック
ス状に組合わせた場合、行方向、列方向にコントロール
ゲート電極、ドレインが接続されており、さらに、全て
のソースが接続されている。したがって、非選択セルに
書き込み、または、読み出しをしてしまうおそれがあ
る。そこで、等価回路１５においては、次に述べるよう
にして、確実に選択セルと非選択セルを区別できるよう
にしている。

【００２５】同図Ｂに、セルＣ１１を選択セルとする場
合の書き込み、消去時および読み出し時に印加する電圧
の一例を示す。

【００２６】まず書き込む場合には、ワードラインＷＬ
２には１２Ｖ、ビットラインＢＬ１には６Ｖ、その他に
は、０Ｖを印加する。

【００２７】同図Ａに戻って、選択セルＣ１１の、コン
トロールゲート電極５にＰウェル２の電位より１２Ｖ高
い電位が与えられる。このような電圧を印加することに
より、ドレイン３近傍で発生したホットエレクトロン
は、シリコン酸化膜７の電位障壁を飛び越えてフローテ
ィングゲート１１２内に流入する。これにより、チャネ
ル形成領域１１６にチャネルを形成させるのに必要なコ
ントロールゲート電圧のしきい値が上昇する。この状態
が、フラッシュメモリセル１に情報”１”が書込まれた
状態である。

【００２８】なお、非選択セルＣ１０、Ｃ１２について
は、コントロールゲート電極５に０Ｖが印加されている
為、チャネル形成領域１１６にチャネルが形成されず、
情報”１”が書込まれることはない。また、非選択セル
Ｃ１０、Ｃ１２についてはコントロールゲート電極５に
０Ｖが印加されているが、ビットラインＢＬ２には０Ｖ
が印加されている為、情報”１”が書込まれることはな
い。

【００２９】一方、セルＣ１１に情報”０”を記憶させ
る（消去する）場合、フローティングゲート１１２に流
入させた電子を、ドレイン３に戻してやればよい。フラ
ッシュメモリにおいては、セルＣ１１と同じソースライ
ンＳに接続しているセルを一括消去する。具体的には、
同図Ｂに示すように、ソースラインＳに１２Ｖ、ビット
ラインＢＬ１、ＢＬ２をオープンし、その他については
０Ｖを印加する。これにより、書込時とは反対方向の電
界が発生し、Ｆ−Ｎ（Fowler-Nordheim)トンネリングに
より電子がドレイン３に引戻される。

【００３０】このように電子が引戻されることにより、
チャネル形成領域１１６にチャネルを形成させるのに必
要なコントロールゲート電圧のしきい値が降下する。こ
れにより、選択セルＣ１１に情報”０”を記憶させた状
態（消去状態）となる。

【００３１】つぎに、フラッシュメモリ４１の読み出し
動作について説明する。セルＣ１１を選択セルとする場
合は、ワードラインＷＬ２に５Ｖ、ビットラインＢＬ１
に２Ｖ印加するとともにセンスアンプを接続する。ま
た、ビットラインＢＬ２をオープンにして、その他につ
いては０Ｖを印加する。

【００３２】選択セルＣ１１について見てみると、セル
Ｃ１１が、書込状態であれば、既に述べたようにチャネ
ル形成領域１１６にチャネルが形成されず、ドレイン３
とソース４間に電流が流れない。これに対して、非書込
状態であれば、チャネル形成領域１１６にチャネルが形
成されドレイン３とソース４間に電流が流れ、これをビ
ットラインＢＬ１に接続したセンスアンプで読み取れば
よい。

【００３３】ここで、非選択セルＣ１０、Ｃ１２につい
て見てみると、ビットラインＢＬ１に２Ｖを印加してい
ることから、ドレイン３に２Ｖが印加される。しかし、
フラッシュメモリ４１においては、図１に示すように、
ドレイン近傍のトンネル酸化膜７の膜厚がフローティン
グゲート１１２下部の膜厚より厚い。ここで、ドレイン
３とフローティングゲート１１２間の容量は、ドレイン
３とフローティングゲート１１２間の酸化膜の膜厚に反
比例する。したがって、前記容量を減らし、非選択セル
のフローティングゲート１１２の電位の上昇を予防する
ことができる。これにより、電流が漏れることによる誤
読み出しを防止できる。

【００３４】

【実施例】図４に本発明にかかる一実施例であるフラッ
シュメモリ１を示す。フラッシュメモリ１とフラッシュ
メモリ４１との違いは、トンネル酸化膜７の膜厚が一定
で、かつ、積層１１４の側壁に絶縁性側壁である絶縁性
サイドウォール１１、１２が設けられている点である。
これ以外の構造は同様なので、説明は省略する。

【００３５】つぎに、図５を用いて、フラッシュメモリ
１の製造方法を説明する。基板表面にシリコン酸化層７
１を形成し、その上に、フローティングゲート１１２、
層間絶縁膜１３、コントロール電極５からなる三層の積
層１１４を形成するまでは、フラッシュメモリ４１と同
様である（同図Ａ参照）。

【００３６】その後、同図Ｂに示すように、側壁用絶縁
膜であるシリコン酸化膜１８をＣＶＤ法によりデポジシ
ョンして１０μｍの厚みで形成する。この状態から、リ
アクティブイオンエッチング（ＲＩＥ）を用いた異方性
エッチングにより、同図Ｃに示すように絶縁性サイドウ
ォール１１、１２が残るようにエッチバックを行う。

【００３７】なお、エッチバックは、エッチングが基板
表面に達した後、終了するようにしてもよい。仮にエッ
チバックが深く進行した場合であっても、異方性エッチ
ングは垂直方向にのみ進行する為、エッチバックが深く
進行したとしても、絶縁性サイドウォール１１、１２の
幅Ｄは、ほとんど影響を受けないからである。

【００３８】次に、同図Ｄに示すように、積層１１４お
よび絶縁性サイドウォール１１、１２をマスクとして、
不純物をイオン注入し、n⁺層を形成する。その後、アニ
ールにより、打込んだ不純物が絶縁性サイドウォール１
１、１２の下部に拡散して、ソース４、ドレイン３が形
成される(図４）。

【００３９】その後、ソース電極、層間膜、ビットライ
ン（ドレイン線）、パッシベーション膜（図示せず）の
形成については、フラッシュメモリ４１と同様にして完
成させる。

【００４０】このように、積層１１４に隣接して絶縁性
サイドウォール１１、１２を設け、積層１１４および絶
縁性サイドウォール１１、１２をマスクとして、イオン
注入を行なうことにより、絶縁性サイドウォール１１、
１２の下部にはイオン注入されることがない。すなわ
ち、絶縁性サイドウォール１１、１２は、不純物注入防
止膜として機能する。したがって、その後のアニールに
より、打込んだ不純物が拡散しても、ドレイン３、ソー
ス４がフローティングゲート１１２下部まで拡大するこ
とがない。

【００４１】なお、絶縁性サイドウォール１１、１２
は、シリコン酸化膜１８を異方性エッチングすることに
より形成されるので、絶縁性サイドウォール１１、１２
の幅Ｄは、シリコン酸化膜１８の厚みによって決められ
る。シリコン酸化膜１８はすでに述べたように、ＣＶＤ
法によって形成するので、その厚みについては、精密に
制御することが出来る。したがって、絶縁性サイドウォ
ール１１、１２の幅Ｄを精密に制御できる。

【００４２】一方、アニールを行なったことにより不純
物が拡散する領域も精密に制御できる。したがって、ド
レイン３のｎ⁺層とフローティングゲート１１２の位置
関係を精密に制御できる。これにより、ドレイン３とフ
ローティングゲート１１２間に発生する容量を減少させ
ることができる。なぜなら、前記容量は、ドレイン３と
フローティングゲート１１２との対向面積に比例するか
らである。

【００４３】また、本実施例においては、ＣＶＤ法を用
いて絶縁性サイドウォール１１、１２を形成している。
したがって、膜厚の厚いシリコン酸化膜を積層１１３の
側面に形成することができる。

【００４４】なお、フラッシュメモリ１を複数組合わせ
たマトリックス回路の使用方法については、図３と同様
であるので説明は省略する。

【００４５】［他の応用例］なお、フラッシュメモリ４
１においては、基板表面および積層１１４表面を酸化す
る前に、シリコン酸化層７１を等方性エッチングするよ
うにしている。しかし、シリコン酸化層７１の等方性エ
ッチングを省略してもよい。このようにしても、イオン
注入の前に積層１１４の表面を酸化することにより、イ
オン注入の際、積層１１４の側面のシリコン酸化膜８
が、不純物注入防止膜として機能する。したがって、ド
レイン３とフローティングゲート１１２とのオーバーラ
ップ量Ｗ（図７参照）を減らすことができる。この場
合、シリコン酸化膜８はマスクとして機能する程度の膜
厚が必要となる。

【００４６】また、ドレイン３近傍のトンネル酸化膜７
の厚みを、フローティングゲート１１２より厚くすると
ともに、積層１１４の側壁に絶縁性サイドウォール１
１、１２が設けられたフラッシュメモリとして構成して
もよい。このような構成とすることにより、非選択セル
から電流が漏れることをより確実に防止するとともに、
安定動作が可能となる。

【００４７】なお、上記各実施例においては、ソース４
近傍もドレイン３近傍と同様の構造をしている。しか
し、必ずしもこのような構成にしなくとも、ソース４近
傍は従来と同様の構造としてもよい。このような構成と
しても、非選択セルのソース４には０Ｖしか印加されな
いので、非選択セルからの電流のもれが発生することが
ないからである。

【００４８】また、本実施例においては、層間絶縁膜１
３に、三層構造（シリコン酸化層6a、シリコン窒化層6
b、シリコン酸化層6c）のものを用いたが、二層構造
（シリコン酸化層6a、シリコン窒化層6b）のものを用い
てもよい。

【００４９】また、フラッシュメモリ１においては、シ
リコン酸化膜１８をデポジションしてからエッチングを
行ない、絶縁性サイドウォール１１、１２を残すように
している。しかし、レジストで覆って不要部分を取り除
くようにしてもよい。

【００５０】

【発明の効果】請求項１にかかる半導体不揮発性記憶装
置は、前記積層の側面に、全面に形成した絶縁膜を異方
性エッチングして形成された絶縁性の側壁であって、前
記第二領域と前記浮遊型電極との対向面積を減少させる
側壁が形成されている。前記第二領域と浮遊型電極下部
の間の容量は前記浮遊型電極と前記第二領域との対向面
積に比例する。したがって、浮遊型電極の電位上昇を防
止することができる。これにより、前記浮遊型電極の電
位上昇を防止でき、非選択セルから電流が漏れることが
ない。すなわち、誤読み出しを防止できる半導体不揮発
性記憶装置を提供することができる。

【００５１】請求項２にかかる半導体不揮発性記憶装置
の製造方法においては、絶縁性側壁を形成した後、前記
第一領域および第二領域を形成するためのイオン注入
を、前記絶縁性側壁形成後に行ない、これにより、前記
第二領域と前記浮遊型電極との対向面積を減少させる。
したがって、前記第二領域と前記浮遊型電極との対向面
積を減少させることができる。これにより、前記第二領
域と浮遊型電極下部の間の寄生容量を減らすことがで
き、誤読み出しを防止できる半導体不揮発性記憶装置を
提供することができる。

【図面の簡単な説明】

【図１】フラッシュメモリ４１を示す図である。

【図２】フラッシュメモリ４１の製造工程を示す図であ
る。

【図３】フラッシュメモリ４１をマトリックス状に組合
わせた図である。Ａはマトリックス状に組合わせた等価
回路図であり、Ｂは、各動作における電圧を表わした一
例である。

【図４】他の実施例であるフラッシュメモリ１を示す図
である。

【図５】フラッシュメモリ１の製造工程を示す図であ
る。

【図６】従来のフラッシュメモリの構造を示す図であ
る。Ａはフラッシュメモリをマトリックス状に組合わせ
た図であり、Ｂ、Ｃは選択セルＣ１２を示す図である。

【図７】従来のフラッシュメモリにおいて、容量が発生
する状態を示す図である。Ａは、ドレイン３近傍の拡大
図であり、Ｂは等価回路を示す図である。

【符号の説明】

３・・・ドレイン ４・・・ソース ５・・・コントロールゲート電極 ７・・・トンネル酸化膜 １１、１２・・・絶縁性サイドウォール １３・・・層間絶縁膜 １１２・・・フローティングゲート １１６・・・チャネル形成領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8247 H01L 29/788 H01L 29/792

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 Ａ）第一領域、 Ｂ）第一領域との間に電路形成可能領域を形成するよう
   に設けられた第二領域、 Ｃ）電路形成可能領域を覆う第一の絶縁膜、 Ｄ）以下を有する積層、 d1)第一の絶縁膜上に設けられ、電荷を蓄える浮遊型電
   極、 d2)前記浮遊型電極上に設けられた第二の絶縁膜、 d3)前記第二の絶縁膜上に設けられた制御用電極、 を備えた半導体不揮発性記憶装置において、 Ｅ）前記積層の側面に、全面に形成した絶縁膜を異方性
   エッチングして形成された絶縁性の側壁であって、前記
   第二領域と前記浮遊型電極との対向面積を減少させる側
   壁を形成したこと、 を特徴とする半導体不揮発性記憶装置。
2. 【請求項２】 Ａ）半導体基板表面に第一の絶縁膜を形成する工程、 Ｂ）前記第一の絶縁膜上の一部に、以下の三層を備えた
   積層を形成する工程、b1)電荷を蓄える浮遊型電極、 b2)前記浮遊型電極の上に設けられた第二の絶縁膜、 b3)前記第二の絶縁膜上に設けられた制御用電極、 Ｃ）前記積層および前記第一の絶縁膜を覆う側壁用絶縁
   膜を形成する工程、 Ｄ）前記側壁用絶縁膜を異方性エッチングし、前記積層
   の側面に絶縁性側壁を形成する工程、 Ｅ）前記半導体基板内に不純物をイオン注入し、第一領
   域および第二領域を形成する工程、 を備えた半導体不揮発性記憶装置の製造方法であって、 前記第一領域および第二領域を形成するためのイオン注
   入を、前記絶縁性側壁形成後に行ない、これにより、前
   記第二領域と前記浮遊型電極との対向面積を減 少させる
   こと、 を特徴とする半導体不揮発性記憶装置の製造方法。