JP3126078B2 - 半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
するものであり、特にその省電力化に関する。

【０００２】

【従来の技術】今日、セルアレイ中のコンタクトが不要
で、セルの縮小化が図れる仮想グランドアレイ構造のフ
ラッシュメモリが知られている。仮想グランドアレイ構
造とは、メモリセルをマトリックス状に配置する際、あ
るメモリセルのソース領域と、前記メモリセルに隣接す
る列に配置されたメモリセルのドレイン領域とを共用す
るものをいう。

【０００３】図９Ｂに仮想グランドアレイ構造のフラッ
シュメモリの等価回路６１を示す。図に示すように、メ
モリセルＣ２２のソース領域と、隣接する列に配置され
たメモリセルＣ２１のドレイン領域とは共用されてお
り、これらの共用領域はビットラインｋ＋１を構成して
いる。

【０００４】図９Ａに各メモリセルを構成する不揮発性
メモリ５０の構造を示す。不揮発性メモリ５０は、基板
内に設けられたｐ形シリコンウエル２内にｎ⁺形ドレイ
ン３及びｎ⁺形ソース４が設けられる。ドレイン３とソ
ース４間は、チャネル領域１６である。チャネル領域１
６上には、トンネル酸化膜８が設けられる。さらに、ト
ンネル酸化膜８上にポリシリコンで構成されたフローテ
ィングゲート１２、層間絶縁膜１３、コントロールゲー
ト電極１４が順に設けられる。

【０００５】［書き込み、消去、読み出し原理］上記の
不揮発性メモリ５０に対する情報の書き込みおよび消去
について説明する。情報”１”を書き込む場合、コント
ロールゲート電極１４、ドレイン３に高電圧を印加し、
かつソース４、およびウエル２に接地電位を与える。こ
れにより、ドレイン３近傍で発生したホットエレクトロ
ンは、トンネル酸化膜８の電位障壁を飛び越えてフロー
ティングゲート１２内に流入する。

【０００６】このように流入した電子により、チャネル
領域１６にチャネルを形成させるためのコントロールゲ
ート電圧のしきい値が上昇する。この状態が、フラッシ
ュ不揮発性メモリ５０に情報”１”が書き込まれた状態
である（以下書き込み状態という）。

【０００７】一方、不揮発性メモリ５０に情報”０”を
記憶させる（消去する）場合、フローティングゲート１
２に流入させた電子を、ウエル２に戻すため、フローテ
ィングゲート１２とウエル２間に、情報の書き込み時と
は反対方向の高電圧を印加する。これにより、書き込み
時とは反対方向の電界が発生し、Ｆ−Ｎ（Fowler-Nordh
eim)トンネリングにより電子がウエル２に引戻される。

【０００８】このように電子が引戻されることにより、
チャネル領域１６にチャネルを形成させるためのコント
ロールゲート電圧のしきい値が降下する。この状態が、
不揮発性メモリ５０に情報”０”を記憶させた状態であ
る（以下非書き込み状態という）。

【０００９】次に、不揮発性メモリ５０における情報の
読み出し動作を説明する。まず、コントロールゲート電
極１４に、センス電圧Vsを印加する。センス電圧Vsと
は、書き込み状態のしきい値電圧と、非書き込み状態の
しきい値電圧の中間の電圧をいう。

【００１０】不揮発性メモリ５０が書き込み状態であれ
ば、不揮発性メモリ５０のしきい値電圧よりセンス電圧
Vsの方が低いので、チャネル領域１６にチャネルが形成
されない。よって、ドレイン３の電位をソース４の電位
より高くしても、ドレイン３とソース４間に電流が流れ
ない。

【００１１】これに対して、不揮発性メモリ５０が非書
き込み状態であれば、不揮発性メモリ５０のしきい値電
圧よりセンス電圧Vsの方が高いので、チャネル領域１６
にチャネルが形成される。よって、ドレイン３の電位を
ソース４の電位より高くすることにより、ドレイン３と
ソース４間に電流が流れる。

【００１２】このように、不揮発性メモリ５０において
は、読み出し時には、コントロールゲート電極１４に、
書き込み状態と非書き込み状態の各々のしきい値電圧の
間の電圧であるセンス電圧Vsを印加することにより、チ
ャネル領域１６にチャネルが形成されるか否かを検出し
て、書き込み状態か非書き込み状態かを判断する。

【００１３】［マトリックス状に組合わせた場合の動
作］ところで、不揮発性メモリ５０を仮想グランドアレ
イ構造に配置した場合に、書き込み、または、読み出し
を希望するメモリセル（以下選択セルという）以外のメ
モリセルに書き込み、または、読み出しをしてしまうお
それがある。そこで、等価回路６１においては、次に述
べるようにして、確実に選択セルを選択できるようにし
ている。（なお、選択セル以外を以下非選択セルとい
う）。

【００１４】まず、書き込みについて説明する。ワード
ラインｍ、ビットラインｋに高電圧を印加し、ビットラ
インｋ＋２、ｋ−１をオープンにし、ビットラインｋ＋
１、ワードラインｍ＋１、ｍ−１、およびウエル２を接
地電位とする。選択セルＣ２２について見てみると、コ
ントロールゲート電極１４、ドレイン３に高電圧が印加
され、ソース４およびウエル２に接地電位を与えられる
ことになる。これにより、ドレイン３近傍でホットエレ
クトロンが発生し、書き込み状態となる。

【００１５】非選択セルＣ２１，Ｃ２３については、ソ
ースまたはドレインがオープンであるので、ホットエレ
クトロンが発生せず、書き込み状態となることはない。
他の非選択セルＣ１１〜Ｃ１３，Ｃ３１〜Ｃ３３につい
ては、コントロールゲート電極１４は接地電位なので、
書き込み状態となることはない。このようにして、選択
セルのみ書き込むことができる。

【００１６】読み出しについては、次の様にして行う。
セルＣ２２を選択セルとする場合は、ワードラインｍに
センス電圧Ｖｓ、ビットラインｋ＋２、ｋ−１をオープ
ンにし、ワードラインｍ＋１、ｍ−１およびウエル２を
接地電位とし、ビットラインｋとビットラインｋ＋１間
に電位差を発生させるとともに、ビットラインｋ＋１に
センスアンプを接続する。

【００１７】セルＣ２２が、書き込み状態であれば、既
に述べたようにチャネル領域１６にチャネルが形成され
ず、ドレイン３とソース４間に電流が流れない。これに
対して、非書き込み状態であれば、チャネル領域１６に
チャネルが形成されドレイン３とソース４間に電流が流
れる。これをビットラインｋ＋１に接続したセンスアン
プで読み取ればよい。

【００１８】非選択セルＣ２１，Ｃ２３については、ソ
ースまたはドレインがオープンであるので、仮に非書き
込み状態であってもドレイン３とソース４間に電流が流
れることはない。他の非選択セルＣ１１〜Ｃ１３，Ｃ３
１〜Ｃ３３については、コントロールゲート電極１４は
接地電位であるので、チャネル領域１６にチャネルが形
成されない。したがって、ドレイン３とソース４間に電
流が流れることはない。このようにして、選択セルの情
報のみ読み出すことができる。

【００１９】また消去は、ワードラインｍ＋１〜ｍ−１
を接地電位とし、ウエル２に書き込み時とは反対方向の
高電圧を印加する。これにより電子がソース４に引戻さ
れ、メモリセルが一括消去される。

【００２０】このように、不揮発性メモリ５０を仮想グ
ランドアレイ構造で構成することにより、コンタクトが
不要となり、セル面積を縮小することが可能となる。

【００２１】

【発明が解決しようとする課題】しかしながら、上記の
ようなフラッシュメモリにおいては、次のような問題が
あった。書き込みの際には、ホットエレクトロン注入法
を用いているので、トンネル酸化膜８が劣化する。この
ため、素子としての信頼性が低下するおそれがあった。
また、ホットエレクトロン注入法では、ソース・ドレイ
ン間を流れた電子のうちごくわずか（１％位）しか、フ
ローティングゲート１２内に流入しないので、注入効率
が悪い。このため消費電力が多くなる。

【００２２】この発明は、上記のような問題点を解決
し、消費電力が小さく、かつ信頼性を向上させた半導体
記憶装置を提供することを目的とする。

【００２３】

【課題を解決するための手段】請求項１にかかる半導体
記憶装置は、Ａ）a1)〜a10)を備え、マトリックス状に
配置された単一メモリセル、a1)第１領域、a2)第１領域
に隣接して順次形成された第１，第２の電路形成可能領
域、a3)第２の電路形成可能領域に隣接して形成された
第２領域、a4)第１の電路形成可能領域の上方に設けら
れた第１の絶縁膜、a5)第２の電路形成可能領域の上方
に設けられた第２の絶縁膜、a6)第１の絶縁膜の上方に
設けられた第１制御電極、a7)第２の絶縁膜を介して第
２の電路形成可能領域上に、第１制御電極の側壁と非接
触状態で設けられた側壁型の浮遊型電極、a8)前記浮遊
型電極の上方に設けられた第３の絶縁膜、a9)第３の絶
縁膜を介して前記浮遊型電極の上方に設けられており、
第１制御電極に直接または間接に電圧を誘起する第２制
御電極、Ｂ）同一行に配置された単一メモリセルの第２
制御電極は、電気的に接続されることにより、第２制御
電極ラインを形成しており、Ｃ）同一列に配置された単
一メモリセルの第１領域は電気的に接続されることによ
り、第１領域ラインを形成しており、Ｄ）同一列に配置
された単一メモリセルの第２領域は電気的に接続される
ことにより、第２領域ラインを形成しており、Ｅ）隣接
する列に配置された単一メモリセルの第１領域ラインと
第２領域ラインを領域ラインとして共用するとともに、
Ｆ）同一列に配置された単一メモリセルの第１制御電極
は、電気的に接続されることにより第１制御電極ライン
を形成していること、を特徴とする。

【００２４】請求項２の半導体記憶装置においては、第
１領域はソースであり、第２領域はドレインであり、第
１制御電極ラインはアドレスラインであり、第２制御電
極ラインはワードラインであること、を特徴とする。

【００２５】請求項３にかかる半導体記憶装置の使用方
法においては、Ａ）書き込む場合には、a1)書き込みを
希望するメモリセルが接続されているワードラインのみ
に書き込み電圧を印加し、a2)書き込みを希望しないメ
モリセルのドレインが接続されている領域ラインには書
き込み禁止電圧を印加するとともに、a3)書き込みを希
望するメモリセルの第１の電路形成可能領域に前記書き
込み禁止電圧が転送されないようにする書き込み禁止電
圧遮断電圧を、書き込みを希望するメモリセルのアドレ
スラインに印加し、Ｂ）読み出す場合には、b1)読み出
しを希望するメモリセルが接続されているワードライン
にのみセンス電圧を印加し、b2)読み出しを希望するメ
モリセルが接続されているアドレスラインを開状態と
し、b3)読み出しを希望しないメモリセルが接続されて
いるアドレスラインに、第２の電路形成可能領域を非導
通状態にする電圧を印加し、b4)読み出しを希望するメ
モリセルのソースおよびドレインに印加する電圧に差を
設け、電流が流れるか否かを読取ること、を特徴とす
る。

【００２６】請求項４にかかる半導体記憶装置の製造方
法においては、Ａ）以下a1)〜a10)を含む工程によって
製造される単一メモリセルをマトリックス状に配置して
半導体記憶装置を製造する方法であって、a1)半導体基
板内の第１導電型の領域表面に第１の絶縁膜を形成する
工程、a2)前記第１の絶縁膜上の１部に、以下の三層を
備えた積層を形成する工程、 (1)第１制御電極、
(2)第１制御電極の上に設けられた第４の絶縁膜、(3)第
４の絶縁膜上に設けられた介在導電体層、a3)前記第１
制御電極および第１導電型の領域表面を第２の絶縁膜で
覆う工程、a4)前記第１制御電極の下部の第１導電型の
領域表面を第１の電路形成可能領域として、この第１の
電路形成可能領域に隣接する第１導電型の半導体領域の
うち一方の領域を第２の電路形成可能領域として、この
第２の電路形成可能領域の上方に、第１制御電極の側壁
と第１の絶縁膜を介して設けられた側壁型の浮遊型電極
を形成する工程、a5)前記浮遊型電極および電路形成用
制御電極をマスクとして、不純物を打込み拡散して、前
記浮遊型電極側の第１導電型の領域内に第２導電型の第
１領域および第２制御電極側の第１導電型の領域内に第
２導電型の第２領域を形成する工程、a6)層間絶縁膜
で、前記浮遊型電極、電路形成用制御電極、および第１
導電型の領域を覆い、熱処理することにより層間絶縁膜
表面をなだらかにする工程、a7)基板表面に対してほぼ
垂直方向にエッチングすることにより、浮遊型電極の１
部を露出させる工程、a8)前記浮遊型電極、電路形成用
制御電極、および第１導電型の領域を第３の絶縁膜で覆
う工程、a9)第１の絶縁膜および第３の絶縁膜を選択的
にエッチングすることにより、前記介在導電体層の１部
を露出させる工程、a10)前記介在導電体層の露出させた
部分と電気的に接触するよう、第１制御電極の上方に第
２制御電極を形成する工程、Ｂ）同一列に配置された単
一メモリセルについては、前記第１領域は電気的に接続
され同時に形成され、Ｃ）同一列に配置された単一メモ
リセルについては、前記第２領域は電気的に接続され同
時に形成され、Ｄ）隣接する列に配置された単一メモリ
セルについては、前記第１領域と第２領域とを共用して
形成され、Ｅ）同一行に配置された単一メモリセルにつ
いては、第２制御電極は電気的に接続され同時に形成さ
れ、Ｆ）同一列に配置された単一メモリセルについて
は、第１制御電極は電気的に接続され同時に形成され、
Ｇ）同一列に配置された単一メモリセルについては、介
在導電体層は電気的に接続され同時に形成されること、
を特徴とする。

【００２７】

【作用】本発明にかかる半導体記憶装置は、動作させる
際以下の様に機能する。

【００２８】［書き込み］書き込み時には、書き込みを
希望するメモリセルが接続されているワードラインのみ
に書き込み電圧を印加する。これにより、書き込みを希
望するメモリセルについては、浮遊型電極と半導体基板
間に電界が発生し、Ｆ−Ｎ（Fowler-Nordheim)トンネリ
ングにより電子が浮遊型電極に移動する。

【００２９】書き込みを希望しないメモリセルについて
は、つぎのようにして書き込みを防止する。書き込みを
希望しないメモリセルのうち、書き込みを希望するメモ
リセルが接続されているワードラインに接続されている
メモリセルについては、第２領域に書き込み禁止電圧が
印加されている。この書き込み禁止電圧は、第２の電路
形成可能領域に転送される。これにより、浮遊型電極と
半導体基板間にＦ−Ｎトンネリングをおこすほどの電界
は発生せず、書き込まれることはない。

【００３０】また、それ以外のメモリセルについては、
書き込み電圧が与えられないので、書き込まれることは
ない。

【００３１】なお、各メモリセルは、第１の電路形成可
能領域上方に第１の絶縁膜を介して、第１制御電極を備
えている。したがって、書き込みを希望するメモリセル
について、書き込み時に第１の電路形成可能領域を非導
通状態にすることができる。これにより、隣接する列に
配置された単一メモリセルについて、第１領域と第２領
域とを共用した構造であっても、書き込みを希望しない
メモリセルの第２領域に印加されている書き込み禁止電
圧が、書き込みを希望するメモリセルの第２の電路形成
可能領域に転送されることを防止できる。

【００３２】［読み出し］読み出し時には、つぎのよう
にして、読み出しを希望するメモリセルの情報を読み出
す。読み出しを希望するメモリセルが接続されているワ
ードラインのみセンス電圧を印加するとともに、読み出
しを希望するメモリセルが接続されているアドレスライ
ンを開状態とする。また、読み出しを希望しないメモリ
セルが接続されているアドレスラインには、第１の電路
形成可能領域を非導通状態にする電圧を印加する。さら
に、読み出しを希望するメモリセルのソースおよびドレ
インに印加する電圧に差を設け、電流が流れるか否かを
読取る。

【００３３】これにより、読み出しを希望するメモリセ
ルについては、つぎのような状態となる。ワードライン
に印加されたセンス電圧が第１制御電極を介して、第１
の電路形成可能領域に印加され、第１の電路形成可能領
域が導通状態となるとともに、ソースおよびドレインに
印加する電圧に差が設けられている。ここで、ワードラ
インにセンス電圧が印加されることにより、浮遊型電極
に電子が注入されていなければ、第２の電路形成可能領
域が導通状態となる。一方、浮遊型電極に電子が注入さ
れていれば、第２の電路形成可能領域が導通状態となら
ない。したがって、ソースおよびドレイン間に電流が流
れるか否かで、読み出しを希望するメモリセルの情報を
読み出すことができる。

【００３４】読み出しを希望しないメモリセルについて
は、つぎのような状態となる。読み出しを希望しないメ
モリセルのうち、読み出しを希望するメモリセルが接続
されているアドレスラインに接続されているメモリセル
については、ワードラインにセンス電圧が印加されてい
ない為、第１の電路形成可能領域は非導通状態である。
したがって、ソースおよびドレイン間には電流が流れな
い。他のメモリセルについては、センス電圧が印加され
ておらず、第２の電路形成可能領域が非導通状態であ
る。したがって、誤って情報が読み出されることはな
い。

【００３５】

【実施例】［フラッシュメモリ１の構造］本発明の一実
施例を図面に基づいて説明する。まず、図１〜図２に本
発明の一実施例によるフラッシュメモリ１を示す。な
お、図２はフラッシュメモリ１の平面図であり、図１は
図２のＡ−Ａ断面である。

【００３６】図１に示すように、フラッシュメモリ１に
おいては、単一メモリセルを構成する不揮発性メモリ５
０が仮想グランドアレイ構造に配置されている。不揮発
性メモリ５０は、基板内に設けられたｐ形シリコンウエ
ル２内に、第２領域であるｎ+形ドレイン３及び第１領
域であるｎ⁺形ソース４が設けられる。ドレイン３とソ
ース４間の基板表面には、第１の電路形成可能領域であ
るチャネル領域１６、第２の電路形成可能領域であるチ
ャネル領域１７が形成される。

【００３７】チャネル領域１６の上方には、第１の絶縁
膜であるゲート酸化膜１８が設けられ、ゲート酸化膜１
８の上方には第１制御電極である選択ゲート電極２２が
設けられている。選択ゲート電極２２の上方には、第４
の絶縁膜であるシリコン酸化膜１０が設けられている。
シリコン酸化膜１０の上方には介在導電体層２３が設け
られている。

【００３８】チャネル領域１７の上方には、第１の絶縁
膜であるトンネル酸化膜８が設けられ、さらにトンネル
酸化膜８の上方には浮遊型電極であるフローティングゲ
ート１２が設けられている。フローティングゲート１２
は、図に示すように、選択ゲート電極２２および介在導
電体層２３と絶縁状態で、側壁型で構成されている。フ
ローティングゲート１２の上方には、第３の絶縁膜であ
る層間絶縁膜１３を介して、第１制御電極であるコント
ロールゲート電極１４が設けられている。コントロール
ゲート電極１４は、介在導電体層２３と電気的に接触し
ている。

【００３９】なお、図２に示すように、同一行に配置さ
れた単一メモリセルの選択ゲート電極２２は電気的に接
続されることにより、アドレスラインを形成している。
また、同一行に配置された単一メモリセル介在導電体層
２３は電気的に接続されることにより、介在導電体ライ
ンを形成している。アドレスラインＬ−１，Ｌ，Ｌ＋１
は図３に示すように各列ごとに設けられる。介在導電体
ラインについても同様である。

【００４０】また、図２に示すように、同一列に配置さ
れた各単一メモリセルのソース４は電気的に接続されて
形成される。同様に、同一列に配置された各単一メモリ
セルのドレイン３は電気的に接続されて形成される。さ
らに、ある単一メモリセルのドレイン３とその単一メモ
リセルに隣接する列に配置された単一メモリセルのソー
ス４は共用して形成され、領域ラインであるビットライ
ンを形成する。例えば、図２において、ビットラインｋ
は、不揮発性メモリ７１のソース４を形成しているとと
もに、不揮発性メモリ５０のドレイン３を形成してい
る。

【００４１】また、同一行に配置された各単一メモリセ
ルのコントロールゲート電極１４は、同一行に配置され
た他の単一メモリセルと電気的に接続されることによ
り、ワードラインを形成している。例えば、図１および
図２に示すように、単一メモリセル４９のコントロール
ゲート電極１４は、同一行に配置された他の単一メモリ
セル５０、５１と電気的に接続されることにより、ワー
ドラインｍを形成している。ワードラインｍ−１，ｍ
は、図２に示すように各行ごとに設けられる。

【００４２】［フラッシュメモリ１の動作］つぎに、図
３、図４を用いてフラッシュメモリ１の使用方法につい
て説明する。図３は、フラッシュメモリ１の等価回路７
１を示す。図４は、セルＣ２２を選択セルとする場合
に、書き込み時および読み出し時に印加する電圧の一例
を示す。

【００４３】セルＣ２２に書き込む場合には、ビットラ
インｋに０Ｖを印加し、その他のビットライン（ｋ−
１，ｋ＋１，ｋ＋２）には書き込み禁止電圧７Ｖを、ワ
ードラインｍには書き込み電圧１５Ｖを、他のワードラ
イン（ｍ−１，ｍ＋１）および全てのアドレスライン
（Ｌ−１，Ｌ，Ｌ＋１）には、０Ｖを印加する。

【００４４】ワードラインｍに１５Ｖが印加されている
ので、セルＣ２１〜Ｃ２３の各フローティングゲート１
２には、ウェル２、フローティングゲート１２およびコ
ントロールゲート電極１４間のカップリング比に応じた
電圧（この場合約１２Ｖ）が印加される。これにより、
セルＣ２１〜Ｃ２３の各チャネル領域１７（図１参照）
はオン状態となる。ここで、ビットラインｋに０Ｖが印
加されているので、選択セルＣ２２のチャネル領域１７
には０Ｖが転送される。したがって、Ｆ−Ｎトンネリン
グにより電子がフローティングゲート１２に注入され
る。これにより、選択セルＣ２２が書き込み状態とな
る。

【００４５】一方、非選択セルＣ２１，Ｃ２３について
は、ビットラインｋ＋１，ｋ−１に書き込み禁止電圧７
Ｖが印加されているので、チャネル領域１７に７Ｖが転
送される。したがって、Ｆ−Ｎトンネリングがおこる程
の電圧にならない為、非選択セルＣ２１，Ｃ２３につい
て書き込み状態となることはない。

【００４６】なお、選択セルの選択ゲート電極２２に
は、書き込み禁止電圧遮断電圧として０Ｖが印加されて
いるので、選択セルのチャネル領域１６はオフ状態であ
る。したがって、非選択セルＣ２１のソース４（選択セ
ルＣ２２のドレイン３）に印加された書き込み禁止電圧
７Ｖは、選択セルＣ２２のチャネル領域１７に転送され
ない。また、非選択セルＣ２３のチャネル領域１７に転
送された書き込み禁止電圧７Ｖは保持される。

【００４７】なお、他の非選択セルＣ１１〜Ｃ１３、Ｃ
３１〜Ｃ３３については、ワードラインｍ＋１，ｍ−１
には０Ｖが印加されているので、書き込み状態となるこ
とはない。このようにして、選択セルのみ書き込むこと
ができる。

【００４８】つぎに、読み出しについて説明する。セル
Ｃ２２を選択セルとする場合は、ワードラインｍにセン
ス電圧としてＶｓ（５Ｖ）、アドレスラインＬをオープ
ンとし、ビットラインｋ＋１に２.５Ｖを印加するとと
もにセンスアンプを接続する。また、ビットラインｋ＋
２，ｋ−１をオープンにし、他のアドレスライン（Ｌ−
１，Ｌ＋１）、ワードライン（ｍ−１、ｍ＋１）および
ビットラインｋに０Ｖを印加する。

【００４９】ワードラインｍにセンス電圧Ｖｓが印加さ
れているので、セルＣ２２が非書き込み状態であれば、
選択セルＣ２２のチャネル領域１７はオン状態となる。
一方、アドレスラインＬはオープンなので、ワードライ
ンｍに印加された５Ｖによって介在導電体層２３が５Ｖ
となり、選択ゲート電極２２には、ウェル２、選択ゲー
ト電極２２および介在導電体層２３間のカップリング比
に応じた電圧（この場合約３Ｖ）が印加される。これに
より、選択セルＣ２２のチャネル領域１６はオン状態と
なる（図１参照）。

【００５０】すなわち、チャネル領域１６、１７ともオ
ン状態となる。ここで、セルＣ２２のドレイン３（ビッ
トラインｋ）には２.５Ｖ、ソース４（ビットラインｋ
＋１）には０Ｖが印加されているので、ドレイン３（ビ
ットラインｋ）、ソース４（ビットラインｋ＋１）間に
電流が流れ、これをソース４（ビットラインｋ）に接続
したセンスアンプで読み取ることができる。

【００５１】これに対して、セルＣ２２が書き込み状態
であれば、選択セルＣ２２のチャネル領域１７はオフ状
態となる。したがって、選択セルＣ２２のチャネル領域
１６の状態にかかわらず、ドレイン３（ビットライン
ｋ）、ソース４（ビットラインｋ＋１）間に電流が流れ
ることはない。

【００５２】非選択セルＣ２１，Ｃ２３については、ア
ドレスラインＬ＋１，Ｌ−１に０Ｖが印加されているの
で、双方のセルのチャネル１６は非導通状態となってい
る。したがって、誤って電流が流れることはない。他の
非選択セルＣ１１〜Ｃ１３、Ｃ３１〜Ｃ３３について
は、ワードラインｍ＋１，ｍ−１にはセンス電圧が印加
されていないので、チャネル領域１７がオフ状態とな
る。したがって、誤って電流が流れることはない。この
ようにして、選択セルの情報のみ読み出すことができ
る。

【００５３】また、消去は、全てのワードラインに−１
５Ｖ、全てのビットラインおよびウエル２に０Ｖを印加
する。このような電圧を印加することにより書き込み時
とは反対方向の電界が発生し、電子がウエル２に引戻さ
れ、一括消去される。

【００５４】なお、本実施例においては、各アドレスラ
インが各ビットラインとほぼ平行に設けられている。し
たがって、セル面積をほとんど増加させることなく、選
択トランジスタを設けることができる。

【００５５】このようにして、仮想グランドアレイ構造
のフラッシュメモリについて、Ｆ−Ｎトンネリングによ
って情報の書き込みをすることができる。これにより、
コンタクトが不要でセル面積の縮小化を図りつつ、消費
電力が小さく、かつ信頼性を向上させた半導体記憶装置
を提供することができる。

【００５６】［フラッシュメモリ１の製造方法］つぎ
に、図５〜図７を用いて、フラッシュメモリ１の製造方
法を説明する。まず、図５Ａ（平面図）に示すように、
ＬＯＣＯＳ法によりフィールド酸化層１０１を形成し、
素子分離を行う。図５Ｂは、図５ＡのＸ−Ｘ断面であ
り、素子分離領域の断面図である。素子分離領域は、フ
ィールド酸化層１０１が基板表面から突出するように形
成されている。一方、図５Ｃは、図５ＡのＹ−Ｙ断面で
あり素子形成領域の断面図である。

【００５７】つぎに、全面に、２０ｎｍのゲート酸化膜
１８（ＳｉＯ₂）を希釈酸化により形成し、その上に、
化学気相成長（ＣＶＤ）法を用いてポリシリコン層を形
成する。ポリシリコン層の上にシリコン酸化膜を酸化形
成した後、ＣＶＤ法を用いてポリシリコン層を形成す
る。その後、フォトレジストを用いたエッチングを行な
い、図５Ｄ，図５Ｅに示す様に、ゲート酸化膜１８の上
に選択ゲート電極２２、シリコン酸化膜１０、介在導電
体層２３が順次形成された積層からなるアドレスライン
Ｌ−１，Ｌ，Ｌ＋１を形成する。なお、図５Ｅは、図５
ＡのＹ−Ｙ断面であり、素子分離領域の断面図である。

【００５８】つぎに、基板表面に、１０ｎｍのトンネル
酸化膜８を希釈酸化により形成する（図６Ａ）。その
際、アドレスラインＬ−１，Ｌ，Ｌ＋１の側壁にも同じ
膜厚の酸化膜が形成される。

【００５９】その上に、図６Ｂに示すように、ＣＶＤ法
を用いてポリシリコン層３３を形成し、この状態から、
リアクティブイオンエッチング（ＲＩＥ）を用いた異方
性エッチングにより、図６Ｃに示すようにフローティン
グゲート１１、１２が残るようにエッチバックを行う。

【００６０】なお、エッチバックは、エッチングが基板
表面に達した後、終了するようにしてもよい。異方性エ
ッチングは垂直方向にのみ進行する為、エッチバックが
深く進行したとしても、フローティングゲート１２の幅
Ｄは、ほとんど影響を受けないからである。

【００６１】このように、フローティングゲート１２
は、ポリシリコン層３３を異方性エッチングすることに
より形成されるので、フローティングゲート１１、１２
の幅Ｄは、ポリシリコン層３３の膜厚によって決められ
る。ポリシリコン層３３はすでに述べたように、ＣＶＤ
法によって形成するので、その厚みについては、精密に
制御することが出来る。したがって、フローティングゲ
ート１２の幅Ｄを精密に制御できる。

【００６２】この状態から、フローティングゲート１２
をフォトレジストで覆い、フローティングゲート１１を
エッチングにより除去する。その後、アドレスラインＬ
−１，Ｌ，Ｌ＋１およびフローティングゲート１２をマ
スクとして、不純物をイオン注入し、アニールによりn⁺
層であるビットラインｋ＋２〜ｋ（各選択セルのソース
及びドレイン）を形成する(図６Ｄ）。

【００６３】つぎに図７Ａに示すように、ＣＶＤ法を用
いて、層間絶縁膜（ＢＰＳＧ（Boro-Phospho-Silicate
Glass））３６を形成して、熱処理を行なうことにより
層間絶縁膜３６の表面をなだらかにする。この状態か
ら、層間絶縁膜３６をＲＩＥを用いた異方性エッチング
により、図７Ｂに示すようにフローティングゲート１２
の１部が露出するまでエッチバックを行う。

【００６４】その後、全面に、３層からなる層間絶縁膜
１３を形成する。層間絶縁膜１３は、１２ｎｍのシリコ
ン酸化膜を希釈酸化により形成し、その上に１５ｎｍの
シリコン窒化膜を減圧ＣＶＤ法により形成し、その上
に、５ｎｍのシリコン酸化膜をウエット酸化することに
より形成した。

【００６５】この状態から、層間絶縁膜１３をフォトレ
ジストで覆い、層間絶縁膜１３および介在導電体層の表
面の酸化膜を選択的にエッチングし、介在導電体層２３
の一部を露出させる。この状態から、ＣＶＤ法を用い
て、図７Ｄに示すように、介在導電体層２３および層間
絶縁膜１３上にポリシリコン層を形成する。フォトレジ
ストを用いたエッチングを行ない、ワードラインを形成
する。

【００６６】［介在導電体層２３について］本実施例に
おいては、選択ゲート電極２２の上にシリコン酸化膜１
０を介して、介在導電体層２３が設けられている。これ
は、つぎのような理由による。より低電圧で書き込む為
には、フローティングゲート１２とワードライン間のカ
ップリング比が高い方が望ましい。そのためにはフロー
ティングゲート１２と層間絶縁膜１３の対向面積を増大
させることが望ましいこととなる。

【００６７】フローティングゲート１２と層間絶縁膜１
３の対向面積は、つぎに述べるように、各アドレスライ
ンの形状が高いほど大きくなる。アドレスラインの形状
と対向面積の関係について、図８を用いて説明する。な
お、図８Ａより図８Ｂの方が、アドレスラインＬの高さ
は高い（Ｈａ＜Ｈｂ）。図８Ａ、Ｂから明らかなよう
に、アドレスラインＬの高さＨａの場合の接触部（ａ１
〜ａ２）より、高さＨｂの場合の接触部（ｂ１〜ｂ２）
の方が、対向面積が大きい。

【００６８】ところで、アドレスラインＬの高さを確保
する為には、選択ゲート電極２２の形状を高くすること
も考えられる。しかし、このような構成にすると、選択
ゲート電極２２を形成する際に、拡散またはイオン注入
によりＮ型の不純物を添加する際、不純物濃度のばらつ
きが発生する。そこで、本実施例においては、選択ゲー
ト電極２２とワードラインとの間に介在導電体層を挟ん
だ構造としている。

【００６９】なお、このような問題がない場合には、介
在導電体層を省略し、選択ゲート電極２２それ自体の高
さを高くするようにしてもよい。

【００７０】また、アドレスラインＬの高さを確保する
ことにより、各ワードラインとビットライン間を離すこ
とができ、書き込み時にワードラインに印加する高電圧
により、その下部のビットラインに誤って電圧が印加さ
れることを防止できる。

【００７１】［他の応用例］なお、本実施例において
は、読み出し時には、読み出しを希望するメモリセルが
接続されているアドレスラインに、チャネル領域１７を
導通状態にする電圧を印加するようにしている。しか
し、これに限られることなく、全てのメモリセルのチャ
ネル領域１７を導通状態にし、従来と同様にして読み出
すようにしてもよい。

【００７２】また、本実施例においては、選択ゲート電
極２２と介在導電体層２３とを同じ形状で構成した。し
かし、介在導電体層２３は上述の対向面積を確保するた
めのものであるので、ラインで構成することなく、フロ
ーティングゲート１２の部分に形成するようにしてもよ
い。

【００７３】なお、本実施例においては、層間絶縁膜３
６をＢＰＳＧで構成したが、熱処理することにより、表
面がなだらかになる性質を有するものであればどのよう
なものであってもよく、例えば、ＰＳＧ（Phospho-Sili
cate Glass）等で構成してもよい。

【００７４】

【発明の効果】本発明にかかる半導体記憶装置により、
単一メモリセルを仮想グランドアレイ構造にマトリック
ス配置し、かつＦ−Ｎトンネリングで情報の書き込みを
行なえる。したがって、消費電力が小さく、かつ信頼性
を向上させた半導体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】フラッシュメモリ１の構造（要部断面図）を示
す図である。

【図２】フラッシュメモリ１の構造（平面図）を示す図
である。

【図３】フラッシュメモリ１の等価回路７１を示す図で
ある。

【図４】フラッシュメモリ１が動作する際に印加する電
圧の一例を示す図である。

【図５】フラッシュメモリ１の製造工程を示す図であ
る。

【図６】フラッシュメモリ１の製造工程を示す図であ
る。

【図７】フラッシュメモリ１の製造工程を示す図であ
る。

【図８】介在導電体層が設けられている理由を説明する
ための図である。

【図９】従来の仮想グランドアレイ構造のフラッシュメ
モリを示す図である。Ａは要部断面図であり、Ｂは等価
回路６１を示す図である。

【符号の説明】

３・・・ドレイン ４・・・ソース ８・・・トンネル酸化膜 １０・・・シリコン酸化膜 １２・・・フローティングゲート １３・・・層間絶縁膜 １４・・・コントロールゲート電極 １６・・・チャネル領域 １７・・・チャネル領域 １８・・・ゲート酸化膜 ２２・・・選択ゲート電極 ２３・・・介在導電体層 ｋ・・・ビットライン ｍ・・・ワードライン Ｌ・・・アドレスライン

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】Ａ）a1)〜a10)を備え、マトリックス状に
   配置された単一メモリセル、 a1)第１領域、 a2)第１領域に隣接して順次形成された第１，第２の電
   路形成可能領域、 a3)第２の電路形成可能領域に隣接して形成された第２
   領域、 a4)第１の電路形成可能領域の上方に設けられた第１の
   絶縁膜、 a5)第２の電路形成可能領域の上方に設けられた第２の
   絶縁膜、 a6)第１の絶縁膜の上方に設けられた第１制御電極、 a7)第２の絶縁膜を介して第２の電路形成可能領域上
   に、第１制御電極の側壁と非接触状態で設けられた側壁
   型の浮遊型電極、 a8)前記浮遊型電極の上方に設けられた第３の絶縁膜、 a9)第３の絶縁膜を介して前記浮遊型電極の上方に設け
   られており、第１制御電極に直接または間接に電圧を誘
   起する第２制御電極、 Ｂ）同一行に配置された単一メモリセルの第２制御電極
   は、電気的に接続されることにより、第２制御電極ライ
   ンを形成しており、 Ｃ）同一列に配置された単一メモリセルの第１領域は電
   気的に接続されることにより、第１領域ラインを形成し
   ており、 Ｄ）同一列に配置された単一メモリセルの第２領域は電
   気的に接続されることにより、第２領域ラインを形成し
   ており、 Ｅ）隣接する列に配置された単一メモリセルの第１領域
   ラインと第２領域ラインを領域ラインとして共用すると
   ともに、 Ｆ）同一列に配置された単一メモリセルの第１制御電極
   は、電気的に接続されることにより第１制御電極ライン
   を形成していること、 を特徴とする半導体記憶装置。
2. 【請求項２】請求項１の半導体記憶装置において、 第１領域はソースであり、 第２領域はドレインであり、 第１制御電極ラインはアドレスラインであり、 第２制御電極ラインはワードラインであること、 を特徴とする半導体記憶装置。
3. 【請求項３】請求項２の半導体記憶装置の使用方法であ
   って、 Ａ）書き込む場合には、 a1)書き込みを希望するメモリセルが接続されているワ
   ードラインのみに書き込み電圧を印加し、 a2)書き込みを希望しないメモリセルのドレインが接続
   されている領域ラインには書き込み禁止電圧を印加する
   とともに、 a3)書き込みを希望するメモリセルの第１の電路形成可
   能領域に前記書き込み禁止電圧が転送されないようにす
   る書き込み禁止電圧遮断電圧を、書き込みを希望するメ
   モリセルのアドレスラインに印加し、 Ｂ）読み出す場合には、 b1)読み出しを希望するメモリセルが接続されているワ
   ードラインにのみセンス電圧を印加し、 b2)読み出しを希望するメモリセルが接続されているア
   ドレスラインを開状態とし、 b3)読み出しを希望しないメモリセルが接続されている
   アドレスラインに、第２の電路形成可能領域を非導通状
   態にする電圧を印加し、 b4)読み出しを希望するメモリセルのソースおよびドレ
   インに印加する電圧に差を設け、電流が流れるか否かを
   読取ること、 を特徴とする半導体記憶装置の使用方法。
4. 【請求項４】Ａ）以下a1)〜a10)を含む工程によって製
   造される単一メモリセルをマトリックス状に配置して半
   導体記憶装置を製造する方法であって、 a1)半導体基板内の第１導電型の領域表面に第１の絶縁
   膜を形成する工程、 a2)前記第１の絶縁膜上の１部に、以下の三層を備えた
   積層を形成する工程、 (1)第１制御電極、 (2)第１制御電極の上に設けられた第４の絶縁膜、 (3)第４の絶縁膜上に設けられた介在導電体層、 a3)前記第１制御電極および第１導電型の領域表面を第
   ２の絶縁膜で覆う工程、 a4)前記第１制御電極の下部の第１導電型の領域表面を
   第１の電路形成可能領域として、この第１の電路形成可
   能領域に隣接する第１導電型の半導体領域のうち一方の
   領域を第２の電路形成可能領域として、この第２の電路
   形成可能領域の上方に、第１制御電極の側壁と第１の絶
   縁膜を介して設けられた側壁型の浮遊型電極を形成する
   工程、 a5)前記浮遊型電極および電路形成用制御電極をマスク
   として、不純物を打込み拡散して、前記浮遊型電極側の
   第１導電型の領域内に第２導電型の第１領域および第２
   制御電極側の第１導電型の領域内に第２導電型の第２領
   域を形成する工程、 a6)層間絶縁膜で、前記浮遊型電極、電路形成用制御電
   極、および第１導電型の領域を覆い、熱処理することに
   より層間絶縁膜表面をなだらかにする工程、 a7)基板表面に対してほぼ垂直方向にエッチングするこ
   とにより、浮遊型電極の１部を露出させる工程、 a8)前記浮遊型電極、電路形成用制御電極、および第１
   導電型の領域を第３の絶縁膜で覆う工程、 a9)第１の絶縁膜および第３の絶縁膜を選択的にエッチ
   ングすることにより、前記介在導電体層の１部を露出さ
   せる工程、 a10)前記介在導電体層の露出させた部分と電気的に接触
   するよう、第１制御電極の上方に第２制御電極を形成す
   る工程、 Ｂ）同一列に配置された単一メモリセルについては、前
   記第１領域は電気的に接続され同時に形成され、 Ｃ）同一列に配置された単一メモリセルについては、前
   記第２領域は電気的に接続され同時に形成され、 Ｄ）隣接する列に配置された単一メモリセルについて
   は、前記第１領域と第２領域とを共用して形成され、 Ｅ）同一行に配置された単一メモリセルについては、第
   ２制御電極は電気的に接続され同時に形成され、 Ｆ）同一列に配置された単一メモリセルについては、第
   １制御電極は電気的に接続され同時に形成され、 Ｇ）同一列に配置された単一メモリセルについては、介
   在導電体層は電気的に接続され同時に形成されること、 を特徴とする半導体記憶装置の製造方法。