JP2901473B2 - 不揮発性半導体集積回路装置 - Google Patents
不揮発性半導体集積回路装置Info
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- JP2901473B2 JP2901473B2 JP5308937A JP30893793A JP2901473B2 JP 2901473 B2 JP2901473 B2 JP 2901473B2 JP 5308937 A JP5308937 A JP 5308937A JP 30893793 A JP30893793 A JP 30893793A JP 2901473 B2 JP2901473 B2 JP 2901473B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に不揮発性メモリ半導体集積回路装置に関す
る。
関し、特に不揮発性メモリ半導体集積回路装置に関す
る。
【０００２】
【従来の技術】書き込み・消去が可能な不揮発性記憶素
子として、半導体基板表面上のソースとドレインとの間
に形成されるチャネル上に、第１のゲート絶縁膜を介し
て浮遊ゲートを設け、さらにその上に第２のゲート絶縁
膜を介して浮遊ゲートと容量接合する制御ゲートを形成
した電界効果トランジスタ（ＥＰＲＯＭ）が知られてい
る。この記憶素子では、浮遊ゲートの電荷蓄積状態の相
違によるしきい値電圧の相違をデータの“０”，“１”
として記憶する。
子として、半導体基板表面上のソースとドレインとの間
に形成されるチャネル上に、第１のゲート絶縁膜を介し
て浮遊ゲートを設け、さらにその上に第２のゲート絶縁
膜を介して浮遊ゲートと容量接合する制御ゲートを形成
した電界効果トランジスタ（ＥＰＲＯＭ）が知られてい
る。この記憶素子では、浮遊ゲートの電荷蓄積状態の相
違によるしきい値電圧の相違をデータの“０”，“１”
として記憶する。
【０００３】この記憶素子に情報を書き込む場合には、
制御ゲートを正の高電位にして基板表面にチャネルを形
成し、ドレインに正の電圧を印加する。この時、チャネ
ル内を走行する電子は、チャネル上に発生した高電界に
よりエネルギーを受け、絶縁膜によるポテンシャル障壁
を越えて浮遊ゲートに注入される。このように浮遊ゲー
トに電子が注入された状態を書き込み状態とする。この
書き込み動作において、書き込み電圧を低くすることは
きわめて重要である。例えば、電気的に書き込みを行い
電気的に全ビットを一括消去するフラッシュメモリの市
場において、現在の１２Ｖ／５Ｖ二電源から５Ｖ単一電
源化または３Ｖ単一電源化への移行に対する強い要求が
あるが、そのためには書き込み動作における低電圧化が
必要である。
制御ゲートを正の高電位にして基板表面にチャネルを形
成し、ドレインに正の電圧を印加する。この時、チャネ
ル内を走行する電子は、チャネル上に発生した高電界に
よりエネルギーを受け、絶縁膜によるポテンシャル障壁
を越えて浮遊ゲートに注入される。このように浮遊ゲー
トに電子が注入された状態を書き込み状態とする。この
書き込み動作において、書き込み電圧を低くすることは
きわめて重要である。例えば、電気的に書き込みを行い
電気的に全ビットを一括消去するフラッシュメモリの市
場において、現在の１２Ｖ／５Ｖ二電源から５Ｖ単一電
源化または３Ｖ単一電源化への移行に対する強い要求が
あるが、そのためには書き込み動作における低電圧化が
必要である。
【０００４】従来、このような低電圧書き込みを実現す
るための半導体記憶素子として、ソースとゲートとにオ
フセット領域のある浮遊ゲート型電界効果トランジスタ
が提案されている（例えば、ＩＥＤＭ Ｔｅｃｈ．Ｄｉ
ｇ．，ｐｐ．５８４−５８７，１９８６、ＩＥＥＥ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，ｖｏ
ｌ．ＥＤＬ−７，ｐ．５４０−５４２、ＩＥＤＭ Ｔｅ
ｃｈ．Ｄｉｇ．ｐｐ．３１５−３１８，１９９１、ＩＥ
ＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ
ｓ，ｖｏｌ．１３，ｐｐ．４５６−４６７，１９９
２）。この素子はその動作によりＳｏｕｒｃｅ−Ｓｉｄ
ｅ Ｉｎｊｅｃｔｉｏｎ ＥＰＲＯＭ（以下、ＳＩＥＰ
ＲＯＭと略す）と呼ばれている。
るための半導体記憶素子として、ソースとゲートとにオ
フセット領域のある浮遊ゲート型電界効果トランジスタ
が提案されている（例えば、ＩＥＤＭ Ｔｅｃｈ．Ｄｉ
ｇ．，ｐｐ．５８４−５８７，１９８６、ＩＥＥＥ Ｅ
ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，ｖｏ
ｌ．ＥＤＬ−７，ｐ．５４０−５４２、ＩＥＤＭ Ｔｅ
ｃｈ．Ｄｉｇ．ｐｐ．３１５−３１８，１９９１、ＩＥ
ＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ
ｓ，ｖｏｌ．１３，ｐｐ．４５６−４６７，１９９
２）。この素子はその動作によりＳｏｕｒｃｅ−Ｓｉｄ
ｅ Ｉｎｊｅｃｔｉｏｎ ＥＰＲＯＭ（以下、ＳＩＥＰ
ＲＯＭと略す）と呼ばれている。
【０００５】図９に、ＳＩＥＰＲＯＭの構造断面図を示
す。図９では、ｎ+ ドレイン領域１０ｄ、ｎ+ ソース領
域１０ｓに挟まれて半導体基板１の表面に形成されたチ
ャネル領域Ａ上に、第１ゲート絶縁膜３を介し、浮遊ゲ
ート電極４ｂがドレイン領域１０ｄにオーバーラップ
し、かつソース領域１０ｓに対してオフセット領域Ｂを
有した位置に形成され、浮遊ゲート電極４ｂ上に第２ゲ
ート絶縁膜５を介して制御ゲート電極６ａが形成されて
いる。この素子では、オフセット領域Ｂが高抵抗である
ため、制御ゲート電極６ａおよびドレイン領域１０ｄに
印加する電圧が比較的低くても、ソース側のチャネル上
に強い電界集中が起こり、この高電界によりエネルギー
を得たホットエレクトロンを浮遊ゲート電極４ｂに注入
することができる。
す。図９では、ｎ+ ドレイン領域１０ｄ、ｎ+ ソース領
域１０ｓに挟まれて半導体基板１の表面に形成されたチ
ャネル領域Ａ上に、第１ゲート絶縁膜３を介し、浮遊ゲ
ート電極４ｂがドレイン領域１０ｄにオーバーラップ
し、かつソース領域１０ｓに対してオフセット領域Ｂを
有した位置に形成され、浮遊ゲート電極４ｂ上に第２ゲ
ート絶縁膜５を介して制御ゲート電極６ａが形成されて
いる。この素子では、オフセット領域Ｂが高抵抗である
ため、制御ゲート電極６ａおよびドレイン領域１０ｄに
印加する電圧が比較的低くても、ソース側のチャネル上
に強い電界集中が起こり、この高電界によりエネルギー
を得たホットエレクトロンを浮遊ゲート電極４ｂに注入
することができる。
【０００６】具体的には、例えば、Ｐ型シリコン基板表
面に膜厚１０ｎｍの第１ゲート酸化膜、膜厚２００ｎｍ
の浮遊ゲート電極、膜厚２０ｎｍの第２ゲート酸化膜、
膜厚２５０ｎｍの制御ゲート電極を形成したのち、ドレ
イン側はゲート電極と自己整合的に、ソース側はゲート
電極とソース電極間にオフセット長（以下、ＬOFF と略
す）０．１５μｍを設けて、ソース・ドレイン同時に加
速電圧７０ｋｅＶ、注入密度３×１０15ｃｍ2 で砒素を
イオン注入し、９００℃，３０分の熱拡散により形成し
て、ＳＩＥＰＲＯＭ構造を形成できる。図１０に、こう
して形成したゲート長（以下、Ｌと略す）０．６μｍ、
ゲート幅（以下、Ｗと略す）０．８μｍ、ＬOFF ＝０．
２μｍのＳＩＥＰＲＯＭの書き込み特性を、通常のＥＰ
ＲＯＭ（ＬOFF ＝０）と比較して示す。書き込み電圧Ｖ
CG＝１２Ｖ，ＶD ＝３Ｖにおいて、通常ＥＰＲＯＭでは
書き込みを行うことが不可能であるのに対し、ＳＩＥＰ
ＲＯＭでは書き込み時間（以下、ｔW と略す）１０μｓ
の書き込みを実現している。
面に膜厚１０ｎｍの第１ゲート酸化膜、膜厚２００ｎｍ
の浮遊ゲート電極、膜厚２０ｎｍの第２ゲート酸化膜、
膜厚２５０ｎｍの制御ゲート電極を形成したのち、ドレ
イン側はゲート電極と自己整合的に、ソース側はゲート
電極とソース電極間にオフセット長（以下、ＬOFF と略
す）０．１５μｍを設けて、ソース・ドレイン同時に加
速電圧７０ｋｅＶ、注入密度３×１０15ｃｍ2 で砒素を
イオン注入し、９００℃，３０分の熱拡散により形成し
て、ＳＩＥＰＲＯＭ構造を形成できる。図１０に、こう
して形成したゲート長（以下、Ｌと略す）０．６μｍ、
ゲート幅（以下、Ｗと略す）０．８μｍ、ＬOFF ＝０．
２μｍのＳＩＥＰＲＯＭの書き込み特性を、通常のＥＰ
ＲＯＭ（ＬOFF ＝０）と比較して示す。書き込み電圧Ｖ
CG＝１２Ｖ，ＶD ＝３Ｖにおいて、通常ＥＰＲＯＭでは
書き込みを行うことが不可能であるのに対し、ＳＩＥＰ
ＲＯＭでは書き込み時間（以下、ｔW と略す）１０μｓ
の書き込みを実現している。
【０００７】前記ＳＩＥＰＲＯＭセルを基本単位とする
メモリアレイは、セルを行列上に配列し、各セルをワー
ド線とビット線との両信号線を選ぶことによって選択で
きるように構成すればよい。例えば、図１１のようにメ
モリアレイを構成することができる（以下の例では、チ
ップサイズを縮小するためにソース線Ｓ1 とＳ2 ，Ｓ3
とＳ4 ，・・・を共通にする構成も可能である）。ここ
で、セル２２を選択し読み出すには、選択ワード線Ｗ2
を５Ｖ、選択ビットＢ2 を１Ｖ、その他の非選択ワード
線Ｗ1 ，Ｗ3 ，Ｗ4 ，・・・および非選択ビット線
Ｂ1 ，Ｂ3 ，Ｂ4 ，・・・を接地することにより行え
る。すなわち、非選択セルトランジスタはオフであるた
め、選択セルについては、１）浮遊ゲートに電子のない
消去状態（ＶT ＜２Ｖ）ではビット線Ｂ2 に電流が流
れ、２）浮遊ゲートに電子が蓄積された書き込み状態
（ＶT ＞６Ｖ）ではビット線Ｂ2 に電流が流れないこと
から、それぞれデータ“０”および“１”の判定を行う
ことができる。また、セル２２を選択し書き込みを行う
には、選択ワード線Ｗ2 を１２Ｖ、選択ビット線Ｂ2 を
５Ｖに昇圧し、その他の非選択ワード線Ｗ1 ，Ｗ3 ，Ｗ
4 ，・・・および非選択ビット線Ｂ1 ，Ｂ3 ，Ｂ4 ，・
・・を接地することにより行うことができる。
メモリアレイは、セルを行列上に配列し、各セルをワー
ド線とビット線との両信号線を選ぶことによって選択で
きるように構成すればよい。例えば、図１１のようにメ
モリアレイを構成することができる（以下の例では、チ
ップサイズを縮小するためにソース線Ｓ1 とＳ2 ，Ｓ3
とＳ4 ，・・・を共通にする構成も可能である）。ここ
で、セル２２を選択し読み出すには、選択ワード線Ｗ2
を５Ｖ、選択ビットＢ2 を１Ｖ、その他の非選択ワード
線Ｗ1 ，Ｗ3 ，Ｗ4 ，・・・および非選択ビット線
Ｂ1 ，Ｂ3 ，Ｂ4 ，・・・を接地することにより行え
る。すなわち、非選択セルトランジスタはオフであるた
め、選択セルについては、１）浮遊ゲートに電子のない
消去状態（ＶT ＜２Ｖ）ではビット線Ｂ2 に電流が流
れ、２）浮遊ゲートに電子が蓄積された書き込み状態
（ＶT ＞６Ｖ）ではビット線Ｂ2 に電流が流れないこと
から、それぞれデータ“０”および“１”の判定を行う
ことができる。また、セル２２を選択し書き込みを行う
には、選択ワード線Ｗ2 を１２Ｖ、選択ビット線Ｂ2 を
５Ｖに昇圧し、その他の非選択ワード線Ｗ1 ，Ｗ3 ，Ｗ
4 ，・・・および非選択ビット線Ｂ1 ，Ｂ3 ，Ｂ4 ，・
・・を接地することにより行うことができる。
【０００８】
【発明が解決しようとする課題】しかし、従来のＳＩＥ
ＰＲＯＭによりメモリセルアレイを構成し、前記書き込
み動作を行う場合、次のような問題が生ずる。すなわ
ち、書き込み時に選択ビット線上の非選択ビットセルの
ドレインに対し書き込み電圧ＶD （＝５Ｖ）がストレス
として印加されることである。この電圧ストレスによ
り、１）浮遊ゲートに蓄積された電子がＦｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍトンネリング電流としてドレインに放
出される、２）ドレイン近傍でホットホールが生じ、浮
遊ゲートに注入される、３）ドレイン近傍でバンド間ト
ンネリングにより電子・正孔が生じ、このホールが浮遊
ゲートに注入される、等の現象が生じ、その結果浮遊ゲ
ートに蓄積された電子が減少してしまう。言い替えれ
ば、書き込み時に選択ビット線上の非選択ビットのデー
タ“１”が誤消去され“０”になるという現象が生じる
（以下、この現象を書き込みドレインディスターブと呼
ぶ）。このドレインディスターブが生じると、同一ビッ
ト線上に配置できるセル数およびデータ書換回数が制限
されてしまうという問題が生じる。特に、フラッシュメ
モリとしての応用を考えた場合、ワード線方向にセクタ
の構成を行うと、１）小規模消去ブロック構成となる、
または、２）選択トランジスタを設けた副ビット線を導
入する、等複雑な回路設計やプロセスの増大が要求さ
れ、結果としてデバイスの価格を高くしてしまうという
問題を引き起こす。
ＰＲＯＭによりメモリセルアレイを構成し、前記書き込
み動作を行う場合、次のような問題が生ずる。すなわ
ち、書き込み時に選択ビット線上の非選択ビットセルの
ドレインに対し書き込み電圧ＶD （＝５Ｖ）がストレス
として印加されることである。この電圧ストレスによ
り、１）浮遊ゲートに蓄積された電子がＦｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍトンネリング電流としてドレインに放
出される、２）ドレイン近傍でホットホールが生じ、浮
遊ゲートに注入される、３）ドレイン近傍でバンド間ト
ンネリングにより電子・正孔が生じ、このホールが浮遊
ゲートに注入される、等の現象が生じ、その結果浮遊ゲ
ートに蓄積された電子が減少してしまう。言い替えれ
ば、書き込み時に選択ビット線上の非選択ビットのデー
タ“１”が誤消去され“０”になるという現象が生じる
（以下、この現象を書き込みドレインディスターブと呼
ぶ）。このドレインディスターブが生じると、同一ビッ
ト線上に配置できるセル数およびデータ書換回数が制限
されてしまうという問題が生じる。特に、フラッシュメ
モリとしての応用を考えた場合、ワード線方向にセクタ
の構成を行うと、１）小規模消去ブロック構成となる、
または、２）選択トランジスタを設けた副ビット線を導
入する、等複雑な回路設計やプロセスの増大が要求さ
れ、結果としてデバイスの価格を高くしてしまうという
問題を引き起こす。
【０００９】本発明の目的は、低電圧書き込みが可能で
あり、かつドレインディスターブ耐性の高い不揮発性半
導体記憶装置を提供することにある。
あり、かつドレインディスターブ耐性の高い不揮発性半
導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、Ｐ型の主表面
を有する半導体基板と、この主表面に形成されたＮ型の
ドレイン領域・ソース領域と、このドレイン領域・ソー
ス領域との間に形成されたチャネル領域と、このチャネ
ル領域上に順次形成された第１の絶縁膜・浮遊ゲート・
第２の絶縁膜・制御ゲートとを有する不揮発性半導体集
積回路装置において、前記半導体基板における前記ソー
ス領域のチャネル領域側と前記浮遊ゲートとの間はゲー
ト電極を有しないオフセット領域であり、前記ドレイン
領域は前記チャネル領域に達する第１のｎ型不純物領域
と、前記ソース領域に対し前記第１のｎ型不純物領域よ
り離れた位置にあり、前記第１のｎ型不純物領域より不
純物濃度が大きい第２のｎ型不純物領域とを有すること
を特徴とする。
を有する半導体基板と、この主表面に形成されたＮ型の
ドレイン領域・ソース領域と、このドレイン領域・ソー
ス領域との間に形成されたチャネル領域と、このチャネ
ル領域上に順次形成された第１の絶縁膜・浮遊ゲート・
第２の絶縁膜・制御ゲートとを有する不揮発性半導体集
積回路装置において、前記半導体基板における前記ソー
ス領域のチャネル領域側と前記浮遊ゲートとの間はゲー
ト電極を有しないオフセット領域であり、前記ドレイン
領域は前記チャネル領域に達する第１のｎ型不純物領域
と、前記ソース領域に対し前記第１のｎ型不純物領域よ
り離れた位置にあり、前記第１のｎ型不純物領域より不
純物濃度が大きい第２のｎ型不純物領域とを有すること
を特徴とする。
【００１１】本発明によれば、前記ドレイン領域のチャ
ネル領域側に隣接された低濃度ｎ-不純物領域をＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とす
ることができる。
ネル領域側に隣接された低濃度ｎ-不純物領域をＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造とす
ることができる。
【００１２】また本発明によれば、前記ドレイン領域の
チャネル領域側に隣接された低濃度ｎ- 不純物領域をＤ
ＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）
構造とすることができる。
チャネル領域側に隣接された低濃度ｎ- 不純物領域をＤ
ＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ）
構造とすることができる。
【００１３】
【作用】
上述した手段によれば、メモリアレイの書き込
み動作時に選択ビット線上の非選択ビット線、すなわ
ち、ドレインに書き込み電圧Ｖ D がストレスとして印加
されるに対しても、ドレイン側のＮ型不純物濃度分布を
最適化することにより、ドレイン端近傍でのポテンシャ
ル勾配を緩やかにでき、その結果、浮遊ゲートに蓄積さ
れた電子を減少させるドレインディスターブの発生を抑
制することが可能となる。
み動作時に選択ビット線上の非選択ビット線、すなわ
ち、ドレインに書き込み電圧Ｖ D がストレスとして印加
されるに対しても、ドレイン側のＮ型不純物濃度分布を
最適化することにより、ドレイン端近傍でのポテンシャ
ル勾配を緩やかにでき、その結果、浮遊ゲートに蓄積さ
れた電子を減少させるドレインディスターブの発生を抑
制することが可能となる。
【００１４】その結果、回路設計上複雑な工夫をするこ
となく、大容量フラッシュメモリを構成することが可能
となる。
となく、大容量フラッシュメモリを構成することが可能
となる。
【００１５】また、本発明の半導体記憶装置の製造方法
は、製造プロセス上従来技術との整合性が高く、新たに
マスク工程を追加することなく、ドレイン側にはＬＤＤ
構造を形成し、ソース側にはオフセット領域を形成する
製造が安定して行える。
は、製造プロセス上従来技術との整合性が高く、新たに
マスク工程を追加することなく、ドレイン側にはＬＤＤ
構造を形成し、ソース側にはオフセット領域を形成する
製造が安定して行える。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１７】図１は本発明の不揮発性半導体記憶装置の
一実施例を示す図であり、（ａ）は部分平面図、（ｂ）
は断面図である。この実施例は、ボロン濃度２×１０15
ｃｍ-3のＰ型シリコン基板１（あるいはｎ- 型シリコン
基板にＰウェルを形成したものでもよく、その場合はＰ
ウェルの表面部の濃度が２×１０15ｃｍ-3）の表面部に
選択的に形成されたＮ型のドレイン領域１０ｄとソース
領域１０ｓとで挟まれたＰ型シリコン基板１の表面を第
１ゲート絶縁膜３（厚さ１０ｎｍの酸化シリコン膜）を
介して選択的に被覆する浮遊ゲート電極４ｂおよび浮遊
ゲート電極４ｂ表面に第２ゲート絶縁膜５（厚さ２０ｎ
ｍの酸化シリコン膜）を介して被着された制御ゲート電
極６ａを有し、ソース領域１０ｓと浮遊ゲート電極４ｂ
直下部との間にオフセット領域が設けられた不揮発性半
導体記憶装置において、前述の浅いｎ+ 拡散層からなる
ドレイン領域１０ｄは、それを取り囲むように形成され
たｎ- 拡散層７との二重構造をなしている。なお、例え
ば、ＬOFF ＝０．１５μｍとし、ｎ- 拡散層７を加速電
圧７０ｋｅＶ，注入密度５×１０14ｃｍ-2で燐をイオン
注入後、９８０℃，４５分の熱拡散により形成し、続い
て、ソース領域１０ｓとドレイン領域のｎ+ 拡散層１０
ｄを、加速電圧５０ｋｅＶ，注入密度５×１０15ｃｍ-2
で砒素をイオン注入後、８５０℃，３０分の熱拡散によ
り形成した。なお図１において、１１は層間絶縁膜、１
２はコンタクト孔、１３は引出し電極である。
一実施例を示す図であり、（ａ）は部分平面図、（ｂ）
は断面図である。この実施例は、ボロン濃度２×１０15
ｃｍ-3のＰ型シリコン基板１（あるいはｎ- 型シリコン
基板にＰウェルを形成したものでもよく、その場合はＰ
ウェルの表面部の濃度が２×１０15ｃｍ-3）の表面部に
選択的に形成されたＮ型のドレイン領域１０ｄとソース
領域１０ｓとで挟まれたＰ型シリコン基板１の表面を第
１ゲート絶縁膜３（厚さ１０ｎｍの酸化シリコン膜）を
介して選択的に被覆する浮遊ゲート電極４ｂおよび浮遊
ゲート電極４ｂ表面に第２ゲート絶縁膜５（厚さ２０ｎ
ｍの酸化シリコン膜）を介して被着された制御ゲート電
極６ａを有し、ソース領域１０ｓと浮遊ゲート電極４ｂ
直下部との間にオフセット領域が設けられた不揮発性半
導体記憶装置において、前述の浅いｎ+ 拡散層からなる
ドレイン領域１０ｄは、それを取り囲むように形成され
たｎ- 拡散層７との二重構造をなしている。なお、例え
ば、ＬOFF ＝０．１５μｍとし、ｎ- 拡散層７を加速電
圧７０ｋｅＶ，注入密度５×１０14ｃｍ-2で燐をイオン
注入後、９８０℃，４５分の熱拡散により形成し、続い
て、ソース領域１０ｓとドレイン領域のｎ+ 拡散層１０
ｄを、加速電圧５０ｋｅＶ，注入密度５×１０15ｃｍ-2
で砒素をイオン注入後、８５０℃，３０分の熱拡散によ
り形成した。なお図１において、１１は層間絶縁膜、１
２はコンタクト孔、１３は引出し電極である。
【００１８】図２は本実施例によるＳＩＥＰＲＯＭの書
き込みドレインディスターブを示すグラフである。Ｌ＝
０．６μｍ、Ｗ＝０．８μｍ、ＬOFF ＝０．１５μｍの
素子にＶCG＝ＶS ＝０Ｖ；ＶD ＝５Ｖのストレスを印加
したときの書き込み状態にあるメモリセルのしきい値電
圧ＶTMの変化の実測値を示す。単純シングルドレイン構
造の従来ＳＩＥＰＲＯＭが１００ｍｓで１Ｖのしきい値
変化（ＶTM＝６Ｖ→５Ｖ）を起こしているのに対し、本
実施例のＳＩＥＰＲＯＭでは、１０5 ｓ以上のドレイン
ディスターブ耐性を持っている。ワード線方向にセクタ
を構成し、ｔw＝１０μｓ、データ書換回数１０6 回以
上を前提としたフラッシュメモリのアレイを設計する場
合、同一ビット線上に構成できるセル数を１０4 個にす
ることが可能である。このように、本実施例におけるセ
ルでは、ゲートディスターブ耐性が著しく向上し、その
アレイ構成の自由度を増大させることができる。
き込みドレインディスターブを示すグラフである。Ｌ＝
０．６μｍ、Ｗ＝０．８μｍ、ＬOFF ＝０．１５μｍの
素子にＶCG＝ＶS ＝０Ｖ；ＶD ＝５Ｖのストレスを印加
したときの書き込み状態にあるメモリセルのしきい値電
圧ＶTMの変化の実測値を示す。単純シングルドレイン構
造の従来ＳＩＥＰＲＯＭが１００ｍｓで１Ｖのしきい値
変化（ＶTM＝６Ｖ→５Ｖ）を起こしているのに対し、本
実施例のＳＩＥＰＲＯＭでは、１０5 ｓ以上のドレイン
ディスターブ耐性を持っている。ワード線方向にセクタ
を構成し、ｔw＝１０μｓ、データ書換回数１０6 回以
上を前提としたフラッシュメモリのアレイを設計する場
合、同一ビット線上に構成できるセル数を１０4 個にす
ることが可能である。このように、本実施例におけるセ
ルでは、ゲートディスターブ耐性が著しく向上し、その
アレイ構成の自由度を増大させることができる。
【００１９】次に本発明の不揮発性半導体記憶装置の製
造方法の実施例について図面を参照して説明する。ま
ず、図３に示すように不純物濃度２×１０15ｃｍ-3のＰ
型シリコン基板１（あるいはＰ- 型シリコン基板にＰウ
ェルを形成したものでもよい）を用意し、素子分離構造
体としてトレンチやフィールド酸化膜２を形成して素子
形成領域を区画し、素子形成領域上に第１ゲート絶縁膜
３、第１導体膜４を順次成長する。例えば、第１ゲート
絶縁膜３は厚さ１０ｎｍの窒化酸化シリコン膜、第１導
体膜４は不純物をドープした厚さ２００ｎｍのポリシリ
コン膜を使うことができる。
造方法の実施例について図面を参照して説明する。ま
ず、図３に示すように不純物濃度２×１０15ｃｍ-3のＰ
型シリコン基板１（あるいはＰ- 型シリコン基板にＰウ
ェルを形成したものでもよい）を用意し、素子分離構造
体としてトレンチやフィールド酸化膜２を形成して素子
形成領域を区画し、素子形成領域上に第１ゲート絶縁膜
３、第１導体膜４を順次成長する。例えば、第１ゲート
絶縁膜３は厚さ１０ｎｍの窒化酸化シリコン膜、第１導
体膜４は不純物をドープした厚さ２００ｎｍのポリシリ
コン膜を使うことができる。
【００２０】次に、図４に示すように、第１導体膜４を
パターニングして素子形成領域とその近傍を覆う浮遊ゲ
ート用導体膜４ａとした後に、第２ゲート絶縁膜５を成
長し、続いて、第２導体膜６を成長する。ここで、第２
ゲート絶縁膜５としては、例えば、厚さ２０ｎｍのＯＮ
Ｏ三層膜（酸化シリコン膜／窒化シリコン膜／酸化シリ
コン膜）を使い、第２導体膜６としては、厚さ２５０ｎ
ｍのタングステンポリサイド膜（タングステンシリサイ
ド膜／ポリシリコン膜）を使うことができる。
パターニングして素子形成領域とその近傍を覆う浮遊ゲ
ート用導体膜４ａとした後に、第２ゲート絶縁膜５を成
長し、続いて、第２導体膜６を成長する。ここで、第２
ゲート絶縁膜５としては、例えば、厚さ２０ｎｍのＯＮ
Ｏ三層膜（酸化シリコン膜／窒化シリコン膜／酸化シリ
コン膜）を使い、第２導体膜６としては、厚さ２５０ｎ
ｍのタングステンポリサイド膜（タングステンシリサイ
ド膜／ポリシリコン膜）を使うことができる。
【００２１】次に、図５に示すように、第２導体膜６、
第２ゲート絶縁膜５、浮遊ゲート用導体膜４ａを順次異
方性ドライエッチングにてパターニングすることによ
り、浮遊ゲート電極４ｂ、第２ゲート絶縁膜５および制
御ゲート電極６ａからなる積層ゲート構造体を形成す
る。この積層ゲート構造体は素子形成領域の中央部を横
断し、制御ゲート電極６ａは制御ゲート電極配線と連結
した形に加工されるのが普通である。続いて、感光性レ
ジスト膜Ｃを基板表面全面に塗布した後、光リソグラフ
ィーによりドレイン領域上を開孔し、砒素イオン（Ａｓ
+ ）を加速エネルギー５０ｋｅＶ，密度５×１０13ｃｍ
-2で注入し、感光性レジスト膜Ｃを剥離した後、８５０
℃，３０分の熱拡散によりｎ- 不純物領域８を形成す
る。
第２ゲート絶縁膜５、浮遊ゲート用導体膜４ａを順次異
方性ドライエッチングにてパターニングすることによ
り、浮遊ゲート電極４ｂ、第２ゲート絶縁膜５および制
御ゲート電極６ａからなる積層ゲート構造体を形成す
る。この積層ゲート構造体は素子形成領域の中央部を横
断し、制御ゲート電極６ａは制御ゲート電極配線と連結
した形に加工されるのが普通である。続いて、感光性レ
ジスト膜Ｃを基板表面全面に塗布した後、光リソグラフ
ィーによりドレイン領域上を開孔し、砒素イオン（Ａｓ
+ ）を加速エネルギー５０ｋｅＶ，密度５×１０13ｃｍ
-2で注入し、感光性レジスト膜Ｃを剥離した後、８５０
℃，３０分の熱拡散によりｎ- 不純物領域８を形成す
る。
【００２２】次に、図６に示すように、酸化シリコン膜
９を成長する。酸化シリコン膜９は、例えば、段差被覆
性のよい化学気相成長法（ＣＶＤ）により形成すること
ができる。
９を成長する。酸化シリコン膜９は、例えば、段差被覆
性のよい化学気相成長法（ＣＶＤ）により形成すること
ができる。
【００２３】次に、図７に示すように、半導体基板１表
面に形成された酸化シリコン膜９を異方性ドライエッチ
ングにより全面エッチングすることにより、浮遊ゲート
電極４ｂ・第２ゲート絶縁膜５・制御ゲート電極６ａの
側壁に酸化シリコン膜のサイドウオール９ａを形成す
る。
面に形成された酸化シリコン膜９を異方性ドライエッチ
ングにより全面エッチングすることにより、浮遊ゲート
電極４ｂ・第２ゲート絶縁膜５・制御ゲート電極６ａの
側壁に酸化シリコン膜のサイドウオール９ａを形成す
る。
【００２４】最後に、図８に示すように、砒素イオン
（Ａｓ+ ）を加速エネルギー７０ｋｅＶ，密度５×１０
15ｃｍ-2でイオン注入し、次いで、窒素雰囲気中で９０
０℃，３０分の熱処理を行い、ｎ+ 不純物によるソース
領域１０ｓ・ドレイン領域１０ｄを形成する。
（Ａｓ+ ）を加速エネルギー７０ｋｅＶ，密度５×１０
15ｃｍ-2でイオン注入し、次いで、窒素雰囲気中で９０
０℃，３０分の熱処理を行い、ｎ+ 不純物によるソース
領域１０ｓ・ドレイン領域１０ｄを形成する。
【００２５】この製造方法によれば、従来技術との整合
性の高いプロセスで、かつ、新たなマスク工程を追加す
ることなく、ドレイン側にはＬＤＤ構造が形成され、ソ
ース側にはオフセット領域が形成される半導体記憶装置
の製造が安定して行える。また、製造プロセス上ソース
領域の不純物分布とドレイン側の不純物分布とを独立し
て行っているので、メモリセル設計の自由度もきわめて
高い。
性の高いプロセスで、かつ、新たなマスク工程を追加す
ることなく、ドレイン側にはＬＤＤ構造が形成され、ソ
ース側にはオフセット領域が形成される半導体記憶装置
の製造が安定して行える。また、製造プロセス上ソース
領域の不純物分布とドレイン側の不純物分布とを独立し
て行っているので、メモリセル設計の自由度もきわめて
高い。
【００２６】
【発明の効果】以上説明したように本発明は、浮遊ゲー
トを有する不揮発性半導体記憶素子において、ソース領
域を浮遊ゲートと重ならないようチャネル領域内にオフ
セットを設けて形成し、かつ、ドレイン領域にはｎ- 拡
散層とｎ+ 拡散層とを設けて不純物濃度分布を最適化
し、ドレインディスターブ耐性の高く、低電圧・高速書
き込みの行える設計自由度の高いＳＩＥＰＲＯＭを、安
定に製造できる。
トを有する不揮発性半導体記憶素子において、ソース領
域を浮遊ゲートと重ならないようチャネル領域内にオフ
セットを設けて形成し、かつ、ドレイン領域にはｎ- 拡
散層とｎ+ 拡散層とを設けて不純物濃度分布を最適化
し、ドレインディスターブ耐性の高く、低電圧・高速書
き込みの行える設計自由度の高いＳＩＥＰＲＯＭを、安
定に製造できる。
【図１】本発明の不揮発性半導体記憶装置の実施例の構
造断面図である。
造断面図である。
【図２】図１に示した不揮発性半導体記憶装置の書き込
みドレインディスターブ耐性を示す図である。
みドレインディスターブ耐性を示す図である。
【図３】本発明の不揮発性半導体記憶装置の製造方法の
実施例の工程断面図である。
実施例の工程断面図である。
【図４】本発明の不揮発性半導体記憶装置の製造方法の
実施例の工程断面図である。
実施例の工程断面図である。
【図５】本発明の不揮発性半導体記憶装置の製造方法の
実施例の工程断面図である。
実施例の工程断面図である。
【図６】本発明の不揮発性半導体記憶装置の製造方法の
実施例の工程断面図である。
実施例の工程断面図である。
【図７】本発明の不揮発性半導体記憶装置の製造方法の
実施例の工程断面図である。
実施例の工程断面図である。
【図８】本発明の不揮発性半導体記憶装置の製造方法の
実施例の工程断面図である。
実施例の工程断面図である。
【図９】従来の半導体記憶素子（ＳＩＥＰＲＯＭ）を示
す図である。
す図である。
【図１０】図９に示した半導体記憶素子の書き込み特性
を示す図である。
を示す図である。
【図１１】図９に示した半導体記憶素子を基本単位とす
るメモリアレイを示す図である。
るメモリアレイを示す図である。
１ 半導体基板 ２ 素子分離構造体（フィールド酸化膜またはトレンチ
分離酸化膜） ３ 第１ゲート絶縁膜 ４ 第１導電膜 ４ａ 浮遊ゲート用導体膜 ４ｂ 浮遊ゲート電極 ５ 第２ゲート絶縁膜 ６ 第２導電膜 ６ａ 制御ゲート電極 ７ ｎ- 拡散層（ＤＤＤ） ８ ｎ- 拡散層（ＬＤＤ） ９ 酸化シリコン膜 ９ａ 酸化シリコン膜側壁（スペーサ） １０ｄ ドレイン領域（ｎ+ 拡散層） １０ｓ ソース領域（ｎ+ 拡散層） １１ 層間絶縁膜 １２ コンタクト孔 １３ 引き出し電極 Ａ チャネル領域 Ｂ オフセット領域 Ｃ 感光性レジスト
分離酸化膜） ３ 第１ゲート絶縁膜 ４ 第１導電膜 ４ａ 浮遊ゲート用導体膜 ４ｂ 浮遊ゲート電極 ５ 第２ゲート絶縁膜 ６ 第２導電膜 ６ａ 制御ゲート電極 ７ ｎ- 拡散層（ＤＤＤ） ８ ｎ- 拡散層（ＬＤＤ） ９ 酸化シリコン膜 ９ａ 酸化シリコン膜側壁（スペーサ） １０ｄ ドレイン領域（ｎ+ 拡散層） １０ｓ ソース領域（ｎ+ 拡散層） １１ 層間絶縁膜 １２ コンタクト孔 １３ 引き出し電極 Ａ チャネル領域 Ｂ オフセット領域 Ｃ 感光性レジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (3)
- 【請求項１】Ｐ型の主表面を有する半導体基板と、この
主表面に形成されたＮ型のドレイン領域・ソース領域
と、このドレイン領域・ソース領域との間に形成された
チャネル領域と、このチャネル領域上に順次形成された
第１の絶縁膜・浮遊ゲート・第２の絶縁膜・制御ゲート
とを有する不揮発性半導体集積回路装置において、前記
半導体基板における前記ソース領域のチャネル領域側と
前記浮遊ゲートとの間はゲート電極を有しないオフセッ
ト領域であり、前記ドレイン領域は前記チャネル領域に
達する第１のｎ型不純物領域と、前記ソース領域に対し
前記第１のｎ型不純物領域より離れた位置にあり、前記
第１のｎ型不純物領域より不純物濃度が大きい第２のｎ
型不純物領域とを有することを特徴とする不揮発性半導
体集積回路装置。 - 【請求項２】前記第２のｎ型不純物領域は、前記浮遊ゲ
ートの側面に形成された第３の絶縁膜の厚さに対応した
距離だけ前記浮遊ゲートから離間していることを特徴と
する請求項１記載の不揮発性半導体集積回路装置。 - 【請求項３】前記オフセット領域は、前記浮遊ゲートの
側面に形成された第３の絶縁膜の厚さに対応した長さを
有することを特徴とする請求項１記載の不揮発性半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5308937A JP2901473B2 (ja) | 1993-12-09 | 1993-12-09 | 不揮発性半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5308937A JP2901473B2 (ja) | 1993-12-09 | 1993-12-09 | 不揮発性半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161850A JPH07161850A (ja) | 1995-06-23 |
| JP2901473B2 true JP2901473B2 (ja) | 1999-06-07 |
Family
ID=17987067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5308937A Expired - Fee Related JP2901473B2 (ja) | 1993-12-09 | 1993-12-09 | 不揮発性半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901473B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102623455A (zh) * | 2011-01-27 | 2012-08-01 | 北京兆易创新科技有限公司 | 一种非易失性存储单元及其制造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5179692B2 (ja) * | 2002-08-30 | 2013-04-10 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその製造方法 |
| JP4314252B2 (ja) | 2006-07-03 | 2009-08-12 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| JP2009123842A (ja) * | 2007-11-13 | 2009-06-04 | Ricoh Co Ltd | 半導体装置 |
| JP2015159145A (ja) * | 2014-02-21 | 2015-09-03 | 旭化成エレクトロニクス株式会社 | 不揮発性記憶素子及び不揮発性記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2717543B2 (ja) * | 1988-06-02 | 1998-02-18 | セイコーインスツルメンツ株式会社 | 半導体不揮発性メモリの製造方法 |
| JP3069607B2 (ja) * | 1988-10-25 | 2000-07-24 | セイコーインスツルメンツ株式会社 | 半導体不揮発性メモリの動作方法 |
-
1993
- 1993-12-09 JP JP5308937A patent/JP2901473B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102623455A (zh) * | 2011-01-27 | 2012-08-01 | 北京兆易创新科技有限公司 | 一种非易失性存储单元及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07161850A (ja) | 1995-06-23 |
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