JP2717543B2 - 半導体不揮発性メモリの製造方法 - Google Patents
半導体不揮発性メモリの製造方法Info
- Publication number
- JP2717543B2 JP2717543B2 JP63135919A JP13591988A JP2717543B2 JP 2717543 B2 JP2717543 B2 JP 2717543B2 JP 63135919 A JP63135919 A JP 63135919A JP 13591988 A JP13591988 A JP 13591988A JP 2717543 B2 JP2717543 B2 JP 2717543B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- floating gate
- insulating film
- region
- nonvolatile memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims 3
- 238000007667 floating Methods 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 12
- 238000002347 injection Methods 0.000 claims description 10
- 239000007924 injection Substances 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 238000001020 plasma etching Methods 0.000 claims 1
- 239000002784 hot electron Substances 0.000 description 9
- 238000002513 implantation Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電子計算機、通信機、ファクシミリなど
の電子機器に用いる半導体不揮発性メモリに関する。
の電子機器に用いる半導体不揮発性メモリに関する。
この発明はソース・ドレイン間に配した選択ゲート電
極と浮遊ゲート電極により形成される２つのチャンネル
間の表面電位差を利用してホットキャリアを発生させ浮
遊ゲート電極へ注入する半導体不揮発性メモリに関する
ものである。選択ゲート電極下の半導体基板の不純物濃
度は高い程、またゲート長は短い程、ホットエレクトロ
ンの発生効率は高くなる。
極と浮遊ゲート電極により形成される２つのチャンネル
間の表面電位差を利用してホットキャリアを発生させ浮
遊ゲート電極へ注入する半導体不揮発性メモリに関する
ものである。選択ゲート電極下の半導体基板の不純物濃
度は高い程、またゲート長は短い程、ホットエレクトロ
ンの発生効率は高くなる。
本発明は、DSA（Diffused Seif−Alighn）により従来
よりも不純物濃度を高め、サイドウォールにより、短チ
ャンネル化しホットエレクトロンの発生効率を高めるこ
とのできる高集積用の半導体メモリを実現しようとする
ものである。
よりも不純物濃度を高め、サイドウォールにより、短チ
ャンネル化しホットエレクトロンの発生効率を高めるこ
とのできる高集積用の半導体メモリを実現しようとする
ものである。
従来のホットエレクトロンの発生率の高い半導体不揮
発性メモリの構造断面図を第２図に示す。Ｐ型半導体基
板１の表面近傍に設けられたn+型のソース領域２および
ドレイン領域３との間に、選択ゲート絶縁膜４と選択ゲ
ート電極５及び薄い（50〜150Å）の注入絶縁膜６と浮
遊ゲート電極７がある。さらに浮遊ゲート電極７は層間
絶縁膜８により絶縁分離され、制御電極９と容量結合し
ている。
発性メモリの構造断面図を第２図に示す。Ｐ型半導体基
板１の表面近傍に設けられたn+型のソース領域２および
ドレイン領域３との間に、選択ゲート絶縁膜４と選択ゲ
ート電極５及び薄い（50〜150Å）の注入絶縁膜６と浮
遊ゲート電極７がある。さらに浮遊ゲート電極７は層間
絶縁膜８により絶縁分離され、制御電極９と容量結合し
ている。
このメモリの動作原理を簡単に説明する。まず制御ゲ
ート電極９に４−10Vの電圧を印加し、浮遊ゲート電極
７の電位を上げ、その下の基板表面を強反転させる。選
択ゲート電極５にそのしきい値電圧近傍の電圧を印加す
る。この状態でドレイン領域３に書込み電圧（3.5〜6.0
V）を印加すると浮遊ゲート電極７下の基板表面はドレ
インの電位が伝わり、選択ゲート電極５の下の基板表面
はソース電位が伝わり、両ゲート電極の中間点10におい
てほぼドレイン電圧に相当する大きな表面電位差が生じ
る。ここでソースから流れ出た電子が加速されホットエ
レクトロンを発生し、注入絶縁膜７を飛び越して浮遊ゲ
ート電極７中に注入され書込みが行なわれる。消去は紫
外線消去あるいは、消去電極を設け、Fowler−Nordheim
電流を利用したトンネル電流消去により行う。
ート電極９に４−10Vの電圧を印加し、浮遊ゲート電極
７の電位を上げ、その下の基板表面を強反転させる。選
択ゲート電極５にそのしきい値電圧近傍の電圧を印加す
る。この状態でドレイン領域３に書込み電圧（3.5〜6.0
V）を印加すると浮遊ゲート電極７下の基板表面はドレ
インの電位が伝わり、選択ゲート電極５の下の基板表面
はソース電位が伝わり、両ゲート電極の中間点10におい
てほぼドレイン電圧に相当する大きな表面電位差が生じ
る。ここでソースから流れ出た電子が加速されホットエ
レクトロンを発生し、注入絶縁膜７を飛び越して浮遊ゲ
ート電極７中に注入され書込みが行なわれる。消去は紫
外線消去あるいは、消去電極を設け、Fowler−Nordheim
電流を利用したトンネル電流消去により行う。
この様な２つのチャネル間の表面電位を利用し、電子
を加速する半導体不揮発性メモリでは、浮遊ゲート電極
７への電子の注入効率を高めるために、選択ゲート電極
５の下の基板表面にチャネルドープを行ない表面不純物
濃度の高い領域11を設ける。表面不純物濃度が高いと、
チャネルが基板側へ広がらず電位が表面部を流れるの
で、発生したホットエレクトロンが、半導体基板と注入
絶縁膜の界面にエネルギーを失なわずに到達する為に注
入効率が高くなる。さらに、浮遊ゲート電極７の先端に
セルフアラインでチャネルドープを行うと、中間点10で
の電位分布が急峻になり、ホットエレクトロンの発生効
率を高くできる。また選択ゲート電極５のゲート長を短
くしてもホットエレクトロンの発生効率が高くなる。こ
の従来の不揮発性メモリで最低書込み電圧3.5V、書込み
時間1msecを実現している。
を加速する半導体不揮発性メモリでは、浮遊ゲート電極
７への電子の注入効率を高めるために、選択ゲート電極
５の下の基板表面にチャネルドープを行ない表面不純物
濃度の高い領域11を設ける。表面不純物濃度が高いと、
チャネルが基板側へ広がらず電位が表面部を流れるの
で、発生したホットエレクトロンが、半導体基板と注入
絶縁膜の界面にエネルギーを失なわずに到達する為に注
入効率が高くなる。さらに、浮遊ゲート電極７の先端に
セルフアラインでチャネルドープを行うと、中間点10で
の電位分布が急峻になり、ホットエレクトロンの発生効
率を高くできる。また選択ゲート電極５のゲート長を短
くしてもホットエレクトロンの発生効率が高くなる。こ
の従来の不揮発性メモリで最低書込み電圧3.5V、書込み
時間1msecを実現している。
従来の第２図におけるチャネルドープは浮遊ゲート電
極７をインプラマスクとしてイオンインプランテーショ
ンによりドーピングしている。この場合、イオンインプ
ランテーションのチャネリング防止の為の注入角度差
（約７度）により、注入効率が変化し、メモリの方向依
存性を生ずる。この方向依存性を生じない様にする為に
は、選択ゲート電極５の下の基板領域にのみチャネルド
ープする様にフォトレジストをマスクにイオンインプラ
ンテーションするが、マスクの合せ精度との関係で選択
ゲート電極５のゲート長を短くできず、微細化と注入効
率向上の点で不利であった。
極７をインプラマスクとしてイオンインプランテーショ
ンによりドーピングしている。この場合、イオンインプ
ランテーションのチャネリング防止の為の注入角度差
（約７度）により、注入効率が変化し、メモリの方向依
存性を生ずる。この方向依存性を生じない様にする為に
は、選択ゲート電極５の下の基板領域にのみチャネルド
ープする様にフォトレジストをマスクにイオンインプラ
ンテーションするが、マスクの合せ精度との関係で選択
ゲート電極５のゲート長を短くできず、微細化と注入効
率向上の点で不利であった。
選択ゲート電極５の下の高濃度不純物領域11をソース
領域２を形成する際DSAプロセスにより同時に作る。さ
らに選択ゲート電極５をサイドウォールを利用して極め
て短いゲート長に形成する。
領域２を形成する際DSAプロセスにより同時に作る。さ
らに選択ゲート電極５をサイドウォールを利用して極め
て短いゲート長に形成する。
メモリの注入効率の方向依存性が小さく、微細化しや
すい構造であり、しかも注入効率を従来より高くでき
る。
すい構造であり、しかも注入効率を従来より高くでき
る。
第１図に本発明の実施例を示す。基本的な構造は従来
と同じであるが、選択ゲート電極105をマスクにボロン
とヒ素（あるいはリン）をDSAによりドーピングし、高
濃度不純物領域111とソース領域102を同時に形成してい
る。この構造では高濃度不純物領域が選択ゲート電極10
5の下にあるいので、メモリの注入効率の方向依存性は
小さく、選択ゲート電極105のゲート長も、チャネルド
ープ領域に無関係に最小加工精度で短くできる。
と同じであるが、選択ゲート電極105をマスクにボロン
とヒ素（あるいはリン）をDSAによりドーピングし、高
濃度不純物領域111とソース領域102を同時に形成してい
る。この構造では高濃度不純物領域が選択ゲート電極10
5の下にあるいので、メモリの注入効率の方向依存性は
小さく、選択ゲート電極105のゲート長も、チャネルド
ープ領域に無関係に最小加工精度で短くできる。
第３図は本発明の他の実施例で、選択ゲート電極105
をポリシリコンのサイドウォールを利用したものであ
る。サイドウォールは、浮遊ゲート電極107と制御ゲー
ト電極109を形成した後、等方性のCVDによりポリシリコ
ンを堆積し、RIE（Reactive Ion Etch）等の異方性エッ
チにより、浮遊ゲート107端にポリシリコンのサイドウ
ォールを形成する。この後、このサイドウォールをマス
クにDASにより、高濃度不純物領域111とソース領域102
を同時に形成している。ドレイン領域103はサイドウォ
ールにより浮遊ゲート電極107と電気的に接続されない
ので、あらかじめn-領域112をドーピングしておく。サ
イドウォールを用いた場合、選択ゲート電極105のゲー
ト長は、サブミクロンに加工できるので、選択ゲートで
のチャネル電圧降下が小さく、ホットエレクトロンの発
生効率を高くできる。さらに、サイドウォール長と、高
濃度不純物領域111の長さをほぼ等しくできるので、浮
遊ゲート電極107の先端に高濃度不純物領域111が制御性
良く形成できるので、方向依存性を小さいまま、注入効
率を高めることができる。
をポリシリコンのサイドウォールを利用したものであ
る。サイドウォールは、浮遊ゲート電極107と制御ゲー
ト電極109を形成した後、等方性のCVDによりポリシリコ
ンを堆積し、RIE（Reactive Ion Etch）等の異方性エッ
チにより、浮遊ゲート107端にポリシリコンのサイドウ
ォールを形成する。この後、このサイドウォールをマス
クにDASにより、高濃度不純物領域111とソース領域102
を同時に形成している。ドレイン領域103はサイドウォ
ールにより浮遊ゲート電極107と電気的に接続されない
ので、あらかじめn-領域112をドーピングしておく。サ
イドウォールを用いた場合、選択ゲート電極105のゲー
ト長は、サブミクロンに加工できるので、選択ゲートで
のチャネル電圧降下が小さく、ホットエレクトロンの発
生効率を高くできる。さらに、サイドウォール長と、高
濃度不純物領域111の長さをほぼ等しくできるので、浮
遊ゲート電極107の先端に高濃度不純物領域111が制御性
良く形成できるので、方向依存性を小さいまま、注入効
率を高めることができる。
以上述べた通り、本発明により、選択ゲート長を短か
くでき、ホットエレクトロンの注入効率も高めることが
でき、さらに方向依存性も小さくでき、高集積、高速書
込みの半導体不揮発性メモリを実現できる。
くでき、ホットエレクトロンの注入効率も高めることが
でき、さらに方向依存性も小さくでき、高集積、高速書
込みの半導体不揮発性メモリを実現できる。
第１図はこの発明のDSAを用いた不揮発性メモリの断面
図、第２図は従来の不揮発性メモリの断面図、第３図
は、この発明の他の実施例でDSAとサイドウォールを用
いた不揮発性メモリの断面図である。 １、101……P+型半導体基板 ２、102……ソース領域 ３、103……ドレイン領域 ５、105……選択ゲート電極 ７、107……浮遊ゲート電極 ９、109……制御ゲート電極 11、111……高濃度不純物領域
図、第２図は従来の不揮発性メモリの断面図、第３図
は、この発明の他の実施例でDSAとサイドウォールを用
いた不揮発性メモリの断面図である。 １、101……P+型半導体基板 ２、102……ソース領域 ３、103……ドレイン領域 ５、105……選択ゲート電極 ７、107……浮遊ゲート電極 ９、109……制御ゲート電極 11、111……高濃度不純物領域
Claims (1)
- 【請求項１】Ｐ型の半導体基板表面部分に互いに間隔を
おいて設けられたＮ型のソース及びドレイン領域と、前
記ソース領域から前記ドレイン領域にかけて直列に設け
られた選択ゲート絶縁膜と薄い注入絶縁膜と、前記選択
ゲート絶縁膜上に設けられた選択ゲート電極と、前記注
入絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲ
ート電極と容量結合している制御ゲート電極と、前記選
択ゲート電極下の半導体基板表面のＰ型の高濃度不純物
領域とから成る半導体不揮発性メモリの製造方法におい
て、前記浮遊ゲート電極及び制御ゲート電極を形成した
後、等方性のCVDにてポリシリコンを形成し、リアクテ
ィブ・イオン・エッチにより前記浮遊ゲート電極の端に
サイドウォール状に前記選択ゲート電極を形成し、前記
サイドウォール状の選択ゲート電極をマスクとして前記
Ｐ型の高濃度不純物領域とソース領域を形成することを
特徴とする半導体不揮発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135919A JP2717543B2 (ja) | 1988-06-02 | 1988-06-02 | 半導体不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135919A JP2717543B2 (ja) | 1988-06-02 | 1988-06-02 | 半導体不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01304784A JPH01304784A (ja) | 1989-12-08 |
| JP2717543B2 true JP2717543B2 (ja) | 1998-02-18 |
Family
ID=15162916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135919A Expired - Lifetime JP2717543B2 (ja) | 1988-06-02 | 1988-06-02 | 半導体不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2717543B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5280446A (en) * | 1990-09-20 | 1994-01-18 | Bright Microelectronics, Inc. | Flash eprom memory circuit having source side programming |
| JPH05160413A (ja) * | 1991-12-09 | 1993-06-25 | Sharp Corp | 不揮発性半導体記憶装置 |
| US7071060B1 (en) | 1996-02-28 | 2006-07-04 | Sandisk Corporation | EEPROM with split gate source side infection with sidewall spacers |
| US5712180A (en) * | 1992-01-14 | 1998-01-27 | Sundisk Corporation | EEPROM with split gate source side injection |
| US5313421A (en) * | 1992-01-14 | 1994-05-17 | Sundisk Corporation | EEPROM with split gate source side injection |
| US6222762B1 (en) | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
| JPH06232413A (ja) * | 1992-12-31 | 1994-08-19 | Hyundai Electron Ind Co Ltd | フラッシュｅｅｐｒｏｍ及びその製造方法 |
| JP2710194B2 (ja) * | 1993-09-24 | 1998-02-10 | 日本電気株式会社 | 不揮発性半導体記憶素子とその製造方法 |
| JP2901473B2 (ja) * | 1993-12-09 | 1999-06-07 | 日本電気株式会社 | 不揮発性半導体集積回路装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109786A (en) * | 1978-02-16 | 1979-08-28 | Nec Corp | Semiconductor integrated circuit device |
| JPS60109289A (ja) * | 1983-11-17 | 1985-06-14 | Seiko Instr & Electronics Ltd | 不揮発性メモリ |
-
1988
- 1988-06-02 JP JP63135919A patent/JP2717543B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01304784A (ja) | 1989-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7315057B2 (en) | Split gate non-volatile memory devices and methods of forming same | |
| US7602008B2 (en) | Split gate non-volatile memory devices and methods of forming the same | |
| US7320913B2 (en) | Methods of forming split-gate non-volatile memory devices | |
| US4949140A (en) | EEPROM cell with integral select transistor | |
| EP0935293A2 (en) | Nonvolatile semiconductor memory device and method for fabricating the same, and semiconductor integrated circuit device | |
| EP0562299A1 (en) | Structure and fabrication method for EEPROM memory cell with selective channel implants | |
| US20040057286A1 (en) | Self-aligned split-gate NAND flash memory and fabrication process | |
| KR100397048B1 (ko) | 자기정렬매몰채널/접합적층게이트플래시메모리셀 | |
| US6465837B1 (en) | Scaled stack-gate non-volatile semiconductor memory device | |
| JP2717543B2 (ja) | 半導体不揮発性メモリの製造方法 | |
| US5828099A (en) | Semiconductor device having a nonvolatile memory cell in which the floating gate is charged with hot charge carriers at the source side | |
| US6313498B1 (en) | Flash memory cell with thin floating gate with rounded side wall, and fabrication process | |
| JP2842169B2 (ja) | 不揮発性半導体記憶装置 | |
| EP0700097B1 (en) | A self-aligned buried channel/junction stacked gate flash memory cell | |
| JP2006165451A (ja) | 半導体装置及びその製造方法 | |
| JP3019154B2 (ja) | 不揮発性半導体記憶装置および半導体集積回路装置 | |
| US6303454B1 (en) | Process for a snap-back flash EEPROM cell | |
| JP2882389B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPH06104451A (ja) | 不揮発性半導体記憶装置 | |
| US6303438B1 (en) | Method for manufacturing a nonvolatile semiconductor memory device having increased hot electron injection efficiency | |
| US20020110983A1 (en) | Method of fabricating a split-gate flash memory cell | |
| JPH02295169A (ja) | 不揮発性半導体記憶装置 | |
| JP2714805B2 (ja) | 半導体不揮発性メモリ | |
| JP2710194B2 (ja) | 不揮発性半導体記憶素子とその製造方法 | |
| JP4427431B2 (ja) | 半導体記憶装置、半導体記憶装置の製造方法および半導体記憶装置の動作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071114 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081114 Year of fee payment: 11 |