KR100397048B1 - 자기정렬매몰채널/접합적층게이트플래시메모리셀 - Google Patents

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KR100397048B1
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Abstract

유효 채널 길이의 치수가 적층 게이트 구조의 임계 치수에 영향을 받지않는, 개량된 단일 트랜지스터 EEPROM 셀 구조 및 이러한 셀 구조의 제조 방법이 개시된다. 이러한 셀 구조(210)는 n- 매몰 채널/접합 영역(216)을 포함하는데, 이 영역(216)은 터널 산화막(226) 및 적층 게이트 구조(234)를 형성하기 전에 임플란트(주입)된다. 적층 게이트가 형성된 후, p 형 드레인 영역(222)이 큰 경사각(tilt angle)으로 기판에 임플란트된다. 이후, n+ 소오스 영역 및 n+ 드레인 영역(218, 224)이 적층 게이트 구조에 의해 자기 정렬되도록 기판에 임플란트된다. 본 발명의 셀 구조는 작은 크기로의 척도조정(scalability)이 용이하며 고밀도 응용에 유용하다.

Description

자기정렬 매몰 채널/접합 적층 게이트 플래시 메모리셀{A SELF-ALIGNED BUIED CHANNEL/JUNCTION STACKED GATE FLASH MEMORY CELL}
본 발명은 일반적으로 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리 소자(EEPROM)와 같은 부동 게이트 메모리 소자 및 이러한 메모리 소자의 제조 방법에 관한 것이다. 특히, 본 발명은 고 밀도 응용에 적합한 개량된 단일 트랜지스터 EEPROM 셀의 구조 및 이의 제조에 관한 것이다.
일반적으로 본 기술 분야에서 널리 공지된 바와 같이, EPROM 밀도의 장점들을 EEPROM의 전기적 소거 능력과 결합한 중요한 메모리 소자로서 최근 등장한 "플래시 EEPROM"이라고 불리는 종류의 비휘발성 메모리 소자들이 있다. 이 플래시 EEPROM은 전기적 소거 기능을 가지며, 셀 크기를 작게 해준다. 도 1은 종래 기술의 비대칭 플래시 EEPROM 셀(10)의 단면도를 예시한 것이다. 이 EEPROM 셀은 전형적으로 p 형 도전성의 기판(12)으로 형성되며, 이 기판에는 n+ 드레인 영역(14)과 n 형 이중-확산 소오스 영역(16)이 매몰된다. 이중-확산 소오스 영역(16)은 깊이가 깊게 확산되지만은 도핑된 깊이는 얕은 n 접합부(18)와 그리고 보다 깊게 도핑되었지만은 보다 얕은, 상기 깊은 n 접합부(18)에 매몰된 n+ 접합부(20)로 형성된다. 깊게 확산된 n 접합부(18)는 통상 인을 임플란트시켜 형성되고, 깊이가 얕은 n+ 접합부(20)는 통상 인을 임플란트한 후 비소를 임플란트시켜 형성된다.
비교적 얇은 게이트 유전체층(22)(즉, 대략 100Å의 균일한 두께를 갖는 실리콘 산화막)이 기판(12)의 상부 표면과 도전성 폴리실리콘 부동 게이트(24)사이에 삽입된다. 폴리실리콘 제어 게이트(26)는 인터폴리 유전체층(28)에 의해 부동 게이트(24) 위에 절연적으로 지지된다. 부동 게이트(24), 인터폴리 유전체층(28) 및 제어 게이트(26)는 적층 게이트 구조를 형성한다. 기판(12)에 있는 채널 영역(30)은 드레인 영역(14)과 소오스 영역(16)을 분리한다. 전체적인 구조는 산화막 절연층(32)에 의해 덮여씌워져, 트랜지스터 셀 구조가 주변 소자들로부터 분리되게된다. 또한, 산화막층(32)을 거쳐 소오스 영역(16)에 소오스 전압(VS)을 인가하고, 제어 게이트(26)에 게이트 전압(VG)을 인가하며, 산화막층(32)을 거쳐 드레인 영역(14)에 드레인 전압(VD)을 인가하는 수단이 제공된다.
종래 기술의 동작에 따르면, 도 1의 플래시 EEPROM 셀은 비교적 높은 전압(VG)(대략 +12V)을 제어 게이트(26)에 인가하고 중간 정도의 높은 전압(VD)(대략 +9V)을 드레인 영역(14)에 인가함으로써, 드레인(14)부근의 채널 영역(30)에서 "열"(고 에너지) 전자가 생성된다. 생성된 열전자는 게이트 유전체(22)를 통하여 가속되어 부동 게이트(24)로 들어가는데, 이는 부동 게이트가 절연체로 둘러싸여 있기 때문에 부동 게이트에서 트랩된다. 그 결과, 부동 게이트의 문턱 전압은 3 내지 5V 정도 증가될 수도 있다. 트랩된 열전자에 의한 셀의 문턱 전압 또는 채널 컨덕턴스에 있어서의 변화에 의해 셀이 프로그램된다.
도 1의 플래시 EEPROM 셀을 소거하기 위하여, 비교적 높은 전압(VS)(대략 +12V)이 소오스 영역(16)에 인가되며, 제어 게이트(26)는 접지된다(VG=0). 드레인 영역(14)은 대개 부동 상태이다. 이러한 조건에서, 강한 전계가 부동 게이트와 소오스 영역 사이의 터널 산화막 전역에서 발생된다. 부동 게이트에 트랩된 전자는 n+ 형 소오스 영역(16)을 덮는 부동 게이트의 일부분쪽으로 이동하여 이 부분에서 밀집되고, 파울러-노드하임(F-N) 타널링에 의해 부동 게이트(24)로부터 소오스 영역(16)으로 추출된다.
이와 같은 통상적인 EEPROM 셀에 필요한 높은 프로그램 및 소거 전압은 중요한 문제가 된다. 이와 같은 필요 조건은 전원 전압을 필수적인 프로그램 및 소거 전압 레벨로 승압하기 위한 특정한 충전 펌핑 회로의 제공에 의해 이러한 소자를 동작시킬 때, 분리형의 고전압 전원이 필요한 원인이 된다. 도 1의 플래시 EEPROM 셀의 다른 단점은 p 형 기판에서의 유효 채널 길이(Leff)가 변화되기 쉽고 정확하게 제어하기가 어려운 적층 게이트 구조의 임계 치수에 영향을 받기 쉽다는 것이다. 그 결과, 통상적인 EEPROM 셀은 작은 크기(즉, 1 마이크론 기술에서 서브 하프 마이크론으로의 설계)로 척도조정(scalability)을 할 수 없다.
따라서, 유효 채널 길이 치수가 적층 게이트 구조의 임계 치수에 영향을 받지 않도록 하기 위하여 개량된 단일 트랜지스터 EEPROM 셀 구조와 이를 제조하는 방법을 제공하는 것이 요구된다. 또한, 셀 구조를 작은 크기로 척도조정하는 것이 용이하고 고밀도 응용에서 사용하기에 적합하게 하는 것이 요구된다.
따라서, 본 발명의 전체적인 목적은 종래 기술의 플래시 EEPROM 메모리 소자의 단점을 극복하는 개량된 단일 트랜지스터 EEPROM 셀 구조를 제공하는 것이다.
본 발명의 한 목적은 유효 채널 길이의 치수가 적층 게이트 구조의 임계 치수에 영향을 받지않는, 개량된 단일 트랜지스터 EEPROM 셀 구조 및 이의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 셀 구조를 작은 크기로 척도조절하는 것이 용이하고, 고밀도 응용에서 사용하기에 적합한 개량된 단일 트랜지스터 EEPROM 셀 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 밴드간 터널링에 의해 유도되는 누설 전류를 최소화하기 위하여 완화된 소오스 접합 브레이크다운을 갖는 개량된 단일 트랜지스터 EEPROM 셀 구조를 제공하는 것이다.
상기 목적들에 따라서, 본 발명은 실리콘 반도체 기판을 포함하는 단일 트랜지스터 EEPROM 셀 구조를 제공한다. n- 매몰 채널/접합 영역이 기판에 배치된다. 기판에서, 소오스를 정의하는, n- 매몰 채널/접합 영역의 일측에 n+ 소오스 영역이 배치된다. 기판에서, 드레인을 정의하는, n- 매몰 채널/접합 영역의 타측에 드레인 구조가 배치된다. 상기 드레인 구조는 제 1의 p 형 드레인 영역과, 상기 제 1의 p형 드레인 영역에 배치된 제 2의 n+ 형 드레인 영역을 포함한다. 터널 산화막이 기판상에 배치된다. 적층 게이트 구조가 터널 산화막상에 배치된다.
본 발명의 다른 양상에 따르면, 실리콘 반도체 기판에 자기 정렬 플래시 메모리 셀 소자를 형성하는 방법이 제공된다.
본 발명의 상기 목적 및 다른 목적, 그리고 본 발명의 장점들은 첨부 도면들을 참조하여 설명되는 하기의 상세한 설명으로부터 보다 명확해질 것이다. 도면들에서, 동일한 소자에는 동일한 도면 부호가 제공된다.
도 1은 종래기술에 따른 비대칭 플래시 EEPROM 셀의 단면도.
도 2는 본 발명에 따라 구성된 단일 트랜지스터 EEPROM 셀의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
12, 212: 기판 24, 228: 부동 게이트
26, 232: 제어 게이트 210: 플래시 EEPROM 셀 구조
216: n- 매몰 채널/접합 영역 218: n+소오스 영역
220: 소오스 기판 222: p 형 소오스 영역
224: n+ 드레인 영역 226: 터널 산화막
230: 인터-게이트 유전체 234: 적층 게이트 구조
본 발명의 메모리 셀 구조는 플래시 EEPROM 셀에 관하여 설명된다. 이와 같은 플래시 EEPROM 셀은 단일 트랜지스터로서 형성될 수 있다. 당업자에게 있어서 이러한 본 발명의 개량된 플래시 EEPROM 셀 구조가 다른 응용에도 많이 이용될 수 있다는 것은 자명하다. 특히, 본 발명의 EEPROM 셀은 전기적으로 소거가능하고 프로그램가능한 논리 어레이 및 다른 프로그램 가능한 논리 소자에 이용될 수 있다.
도 2는 본 발명에 따라 구성된 적층 게이트를 갖는 단일 트랜지스터 메모리 셀 구조(210)를 도시한다. 메모리 셀 구조는 필드 산화막 영역(214)에 의해 절연된 기판(212)의 일부분에 형성된다. 전형적으로, 기판(212)은 p 형 반도체 재료로 형성된다. n- 매몰 채널/접합 영역(216)이 기판(212)에 임플란트된다. 기판에는 또한 n+ 형 소오스 영역(218) 및 드레인 구조(220)가 매몰된다. 드레인 구조(220)는 제 1의 p형 임플란트 및 확산 영역(222)과 이 영역(222)에 형성된 제 2의 n+형 영역(224)을 포함한다.
균일한 두께의 터널 산화막(226)이 기판(212)의 상부 표면에 제공된다. 터널 산화막(226)은 대략 100Å의 두께를 갖지만, 서브 마이크론 기술의 경우 더 적게(즉, 50-90Å 범위로) 형성될 수도 있다. 폴리실리콘 부동 게이트(228)가 터널 산화막(226)상에 제공되며, 인터-게이트 유전체(230)가 제어 게이트(232)로부터 부동 게이트(228)를 분리한다. 부동 게이트(228), 인터-게이트 유전체(230) 및 제어 게이트(232)는 적층 게이트 구조(234)를 형성한다. 도시된 바와 같이, 적층 게이트 구조(234)는 n- 매몰 채널/접합 영역(216) 위에 형성되며, 소오스 영역(218)과 드레인 영역(220)사이에서 연장된다. 터널 산화막(226)이 n+ 소오스 영역(218)의 일부분(219), p 형 드레인 영역(222), 및 n+ 형 드레인 영역(224)의 일부분을 덮는 식으로 이들 위에 놓인 것이 주목된다. 또한, 소오스 전압(VS)을 소오스 영역(218)에, 게이트 전압(VG)을 제어 게이트(232)에, 그리고 드레인 전압(VD)을 드레인영역(224)에 인가하는 수단이 제공된다.
n-매몰 채널/접합 영역(216)은 n+/n-접합에 기인하는 적은 전계로 인하여 소오스 접합 브레이크다운 전압을 크게 증가시키는 역할을 한다. 열 정공들의 발생 감소는 밴드간 터널링에 의해 야기되는 누설 전류를 최소화하는 데에 유용하며, 또한 터널 산화막에서 열 정공을 트랩하여, 소거 분포 및 신뢰성을 향상시킨다. 중간 정도의 고전압(VD)이 드레인에 인가되고, 프로그래밍 동안 상대적으로 높은 전압(VG)이 게이트에 인가되기 때문에 (이는 도 1의 플래시 EEPROM 셀의 통상적인 동작과 일치한다), 열전자는 터널 산화막(226)을 통해 가속되어 부동 게이트(228)에 인가되며, 이 부동 게이트에서 트랩된다.
다른 한편으로, 소거동작 동안에는, 상대적으로 높은 전압(VS)이 소오스에 인가되고 게이트는 접지되며(또는, 음 전압(-VG)이 게이트에 인가되며) 드레인은 부동 상태로 남아있게 된다. 그 결과, F-N 터널링이 부동 게이트에서 소오스까지 일어남으로써 부동 게이트를 방전시킨다. 상기 설명으로부터, 본 발명의 셀 구조에서의 기록(프로그래밍) 및 소거 동작은 모두 도 1의 EEPROM 셀(10)에 대한 동작과 일치한다는 것이 명백하다. 따라서, 상기 셀 구조(210)는 고밀도 응용에 이용하기에 적합하다.
드레인에 제공된 p 형 임플란트 및 확산 영역(222)이 셀의 실제 채널 길이를 정하기 때문에, 이 채널 길이가 적층 게이트 구조(234)의 임계 치수로부터 전혀 영향을 받지 않게된다. 또한, n- 매몰 채널/접합 영역(216)과 함께 p 형 영역(222)은열전자들의 생성을 증대시킴으로써 도 1의 종래 기술의 EEPROM 셀 보다 훨씬 더 개선된 효과를 가져온다. 결과적으로, 본 발명은 셀의 프로그래밍 속도를 증대시킬 수 있다.
본 발명에 따른 플래시 메모리 셀의 제조는 다음의 단계들을 포함한다.
첫째, 단일 기판에서 다수의 플래시 EEPROM 셀들이 형성되는 영역을 분리하기 위하여, 기판(212)에 필드 산화막 영역(214)을 형성한다. 로커스(ROCOS : Local Oxidation of Silicon)공정 후, 기판(212)에 n- 매몰 채널/접합 영역(216)을 임플란트한다. n- 매몰 채널/접합 영역(216)에 사용되는 도펀트는 1×1013내지 3× 1014이온들/cm2의 밀도를 갖는 인이다. 이러한 n- 매몰 채널/접합 영역(216)의 인 확산의 깊이는 실제 소자의 크기에 따라 1000-2000Å이 바람직하다. 그런 다음, 기판(212)의 표면 상에 터널 산화막(226)을 성장시킨다. 이후, 터널 산화막(226) 상에 부동 게이트(228), 인터-게이트 유전체(230)(전형적으로, 실리콘 산화막, 또는 실리콘 산화막과 질화막의 혼합물) 및 제어 게이트(232)로 구성되는 적층 게이트 구조(234)를 형성한다. 통상적인 제조 기술에 따라서, 적층 게이트 구조(234)의 여러 구성요소들은 연속적인 층들로 형성된 다음 식각되어 최종 구조를 이룬다.
적층 게이트 구조(234)가 형성된 후, 셀의 제 1 측 즉, 소오스를 마스킹하고, 셀의 제 2 측 즉, 드레인에 큰 경사각(tilt angle)으로 도펀트를 임플란트시킴으로써 p 형 영역(222)을 형성한다. 여기서 "큰 경사각"이란 용어는 적층 게이트 구조(234)에 수직인 라인(238)과 라인(236)간의 각도를 나타낸다. 큰 경사각은 바람직하게는 15° 내지 45°의 범위에 있다. p형 영역(222)은, 5×1013내지 8×1014이온들/cm2의 범위의 농도와 20-70keV의 에너지로 p형 도펀트(예를 들어, 붕소 이온)를 기판에 임플란트시킨 다음, 임플란트된 이온을 열적 사이클로 구동한다.
마지막으로, n+ 소오스 영역(218)과 n+ 드레인 영역(224)이 30-70keV 범위의 에너지로 비소 도펀트를 이용하여 기판에 임플란트되며 열적으로 구동된다. 적층 게이트 구조(234)가 드레인 영역(224)과 소오스 영역(218)을 임플란트시키기 전에 형성되기 때문에, 소오스 및 드레인은 적충 게이트 구조(224)에 자기 정렬된다.
상기 설명한 바와 같이, 본 발명은 유효 채널 길이의 치수가 적층 게이트 구조의 임계 치수에 영향을 받지않는, 개량된 단일 트랜지스터 EEPROM 셀 구조 및 이러한 셀 구조의 제조 방법을 제공한다. 이러한 셀 구조는 터널 산화막 및 적층 게이트 구조가 형성되기 전에 임플란트된 n- 매몰 채널/접합 영역(216)을 포함한다. 적층 게이트가 형성된 후, p 형 드레인 영역이 큰 경사각으로 기판에 임플란트된다. 이후, n+ 소오스 영역 및 n+ 드레인 영역이 적층 게이트 구조에 자기 정렬된다.
지금까지 본 발명의 바람직한 실시예가 예시적으로 설명되었으며, 이러한 바람직한 실시예는 본 발명의 범위 내에서 변형될 수 있다. 또한, 본 발명의 범위를 벗어나지 않으면서 본 발명에 특정한 상황 또는 물질을 적용하기 위한 다양한 변형들이 이루어질 수 있다. 따라서, 본 발명은 개시된 실시예에 한정되지 않으며, 첨부된 청구항들의 범위 내에 있는 모든 실시예들을 포함한다.

Claims (3)

  1. 실리콘 반도체 기판에 자기정렬된 단일 트랜지스터 메모리 셀 구조를 형성하는 방법으로서,
    상기 기판 표면에 1000 내지 2000Å의 깊이로 n- 매몰 채널/접합 영역(216)을 임플란트하는 단계와;
    상기 기판 표면상에 100Å 이하의 두께로 터널 산화막(226)을 형성하는 단계와;
    상기 n- 매몰 채널/접합 영역(216)위의 상기 터널 산화막(226)상에 적층 게이트 구조(234)를 형성하는 단계와;
    소오스를 정의하는, 상기 n- 매몰 채널/접합 영역(216)의 제 1 측을 마스킹하는 단계와;
    드레인을 정의하는, 상기 n- 매몰 채널/접합 영역의 제 2 측에 p 형 드레인 영역(222)을 임플란트하는 단계와; 그리고
    상기 기판에서, 상기 소오스 및 드레인 각각에 n+ 소오스 영역(218)과 n+ 드레인 영역(224)을 임플란트하는 단계를 포함하며,
    여기서, 상기 적층 게이트 구조(234)는 부동 게이트(228), 상기 부동 게이트(228)상에 배치된 인터-게이트 유전체(230), 및 상기 인터-게이트 유전체(230)상에 배치된 제어 게이트(232)로 구성되고,
    상기 터널 산화막(226)은 상기 n+ 형 소오스 영역(218)의 일부분(219), 상기p 형 드레인 영역(222), 및 상기 제 2 n+ 드레인 영역(224)의 일부분(225)을 덮는 식으로 이들 위에 놓이며,
    상기 p 형 드레인 영역(222)을 15° 내지 45° 범위의 경사 각도로 상기 드레인에 임플란트시킴으로써, 상기 메모리 셀의 채널 길이가 상기 드레인에서 설정되고 상기 적층 게이트 구조의 임계 치수에 영향을 받지 않도록 하는 것을 특징으로 하는 단일 트랜지스터 메모리 셀 구조를 형성하는 방법.
  2. 제 1 항에 있어서, 상기 n- 매몰 채널/접합 영역(216)은 1×1013내지 3×1014이온들/cm2범위의 농도로 인 이온들을 임플란트함으로써 형성되는 것을 특징으로 하는 단일 트랜지스터 메모리 셀 구조를 형성하는 방법.
  3. 제 1 항에 있어서, 상기 p 형 드레인 영역(222)은 5×1013내지 8×1014이온들/cm2범위의 농도로 붕소 이온들을 임플란트함으로써 형성되는 것을 특징으로 하는 단일 트랜지스터 메모리 셀 구조를 형성하는 방법.
KR1019950027552A 1994-09-01 1995-08-30 자기정렬매몰채널/접합적층게이트플래시메모리셀 KR100397048B1 (ko)

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US08/299,876 US5574685A (en) 1994-09-01 1994-09-01 Self-aligned buried channel/junction stacked gate flash memory cell
US08/299,876 1994-09-01

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