JPH033273A - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JPH033273A JPH033273A JP13655589A JP13655589A JPH033273A JP H033273 A JPH033273 A JP H033273A JP 13655589 A JP13655589 A JP 13655589A JP 13655589 A JP13655589 A JP 13655589A JP H033273 A JPH033273 A JP H033273A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000007667 floating Methods 0.000 claims abstract description 22
- 239000012535 impurity Substances 0.000 abstract description 11
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- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052785 arsenic Inorganic materials 0.000 abstract description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052796 boron Inorganic materials 0.000 abstract description 2
- 238000002955 isolation Methods 0.000 abstract description 2
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- 229910052710 silicon Inorganic materials 0.000 description 3
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピュータなどの電子機器に用いられて
いる半導体不揮発性メモリに関する。
いる半導体不揮発性メモリに関する。
この発明は、浮遊ゲート型の半導体不揮発性メモリにお
いて、情報の書き込み時間及び読み出し時間に影響する
チャネル長を、ゲート電極ではなく不純物領域の長さで
形成することにより、情報の高速書き込み及び高速読み
出しを可能にしたものである。
いて、情報の書き込み時間及び読み出し時間に影響する
チャネル長を、ゲート電極ではなく不純物領域の長さで
形成することにより、情報の高速書き込み及び高速読み
出しを可能にしたものである。
従来、第２図に示すように、Ｐ形シリコン基板ｌの表面
にゲート酸化膜７を介して浮遊ゲート電極８を設け、さ
らに、浮遊ゲート電極８の上に制御ゲート絶縁膜９を介
して制御ｎゲート電極ＩＯを設け、浮遊ゲート電極８に
対してイオン注入により自己整合的にＮ°°不純物領域
のソース領域３及びドレイン領域４を基板１の表面に互
いに間隔を置いて設けた半導体不揮発性メモリが知られ
ている０例えば、Ｓ、 ０ｈｙａ ｅｔ ａｌ ”Ｓｉ
ｎｇｌｅ ５Ｖ ＥＰＲＯＭｗｉｔｈ ｓｕｂｇｉｃｒ
ｏｎ ｍｅｍｏｒｙ ｔｒａｎｓｉｓｔ、ｏｒ ａｎｄ
ｏｎ−ｃｈｉｐｈｉｑｈ ｖｏｌｔａｑｅ ｑｅｎｅ
ｒａｔｏｒ”ｉｎ １９８３ ｒＥＤＭ Ｄｉｑ、Ｔｅ
ｃｈ。
にゲート酸化膜７を介して浮遊ゲート電極８を設け、さ
らに、浮遊ゲート電極８の上に制御ゲート絶縁膜９を介
して制御ｎゲート電極ＩＯを設け、浮遊ゲート電極８に
対してイオン注入により自己整合的にＮ°°不純物領域
のソース領域３及びドレイン領域４を基板１の表面に互
いに間隔を置いて設けた半導体不揮発性メモリが知られ
ている０例えば、Ｓ、 ０ｈｙａ ｅｔ ａｌ ”Ｓｉ
ｎｇｌｅ ５Ｖ ＥＰＲＯＭｗｉｔｈ ｓｕｂｇｉｃｒ
ｏｎ ｍｅｍｏｒｙ ｔｒａｎｓｉｓｔ、ｏｒ ａｎｄ
ｏｎ−ｃｈｉｐｈｉｑｈ ｖｏｌｔａｑｅ ｑｅｎｅ
ｒａｔｏｒ”ｉｎ １９８３ ｒＥＤＭ Ｄｉｑ、Ｔｅ
ｃｈ。
Ｐａｐｅｒｓ、 ｐｐ５７０（１９８３）に記載されて
いる。
いる。
〔発明が解決しようとする！１８〕
しかし、従来の半導体不揮発性メモリは、情報の書き込
み時間及び読み出し時間に大きく影響するチャネル長し
が、浮遊ゲート電極８に対して自己整合的にイオン注入
により形成されたソース領域３とドレイン領域４との距
離で設計されているために、チャネル長しは浮遊ゲート
電極８の長さのバラツキに影響される。従って、非常に
短いチャネル長りの半導体不運発性メモリは困難であり
、その結果、情報の高速書き込み及び読み出しが難しい
という欠点があった。
み時間及び読み出し時間に大きく影響するチャネル長し
が、浮遊ゲート電極８に対して自己整合的にイオン注入
により形成されたソース領域３とドレイン領域４との距
離で設計されているために、チャネル長しは浮遊ゲート
電極８の長さのバラツキに影響される。従って、非常に
短いチャネル長りの半導体不運発性メモリは困難であり
、その結果、情報の高速書き込み及び読み出しが難しい
という欠点があった。
そこで、この発明は従来のこのような欠点を解決するた
めに、チャネル長をゲート電極ではなく不純物領域の長
さで形成することにより、情報の高速書き込み及び高速
読み出しを可能にした。
めに、チャネル長をゲート電極ではなく不純物領域の長
さで形成することにより、情報の高速書き込み及び高速
読み出しを可能にした。
以下に、この発明の実施例を図面に基づいて説明する。
第１図は本発明の半導体不揮発性メモリの第１の実施例
の断面図である。Ｐ形シリコン基板ｌの表面に、ゲート
酸化Ｈ７を介して浮遊ゲート電極８．さらに浮遊ゲート
電極８に対して制御ゲート絶縁膜９を介して制御ゲート
電極１０が設けられている。また、Ｎ′″形ソース領域
３及びＮ０形ドレイン領域４が、浮遊ゲート電極８に対
して自己整合的に基板１の表面に設けられている。
の断面図である。Ｐ形シリコン基板ｌの表面に、ゲート
酸化Ｈ７を介して浮遊ゲート電極８．さらに浮遊ゲート
電極８に対して制御ゲート絶縁膜９を介して制御ゲート
電極１０が設けられている。また、Ｎ′″形ソース領域
３及びＮ０形ドレイン領域４が、浮遊ゲート電極８に対
して自己整合的に基板１の表面に設けられている。
Ｎ゛形ソース領域３より低い濃度であるＮ−形のソース
領域６は、浮遊ゲート電極８の下のチャネル表面に形成
され、浮遊ゲート電極８に対してドレイン領域４の外側
に自己整合的に導入されてたＰ０形領域５と重なる結果
、電気的なＮ−形ソース領域６の長さが制御されている
。Ｎ−形ソース領域の深さは、ソース領域３及びＰ影領
域２より浅く形成する。従って、第１図に示した本発明
の半導体不揮発性メモリにおいては、チャネル長りは、
Ｎ−形ソース領域６とＮ３形ドレイン領域４との間に形
成されたＰ°形領領域５巾で制御される。即ち、チャネ
ル長しは、浮遊、ゲート電極８の長さにかかわらず、Ｎ
９形ドレイン領域４の横方向の長さと、Ｐ′″形領域５
の横方向の長さとの差によって制御される０例えば、Ｎ
゛形ドレイン領域４の不純物としてヒ素を、Ｐ°形領領
域５不純物としてホウ素を用いることにより、不純物の
拡散係数の相違を利用することにより、チャネル長りを
安定して形成できる。また、メモリを複数個アレイ状に
形成する場合は、各メモリ間の分離をする必要がある。
領域６は、浮遊ゲート電極８の下のチャネル表面に形成
され、浮遊ゲート電極８に対してドレイン領域４の外側
に自己整合的に導入されてたＰ０形領域５と重なる結果
、電気的なＮ−形ソース領域６の長さが制御されている
。Ｎ−形ソース領域の深さは、ソース領域３及びＰ影領
域２より浅く形成する。従って、第１図に示した本発明
の半導体不揮発性メモリにおいては、チャネル長りは、
Ｎ−形ソース領域６とＮ３形ドレイン領域４との間に形
成されたＰ°形領領域５巾で制御される。即ち、チャネ
ル長しは、浮遊、ゲート電極８の長さにかかわらず、Ｎ
９形ドレイン領域４の横方向の長さと、Ｐ′″形領域５
の横方向の長さとの差によって制御される０例えば、Ｎ
゛形ドレイン領域４の不純物としてヒ素を、Ｐ°形領領
域５不純物としてホウ素を用いることにより、不純物の
拡散係数の相違を利用することにより、チャネル長りを
安定して形成できる。また、メモリを複数個アレイ状に
形成する場合は、各メモリ間の分離をする必要がある。
第１図のように、基板１の表面に、基板より高い濃度の
Ｐ影領域２を設けることによりフィールド絶縁膜１１の
下の闇値電圧を高くして分離できる。この領域は、Ｎ４
形ソース領域及びドレイン領域より深い領域であるため
に分離できる。
Ｐ影領域２を設けることによりフィールド絶縁膜１１の
下の闇値電圧を高くして分離できる。この領域は、Ｎ４
形ソース領域及びドレイン領域より深い領域であるため
に分離できる。
本発明のメモリの読み出しは、制御ゲート電極１０に一
定電圧（例えば、電源電圧）を印加した状態でのソース
領域３とドレイン領域４との間のチャネル領域のコンダ
クタンスを検出することにより行うことができる０例え
ば、浮遊ゲート電極８に電子が多数人うている場合は、
チャネルコンダクタンスは低く、逆に浮遊ゲート電極８
にあまり電子が入っていない場合は、チャネルコンダク
タンスは高くなる。即ち、チャネルコンダクタンスの大
きさによって、情報を読み出しことができる。
定電圧（例えば、電源電圧）を印加した状態でのソース
領域３とドレイン領域４との間のチャネル領域のコンダ
クタンスを検出することにより行うことができる０例え
ば、浮遊ゲート電極８に電子が多数人うている場合は、
チャネルコンダクタンスは低く、逆に浮遊ゲート電極８
にあまり電子が入っていない場合は、チャネルコンダク
タンスは高くなる。即ち、チャネルコンダクタンスの大
きさによって、情報を読み出しことができる。
次に、情報の書き込み、即ち、浮遊ゲート電極８への電
子注入の方法について述べる。
子注入の方法について述べる。
ドレイン領域４に基板１及びソース領域３に対して、基
板１とゲート酸化膜７との間の電位障壁である３、２ｅ
Ｖ以上の電圧を印加し、制御′ｎゲート電極１０に約１
０Ｖ程度の高電圧を印加することによりチャネル電流を
流し、そのチャネル電流によってホットエレクトロンを
発生させ、その一部を浮遊ゲート電極８へ注入する。本
発明のメモリにおいては、チャネル長りを０．５ａ以下
に形成できるので、書き込みドレイン電圧を５ｖより低
くできるばかりでなく、１００μＳｅｃより早い時間で
書き込みを行うことができる。チャネル長しが短いと、
ホットエレクトロンの発生率が高くできるためである。
板１とゲート酸化膜７との間の電位障壁である３、２ｅ
Ｖ以上の電圧を印加し、制御′ｎゲート電極１０に約１
０Ｖ程度の高電圧を印加することによりチャネル電流を
流し、そのチャネル電流によってホットエレクトロンを
発生させ、その一部を浮遊ゲート電極８へ注入する。本
発明のメモリにおいては、チャネル長りを０．５ａ以下
に形成できるので、書き込みドレイン電圧を５ｖより低
くできるばかりでなく、１００μＳｅｃより早い時間で
書き込みを行うことができる。チャネル長しが短いと、
ホットエレクトロンの発生率が高くできるためである。
次に、情報の消去は紫外線によ。て行うことができる。
また、第３図に示した本発明の半導体不揮発性メモリの
第２の実施例の断面図の構造にすることにより電気的に
消去もできる。即ち、Ｎ゛形ソース領域３の周囲にＮ−
形ソース領域２１を追加することにより、ソース領域３
に約１５Ｖの高電圧を制御ゲート電橋１０に対して印加
することにより、ゲート酸化膜７に高電界を印加して、
浮遊ゲート電極８の中の電子をソース領域３に抜き取る
ことができる。高電圧は、チップ内に昇圧回路を設けれ
ば得られる。高圧を発生するためには、基板ｌはＰ形に
する必要がある。第１図のメモリにおいても、Ｎ−形ソ
ース領域６の濃度を消去時に表面ブレイクダウン電圧を
消去電圧以上に上げる値に設定すれば消去できる。電気
的に消去するためには、ゲート酸化膜を約１００成型度
の薄い酸化膜にする必要がある。電気的消去を行うこと
により、消去後のメモリの闇値電圧は紫外線消去よりも
低くできるので、読み出し時のチャネルコンダクタンス
が高くできる。従って、高速読み出しができる。また、
チャネル長しが０．５−以下と短くできるため、さらに
、チャネルコンダクタンスが高くでき、より高速読み出
しができる。
第２の実施例の断面図の構造にすることにより電気的に
消去もできる。即ち、Ｎ゛形ソース領域３の周囲にＮ−
形ソース領域２１を追加することにより、ソース領域３
に約１５Ｖの高電圧を制御ゲート電橋１０に対して印加
することにより、ゲート酸化膜７に高電界を印加して、
浮遊ゲート電極８の中の電子をソース領域３に抜き取る
ことができる。高電圧は、チップ内に昇圧回路を設けれ
ば得られる。高圧を発生するためには、基板ｌはＰ形に
する必要がある。第１図のメモリにおいても、Ｎ−形ソ
ース領域６の濃度を消去時に表面ブレイクダウン電圧を
消去電圧以上に上げる値に設定すれば消去できる。電気
的に消去するためには、ゲート酸化膜を約１００成型度
の薄い酸化膜にする必要がある。電気的消去を行うこと
により、消去後のメモリの闇値電圧は紫外線消去よりも
低くできるので、読み出し時のチャネルコンダクタンス
が高くできる。従って、高速読み出しができる。また、
チャネル長しが０．５−以下と短くできるため、さらに
、チャネルコンダクタンスが高くでき、より高速読み出
しができる。
この発明、以上説明したように、浮遊ゲート形半導体不
揮発性メモリにおいて、チャネル長を不純物拡散長で制
御する構造にすることにより、０．５ｘ以下の短いチャ
ネル長のメモリの実装することにより、１００μｓｅｃ
以上の高速情報書き込み、さらに、高速情報読み出しを
容易にする効果がある。
揮発性メモリにおいて、チャネル長を不純物拡散長で制
御する構造にすることにより、０．５ｘ以下の短いチャ
ネル長のメモリの実装することにより、１００μｓｅｃ
以上の高速情報書き込み、さらに、高速情報読み出しを
容易にする効果がある。
第１図はこの発明に係る半導体不運発性メモリの第１実
施例の断面図であり、第２図は従来の半導体不揮発性メ
モリの断面図である。第３図はこの発明にかかる半導体
不揮発性メモリの第２実施例の断面図である。 Ｐ形シリコン基板 Ｎ°形ソース領域 Ｎ９形ドレイン領域 Ｐ゛形領領 域−形ソース領域 ゲート酸化膜 浮遊ゲート電極 制御ゲート絶縁膜 制御ゲート電極 以上 千講４本ネオー亮吐メモリの虹面区 第１図 ０
施例の断面図であり、第２図は従来の半導体不揮発性メ
モリの断面図である。第３図はこの発明にかかる半導体
不揮発性メモリの第２実施例の断面図である。 Ｐ形シリコン基板 Ｎ°形ソース領域 Ｎ９形ドレイン領域 Ｐ゛形領領 域−形ソース領域 ゲート酸化膜 浮遊ゲート電極 制御ゲート絶縁膜 制御ゲート電極 以上 千講４本ネオー亮吐メモリの虹面区 第１図 ０
Claims (1)
- 第１導電形の第１の半導体領域上に互いに間隔を置いて
設けられた第２導電形のソース領域及びドレイン領域と
、前記ソース領域及びドレイン領域との間の前記第１の
半導体領域の表面にゲート絶縁膜を介して設けられた浮
遊ゲート電極と、前記浮遊ゲート電極に制御ゲート絶縁
膜を介して設けられた制御ゲート電極とから成る半導体
不揮発性メモリにおいて、前記第１の半導体領域の表面
にメモリ分離用の第１導電形の第２の半導体領域を設け
、前記ドレイン領域の外側に第１導電形の第３の半導体
領域を設け、前記ソース領域と前記ドレイン領域との間
の第１の半導体領域表面に第２導電形の第２のソース領
域を設けることにより、前記半導体不揮発性メモリのチ
ャネル長を、前記第２のソース領域と前記ドレイン領域
との間に形成された第１導電形の第３の半導体領域の幅
とすることを特徴とする半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136555A JP2814263B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1136555A JP2814263B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH033273A true JPH033273A (ja) | 1991-01-09 |
| JP2814263B2 JP2814263B2 (ja) | 1998-10-22 |
Family
ID=15177964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1136555A Expired - Lifetime JP2814263B2 (ja) | 1989-05-30 | 1989-05-30 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2814263B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202038A (ja) * | 1993-12-17 | 1995-08-04 | Lg Semicon Co Ltd | 不揮発性半導体メモリ装置及びその製造方法 |
| JPH0982820A (ja) * | 1995-09-14 | 1997-03-28 | Nec Corp | 半導体記憶装置及びその製造方法 |
| KR100397048B1 (ko) * | 1994-09-01 | 2004-05-10 | 아드밴스트 마이크로 디이바이시스 인코포레이티드 | 자기정렬매몰채널/접합적층게이트플래시메모리셀 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147928A (en) * | 1975-06-13 | 1976-12-18 | Nec Corp | Non-volatile semiconductor memory |
| JPS5386180A (en) * | 1977-09-19 | 1978-07-29 | Tdk Corp | Production of semiconductor memory device |
| JPS6211851A (ja) * | 1985-07-10 | 1987-01-20 | Fuji Photo Film Co Ltd | 感光性組成物 |
| JPS63260178A (ja) * | 1987-04-17 | 1988-10-27 | Citizen Watch Co Ltd | 不揮発性記憶素子の製造方法 |
-
1989
- 1989-05-30 JP JP1136555A patent/JP2814263B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147928A (en) * | 1975-06-13 | 1976-12-18 | Nec Corp | Non-volatile semiconductor memory |
| JPS5386180A (en) * | 1977-09-19 | 1978-07-29 | Tdk Corp | Production of semiconductor memory device |
| JPS6211851A (ja) * | 1985-07-10 | 1987-01-20 | Fuji Photo Film Co Ltd | 感光性組成物 |
| JPS63260178A (ja) * | 1987-04-17 | 1988-10-27 | Citizen Watch Co Ltd | 不揮発性記憶素子の製造方法 |
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|---|---|---|---|---|
| JPH07202038A (ja) * | 1993-12-17 | 1995-08-04 | Lg Semicon Co Ltd | 不揮発性半導体メモリ装置及びその製造方法 |
| KR100397048B1 (ko) * | 1994-09-01 | 2004-05-10 | 아드밴스트 마이크로 디이바이시스 인코포레이티드 | 자기정렬매몰채널/접합적층게이트플래시메모리셀 |
| JPH0982820A (ja) * | 1995-09-14 | 1997-03-28 | Nec Corp | 半導体記憶装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2814263B2 (ja) | 1998-10-22 |
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Legal Events
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|---|---|---|---|
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