JPH02126498A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は不揮発性半導体記憶装置の電気的書替動作に係
り、特に制御性と信頼性に優れた消去動作を可能にする
不揮発性半導体記憶装置に関する。

【従来の技術】

従来、記憶内容を書き替えることができる不揮発性半導
体記憶装置としては、ＥＦＲＯＭとＥ”ＦＲＯＭが広く
用いられてきた。ＥＰＲＯＭは高集積大容量とそれに伴
う低コストを、Ｅ”ＦＲＯＭは記憶内容を電気的に（す
なわち機器に実装した状態で）１ビツト毎に書き替える
ことができる高機能（使い易さ）をそれぞれ特徴として
きたが、これら両者の特徴をかねそなえた不揮発性半導
体記憶装置に対する要求は強い。フラッシュ型Ｅ”ＦＲ
ＯＭは、電気的書替機能が消去に関してチップ−括（あ
るいはブロック−括）に限定されることを除けば、この
要求を満たすものとして位置付けられ、これを実現する
ための新しい構造の記憶素子とその能動方法が数多く提
案。 実用化されている。 特開昭６２−２７６８７８号において開示されているＦ
　Ａ　Ｓ　Ｔ　（Ｆ　ｌｏａｔｉｎｇ　Ｇａｔｅ　Ａｓ
ｙｍｍｅｔｒｉｃＳｏｕｒｃｅ／　Ｄｒａｉｎ　Ｔｕｎ
ｎｅｌ　０ｘｉｄｅ）型記憶素子は、その代表的なもの
である。この記憶素子はＥＦＲＯＭ（７）ＦＡＭＯＳ型
記憶素子と同様、１素子／ビツトの浮遊ゲート型電界効
果トランジスタ書き込みはＦＡＭＯＳ型と同じくホット
エレクトロン注入を用いて行なわれる。 一方、チップ−括の電気的消去は、従来のＥ”ＦＲＯＭ
と同様、電子のトンネル現象を利用して行なわれる。具
体的には、制御ゲート７Ｆｉ’ｒＸならびに半導体基板
を接地した状態でソース領域に正の高電圧を印加し、浮
遊ゲート電極とソース領域間のゲート酸化膜にＩＯＭＶ
／ｃｍ以上の高電界を印加することにより、浮遊ゲート
電極に蓄えられた電子をソース領域にトンネル放出させ
る。この時、浮遊ゲート電極下のゲート酸化膜を全面に
わたって薄膜化する（トンネル酸化膜にする）とともに
、浮遊ゲート電極とソース領域の重なり部分を同領域の
拡散１回り込みによって自己整合的に形成しているため
、電子がトンネルする領域を極めて小さくできるのが、
ＦＡＳＴ型の特徴である。この結果、浮遊ゲート電極と
制御ゲート電極の重なり面積を意識的に大きく取らなく
ても、外部から印加した電圧を効率的にトンネル酸化膜
に加えることが可能となる。すなわち、セルの微細性を
損なうことなく低電圧での電気的消去が実現される。 なお、ＦＡＳＴ型記憶素子においては、書き込みをドレ
イン側、消去をソース側で行うため、各々の接合プロフ
ァイルは、個別に最適化されている。ドレイン接合には
書き込み効率を高めるための電界集中型プロファイルを
用いる一方、ソース接合には消去特高電圧が印加可能な
電界緩和型プロファイルを採用している。こうした構造
はソース、ドレイン非対称構造と呼ばれている。 一方、アイ・イー・イー・イー、ジャーナルオブ　ソリ
ッド　ステート　サーキッツ　５Ｃ−１７巻（１９８２
年）、８２８頁〜８３２頁（Ｉ　ＥＥＥ　　Ｊ、　ｏｆ
　５ｏｌｉｄ−３ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ。 Ｖｏｌ、５Ｃ−１７（１９８２）、ｐｐ、８２８−８３
２）、あるいは、アイ・イー・イー・イージャーナル　
オブ　ソリッド　ステート　サーキッツ　５Ｃ−１７巻
（１９８２年）、８３３頁〜８４０頁（Ｉ　Ｅ　Ｅ　Ｅ
　　Ｊ　、　ｏｆ　５ｏｌｉｄ　−５ｔａｔｅＣｉｒｃ
ｕｉｔｓ、　Ｖｏｌ、５Ｃ−１７（１９８２）　。 ｐｐ、８３３−８４０）には、Ｅ”ＦＲＯＭのＦＬＯＴ
ＯＸ型記憶素子で書替動作を行う際の電圧印加方法が記
載されている。ここでは、電子のトンネル現象を利用し
て書込、消去動作を行う際、所定の駆動電圧を瞬間的に
印加するのではなく、立ち上がりを緩やかにすることに
より、薄いトンネル酸化膜に印加される電界のピーク値
を低減している。この結果、書替動作時の酸化膜ストレ
スが抑えられ、信頼度向上が実現されている。

【発明が解決しようとする課題】

上記従来技術であるＦＡＳＴ型記憶素子では、消去動作
時に、発生する寄生的な正孔注入を如何に抑制するかが
重要な課題であった。 ＦＡＳＴ型記憶素子では、消去動作を行なう際、ソース
から半導体基板に寄生的なリーク電流が流れる。これは
、ゲート酸化膜が浮遊ゲート電極全面にわたって均一に
薄膜化されているため、浮遊ゲート電極とオーバーラツ
プしたソース領域表面でバンド間トンネルにより発生し
た電子、正孔対ことによるもので、本質的な現象である
。 この正孔電流の一部がソース、半導体基板間の高電界に
よって加速されてホットホールとなり、ゲート酸化膜中
に注入されるのが問題の正孔注入である。 注入された正孔は、浮遊ゲート電極の負電荷を打ち消す
とともに、一部はゲート酸化膜中に捕獲されて電子のト
ンネル電界を変化させる。この結果、消去特性は上記正
孔注入、捕獲の程度によって様々に変調されることにな
り、一義的な制御ができなくなる。さらに、上記膜中の
正孔は書込。 消去動作の繰返しにより蓄積されていくため、その影響
は書替とともに強まる。これが、書替可能回数を制限す
る要因となる。 なお、Ｅ”ＦＲＯＭのＦＬＯＴＯＸ型記憶素子では、薄
いゲート酸化膜のトンネル領域が高濃度不純物領域表面
内に限定されているため、バンド間トンネルによる電子
、正孔対発生がほぼ完全に抑制され、上記の課題は存在
しない。 本発明の目的は、上記ＦＡＳＴ型記憶素子を用いた不揮
発性半導体記憶装置であって、かつ消去動作の制御性と
書替信頼性に優れた不揮発性半導体記憶”Ａ置を提供す
ることにある。

【課題を解決するための手段】

上記目的は、ＦＡＳＴ型記憶素子を用いた不揮発性半導
体記憶装置において消去動作を行なう際、記憶素子のソ
ース領域に所定の消去電圧を印加する前に、上記消去電
圧よりも低い（同極性で絶対値が小さい）電圧を印加す
ることにより、実現されろ。

【作用１ 上記手段によれば、以下の作用により、所期の目的が実
現される。 ＦＡＳＴ型記憶素子を用いた不揮発性半導体記憶装置に
おいて消去動作を行なう際、記憶素子のソース領域に所
定の消去電圧を印加する前に、それよりも低い消去電圧
を印加して、いわゆる予備消去を行う。この予備消去中
に電子のトンネル放出が始まるため、従来は消去動作の
初期にゲート酸化ｒｆｆｉ４（トンネル酸化膜）に印加
されていた瞬間的な最大電界を著しく緩和することがで
きる。この結果、ソース領域表面でバンド間トンネルに
より発生していた正孔量が減少し、制御性および書替信
頼性に優れた消去動作を実現することができる。 【実施例】 実施例１゜ 以下１本発明の第一の実施例を第１（ａ）図乃至第１０
図を用いて説明する。 まず、第４図および第５図を用いて１本実施例で用いて
いるＦＡＳＴ型記憶素子の構造について述べる。 第４図および第５図において、２１はｐ−型半導体基板
、２２はｐ−型半導体基板の主面側に形成された薄いゲ
ート酸化膜（トンネル酸化膜）、２３は浮遊ゲート電極
、２４は第一の眉間酸化膜、２５は制御ゲート電極、２
６はｎ１型半導体領域（ドレイン領域）、２７はｐ型半
導体領域（ドレインシールドＮ）、２８はｎ＋型半４体
領域（ソース領域の一部）、２９はｎ型半導体領域（ソ
ース領域の一部）、３ｏは第二の眉間酸化膜、３１はコ
ンタクトホール、３２はアルミニウムデータ線、３３は
ＬＯＣＯ８法による素子分離領域と活性領域の境界、で
ある。 ゲート酸化膜２２は半導体基板１１の表面を熱酸化する
ことにより形成された酸化シリコン暎からなり、その膜
厚は１２ｎｍ程度である。 第一の層間酸化膜２４は多結晶シリコン股からなる浮遊
ゲート電極２３の表面を熱酸化することにより形成され
た酸化シリコン膜からなり、その膜厚は２５ｎｍ程度で
ある。 制御ゲート電極２５は、浮遊ゲート電極２３と同様多結
晶シリコン膜からなり、第一の層間酸化膜の表面に被着
されて、浮遊ゲート電極２３の電位を静電容量結合によ
り制御する働きをする。制御ゲート電極２５および浮遊
ゲート電極２３のチャネル方向の端部は一回のパターン
ニング工程で同時に加工されており、そのゲート長は１
．２μｍ程度である。また、制御ゲート電極２５はワー
ド線ＷＬと一体になっており、素子分離領域上に延在し
ている。 ｎ＋＋半導体領域２６から構成されるドレイン領域は、
コンタクトホール３１を介してアルミニウムからなるデ
ータ線３２に接続されている。 ｎ＋型半瀉体領域２６の接合深さは、コンタクトホール
３１の直下部分を除いて０．２μｍ程度である。コンタ
クトホール３１の下の接合深さは。 そのほかの部分より深く、０．３μｍ程度である。 このドレイン領域を取り囲むように、Ｐ型半導体領域（
ドレインシールド）２７が形成されており、書込動作時
のチャネルホットエレクトロン注入効率の向上と、消去
動作時のパンチスルー防止を実現している。ｐ型半導体
領域２７の不純物濃度は、ｎ＋型型温４体領域２６の接
合面において５　Ｘ　１０１７／ｃ＋ｏ３程度であり、
その深さは半導体基板２１の表面から０．４μｍ程度で
ある。 ソース領域はｎ＋＋半導体領域２８およびｎ型半導体領
域２９からなり、ワード線ＷＬが延在している方向に延
在して後述するソース線ＳＬを構成している。 ｎ４型半導体領域２８の接合深さは、ドレイン領域と同
様に０．２μｍ程度である。ｎ型半導体領域２９は、ｎ
＋＋半導体領域２８とｐ″型半導体基板２１との間に介
在するように形成されており、ソース、半導体基板間の
接合耐圧を高める働きをしている。ｎ型半導体領域２９
の不純物濃度は、ｎ＋＋半導体領域２８との界面におい
てＬ　Ｘ　１０”／ａｍ”程度、その接合深さは０．５
μｍ程度であり、この時の接合耐圧は１８Ｖを超える。 第二の層間酸化膜３０は、燐珪酸ガラス（ＰＳＧ）膜か
らなり、ｐ型半４体基ＪｉＦｉ２１の主面上を覆ってい
る。ドレイン領域上の第二の層間酸化膜３０およびゲー
ト酸化膜１２を部分的に除去して、コンタクトホール３
１が形成されている。 なお、第４図では省略しているが、アルミニウムデータ
！３２上には、ＣＶＤ法により形成したＰＳＧ膜および
その上の窒化シリコン膜からなる保護膜が設けられてい
る。 次に、第２図を用いて、上記ＦＡＳＴ型記憶素子をアレ
イ状に配置したメモリアレイと周辺回路からなる本実施
例不揮発性半導体記憶装置の動作の概拠を説明する。 第２図において、１１はワード線ＷＬの駆動回路、１２
はワード線を選択するＸデコーダ、１３は読み出し回路
、１４はデータ線ＤＬの駆動回路、１５はデータ＠ＤＬ
を選択するＹデコーダ、１６はソース線ＳＬの駆動回路
、である。ＱｍはＦＡＳＴ型記憶素子であり、浮遊ゲー
ト電極、制御ゲート電極、ソース、ドレイン領域を有す
る絶縁ゲート型電界効果トランジスタ１素子からなって
いる。制御ゲート電極はワード線ＷＬに接続されている
。また、ドレイン領域はデータ線ＤＬに、ソース領域は
ソース線ＳＬにそれぞれ接続されている。 書込動作は、電子のチャネルホットエレクトロン注入現
象を利用して、１ビツトずつ行なわれる。 具体的には、ソースａＳＬをすべて接地した状態で、選
択したデータ線ＤＬに書込ドレイン電圧Ｖｐ　（Ｄ）（
たとえば６Ｖ）を、また、同じく選択したワード線ＷＬ
に書込ゲート電圧Ｖｐ　（Ｇ）（たとえば１２．５Ｖ）
をそれぞれ印加することにより、その交点にある記憶素
子で書込が行なわれる。 読み出し動作は、浮遊ゲート電極上の情報電荷（電子）
の有無に対応した記憶素子のしきい値電圧の高低を、チ
ャネル電流の大小（有無）として検出することにより、
書込動作と同様１ビツトずつ行なわれる。すなわち、ソ
ース線ＳＬをすべて接地した状態で、選択したデータ線
Ｄ　Ｌに読み出しドレイン電圧Ｖｒ（Ｄ）（たとえばＩ
Ｖ）を、また、同じく選択したワード線ＷＬに読み出し
ゲート電圧Ｖｒ（Ｇ）（たとえば５Ｖ）をそれぞれ印加
することにより、その交点にある記憶素子の情報を読み
出すことができる。 上記の書込および読み出し動作を正常に行なうためには
、記憶素子のしきい値電圧が決してデプレッション状態
になっていないこと（すなわち本実施例では負になって
いないこと）が必要不可欠である。デプレッション状態
の記憶素子があると、そこで非選択リーク現象が起こる
ため、所望の記憶素子を選択することができなくなる。 このことは、後述する消去動作において記憶素子のしき
い値電圧を高レベルから低レベルに変化させるとき、そ
の動作の制御性が極めて重要な意味を持つことを示して
いる。 さて、本発明の課題である消去動作は、浮遊ゲート電極
に保持されている情報電荷（を子）を、ファウラー・ノ
ルドハイム・トンネル放出によりソース領域へ引き抜く
ことにより行なわれる。具体的には、Ｘデコーダを全非
選択とし、全てのワードａＷＬを接地した状態で、ソー
ス線ＳＬにソース線駆動回路１６から消去電圧Ｖｅ（Ｓ
）（たとえば１２．５Ｖ）を印加することにより、消去
が行なわれる。この時、全てのソース線はデコーダを介
することなくソースａ駆動回路１６に直接接続されてい
るので、消去動作はメモリアレイ内の全記憶素子で一括
して同時に行なわれることになる。一方、データ線ＤＬ
に関しては、Ｙデコーダのところで１本ごとに分離した
状態で電気的開放状態とする。これにより、消去動作の
進行に伴いソース領域からドレイン領域に無用なチャネ
ル電流が流れるのを防止している。 次に、第１（ａ）図、第１（ｂ）図、第１（Ｃ）図を用
いて、上記−括消去動作時にソース線駆動回路１６から
印加する消去電圧波形について説明する。 本実施例では、消去動作の初期にトンネル酸化膜および
ソース領域表面で過大な電界集中が発生し、多量の正孔
注入が起こるのを防止するため、所定の消去電圧１２．
５　Ｖをソース線ＳＬに瞬間的に印加する従来方式にか
えて、これよりも低い消去電圧を一定期間印加して予備
消去動作を行った後、所定の本消去を行う方式を実行し
た。第１（ａ）図および第１（ｃ）図では、消去電圧の
立ち上がりに直線的あるいは指数関数的な勾配を持たせ
、その１０ｍ５の間に予備消去が行われるようにした。 また、第１（ｂ）図では、所定の１２．５Ｖよりも１．
５ｖ低い一定電圧をｌ０ｍ５の間印加し、予備消去動作
とした。 は、消去動作の制御性、および書替の信頼性に対する本
実施例の優れた改善効果を示したものである。 第６図は、記憶素子の消去前しきい値電圧（しきい値電
圧高レベル）と消去後しきい値電圧（しきい値電圧低レ
ベル）の関係を示したものである。 横軸に消去前しきい値電圧を、縦軸には消去後しきい値
電圧を取り、実線は本実施例の結果を、破線は上記従来
方式の結果を示している。 ソース線ＳＬに所定の消去電圧１２．５Ｖを瞬間的に印
加する従来方式では、一定の条件で消去動作を行なって
も、消去前しきい値電圧が高くなるに従い、消去後しき
い値電圧が低くなるという特異な現象が現れている。こ
れは、消去前しきい値電圧が高い程、消去初期の浮遊ゲ
ート電極電位は低い値になっているため、過大な電界集
中が発生し、これに伴う正孔注入の影響が顕著に現れて
くるためである。ここでは、消去前しきい値電圧が４ｖ
以上の領域で影響が現われている。この場合、メモリア
レイ内で各記憶素子の消去前しきい値電圧にばらつきが
あると、−括消去動作後のしきい値電圧もばらつくこと
になるため、すべての記憶素子に充分な消去動作を行な
いながら、デプレッション状態の発生を完全に抑えるこ
とは極めて困難になる。 これに対して、所定の消去電圧より低い電圧をもちいて
予備消去動作を行なう本実施例では、−定の条件で消去
動作を行なえば、消去後しきい値電圧は消去前しきい値
電圧によらずほぼ一定の値となっている。すなわち、−
括消去動作を行なう際、消去前のしきい値電圧がどのよ
うにばらついていても、メモリアレイ内全記憶素子の消
去後しきい値電圧を精度良く制御°することができる。 上記予備消去の効果は、予備消去によってしきい値電圧
が４ｖ以下まで低下することにより、その後の本消去で
正孔注入が回避されることによる。 第９図は指数関数的立上りの場合を例にとり、予備消去
動作に最低どの程度の時間をとる必要があるかを示した
ものである。横軸は消去動作完了に必要な本消去時間に
対する予備消去時間の割合、縦軸は予備消去動作後のし
きい値電圧である１本消去時間に対する予備消去時間の
割合を１０％以下まで短縮しても、予備消去の効果は保
たれていることがわかる。一般には、上記割合の下限値
はメモリセルの構造、本消去の印加電圧により変わりう
る。従って、個々の場合についてその下限値を求めて、
予備消去導入が消去速度全体に及ぼす影響を最小に抑え
ることが好ましい。 第７（ａ）図、第７（ｂ）図は、−括消去動作後におけ
るメモリアレイ内全記憶素子のしきい値電圧の分布を示
したものである。読み出し動作の動作裕度を確保するた
め、消去後しきい値電圧の最大値が２．０Ｖ以下となる
ように一括消去条件を設定した。この時、第７（ａ）図
に示した従来方式では一部の記憶素子がデプリート状態
（しきい値電圧が負）になってしまっているのに対し、
第７（ｂ）図の本実施例ではしきい値電圧は１ｖから２
ｖの間に制御されており、致命的なデプリート状態は発
生していない。すなわち、本実施例によって、ＦＡＳＴ
型記憶素子を用いたメモリアレイの一括消去動作が、初
めて可能になった。 第８図は、一定の条件で書込、消去動作を繰返し行なっ
たとき、各動作後のしきい値電圧としてどの程度安定し
た値が得られるかを、書替回数を横軸に取って示したも
のである。図中の実線は本実施例、破線は従来方式に対
する結果を表している。 本実施例の効果は、消去後しきい値電圧の安定性に良く
現われている。従来方式では、消替回数１０回程度まで
消去後しきい値電圧は大きく負方向へ振れこみ、また、
その後の電子トラップによる変動も顕著であるのに対し
、本実施例では、書替回数が１０４回を超えても安定し
た消去後しきい値電圧が得られており、書替動作に対す
る信頼性は極めて高い。 第３図には、ソース線ＳＬに印加する消去電圧の立上り
をほぼ指数関数的になまらせる作用をするソース線駆動
回路の一例を示す。この回路は、消去動作時に流れるソ
ース・基板間リーク電流が消去初期に最も大きく、消去
の進行とともに急速に減少することを利用したもので、
上記リーク電流がｐチャネルＭＯＳトランジスタロ１で
引き起こす電圧降下により、消去電圧の立上りをなまら
せている。−括消去動作を行うメモリアレイ全体のリー
ク電流に応じてＱｌのＷ／Ｌ、すなわち実効的な抵抗Ｒ
（ｅｆｆ）を設定し、所望の立上り特性を実現する。 第１０図は１Ｍビットのメモリアレイを一括消去する場
合を例にとり、上記Ｒ（ｅｆｆ）の値と予備消去効果の
関係を示したものである。この例では、消去電圧１２Ｖ
において、Ｒ（ｅｆｆ）を５５Ω以上にすることにより
予備消去の効果が現われ、−括消去動作後のデイプリー
トピット発生が完全に抑えられている。一般に、予備消
去の効果が現われるＲ　（ｅｆｆ）の下限値は、メモリ
セルの構造、メモリアレイの規模、消去前しきい値電圧
のアレイ内分布、本消去の消去電圧によって決まるリー
ク電流、あるいは消去停止レベルの影響を受けて変化し
うる。従って、個々の場合についてデイプリートピッ１
−発生が見られなくなる最小のＲ（ｅｆｆ）を求め、こ
れに対してマージンを持った値を設定する必要がある。 一方、Ｒ（ｅｆｆ）を大きくすると消去所要時間が増大
する傾向があるため、実用的には上記最小値の１．５〜
３倍程度にＲ（ｅｆｆ）を設定するのが好ましい。上記
１Ｍビットメモリアレイを一括消去する場合では、Ｒ（
ｅｆｆ）の下限値はばらつきに対するマージンをとって
８０Ω、上限値は消去時間５００　ｍ　ｓ以下の仕様か
ら１８０Ωであり、８０〜１８０Ωの範囲がＲ（ａｆｆ
）の設計ウィンドウとなっている。 なお、上記第一の実施例では、記憶素子を構成する絶縁
ゲート型電界効果トランジスタとして、ｎチャネル型を
用いた場合について述べてきたが、逆の導電型、すなわ
ちｐチャネル型トランジスタにより記憶素子を構成する
場合は、ソース線ＳＬに負電圧を印加することにより消
去動作を行なう。 この場合にも本発明が有効なことはいうまでもない。

【発明の効果】

以上説明したように１本発明によれば、ＦＡＳＴ型記憶
素子からなるメモリアレーを有する不揮発性半導体記憶
装置において、−括消去動作の制御性ならびに多数回書
替動作に対する信頼性を高めることができる。 この結果、紫外線消去型ＥＰＲＯＭと同程度の大容量で
、チップ−括の電気的消去を行うことができ、かつ信頼
性に優れた不揮発性半導体メモリ（フラッシュＥ２ＦＲ
ＯＭ）を実現することができる。

【図面の簡単な説明】

第１（ａ）図、第１（ｂ）図、第１（ｃ）図は実施例に
おける一括消去動作のためのソース線駆動電圧波形を示
す図、第２図は実施例の不揮発性半導体記憶装置の動作
を説明する回路ブロック図、第３図は一括消去動作時の
ソース・基板間リーク電流による電圧降下を利用した実
施例のソース線駆動回路の一例を示す図、第４図は実施
例で用いているＦＡＳＴ型記憶素子２ビット分の断面図
、第５図は上記記憶素子４ビット分の平面図、第６にお
ける消去動作の制御性向上効果を示す説明図、第８図は
実施例１における書替信頼性の向上効果を示す説明図、
第９図は予備消去動作が消去速度全体に及ぼす影響を示
す説明図、第１０図はソース線駆動回路の最適条件を示
す説明図である。 符号の説明 １・・・ソース線駆動電圧波形（１）、２・・・ソース
ＸｆＡ駆動電圧波形（２）、３・・・ソース線駆動電圧
波形（３）、１１・・・ワードＲｉＡ駆動回路、１２・
・・Ｘデコーダ、１３・・・読み出し回路、１４・・・
データ線駆動回路、１５・・・Ｙデコーダ、１６・・・
ソース線駆動回路、ＷＬ・・・ワード線、ＤＬ・・・デ
ータ線、ＳＬ・・・ソース線、Ｑｌ・・・消去時ソース
線叩動用ｐチャネルＭＯＳトランジスタ、Ｑ２・・・ソ
ース線接地用ｎチャネルＭＯＳトランジスタ、Ｖｅｅ・
・・消去動作用外部電源、２１・・・ｐ−型半導体基板
。 ２２・・・ゲート酸化膜、２３・・・浮遊ゲート電極、
２４・・・第一の眉間酸化膜、２５・・・制御ゲート電
極、２６・・・ｎ１型半導体領域（ドレイン領域）、２
７・・・ｐ型半導体領域、２８・・・ｎ＋型半導体装置
（ソース領域の一部）、２９・・・ｎ型半導体領域（ソ
ース領域の一部）、３ｏ・・・第二の眉間酸化膜、３１
・・・コンタクトホール、３２・・・アルミニウムデー
タ線（ＤＬ）、３３・・・ＬＯＣＯＳ法による素子分離
領域と活性領域の境界。 Ａ黴吋間（ｑｓ） ！・・・バ＃ＪＪＬ号Ｌｊ形（１） ２、、＃（２） ３、、、　　　　　　　＜ｉ） 第 図 ｂ ／／、、、　７−＋珠取勅ω浩 ／２．、、　Ｘデら−５” ノ３９．　直（巳峰［１）ヂｉ Ａ、　　ダーク線％ｆｂ回ｉ負 ｔ！；、、、　Ｙデコーク′ ｌ乙ｙプ來鼾勧− ＷＬ　、　、、７１恢 ｐＬ、、デづ１条 ＳＬ・・　Ｙ−スリ艮 第 図 Ｙ 乙 図 ン８　　右＠のしδし一イＪ【ヤジデ二＜Ｖ）第７（久
厖 従よ５八５ 番７（ｂ）ｒｆｌ材旋例 しきい値′破風ＣＶ） 字 ２図 書き臂え３救 鰻 り 図 事ン角士飄　−Ｔ冬時パラ

Claims (1)

1. 【特許請求の範囲】 １、半導体基板表面に設けられたゲート絶縁膜、上記ゲ
   ート絶縁膜上に設けられた浮遊ゲート電極、上記浮遊ゲ
   ート電極上に層間絶縁膜を介して形成された制御ゲート
   電極、半導体基板内に互いに分離して設けられ、少くと
   もいずれか一方が上記ゲート絶縁膜をはさんで上記浮遊
   ゲート電極と重なり部分を持つソース領域及びドレイン
   領域、および、上記ソース領域とドレイン領域間のチャ
   ンネル領域を含んでなり、上記重なり部分及びそれに隣
   接するチャンネル領域上の上記ゲート絶縁膜の膜厚は実
   質的に一定であるような不揮発性半導体記憶装置であっ
   て、上記浮遊ゲート電極に保持された正又は負の情報電
   荷の電気的消去を行う手段を有するとともにこの消去は
   上記ゲート絶縁膜に所定の電界を印加して上記浮遊ゲー
   ト電極から上記ソース電極又は上記ドレイン電極の少く
   ともいずれか一方に上記情報電荷をトンネル遷移させて
   行い、かつ、上記電気的消去に当って、上記ソース、ド
   レイン領域および上記半導体基板側から上記ゲート絶縁
   膜ヘ上記情報電荷とは逆極性電荷の注入が生ずるのを実
   質的に防止する手段を有することを特徴とする不揮発性
   半導体記憶装置。 ２、上記逆極性電荷の注入が生ずるのを実質的に防止す
   る手段として、上記所定の電界が、印加の初期において
   同方向で絶対値が小さい電界部分を有する電界を発生す
   る手段を有することを特徴とする請求項１記載の不揮発
   性半導体記憶装置。 ３、上記同方向で絶対値が小さい電界部分を有する電界
   を発生する手段として、上記ソース又はドレイン領域の
   少くともいずれか一方に該領域を上記半導体基板に対し
   て逆バイアスする極性の所定の電圧を印加する手段と、
   上記所定の電圧の印加に先立って上記電圧と同極性で絶
   対値が小さい電圧を印加する手段と、上記制御電極を接
   地する手段を有することを特徴とする請求項２記載の不
   揮発性半導体記憶装置。 ４、半導体基板表面に設けられたゲート絶縁膜上記ゲー
   ト絶縁膜上に設けられた浮遊ゲート電極、上記浮遊ゲー
   ト電極上に層間絶縁膜を介して設けられた制御ゲート電
   極、上記半導体基板内に互いに分離して設けられ、少な
   くともいずれか一方が上記ゲート絶縁膜をはさんで上記
   浮遊ゲート電極と重なり部分を持つソース領域、および
   ドレイン領域、上記ソース領域と上記ドレイン領域間の
   チャネル領域からなり、上記重なり部分およびそれに隣
   接するチャネル領域上で上記ゲート絶縁膜の膜厚が実質
   的に一定の絶縁ゲート型電界効果トランジスタを記憶素
   子としてアレイ状に配置した不揮発性半導体記憶装置で
   あって、上記浮遊ゲート電極と重なり部分を持つ上記ソ
   ース領域あるいは上記ドレイン領域の少なくともいずれ
   か一方を上記半導体基板に対して逆バイアスする極性の
   電圧を、上記領域をアレイ全体で共通化した消去線に印
   加することにより、アレイ全体をまとめて消去する際、
   上記印加の初期において同方向で絶対値が小さい電界部
   分を有する電圧を上記ゲート絶縁膜に発生する手段とし
   て、上記とは別個の絶縁ゲート型電界効果トランジスタ
   からなるスイッチを介して上記不揮発性半導体記憶装置
   外の電源から上記消去線に上記消去電圧を印加し、上記
   電圧印加領域から上記半導体基板に流れるリーク電流が
   上記スイッチで引き起こす電圧降下を利用して、上記消
   去動作の初期に上記消去電圧の立上りを緩やかにするこ
   とを特徴とする不揮発性半導体記憶装置。