KR100354406B1 - 플래시메모리장치,및이의제조및사용방법 - Google Patents
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Abstract
N채널 SNOS 또는 SONOS형 메모리 어래이(100)는 소거될때 공급전압Vcc보다 작은 음의, 소거 모드 임계치를, 프로그램될때 양의 임계치를 가진 프로그램가능 메모리상태를 가진다. 판독중에, 공급전압 Vcc는 드레인(16)에 가해지고, Vcc-Vds,sat보다 작은 양의전압 VR은 소스(14)에 가해지며, Vds,sat는 장치의 포화전압이다. 또한 기준전압은 판독동작중에 기판(11)에 가해질수 있다. 선택된 장치는 게이트(12)에 가해진 VR을 가지며, 금지된 장치는 게이트(12)에 가해지는 그라운드 또는 기판전위 Vss를 가진다.
Description
본 발명은 비휘발성 유전체 메모리셀 장치 및 이를 동작시키는 방법에 관한 것이며, 특히 확장 가능한(scalable) 비휘발성 유전체 메모리 셀 장치 구조 및 이에 사용되는 바이어싱회로, 및 비휘발성 유전체 메모리셀을 판독, 소거, 또는 프로그램할때 방해상태를 감소시키는 방법에 관한 것이다.
유전체 몸체가 전계효과 트랜지스터(FET) 장치의 채널 및 게이트 사이에 전기장을 나타내도록 구성된 비휘발성 메모리셀 종류는 관심이 증가하고 있다. 상기와 같은 메모리셀에서, 여러가지 저장 매카니즘이 여러가지 공지된 유전체 재료에 의하여 제공될 수 있지만, 일반적으로, 여러가지 물리적 또는 전기적 변경 사항은 셀이 어드레싱될때 메모리 트랜지스터의 채널로의 전류흐름을 제어하는 전기장을 발생시키는 셀 유전체에 선택적으로 프로그램될 수 있다. 일반적으로, 개별 메모리셀은 게이트, 소스, 드레인, 및 셀 트랜지스터의 기판 사이에, 정상동작 판독전압보다 높은 특정 프로그래밍 전압을 가함으로써 프로그램 및 소거될 수 있다. 셀이 프로그램되면, 채널에 유도된 전류흐름은 유전체에 의하여 형성된 필드에 의하여 어느정도 영향을 받으며, 여러가지 공지된 감지기술에 의하여 감지되며, 그리고 논리 일 또는 제로로 해석된다.
종래 셀의 주요문제중 하나는 소위 "판독방해" 상태이다. "방해"란 셀의 데이타품질을 떨어뜨리거나, 또는 어떤 경우에, 유전체내에 유지된 데이타를 실제로 변경시키는 상태를 말한다. 방해상태는, 셀이 판독될때 주로 발생하지만, 메모리 어래이가 어드레스될때는 언제나 발생할 수 있다. 판독방해는 일반적으로 특정셀상의 각각의 판독결과에 대하여 약간만 영향을 미치지만, 과거에, 판독방해는 셀의 유전체 재료에 저장된 정보를 점진적으로 변경시켜, 마치 프로그램된 것처럼 나타나는 소거된 셀 또는 마치 소거된 것처럼 나타나는 프로그램된 셀을 발생시킨다. 이러한 정도의 방해상태는 임의의 셀이 판독될 수 있는 횟수가 제한되기 때문에 셀 또는 셀이 구현된 어래이가 실제적으로 무용하게 되도록 한다.
방해상태의 영향은 일반적으로 어드레스되는 특정셀보다 메모리셀에서 더욱 광범위하게 나타난다. 대부분의 메모리 어래이 구조의 메모리셀이 공통 상호연결라인을 공유하고 있기 때문에, 특정 어드레스셀을 판독하기 위한 판독전압은 또한 인접셀의 적어도 일부 엘리먼트에 가해진다. 이들 바람직하지 못한 전압 역시 마찬가지로 어드레스되지 않은 셀에 판독방해문제를 야기시킬 수 있다.
일부응용에서, 이들 판독방해문제를 처리하기 위하여, 다중 트랜지스터가 각각의 메모리셀에 이용되어, 특히 공통 상호연결라인이 이용될때 의도하지 않은 전압으로 부터 셀의 메모리 트랜지스터를 격리시켜 왔다. 일반적으로 다중 트랜지스터 구조에서, 각각의 메모리셀은, 3개의 트랜지스터를 가지며, 격리 트랜지스터는 메모리 트랜지스터 상부 및 하부 양쪽에 배치된다. 사실, 상기와 같은 상부 격리 트랜지스터는 일반적으로 메모리셀 트랜지스터를 선택하기 위하여 이용될 수 있으며 이때 상기 상부 트랜지스터는 메모리 셀 트랜지스터 자체의 게이트로 부터 선택전압을 격리시키기 위하여 어드레스되어 판독방해 결과의 가능성을 최소화한다.
다중 트랜지스터가 전압격리를 위해 광범위하게 이용되지만, 최근에 단일 셀 비휘발성 유전체 메모리 어래이가 제안되었다. 단일 메모리셀은 공급전압(Vcc)의 약 두배크기로 증가된 전압을 메모리 트랜지스터의 드레인에 가하고, Vcc를 게이트 및 소스에 가함으로써 판독동작시 어드레스된다. 이는 메모리 어래이 칩상에 특수한 전압배가 또는 전압다중배가 회로를 요구하여 트랜지스터에 가해진 전압이 필요한 전압보다 높게 한다. 상기 기술은 또한 일반적으로 확장될 수 없는데, 이는 장치크기가 공급전압감소없이는 더 작아지지 않기 때문이다. 이는 메모리 트랜지스터 및 그의 메모리 보유 유전체내에 상당히 높은 필드를 형성한다.
상기와 같은 관점에서, 개선된 비휘발성 유전체 메모리셀장치 및 상기 장치를 동작시키는 방법을 제공하는 것이 본 발명의 목적이다.
본 발명의 또다른 목적은 단일 트랜지스터 셀을 이용하여, 유전체 저장메모리 셀이 충분히 확장가능하도록 하는 바이어스회로를 포함하는 개선된 비휘발성 메모리셀 장치를 제공하는 것이다.
본 발명의 또다른 목적은 어래이의 어드레스되지 않은 셀뿐만 아니라 어드레스된 셀에 판독방해상태 없이 단일 트랜지스터셀이 어드레스될 수 있도록 비휘발성 유전체 저장 메모리셀을 바이어싱하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 필드 차폐 격리 게이트와 거의 완전하게 자기 정렬된 채널을 가진 비전도성 비휘발성 저장엘리먼트를 이용하는 메모리 셀을 제공하는것이다.
본 발명의 또다른 목적은 필드 차폐 격리를 이용함으로써 보다 작은 셀 크기를 제공하는 것이다.
본 발명의 또다른 목적은 필드 차폐 격리 게이트 하부의 확산된 비트라인을 이용함으로써 셀을 어래이로 통합시키는 것이다.
본 발명의 또다른 목적은 기록전압 및 프로그램 및 소거전류를 감소시키는 것이다.
본 발명의 또다른 목적은 신규한 메모리셀 아키텍쳐 및 바이어스설계를 제공하는 것이다.
본 발명의 상기 및 그외의 목적, 상세항목 및 장점이 이하 첨부된 도면을 참조로 상세히 설명된다.
본 발명은 공지된 장치보다 우수한 집적회로를 구성하기 위한 메모리 셀에 관한 것이다. 특히 본 발명은 단일 트랜지스터 비휘발성셀로서 만들어지고, 셀 어래이로 통합될 수 있는 메모리셀을 포함한다. 메모리셀은 게이트 및 채널사이의 비전도성 비휘발성 저장층을 이용한다. 비휘발성 저장층은 트랜지스터의 게이트 및 채널 영역 사이에 전기장을 가하거나 전기장과 함께 전류를 통전시킴으로써 변경될 수 있다. 상기와 같은 비휘발성층의 변경은 층에 저장된 전하, 층의 분자구조 또는 원자구조 변경을 포함할 수 있다.
채널은 셀 크기를 축소시킬수 있는 필드 차폐 격리 게이트에 완전하게 자기 정렬된다. 비휘발성 재료층은 트랜지스터의 게이트 및 채널사이에 전기장을 가하거나 전기장과 함께 전류를 가함으로써 변경될 수 있다. 비휘발성 재료는 옥사이드, 옥시니트라이드(oxinitrides), 강유전체 재료, 실리콘이 풍부한 옥사이드(silicon rich oxide), 실리콘 니트라이드, 실리콘 옥시-니트라이드, 실리콘이 풍부한 실리콘 디옥사이드(silicon rich silicon dioxide), 탄탈륨 펜트옥사이드(tantalum pentoxide), 카바이드, 세라믹, 알루미늄 옥사이드, 실리콘 카바이드 또는 강유전체 재료, 또는 실리콘-니트라이드-옥사이드-실리콘(SNOS), 및 실리콘-옥사이드-니트라이드-옥사이드-실리콘(SONOS)과 같은 그외의 적당한 유전체 또는 다층유전체를 포함할 수 있다.
따라서, 본 발명의 넓은 관점에 따라, 비휘발성 집적 메모리 회로가 제공된다. 상기 회로는 반도체 기판위에 형성되며, 소스, 드레인, 게이트 및 유전체 메모리 재료를 가진 메모리 트랜지스터를 가진다. 유전체 메모리 재료는 프로그램가능 메모리 상태를 가지며, 상기 상태는 메모리 트랜지스터가 소거 될때 Vcc보다 낮은 크기의 음의 트랜지스터 임계치를 형성하고 메모리 트랜지스터가 프로그램될때 다른 임계치를 가진다. 바이어싱 회로는 트랜지스터의 게이트, 드레인, 소스 및 기판에 선택된 판독 바이어싱 전압을 가한다. 판독 바이어싱 전압은 드레인에 가해지는 공급전압(Vcc) 및 공급전압보다 작으며 소스 및 게이트에 가해지는 판독전압(Vr)를 포함한다. 감지회로는 유전체 메모리 재료의 프로그램가능상태에 따라 메모리 트랜지스터의 드레인에 발생된 전류를 감지한다. 또한 바이어싱 회로는 판독동작중에 기판에 기준전압(Vss)을 가할 수 있다.
유전체 메모리 재료는, 옥사이드, 옥시니트라이드, 강유전체 재료, 실리콘이 풍부한 옥사이드, 실리콘 니트라이드, 실리콘 옥시 니트라이드, 실리콘이 풍부한 실리콘 디옥사이드, 탄탈륨 펜트옥사이드, 카바이드, 세라믹, 알루미늄 옥사이드, 실리콘 카바이드 또는 강유전체재료를 포함하는 그룹으로부터 선택되거나 또는, 실리콘-니트라이드-옥사이드-실리콘(SNOS) 및 실리콘-옥사이드-니트라이드-옥사이드-실리콘(SONOS)과 같은 적당한 유전체 또는 다층유전체일 수 있다.
판독전압(Vr)은 첫번째 소거된 후에 메모리 트랜지스터의 임계 전압과 반대극성이고 그 크기가 크지만 Vcc-Vds,sat보다 작도록 선택되며, 여기서 Vds,sat는 메모리 트랜지스터의 포화전압이다.
본 발명의 또다른 관점에 따르면, 바로위에서 기술한 방법과 유사한 방법으로 판독되는 다수의 메모리셀과 결합하는 비휘발성 집적메모리 어래이가 제공된다. 또한 메모리 어래이는 어드레스되지 않은 메모리 트랜지스터를 선택해제(deselect)하는 회로를 더 포함하는데, 상기 회로는 어드레스되지 않은 메모리 트랜지스터의 게이트, 드레인 및 소스에 선택된 금지바이어싱 전압을 가하는 회로를 포함한다. 금지바이어싱 전압은 어드레스되지 않은 셀의 트랜지스터의 드레인에 가해진 공급전압(Vcc) 및 공급전압보다 작고 어드레스되지 않은 셀의 트랜지스터의 소스에 가해지는 판독전압(Vr), 및 어드레스되지 않은 셀의 트랜지스터의 게이트에 가해지는 기준전위(Vss)를 포함한다.
본 발명의 또다른 관점에 따르면, 반도체 기판에 형성되고, 소스, 드레인, 게이트 및 유전체 메모리 재료를 가지는 단일 메모리 트랜지스터를 가진 적어도 하나의 메모리 셀을 구비한 비휘발성 집적메모리회로를 동작시키는 방법이 제공되고, 여기서 상기 유전체 메모리 재료는 메모리 트랜지스터가 소거될때 공급전압(Vcc)보다 작은 음의 트랜지스터 임계치를 발생시키고 메모리 트랜지스터가 프로그램될때 다른 임계치를 발생시키는 프로그램가능 메모리 상태를 가진다. 상기 방법은 드레인에 공급전압(Vcc)을 가하고, 공급전압보다 작은 크기의 판독전압(Vr)을 소스 및 게이트에 가하는 것을 포함하는 메모리 트랜지스터에 판독 바이어싱 전압을 가하는 단계를 포함한다. 상기 방법은 유전체 메모리 재료의 프로그램 상태에 따라 메모리 트랜지스터의 드레인에 발생된 전류를 감지하는 단계를 더 포함한다.
상기 방법은 각각 단일 메모리 트랜지스터를 가진 비휘발성 집적 메모리셀의 어래이에 이용될 수 있다. 상기 방법은 어드레스되지 않은 셀의 메모리 트랜지스터의 게이트, 드레인, 및 소스에 선택된 금지바이어싱 전압을 가함으로써 어래이에서 어드레스되지 않은 셀의 메모리 트랜지스터를 선택해제시키는 단계를 더 포함한다. 금지바이어스전압은 드레인에 가해지는 공급전압(Vcc), 및 공급전압보다 크기가 작고 소스에 가해지는 판독전압(Vr) 및 게이트 및 기판에 가해지는 기준전위(Vss)를 포함한다.
본 발명의 비휘발성 메모리셀 및 어래이는 종래 장치보다 작은 표면적을 가지며, 낮은 프로그램/소거전류 및 전력을 요구하며, 보다 신뢰성이 있으며, 그리고방사선에 대하여 보다 강하다.
제 1도는 본 발명의 바람직한 실시예에 따른 단일 메모리셀의 개략도이다.
제 2도는 본 발명의 바람직한 실시예에 따른 메모리셀의 어래이의 개략도이다.
제 3도는 제 2도에 도시된 셀어래이의 한 실시예의 평면도이다.
제 4도는 제 3도의 라인 4-4를 따른 단면도이다.
제 5도는 제 3도의 라인 5-5를 따른 단면도이다.
제 6도는 제 3도의 라인 6-6를 따른 단면도이다.
제 7도는 제 3도의 라인 7-7를 따른 단면도이다.
제 1도에 도시된 것처럼, 본 발명의 실시예에 이용될 수 있는 메모리셀(10)의 개략도가 도시되어 있다. 메모리셀(10)에는 게이트전극(12) 및 트랜지스터 채널사이에 비전도성, 비휘발성 재료로 이루어진 저장층을 가진 단일 트랜지스터가 형성된다. 게이트(12) 및 채널사이에 추가 비전도성층이 제공되어 다층게이트 유전체를 형성할 수 있다.
비휘발성 게이트 유전체의 재료는 바람직하게 트랜지스터의 게이트 및 채널사이에 전기장을 가하거나 전기장과 함께 전류를 도통시킴으로써 변경되는 성질을 가질 수 있는 종류이며, 첫번째 소거된 셀에서 적어도 Vds.sat만큼 Vcc보다 작은 크기의 음의 임계치를 트랜지스터에 가한다. 상기 값은 일반적으로 적어도 1볼트 이상이지만, 판독동작에서 장치로의 전류흐름을 허용하기에 필요한 크기 보다 크다. 상기 재료에서 변경될 수 있는 성질은 일반적으로 저장된 전하, 분자구조 변경, 또는 원자구조변경이다. 상기 비전도성층은 500 옴스트롱 보다 작은 두께의 절연재료를 포함할 수 있다.
비휘발성 게이트 유전체가 만들어질 수 있는 적당한 재료의 예는 옥사이드, 옥시니트라이드, 강유전체 재료, 실리콘이 풍부한 옥사이드, 실리콘 니트라이드, 실리콘 옥시 니트라이드, 실리콘이 풍부한 실리콘 디옥사이드, 탄탈륨 펜트옥사이드, 카바이드, 세라믹, 알루미늄 옥사이드, 실리콘 카바이드 또는 강유전체 재료, 또는 실리콘-니트라이드-옥사이드-실리콘(SNOS), 및 실리콘-옥사이드-니트라이드-목사이드-실리콘(SONOS)과 같은 그외의 적당한 유전체 및 다층 유전체를 포함할 수 있지만, 여기에 국한되지는 않는다. 이들 재료는 다른 재료보다 좋은 장점을 가지고 있다. 이런 장점은 이들 재료가 진하게 도핑된 실리콘에 비하여 일반적으로 비전도성이며; 이들 재료가 전기장 또는 전기장을 동반한 전류에 의하여 분자 또는 원자레벨상에서 반영구적으로 변경될 수 있으며; 이들 재료의 보유 성질이 메모리셀 트랜지스터의 표면전위에 영향을 주며; 이들 재료가 상용 반도체 제품과 일치하는 넓은 온도범위에서 안정될 수 있는 성질을 가지며; 전기장에 의한 이들 재료의 성질 변경이 소정 횟수 만큼 가역될 수 있다는 것이다.
상기 재료의 성질변경은 바이어스시 채널 전도도를 크게 변경시키도록 트랜지스터 채널의 표면전위에 영향을 준다. 다른 레벨의 전도도는 다른 논리상태에 대응한다. 예를들어, "온" 또는 전도상태는 논리 '0'을 표시하며 "오프" 또는 비전도상태는 논리 '1'을 표시할 수 있다. 따라서, 바이어스시드레인 대 소스전류를 감지함으로써, 저장된 정보상태가 결정될 수 있다. 상기 정보가 비휘발성 형태로 저장되기 때문에, 상기 정보는 전력이 메모리셀(10) 또는 메모리셀(10)을 포함하는 임의의 제품에 가해지는가에 관계없이, 상당히 오랜시간, 일반적으로 10년 이상동안 저장상태를 유지한다.
메모리셀(10)은 확산된 소스노드(14), 확산된 드레인노드(16), 게이트노드(12), 및 기판노드(11)를 가진 단일 트랜지스터이다. 비휘발성층(18)은 비휘발성 필름의 존재를 나타내기 위하여 게이트 및 채널사이에 X 표시를 가진 박스로서 도식적으로 표시된다.
본 발명에 따른 셀의 N-채널 실시예에 대한 바람직한 동작은 이하의 표 1에 요약되어 있다.
표 1에서, Vss는 접지 전위 또는 접지보다 Vr만큼 작은 음의 전위(예를들어, 접지-Vr)인 기준전위이며, Vcc는 공급전압이며, Vpp는 프로그래밍 전압이며, 그리고 Vr는 판독전압이며, 이하에 기술된다. 표 1에 도시된 상태는 P-웰내의 N-채널장치에 관한 것이다. 상기 장치는 바이어스 극성을 변경시키고 소거 및 프로그램상태 조건을 교환함으로써 P-채널장치에 이용될 수 있다. N-채널장치에 대하여, Vss는 접지 또는 제로전위인 기준전위이며, Vcc는 Vss에 대하여 양의 전위이며(약 3.0 내지 6.0 볼트이며), Vpp는 Vcc에 대하에 음의 전위이고(약 Vss에서 -10볼트 사이의 범위이며), Vr는 Vss에 대하여 양의 전위이다(1.0 내지 3.0 볼트의 범위).
셀(10)은 드레인(16) 및 소스(14) 사이 전압차를 이용하여 판독되며, 게이트(12)는 기판노드(11)(또는 p-웰)에 대하여 크기 Vr만큼 양으로 바어어스되고 게이트 대 소스 전위차는 제로로 유지된다. 셀(10)의 논리상태는 상기에서 기술한 바이어스조건하에서 셀(10)의 채널전류를 측정하는 공지된 감지회로를 이용함으로써 결정된다.
본 발명의 회로 및 방법에 의하여 제공된 장점중 하나는 Vr값이 Vcc보다 작다는 것이다. 소스전위를 기판 전위로부터 Vr값으로 올림으로써 유전체 셀상의 게이트를 선택할 수 있다. 상기 장치는 게이트전위를 Vcc에서 Vr로 내려, 소스접합을 턴오프시키고, 게이트 및 기판 사이에 필드를 발생시키지 않음으로써 선택에서 제외되는데, 상기 게이트 및 기판 사이에 필드가 발생되지 않아 방해 상태가 야기되지 않는다. Vr의 목적은 어래이의 셀, 특히 어드레스된 셀(들)에 방해를 발생시키지 않고 셀어래이 내의 개별셀을 판독하는 방법 또는 장치가 가능하게 한다(제 2도 및이하의 표 2에 잘 나타나 있음). 판독금지전압은 어드레스되지 않은 셀의 트랜지스터의 소스에 Vr을 가하고 게이트에 Vss를 가함으로써, 어드레스되지 않은 셀을 선택해제하기 위하여 어드레스되지 않은 셀에 가해진다. 또한 이들 전압은 소스접합을 턴오프시켜, 게이트 및 기판사이에 필드를 발생시키지 않아 방해상태를 감소 또는 제거한다.
한편, Vr값의 상한치는 Vcc보다 작게, 바람직하게는 Vcc-Vds,sat보다 작게 선택되어야 하며, 여기서 Vds,sat는 장치의 포화전압이다. 판독중인 셀의 드레인 전압은 Vcc이기 때문에, 소스 및 게이트상의 Vr값은 검출되기에 충분한 전류가 흐르도록 선택되어야 한다. 그리고, 소거 임계치가 시간이 지남에 따라 감소되기 때문에(보다 양의 값쪽에 가깝게 되기 때문에), 이전 데이타를 포함하는 셀은 어드레스될때 적은 전류를 발생시킨다. 따라서, Vr에 대해 선택될 수 있는 상한치는 수명종료를 고려하여야 한다. 따라서, 바람직하게, Vr는 가능한한 첫번째 소거된 셀의 임계치에 가깝게 선택되어야 하며, 이는 수명종료시 신뢰성 있는 감지가 가능하도록 충분한 전류가 흐르도록 한다.
상기 셀판독동작과 대조적으로, 셀(10)은 드레인(10) 및 소스(14)가 판독동작시 이용되었던 것과 동일한 전위(각각, Vcc및 Vr)로 설정되는 동안 게이트(12)를 기판(11)의 전위와 동일하게 Vss로 설정함으로써 "판독금지"될 수 있다. 상기 동작은 특히 공통비트 및 가상소스라인을 공유하는 다수의 셀과 셀(10)이 연결될때 유용하다. 이런 구조에서, 하나의 셀은 판독되는 동안 모든 다른 병렬 셀이 "판독금지" 또는 선택해제된다. 상기 동작은 판독동작에서 어드레스되고 선택된 셀 또는 어드레스되지 않고 선택되지 않은 셀에 저장된 데이타를 방해하지 않고 발생한다.
적당한 Vr값의 선택은 소거된 장치의 임계전압에 관련된 몇개의 요인에 의존한다. 특히, 첫번째 소거된 장치의 임계전압은 수명종료시 장치의 임계전압보다 크다. 수명종료는 일반적으로 프로그램되고 소거된 장치의 임계치가 소정의 허용가능한 레벨까지 감쇠되는 시간을 의미하며, 일반적으로 약 10년이다. 첫번째 소거된 장치에 대하여 Vr의 적당한 최소값의 범위가 판단되며, 상기 범위는 최대소거 임계치와 반대극성이며 그보다 크기가 큰 값으로 선택될 수 있다. 소거임계치는 소거된 셀을 판독하기 위한 임계전압을 의미한다. 물론 게이트유전체 및 비휘발성 재료의 선택 및 두께, 메모리 어래이 크기, 출력감지전류에 기여할 수 있는 셀수, 감지회로의 전압감지능력등을 고려한 설계에 의하여 소거임계치가 형성될 수 있다. 따라서, 장치의 소거임계치는 단일셀의 상태가 상기 셀에 저장된 데이타의 수명 동안 어느때나, 선택된 특정구조에서 정확하게 감지될 수 있도록 되어야 한다. 따라서, Vr은 선택되지 않은 첫번째 소거된 셀에 소정의 최대셀 전류를 형성하도록 선택될 수 있으며, 이는 각각 첫번째 소거된 상태인 공통비트라인상의 선택되지 않은 모든 셀이 합산될때, 감지회로에 요구되는 것보다 작은 전류를 형성하여 단일 선택셀에서 프로그램 상태를 정확하게 감지할 수 있도록 한다.
셀(10)은 게이트(12) 전위를 채널 또는 기판에 대하여 음의 값으로 설정함으로써 소거될 수 있다. 예를들어, 소스(14), 드레인(16) 및 p-웰(11)은 Vcc로 바이어스되며 이때 게이트는 Vpp로 바이어스된다. 이러한 상태는 일반적으로 10밀리세컨드이하로 유지된다. 드레인(16) 또는 소스(14)는, 동시는 아니지만, p-웰 전위에 대하여 "플로트(float)"가 허용될 수 있다.
유사한 방식으로, 셀(10)은 기판, 소스(14), 및 드레인(16)를 동일한 Vpp전위로 설정하고, 게이트(12) 전위를 채널 또는 소스(14)에 대하여 양의 값을 가지도록 설정함으로써 프로그램될 수 있다. 예를들면, 소스(14), 드레인(16) 및 p-웰(11)은 Vpp로 바이어스되며 게이트는 Vcc로 바이어스된다. 다시, 상기 상태는 일반적으로 10 마이크로세컨드 이하 동안 유지되며, 드레인(16) 또는 소스(14)는, 동시는 아니지만, p-웰 전위에 대하여 플로트가 허용될 수 있다.
단일셀(10) 장치의 또다른 특징은 표 1의 프로그램 금지컬럼에 도시된 것처럼 셀(10)을 "프로그램 금지"시키는 능력에 있다. 상기 동작은 다수의 셀(10)이 로우를 따라 공통게이트를 공유할때 이용된다. 로우를 따라 단일셀(10)이 프로그램될 수 있으며 이때 상기 로우상의 다른셀(10)은 프로그램 금지된다.
따라서, 동작시, 만약 선택된 장치가 소거되면, Vr은 게이트 및 소스전위가 Vr과 동일하고 드레인 전위가 Vr보다 큰 Vcc일때 전류가 장치로 흐르도록 선택된다. 소거된 장치채널의 전위는 Vcc및 Vr사이이며, 따라서, 유전체의 소거상태를 강화함으로써 "방해"상태를 방지한다. 장치가 선택되지 않기 때문에, Vss는 게이트에가해지며; 따라서, 소스가 Vr인 동안 거의 전류가 흐르지 않거나 매우 적은 전류가 흐른다. 소거된 장치가 Vr보다 크기가 작은 음의 임계전압을 가지면, 게이트의 전위가 Vss인 장치는 오프되며 비휘발성 상태를 방해하는 게이트 대 기판(또는 채널) 필드가 존재하지 않는다.
한편, 상기 장치가 프로그램되어 양의 임계전압을 가진다면, 어떠한 셀의 판독바이어스 상태하에서도 전류가 흐르지 않을 것이다. 어떠한 채널도 프로그램된 장치에 형성되지 않으며 프로그램된 상태를 강화하는 전압강화가 발생하여, 방해상태를 방지한다. 프로그램된 양의 임계전압을 가진 판독금지상태에서, 게이트(12)가 Vss인 셀은 오프되며 게이트 대 기판전위는 제로가 되며, 이 또한 비방해상태이다.
드레인(16) 대 소스(14) 전류는 공지기술중 어느하나를 이용하여 감지되고 측정될 수 있다. 셀(10)이 소거된다면, 채널은 전도되며 전류는 드레인(16)에서 소스(14)로 흐른다. 셀이 프로그램된다면, 채널은 비전도되며 전류가 흐르지 않거나 약간의 전류만 흐른다.
제 2도에 도시되어 있는 것처럼, 셀(10)은 동일셀(10',10",10'",10"")로 이루어진 다수컬럼 및 로우에 배열되어, 1 또는 16 메가비트 플래시 메모리장치와 같은 고밀도 메모리 제품을 구성하도록 셀 어래이(100)를 형성한다. 상기 도면은 2 × 2 어래이(100)를 도시하지만, 이는 어래이(100)에서 셀(10)수를 제한하려는 것은 아니다.
제 2도에 개략적으로 도시된 것처럼, 셀(10' 및 10'")은 소스노드(14' 및14'")에서 (VG0)로 표시된 가상 접지라인(106)에 연결되며; 셀(10" 및 10"")의 소스노드(14" 및 14"")는 (VG1)로 표시된 가상 접지라인(108)에 연결된다. 유사하게, 셀(10' 및 10'")의 드레인노드(16' 및 16'")는 (BLO)로 표시된 비트라인(102)에 연결되며 셀(10" 및 10"")의 드레인 노드(16" 및 16"")는 (BL1)로 표시된 비트라인(104)에 연결된다.
셀(10' 및 10")은 공통게이트라인(110)(SG0)을 공유하며, 셀(10'" 및 10"")은 공통게이트라인(112)(SG1)을 공유한다. 간단히 말해서, 드레인노드(16) 및 소스노드(14)는 컬럼에서 셀(10)들에 "공유"되며 게이트노드(12)는 로우에서 셀(10)들에 "공유"된다. 소스노드(14) 및 드레인노드(16)가 어떤 로우에서도 셀(10)에 "공유"되지 않기 때문에, 소스라인의 독립제어가 가능하며, 따라서 어드레스되지 않은 셀이 선택해제되어 높은전류 및 "방해"된 셀로 부터 배제된다.
한편, "공유" 또는 공통 드레인노드(16) 및 소스노드(14)를 가진 셀(10)은 별도 게이트노드(12)를 가지고 있어 어드레스된 단일셀(10)이 프로그램되거나 판독하도록 한다. 물론, 셀(10)의 전체 로우가, 필요하다면, 판독, 소거 또는 프로그램될 수 있다.
개별셀(10'-10"")의 비트라인(BL0,BL1,...) 및 가상접지라인(VG0,VG1,...)은 Y-디코더(113)의 신호에 의하여 어드레스되며, 상기 Y-디코더는 입력어드레스 버스(114)에 가해진 어드레스신호를 디코딩한다. 유사한 방식으로, 게이트라인(SG0,SG1,...)은 X-디코더(115)의 신호에 의하여 어드레스되며, 상기 X-디코더는 상기 X-입력어드레스 버스(116)에 가해진 어드레스 신호를 디코딩한다.X- 및 Y-디코더(115,113)는 각각 특정기능이 수행되고 전압레벨이 선택 및 공급되도록 하기 위한 판독, 소거, 및 프로그램제어신호뿐 아니라, 어래이(100)의 각각의 비트, 가상 접지, 게이트라인 및 기판에 선택적으로 인가하기 위한 소스(117)로부터의 판독 전압(Vr), 공급전압(Vcc), 기준전위(Vss), 및 프로그램밍 전압(Vpp)을 수신한다. 전압소스(117)(Vr)는 전압분할기, 밴드 갭, 또는 그외의 유사한 회로일 수 있다. 제어신호 및 어드레스 신호는, 공지된 방식으로 어래이가 구성되어 있는 집적회로칩으로 부터 내부 또는 외부적으로 X- 및 Y- 디코더에 가해질 수 있다. 비트라인(BL0,BL1,...)관에 형성된 전류는 감지증폭기(118)에 의하여 감지되어, 출력단자(119)에 공급된다. 상기 감지증폭기(118)는 공지된 어떠한 종류일 수 있다.
이하의 표 2는 제 2도에 도시된 셀어래이(100)의 바람직한 동작을 표시한다.
셀어래이(100)는 공지된 감지기술에 의해 비트라인(102,104)상의 전류를 감지함으로서 판독될 수 있다. 소거된 장치가 음의 임계전압을 가지며, 그의 게이트 및 소스전위가 상기에서처럼 형성된 Vr이라면, 소거된 장치는 온되어 전류를 흘릴것이다.
셀어래이(100)는 판독시스템이 "방해"상태를 야기하지 않고 공통셀(10)의 컬럼내에서 개별셀(10)을 선택하도록 한다. 상술한 바와같이, "방해"상태는 셀의 상태를 변화시키는 극성인 전기장이 게이트 및 기판사이에 발생할때 발생한다. 판독금지바이어스 시스템은 "방해"상태를 야기시키지 않고 공통셀의 컬럼내의 어드레스되지 않은 개별셀을 능동적으로 "선택해제"시킨다. 프로그램금지 바이어스 시스템은 셀(10)에 "방해"상태를 야기시키지 않고 공통셀(10)의 로우내의 개별셀을 능동적으로 "선택해제"시킨다.
어래이(100)의 셀그룹은 (12')와 같은 게이트를 Vpp로 바이어싱 시킴으로써 소거되어, 게이트라인(110)상의 모든 셀을 소거시킬 수 있다. 프로그램금지동작과 구별되는 소거금지동작이 없으므로, 공통게이트를 공유하는 모든 셀은 동시에 소거된다. 하나의 게이트를 Vpp로 바이어싱시키고 그리고 모든 다른 노드를 Vcc에 연결시키거나 다른 노드를 폴로트 시킴으로써, 게이트가 Vpp인 셀만이 소거될 것이다. 게이트 대 채널전위는 모든 다른 장치에서 제로로 되며, 따라서 이들 셀의 상태는 방해받지 않을 것이다. 소거바이어스상태는 일반적으로 10 마이크로세컨드 이하동안 형성된다.
프로그램상태는 공통게이트상에서 형성될 수 있으며, 프로그램상태가 요구되는 것을 제외한 상기 공통게이트상의 모든 셀에서 금지될 수 있다. 프로그램상태는 기판 또는 p-웰을 Vpp로 바이어싱시키코 공통게이트를 Vcc가 되게 함으로써 이루어질 수 있다(셀(0) 및 (1)상의 SGO 처럼). 소거된 상태가 공통게이트상의 임의의 셀에 유지되려면, 상기 셀의 소스 또는 드레인중 하나 또는 이들 모두가 Vcc로 바이어스된다(셀(1)에서 처럼). 두개중 하나만을 Vcc로 함으로써 다른 노드는 플로트되도록 허용되어야 하며 따라서 전류가 흐르지 않으며 게이트 대 채널전압이 제로가 될 것이다. 프로그램동작중에, 인접셀 사이의 차단은 보통 0.5 내지 2.0 볼트만큼 Vpp보다 음이도록 p-웰(11)을 바이어스시키는 재 바이어스에 의하여 향상될 수 있다. 프로그램 바이어스 상태는 일반적으로 10 마이크로세컨드 이하동안 형성된다.
프로그램 및 프로그램 금지상태가 한셀씩 선택되기 때문에, 셀어래이의 일반적인 동작은 모든 동일셀의 프로그램 또는 프로그램 금지동작전에 주어진 공통게이트상의 모든 셀을 먼저 소거하는 단계를 포함할 것이다. 상기 시퀀스 다음에, 데이타의 바이트, 페이지 또는 블록은 데이타 세그먼트를 먼저 소거한후, 동일 세그먼트를 프로그래밍함으로써 저장될 수 있어, 소거된 상태가 요구되는 것을 방지한다. 일 바이트는 주어진 셀(10)의 로우에 따라 8 또는 16비트이며, 일 페이지는 셀(10)의 전체 로우이며, 일 블록은 셀(10)의 로우 및 컬럼 몇개로 구성된 메모리 어래이의 섹션이다. 블록동작에서, 전체 블록은 블록내의 셀상의 일련의 페이지 또는 바이트 프로그램 동작전에 즉시 소거될 수 있으며, 따라서 각각의 셀은 프로그램되거나 프로그램 금지에 의하여 소거된 상태로 된다. 상기와 같은 동작 시퀀스를 "기록"(즉, 데이타 크기에 따라 바이트기록, 페이지 기록 또는 블록기록)이라고 한다. 또다른 가능성은 전체 블록을 소거하는 것이지만, 데이타로서 상기 블록내의 프로그램 또는 금지데이타는 나중에, 페이지 또는 바이트 단위로 저장에 이용될 수 있다.
제 2도에 개략적으로 도시된 일반 셀어래이(100)의 평면도가 제 3도에 도시된다. 셀(10' 내지 10"")은 필드차폐격리수단을 이용하여 셀크기를 줄이기 위해 인접셀의 노드사이를 차단시킨다. 상기 실시예에서, 게이트도체(110,112)는 도핑된 폴리-실리콘층을 포함할 수 있다. 그러나, 알루미늄, 내화금속, 또는 그외의 공지된 도체재료와 같은 도체재료가 이용될 수 있다. 비트라인(102,104)은 확산된 N+/N-노드이다. p-웰의 전위로 유지되는 게이트를 가진 제 1 폴리실리콘층 필드차폐장치(126)에 의하여 차단이 이루어진다. 메모리 저장영역은 (120)에 도시된다.
제 4도에 도시된 것처럼, 제 3도의 라인 4-4에 따른 단면도가 어래이(10)의 측면을 도시한다. 저장유전체(122)는 기판 및 폴리 2층(110,112) 사이에 도시된다. 필드차폐(126)는 폴리 1층으로 형성된다. 층(110,112) 및 유전체(122)는 이하에 기술되는 것처럼 두 층을 에칭하기 위하여 단일 마스크를 사용함으로써 자기 정렬된다. 필드차폐(126)는 메모리 채널 도핑영역(128)을 분리시킨다.
제 5도는 제 3도의 라인 5-5를 따른 단면을 도시한다. 상기 단면은 메모리영역(120)과 필드차폐절연수단(126) 사이의 장치를 도시한다.
제 6도는 메모리영역(120)을 통하여 장치를 도시하는 제 3도의 라인 6-6에 따른 단면도이다. 채널도핑(128)은 상기 도면의 채널영역에 제공된다. 메모리채널(128)의 상기 도핑레벨은 프로그램 및 소거 상태 임계전압의 평균을 결정하기 위해 선택되어 10년(또는 수명종료)후의 프로그램 및 소거상태 임계전압의 평균값이 거의 Vss이거나 이보다 약간 낮게 되도록 한다.
주입제(N+/N-)(130,132)는 제 6도 및 7도에 도시된다. N-주입제(132)는 N+ 영역(130)에 이용된 것과 동일한 마스크를 이용하여 N+(130)를 감싼다. N-영역(132)은 접한 브레이크다운 특성을 개선시키며, 유전체(122)의 내성을 향상시키며, 라인(102,104,106,108)의 접합 캐패시턴스를 감소시킨다. N+ 영역(130)은라인(102,104,106,108)을 따라 낮은 시트저항을 제공한다. N+/N-(130,132) 영역은 필드차폐(126)의 형성전에 기판에 만들어지며 따라서 비트라인(102,104) 및 가상 접지 라인(106,108)은 폴리 1층(126) 밑을 횡단한다.
제 7도는 제 3도의 라인 7-7을 따른 단면을 도시하며, 이는 메모리영역(120) 사이에서 어래이(100)가 절단된 것을 도시한다. N+/N-(130,132) 형성 비트 라인(102,104) 및 가상 접지라인(106,108)은 필드차폐(126) 밑의 셀사이에서 이어진다.
상기 셀은 많은 여러가지 가공기술에 의하여 제조될 수 있다. 한가지 공정이 실리콘-옥사이드-니트라이드-옥사이드-실리콘(SONOS) 셀 구성을 이용하여 여기에서 개략적으로 기술된다. 유전체는 기판상에서 성장한 터널산화물스텍, 터널산화물위에 증착된 실리콘 옥시-니트라이드, 및 실리콘 디옥사이드의 증착층이다. N-형 시작웨이퍼가 고려된다. 임의의 두께, 시간 및 온도범위가 제공된다. 이들 범위는 기능 설명을 위해 제공되지만, 유일한 허용값을 의미하는 것은 아니다. 메모리셀을 제조하기 위하여 요구되는 공정단계만 포함되었다. 다른 회로엘리먼트와의 결합 및 상호연결에 요구되는 다른 공정단계는 집적회로가공분야의 당업자에 공지된 기술을 이용하므로써 이하에 리스트된 단계들에 부가하여 수정될 수 있다.
1. p-웰 형성
산화(100-200 옹스트롬)
p-웰 포로마스킹 단계
p-웰 붕소 주입
포토레지스트 제거
p-웰 드라이브(1000-1200℃, 2 내지 12시간)
2. 비트라인 형성
세척(100-200 옹스트롬 SiO2를 제거하기 위한 에칭)
산화(100-200 옹스트롬)
실리콘 니트라이드 증착(1000-2000 옹스트롬)
비트라인 포토마스킹 단계
실리콘 니트라이드 에칭(반응성 플라즈마 에칭)
N-주입(인 1E14-5E15/㎠)
N+주입(비소 1E15-1E16/㎠)
포토레지스터 제거
산화(500-2000 옹스트롬)
실리콘니트라이드 제거(고온인산)
3. 필드차폐
세척(100-200 옹스트롬 제거를 위한 에칭)
임계조정주입(붕소 1E11-1E12/㎠)
게이트산화(100-500 옹스트롬)
폴리 1 증착(2000-5000 옹스트롬)
폴리도핑(POCL3, 900℃)
에칭(노출된 폴리에 대하여)
폴리 1 포토마스킹 단계
폴리 1 에칭(반응성 플라즈마 에칭)
포토레지스트 제거
4. 스페이서 산화물형성
등각 CVD 산화물증착(1000-4000 옹스트롬)
비등방성 산화물 에칭(기판에 대한 반응성 플라즈마 에칭)
세척
산화(100-500 옹스트롬)
5. 실리콘-옥사이드-니트라이드-옥사이드-실리콘(SONOS) 셀 형성
임계주입(붕소 또는 인 1E11-1E12/㎠)
세척(셀채널의 노출된 실리콘에 대하여 100-500 옹스트롬)
터널산화물(0-25 옹스트롬)
실리콘 옥시-니트라이드 증착(10-300 옹스트롬)
상부산화물증착(0-200 옹스트롬)
폴리 2 증착(2000-5000 옹스트롬)
폴리 2 도핑(인, 이온주입제 1E15-5E16/㎠)
주입어닐링(800-900℃)
폴리 2 포토마스킹 단계
실리콘-옥사이드-니트라이드-옥사이드-실리콘(SONOS) 에칭(반응성 플라즈마 에칭)
프토레지스트 제거
Claims (10)
- 기판내에 배치되며, 소스, 드레인, 게이트 및 유전체 메모리 재료를 가지는 메모리 트랜지스터, 상기 트랜지스터의 게이트, 드레인 및 소스에 선택된 판독 바이어싱 전압을 인가하기 위한 바이어싱 회로, 및 상기 유전체 메모리 재료의 프로그램 가능 상태에 따라 상기 메모리 트랜지스터의 소스 및 드레인 사이에 흐르는 전류를 감지하기 위한 감지 회로를 가지는 반도체 기판내의 비휘발성 집적 메모리 회로에 있어서,상기 유전체 메모리 재료는 상기 메모리 트랜지스터가 소거될 때 공급 전압(Vcc)의 크기보다 작은 크기의 제 1 트랜지스터 임계치를 생성하고 메모리 트랜지스터가 프로그램될 때 다른 임계치를 생성하는 프로그램 가능메모리 상태를 가지며, 상기 바이어싱 회로는 드레인 및 기판 사이에 인가된 공급 전압의 크기보다 작은 크기의 판독 전압(Vr)을 소스에 인가하는 것을 특징으로 하는 비휘발성 집적 메모리 회로.
- 제 1항에 있어서, 상기 메모리 트랜지스터는 n-채널 메모리 트랜지스터이고 상기 공급 전압은 드레인에 인가된 크기(Vcc)이며, 기판에 인가되는 전압은 기준 전위(Vss)인 것을 특징으로 하는 비휘발성 집적 메모리 회로.
- 제 2항에 있어서, 상기 기준 전위는 접지인 것을 특징으로 하는 비휘발성 집적 메모리 회로.
- 제 2항에 있어서, 상기 기준 전위는 접지보다 Vr만큼 작은 것을 특징으로 하는 비휘발성 집적 메모리 회로.
- 제 1항에 있어서, 상기 메모리 트랜지스터는 p-채널 메모리 트랜지스터이고 상기 공급 전압은 드레인에 인가된 크기(Vcc)이며, 상기 기판에 인가되는 전압은 Vcc보다 양인 기준 전위(Vss)인 것을 특징으로 하는 비휘발성 집적 메모리 회로.
- 제 1항에 있어서, 상기 유전체 메모리 재료는 옥사이드, 옥시니트라이드, 강유전체 재료, 실리콘이 풍부한 옥사이드, 실리콘 니트라이드, 실리콘 옥시 니트라이드, 실리콘이 풍부한 실리콘 디옥사이드, 탄탈륨 펜트옥사이드, 카바이드, 세라믹, 알루미늄 옥사이드 및 실리콘 카바이드를 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 비휘발성 집적 메모리 회로.
- 제 1항에 있어서, 상기 유전체는 실리콘-니트라이드-옥사이드-실리콘(SNOS) 구조인 것을 특징으로 하는 비휘발성 집적 메모리 회로.
- 제 1항에 있어서, 상기 유전체는 실리콘-옥사이드-니트라이드-옥사이드-실리콘(SONOS) 구조인 것을 특징으로 하는 비휘발성 집적 메모리 회로.
- 제 1항에 있어서, 상기 메모리 트랜지스터는 n 채널 장치이고, 상기 공급 전압은 드레인에 인가되고, 상기 판독 전압(Vr)은 첫번째 소거된후 메모리 트랜지스터의 임계 전압보다 큰 것을 특징으로 하는 비휘발성 집적 메모리 회로.
- 제 1항에 있어서, 상기 메모리 트랜지스터의 드레인 전위 및 상기 판독 전압(Vr) 사이의 차이는 Vds,sat보다 크고, 상기 Vds,sat는 메모리 트랜지스터의 포화 전압인 것을 특징으로 하는 비휘발성 집적 메모리 회로.
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