JPH0227594A - 不揮発性ランダム・アクセス半導体メモリ - Google Patents
不揮発性ランダム・アクセス半導体メモリInfo
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- JPH0227594A JPH0227594A JP63176616A JP17661688A JPH0227594A JP H0227594 A JPH0227594 A JP H0227594A JP 63176616 A JP63176616 A JP 63176616A JP 17661688 A JP17661688 A JP 17661688A JP H0227594 A JPH0227594 A JP H0227594A
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- JEIPFZHSYJVQDO-UHFFFAOYSA-N ferric oxide Chemical compound O=[Fe]O[Fe]=O JEIPFZHSYJVQDO-UHFFFAOYSA-N 0.000 abstract 1
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
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Landscapes
- Read Only Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性ランダム・アクセス半導体メモリ、に
関し、特にコンピューター用記憶素子として用いられる
不揮発性ランダム・アクセス半導体メモリに関する。
関し、特にコンピューター用記憶素子として用いられる
不揮発性ランダム・アクセス半導体メモリに関する。
従来のランダム・アクセス半導体、メモリは記憶内容を
保持している電源を遮断することにより記憶内容が消滅
してしまうメモリ、いわゆる揮発性メモリである。
保持している電源を遮断することにより記憶内容が消滅
してしまうメモリ、いわゆる揮発性メモリである。
また、最近では記憶素子としてコントロールゲートおよ
びフローティングゲートを有する不揮発性記憶素子が開
発されている。
びフローティングゲートを有する不揮発性記憶素子が開
発されている。
第６図はかかる従来の一例を説明するための不揮発性記
憶素子の断面図である。
憶素子の断面図である。
第６図に示すように、この記憶素子は半導体基板２上に
Ｎ型ドレイン領域３およびＮ型ソース領域４を形成し、
その上に形成されたシリコン酸化膜５の中に電荷蓄積用
のフローティングゲート６を設け、さらにシリコン酸化
膜５上にコントロールゲート７を形成して構成される。
Ｎ型ドレイン領域３およびＮ型ソース領域４を形成し、
その上に形成されたシリコン酸化膜５の中に電荷蓄積用
のフローティングゲート６を設け、さらにシリコン酸化
膜５上にコントロールゲート７を形成して構成される。
また、８はドレイン領域３とフローティングゲート６が
重なる部分において特に薄く形成されたシリコン酸化膜
である。
重なる部分において特に薄く形成されたシリコン酸化膜
である。
第７図は第６図に示す不揮発性記憶素子の電圧・電流特
性図である。
性図である。
第７図に示すように、横軸はコントロールゲート７の電
位ＶＣＧを示し、縦軸は不揮発性記憶素子のソースを接
地してドレインに定電圧を印加したときのドレイン・ソ
ース間に流れる電流を示している。
位ＶＣＧを示し、縦軸は不揮発性記憶素子のソースを接
地してドレインに定電圧を印加したときのドレイン・ソ
ース間に流れる電流を示している。
次に、かかる不揮発性記憶素子の回路動作について説明
する。
する。
まず、第６図において、コントロールゲート７を接地し
且つドレイン３に高電圧を印加したとき、薄い酸化膜部
分８にはドレイン３からフローティングゲート６に向か
って強い電界が生じ、正孔がフローティングゲート６に
注入される。その結果、シリコン基板２の表面に反転層
が出来やすくなり、第７図の曲線９に示すように、コン
トロールゲート電位ＶＣＯが零になっても電流Ｉλが流
れる状態、すなわちしきい値電圧が負の状態になる。こ
の状態を例えば消去状態と称する。
且つドレイン３に高電圧を印加したとき、薄い酸化膜部
分８にはドレイン３からフローティングゲート６に向か
って強い電界が生じ、正孔がフローティングゲート６に
注入される。その結果、シリコン基板２の表面に反転層
が出来やすくなり、第７図の曲線９に示すように、コン
トロールゲート電位ＶＣＯが零になっても電流Ｉλが流
れる状態、すなわちしきい値電圧が負の状態になる。こ
の状態を例えば消去状態と称する。
これに対し、消去と逆の状態、すなわち書込み状態はコ
ントロールゲート７に高電圧を印加し、ドレイン３を接
地することにより実現できる。すなわち、上述した電位
関係をとるこ、とにより、薄い酸化膜部分８にフローテ
ィングゲート６からドレイン３に向かう強い電界が生じ
、フローティングゲート６中に電子が注入される。その
結果、シリコン基板２の表面は反転しにくい状態となり
、第７図の曲線１０に示すように、しきい値電圧が正の
高い値になる。
ントロールゲート７に高電圧を印加し、ドレイン３を接
地することにより実現できる。すなわち、上述した電位
関係をとるこ、とにより、薄い酸化膜部分８にフローテ
ィングゲート６からドレイン３に向かう強い電界が生じ
、フローティングゲート６中に電子が注入される。その
結果、シリコン基板２の表面は反転しにくい状態となり
、第７図の曲線１０に示すように、しきい値電圧が正の
高い値になる。
また、かかる不揮発性記憶素子に記憶された情報を読み
出す時には、第７図に示すように、コントロールゲート
７に書込み後のしきい値電圧より低い正の電圧ｖ汽を印
加する。この不揮発性記憶素子が消去されている状態な
らば、導通してコントロールゲート７にＯＶを印加して
もＩＲの電流を得ることができる。一方、記憶素子が書
込み状態にあるならば、非導通の状態になる。
出す時には、第７図に示すように、コントロールゲート
７に書込み後のしきい値電圧より低い正の電圧ｖ汽を印
加する。この不揮発性記憶素子が消去されている状態な
らば、導通してコントロールゲート７にＯＶを印加して
もＩＲの電流を得ることができる。一方、記憶素子が書
込み状態にあるならば、非導通の状態になる。
上述した不揮発性記憶素子は、例えば、Ｅｌｅｃｔｒｏ
ｎｉｃｓ誌１９８０年２月２８日号 １１３〜１１７頁
に記載されたＥＥＰＲＯＭ （電気的消去可能プログラ
マブル・リード・オンリー・メモリー）に応用されてい
る。
ｎｉｃｓ誌１９８０年２月２８日号 １１３〜１１７頁
に記載されたＥＥＰＲＯＭ （電気的消去可能プログラ
マブル・リード・オンリー・メモリー）に応用されてい
る。
従来、この種の半導体メモリとして種々の構成のものが
発表されているが、いずれも半導体メモリの構成に要す
る素子数が多いかあるいはランダム・アクセスメモリか
ら不揮発性記憶素子への情報の格納の過程および、逆に
不揮発性記憶素子に格納された情報をランダム・アクセ
ス・メモリに読み戻す過程が複雑であるため、使用しに
くい等の欠点がある。
発表されているが、いずれも半導体メモリの構成に要す
る素子数が多いかあるいはランダム・アクセスメモリか
ら不揮発性記憶素子への情報の格納の過程および、逆に
不揮発性記憶素子に格納された情報をランダム・アクセ
ス・メモリに読み戻す過程が複雑であるため、使用しに
くい等の欠点がある。
本発明の目的は、素子数が少なく、且つランダム・アク
セス・メモリから不揮発性記憶素子への情報の格納およ
び不揮発性記憶素子に格納された情報をランダム・アク
セス・メモリに読み戻す過程において複雑な過程を必要
とせず、短時間に行なうことができる不揮発性ランダム
・アクセス半導体メモリを提供することにある。
セス・メモリから不揮発性記憶素子への情報の格納およ
び不揮発性記憶素子に格納された情報をランダム・アク
セス・メモリに読み戻す過程において複雑な過程を必要
とせず、短時間に行なうことができる不揮発性ランダム
・アクセス半導体メモリを提供することにある。
本発明の不揮発性ランダム・アクセス半導体メモリは、
ドレインをデジット線に、ゲートをアドレス選択信号端
子に、ソースを第一の出力点にそれぞれ接続するアドレ
ス選択用の第一の絶縁ゲート電界効果トランジスタと、
ドレインを前記第一の出力点に、ゲートを制御信号端子
に、ソースを第二の出力点にそれぞれ接続する書込みお
よび読出し切換用の第二の絶縁ゲート電界効果トランジ
スタと、前記第一の出力点と基準電圧供給端子との間に
接続する容量素子と、コントロールゲートを前記第一の
出力点に、ドレインを書込み信号端子に、ソースを前記
第二の出力点にそれぞれ接続し、前記コントロールゲー
トおよびドレインの間の電界の方向によって前記コント
ロールゲート下部の絶縁膜中に形成された電荷蓄積領域
内への電荷の入出を制御することによりしきい値電圧の
変更を行うことのできる不揮発性半導体記憶素子とを含
んで構成される。
ドレインをデジット線に、ゲートをアドレス選択信号端
子に、ソースを第一の出力点にそれぞれ接続するアドレ
ス選択用の第一の絶縁ゲート電界効果トランジスタと、
ドレインを前記第一の出力点に、ゲートを制御信号端子
に、ソースを第二の出力点にそれぞれ接続する書込みお
よび読出し切換用の第二の絶縁ゲート電界効果トランジ
スタと、前記第一の出力点と基準電圧供給端子との間に
接続する容量素子と、コントロールゲートを前記第一の
出力点に、ドレインを書込み信号端子に、ソースを前記
第二の出力点にそれぞれ接続し、前記コントロールゲー
トおよびドレインの間の電界の方向によって前記コント
ロールゲート下部の絶縁膜中に形成された電荷蓄積領域
内への電荷の入出を制御することによりしきい値電圧の
変更を行うことのできる不揮発性半導体記憶素子とを含
んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を説明するための不揮発
性ランダム・アクセス半導体メモリの回路図である。
性ランダム・アクセス半導体メモリの回路図である。
第１図に示すように、本実施例は不揮発性ランダム・ア
クセス半導体メモリを２ビツトで構成した場合を示し、
デジット線ＤＬにそれぞれのメモリ素子１を接続してい
る。それぞれのメモリ素子１は、ドレインをデジット線
ＤＬに、ゲートをＸデコーダー出力を供給するＸアドレ
ス選択信号端子Ｘ、に、ソースをメモリ素子１の第一の
出力点■、にそれぞれ接続したアドレス選択用Ｉ ＧＦ
ＥＴ Ｍ−＋と、ドレインを前記第一の出力点Ｖｔに
、ゲートを制御信号端子Ｖλに、ソースを第二の出力点
■１にそれぞれ接続した書込みおよび読出しの切換用Ｉ
Ｇ Ｆ Ｅ Ｔ Ｍ ｂ ＋と、ソースを第二の出
力点ＶｂＩに、ゲートを前記第一の出力点Ｖ＋に、ドレ
インを書込み信号端子Ｖｗにそれぞれ接続する不揮発性
半導体記憶素子Ｍ０皇と、一方を第一の出力点Ｖ童に、
他方を基準電圧端子Ｖｓにそれぞれ接続する容量素子Ｃ
Ｉとにより１ビツトのメモリ素子１が構成され、また他
の１ビツトのメモリ素子１は同様にＭ ａＪ Ｉ Ｍ
ｂＪ ＋ Ｍ ａＪ Ｉ ＣＪによって構成される。
クセス半導体メモリを２ビツトで構成した場合を示し、
デジット線ＤＬにそれぞれのメモリ素子１を接続してい
る。それぞれのメモリ素子１は、ドレインをデジット線
ＤＬに、ゲートをＸデコーダー出力を供給するＸアドレ
ス選択信号端子Ｘ、に、ソースをメモリ素子１の第一の
出力点■、にそれぞれ接続したアドレス選択用Ｉ ＧＦ
ＥＴ Ｍ−＋と、ドレインを前記第一の出力点Ｖｔに
、ゲートを制御信号端子Ｖλに、ソースを第二の出力点
■１にそれぞれ接続した書込みおよび読出しの切換用Ｉ
Ｇ Ｆ Ｅ Ｔ Ｍ ｂ ＋と、ソースを第二の出
力点ＶｂＩに、ゲートを前記第一の出力点Ｖ＋に、ドレ
インを書込み信号端子Ｖｗにそれぞれ接続する不揮発性
半導体記憶素子Ｍ０皇と、一方を第一の出力点Ｖ童に、
他方を基準電圧端子Ｖｓにそれぞれ接続する容量素子Ｃ
Ｉとにより１ビツトのメモリ素子１が構成され、また他
の１ビツトのメモリ素子１は同様にＭ ａＪ Ｉ Ｍ
ｂＪ ＋ Ｍ ａＪ Ｉ ＣＪによって構成される。
本実施例では、読み戻し状態時に不揮発性記憶素子のソ
ースおよびコントロールゲートに＋４ｖを印加しドレイ
ンをＯｖにすると、消去された状態ならば不揮発性記憶
素子は導通してソースの電位はドレインと同電位のＯｖ
になる。また、書込み状態ならば不揮発性記憶素子は非
導通でソースの電位は４ｖを保持する。
ースおよびコントロールゲートに＋４ｖを印加しドレイ
ンをＯｖにすると、消去された状態ならば不揮発性記憶
素子は導通してソースの電位はドレインと同電位のＯｖ
になる。また、書込み状態ならば不揮発性記憶素子は非
導通でソースの電位は４ｖを保持する。
次に、上述した第一の実施例の回路動作について説明す
る。
る。
第２図乃至第４図はそれぞれ第１図に示すメモリ回路の
動作を説明するためのタイミング図である。
動作を説明するためのタイミング図である。
第２図乃至第４図に示すように、これらは電圧供給源Ｖ
ｃｃ、ＶＷ 、ＶＢおよびデジット線ＤＬの電圧ＶＤＬ
、Ｘデコーダー出力Ｘｔ＋Ｘノ、各メモリの第一の出力
点ＶＩ、ＶＪ 、第二の出力点Ｖｂ１．Ｖｌ）ｊのタイ
ミングチャートであり、ｔｌ＋ｔ２はランダム・アクセ
ス・メモリの読出し状態期間、ｔ３〜ｔ６はランダム・
アクセス・メモリの書込み状態期間、ｔ９はランダム・
アクセス・メモリから不揮発性記憶素子への情報の格納
期間、ｔｌｌは電圧供給手段ＶＣＣの遮断期間、ｔ１□
〜ｔ１６は不揮発性記憶素子に格納された情報をランダ
ム・アクセス・メモリに読み戻す期間、ｔ１９は不揮発
性記憶素子の書込み期間をそれぞれ示している。
ｃｃ、ＶＷ 、ＶＢおよびデジット線ＤＬの電圧ＶＤＬ
、Ｘデコーダー出力Ｘｔ＋Ｘノ、各メモリの第一の出力
点ＶＩ、ＶＪ 、第二の出力点Ｖｂ１．Ｖｌ）ｊのタイ
ミングチャートであり、ｔｌ＋ｔ２はランダム・アクセ
ス・メモリの読出し状態期間、ｔ３〜ｔ６はランダム・
アクセス・メモリの書込み状態期間、ｔ９はランダム・
アクセス・メモリから不揮発性記憶素子への情報の格納
期間、ｔｌｌは電圧供給手段ＶＣＣの遮断期間、ｔ１□
〜ｔ１６は不揮発性記憶素子に格納された情報をランダ
ム・アクセス・メモリに読み戻す期間、ｔ１９は不揮発
性記憶素子の書込み期間をそれぞれ示している。
まず、ランダム・アクセス・メモリの読出し／書込み動
作にあたり、制御電圧ＶＲ＝ＯＶに設定すると、Ｉ Ｇ
ＦＥＴ Ｍｂ＋、Ｍｂｊ共にオフになり、Ｍ ＠ｌｉ
ＭａＪとＣＩ、ＣＪとが活性化し、−般に広く用いら
れているダイナミック型ランダム・アクセス・メモリと
同じ動作をする。すなわち、第２図の期間１１−１．に
示すように、容量Ｃ１，ＣＪ ＩＰ−蓄積された電荷量
により選択用ＩＧＦ Ｅ Ｔ Ｍ ａ ｒ ＋ Ｍ
ａ Ｊをオンさせ、デジット線電位ｖＤＬを変化させ、
この電位変化量をセンスアンプによって読み出し、情報
（電荷の有無）を読み出す、また、書込み動作は第２図
ｔ、〜ｔ６に示すように、書込み信号Ｖｗに対応してデ
ジット線電位ＶＥＩＬを設定し、容量素子ＣＩ、ＣＪに
４■またはＯｖの電位を蓄える。この時、メモリの選択
方法はＸデコーダー出力ＸＩ、ＸＪのハイレベルで行う
０例えば、ＸＩがハイレベルの時はＩＧＦＥＴ Ｍ−
＋がオンして容量素子ＣＩを選択駆動する。
作にあたり、制御電圧ＶＲ＝ＯＶに設定すると、Ｉ Ｇ
ＦＥＴ Ｍｂ＋、Ｍｂｊ共にオフになり、Ｍ ＠ｌｉ
ＭａＪとＣＩ、ＣＪとが活性化し、−般に広く用いら
れているダイナミック型ランダム・アクセス・メモリと
同じ動作をする。すなわち、第２図の期間１１−１．に
示すように、容量Ｃ１，ＣＪ ＩＰ−蓄積された電荷量
により選択用ＩＧＦ Ｅ Ｔ Ｍ ａ ｒ ＋ Ｍ
ａ Ｊをオンさせ、デジット線電位ｖＤＬを変化させ、
この電位変化量をセンスアンプによって読み出し、情報
（電荷の有無）を読み出す、また、書込み動作は第２図
ｔ、〜ｔ６に示すように、書込み信号Ｖｗに対応してデ
ジット線電位ＶＥＩＬを設定し、容量素子ＣＩ、ＣＪに
４■またはＯｖの電位を蓄える。この時、メモリの選択
方法はＸデコーダー出力ＸＩ、ＸＪのハイレベルで行う
０例えば、ＸＩがハイレベルの時はＩＧＦＥＴ Ｍ−
＋がオンして容量素子ＣＩを選択駆動する。
次に、第３図に示すように、ランダム・アクセス・メモ
リから不揮発性記憶素子への情報の格納期間ｔ９では各
接続点は次のように動作する。
リから不揮発性記憶素子への情報の格納期間ｔ９では各
接続点は次のように動作する。
まず、Ｘデコーダー出力ＸＩ 、ＸＪを共に０■に設定
し、この時の第一の出力点Ｖ、Ｖ、の状態はそれぞれ４
Ｖ、ＯＶを保持しているとする。この時、制御電圧Ｖ＊
＝ＯＶに設定するため、ＩＧＦＥＴ Ｍｂｉ、Ｍ＆Ｊ
は共にオフになる０次に、書込み信号ＶＷをＯｖから２
０Ｖに変化させると、不揮発性記憶素子ＭＯ＋ではドレ
インに＋２０Ｖ、コントロールゲートに＋４Ｖが印加さ
れ、ドレインとコントロールゲートとの電位差が１６Ｖ
になる。従って、１７Ｖ以上の電位差により消去を開始
する不揮発性記憶素子Ｍ０．は消去が行なわれず、しき
い値電圧ＶＴＭは＋６Ｖを保持する。これに対し、他の
不揮発性記憶素子Ｍ。Ｊでは、ドレインに＋２０Ｖ、コ
ントロールゲートにＯＶが印加されるため、ドレインと
コントロールゲートとの電位差が２０Ｖになり、消去が
実行されｖＴＩＩＩ＆よ＋６Ｖから一６Ｖに変化する０
以上のように、書込み信号ＶｗをＯＶから２０Ｖに変化
させると、保持するメモリ情報ＯＶ、４Ｖに対応し一括
して不揮発性記憶素子の消去の実行、不実行のどちらか
を行う。
し、この時の第一の出力点Ｖ、Ｖ、の状態はそれぞれ４
Ｖ、ＯＶを保持しているとする。この時、制御電圧Ｖ＊
＝ＯＶに設定するため、ＩＧＦＥＴ Ｍｂｉ、Ｍ＆Ｊ
は共にオフになる０次に、書込み信号ＶＷをＯｖから２
０Ｖに変化させると、不揮発性記憶素子ＭＯ＋ではドレ
インに＋２０Ｖ、コントロールゲートに＋４Ｖが印加さ
れ、ドレインとコントロールゲートとの電位差が１６Ｖ
になる。従って、１７Ｖ以上の電位差により消去を開始
する不揮発性記憶素子Ｍ０．は消去が行なわれず、しき
い値電圧ＶＴＭは＋６Ｖを保持する。これに対し、他の
不揮発性記憶素子Ｍ。Ｊでは、ドレインに＋２０Ｖ、コ
ントロールゲートにＯＶが印加されるため、ドレインと
コントロールゲートとの電位差が２０Ｖになり、消去が
実行されｖＴＩＩＩ＆よ＋６Ｖから一６Ｖに変化する０
以上のように、書込み信号ＶｗをＯＶから２０Ｖに変化
させると、保持するメモリ情報ＯＶ、４Ｖに対応し一括
して不揮発性記憶素子の消去の実行、不実行のどちらか
を行う。
このようにして、不揮発性記憶素子Ｍ。、、Ｍ、。
への情報の格納が終了した後、電圧供給手段を降下・遮
断して、ランダム・アクセス・メモリが情報を保持する
ことが不可能な状態でも、不揮発性記憶素子Ｍ。、、Ｍ
ｏ、に情報が格納されるので、情報は保持されている。
断して、ランダム・アクセス・メモリが情報を保持する
ことが不可能な状態でも、不揮発性記憶素子Ｍ。、、Ｍ
ｏ、に情報が格納されるので、情報は保持されている。
第３図に示すこの状態期間ｔ１□を電圧供給手段の遮断
期間という。
期間という。
次に、第３図に示すように、不揮発性記憶素子Ｍ Ｏｌ
＋ Ｍ ＯＪに格納された情報をランダム・アクセス
・メモリに読み戻す期間ｔ１２〜ｔ１５について説明す
る。
＋ Ｍ ＯＪに格納された情報をランダム・アクセス
・メモリに読み戻す期間ｔ１２〜ｔ１５について説明す
る。
まず、電圧供給源である■ｃｃが０■から５Ｖに回復す
ると同時に、Ｘデコーダー出力ＸＩ、ＸＪが共にＯｖか
ら５■に立上がり、次にデジット線電位ＶＤＬをＯＶか
ら５■にする。また、制御信号電圧をｖＦＬ＝ＯＶに設
定するため、メモリの第一の出力点Ｖ、、Ｖ、は共に導
通するＩＧＦＥＴ Ｍ １１１＋ Ｍ ａＪを介して
Ｏｖから４ｖに充電され、容量素子ｃ、、Ｃ，に電荷が
蓄えられる。
ると同時に、Ｘデコーダー出力ＸＩ、ＸＪが共にＯｖか
ら５■に立上がり、次にデジット線電位ＶＤＬをＯＶか
ら５■にする。また、制御信号電圧をｖＦＬ＝ＯＶに設
定するため、メモリの第一の出力点Ｖ、、Ｖ、は共に導
通するＩＧＦＥＴ Ｍ １１１＋ Ｍ ａＪを介して
Ｏｖから４ｖに充電され、容量素子ｃ、、Ｃ，に電荷が
蓄えられる。
次に、デコーダー出力ＸＩ、ＸＪを共に５ｖから０■に
立下げ、ＩＧＦＥＴ Ｍ、、、Ｍ、、を共にオフにし
て第一の出力点Ｖ １ 、 Ｖ ｊを４■に保持したま
ま、デジット線ＤＬからＶ、、Ｖ、を回路的に分離する
。しかる後、制御信号電圧■にをＯＶから５Ｖにすると
、′非導通”である不揮発性記憶素子Ｍ０■に接続され
ている第一の出力点Ｖ１は４Ｖを保持しているが、“導
通”である不揮発性記憶素子Ｍ、ｊに接続されている第
一の出力点ｖＪは不揮発性記憶素子Ｍｃｊのソースから
ドレインへの電流経路により４■からＯＶに放電される
。
立下げ、ＩＧＦＥＴ Ｍ、、、Ｍ、、を共にオフにし
て第一の出力点Ｖ １ 、 Ｖ ｊを４■に保持したま
ま、デジット線ＤＬからＶ、、Ｖ、を回路的に分離する
。しかる後、制御信号電圧■にをＯＶから５Ｖにすると
、′非導通”である不揮発性記憶素子Ｍ０■に接続され
ている第一の出力点Ｖ１は４Ｖを保持しているが、“導
通”である不揮発性記憶素子Ｍ、ｊに接続されている第
一の出力点ｖＪは不揮発性記憶素子Ｍｃｊのソースから
ドレインへの電流経路により４■からＯＶに放電される
。
このような一連の読み戻し動作により、ｖＩは４■に、
■Ｊは０■にそれぞれ設定され、この第一の出力点Ｖ、
、Ｖ、は不揮発性記憶素子Ｍ。Ｉ。
■Ｊは０■にそれぞれ設定され、この第一の出力点Ｖ、
、Ｖ、は不揮発性記憶素子Ｍ。Ｉ。
ＭＯＪに格納する以前の状態と一致し完全に読み戻しが
実現される。このようにして不揮発性記憶素子Ｍ。Ｉ＋
Ｍ（ＩＪに格納された情報をランダム・アクセス・メモ
リに読み戻す。
実現される。このようにして不揮発性記憶素子Ｍ。Ｉ＋
Ｍ（ＩＪに格納された情報をランダム・アクセス・メモ
リに読み戻す。
以上のように本実施例は容易に情報の不揮発性記憶素子
への格納及び読み戻しが可能になり、更に構成する素子
数が少ないという利点がある。
への格納及び読み戻しが可能になり、更に構成する素子
数が少ないという利点がある。
また、Ｍ ｏｌ ｌ Ｍ ｏＪの一括書込みは第４図に
示すｔ１９期間に基準電圧Ｖ８をＯｖから２０Ｖに立上
げ、容量素子ＣＩ、ＣＪを介して第一の出力点Ｖ Ｉ、
Ｖ Ｊを高電圧にしコントロールゲートとドレインと
の電位差を２０Ｖ以上にして行ない、Ｖｔ酪を一律＋６
■にする。
示すｔ１９期間に基準電圧Ｖ８をＯｖから２０Ｖに立上
げ、容量素子ＣＩ、ＣＪを介して第一の出力点Ｖ Ｉ、
Ｖ Ｊを高電圧にしコントロールゲートとドレインと
の電位差を２０Ｖ以上にして行ない、Ｖｔ酪を一律＋６
■にする。
第５図は本発明の第二の実施例を説明するための不揮発
性ランダム・アクセス半導体メモリの回路図である。
性ランダム・アクセス半導体メモリの回路図である。
第５図に示すように、本実施例は・メモリ素子１におけ
る不揮発性記憶素子Ｍ （ｌ ｌ ＋ Ｍ ＯＪのドレ
インを信号端子ＶＣＷに接続し、ランダム・アクセス・
メモリの読出し／書込み状態でＶｃｖ＝２Ｖにする。こ
れにより、各メモリ素子１の第一の出力点Ｖ、、Ｖ、が
Ｏｖおよび４ｖのすべての状態で不揮発性半導体記憶素
子Ｍ。、、Ｍ、、のコントロールゲートとドレインとの
電位差は２■以内になる、従って、この電位差の半減化
が可能になり、電位差が不揮発性記憶素子Ｍ ｃｌ ｌ
Ｍ ｏＪの保持特性に大きく依存することから、書込
み状態での保持特性が飛躍的に向上するという利点があ
る。
る不揮発性記憶素子Ｍ （ｌ ｌ ＋ Ｍ ＯＪのドレ
インを信号端子ＶＣＷに接続し、ランダム・アクセス・
メモリの読出し／書込み状態でＶｃｖ＝２Ｖにする。こ
れにより、各メモリ素子１の第一の出力点Ｖ、、Ｖ、が
Ｏｖおよび４ｖのすべての状態で不揮発性半導体記憶素
子Ｍ。、、Ｍ、、のコントロールゲートとドレインとの
電位差は２■以内になる、従って、この電位差の半減化
が可能になり、電位差が不揮発性記憶素子Ｍ ｃｌ ｌ
Ｍ ｏＪの保持特性に大きく依存することから、書込
み状態での保持特性が飛躍的に向上するという利点があ
る。
以上説明したように、本発明の不揮発性ランダム・アク
セス半導体メモリは、コントロールゲートと電荷蓄積領
域とを有しデータ格納とデータの読戻しを行うための不
揮発性半導体記憶素子とデータの格納および読み戻しの
切換を行うための切換用絶縁ゲート電界効果トランジス
タとを用いることにより、その構成素子数を少なくする
ことができ、且つ情報の格納および読み戻しの操作を容
易に行うことができるという効果がある。
セス半導体メモリは、コントロールゲートと電荷蓄積領
域とを有しデータ格納とデータの読戻しを行うための不
揮発性半導体記憶素子とデータの格納および読み戻しの
切換を行うための切換用絶縁ゲート電界効果トランジス
タとを用いることにより、その構成素子数を少なくする
ことができ、且つ情報の格納および読み戻しの操作を容
易に行うことができるという効果がある。
第１図は本発明の第一の実施例を説明するための不揮発
性ランダム・アクセス半導体メモリの回路図、第２図乃
至第４図はそれぞれ第１図に示すメモリ回路の動作を説
明するためのタイミング図、第５図は本発明の第二の実
施例を説明するための不揮発性ランダム・アクセス半導
体メモリの回路図、第６図は従来の一例を説明するため
の不揮発性記憶素子の断面図、第７図は第６図に示す不
揮発性記憶素子の電圧・電流特性図である。 ＸＩ、ＸＪ・・・Ｘアドレス選択信号端子、ＤＬ・・・
デジット線、Ｍ ａ ｌ ＋ Ｍ ＆ Ｊ・・・アドレ
ス選択用ＩＧＦＥ Ｔ 、 Ｍ ｂ＋、 Ｍ ｂＪ＝・
切換用Ｉ Ｇ Ｆ Ｅ Ｔ Ｍ 。＋ 。 Ｍｏ」・・・不揮発性半導体記憶素子、ＣＩ、ＣＪ・・
・容量素子、Ｖ、、Ｖ、・・・メモリ素子の第一の出力
点、Ｖｂｌ、Ｖｂｊ・・・メモリ素子の第二の出力点、
ｖ、ｃ、 ｖ、 ｌ ”ｎ ｒ ”ｓ ｒ ｖ、、、、
、電圧供給源。 代理人 弁理士 内 原 晋 第１図 、ＭＺ図 刃 図 矛 図 肩
性ランダム・アクセス半導体メモリの回路図、第２図乃
至第４図はそれぞれ第１図に示すメモリ回路の動作を説
明するためのタイミング図、第５図は本発明の第二の実
施例を説明するための不揮発性ランダム・アクセス半導
体メモリの回路図、第６図は従来の一例を説明するため
の不揮発性記憶素子の断面図、第７図は第６図に示す不
揮発性記憶素子の電圧・電流特性図である。 ＸＩ、ＸＪ・・・Ｘアドレス選択信号端子、ＤＬ・・・
デジット線、Ｍ ａ ｌ ＋ Ｍ ＆ Ｊ・・・アドレ
ス選択用ＩＧＦＥ Ｔ 、 Ｍ ｂ＋、 Ｍ ｂＪ＝・
切換用Ｉ Ｇ Ｆ Ｅ Ｔ Ｍ 。＋ 。 Ｍｏ」・・・不揮発性半導体記憶素子、ＣＩ、ＣＪ・・
・容量素子、Ｖ、、Ｖ、・・・メモリ素子の第一の出力
点、Ｖｂｌ、Ｖｂｊ・・・メモリ素子の第二の出力点、
ｖ、ｃ、 ｖ、 ｌ ”ｎ ｒ ”ｓ ｒ ｖ、、、、
、電圧供給源。 代理人 弁理士 内 原 晋 第１図 、ＭＺ図 刃 図 矛 図 肩
Claims (1)
- ドレインをデジット線に、ゲートをアドレス選択信号端
子に、ソースを第一の出力点にそれぞれ接続するアドレ
ス選択用の第一の絶縁ゲート電界効果トランジスタと、
ドレインを前記第一の出力点に、ゲートを制御信号端子
に、ソースを第二の出力点にそれぞれ接続する書込みお
よび読出し切換用の第二の絶縁ゲート電界効果トランジ
スタと、前記第一の出力点と基準電圧供給端子との間に
接続する容量素子と、コントロールゲートを前記第一の
出力点に、ドレインを書込み信号端子に、ソースを前記
第二の出力点にそれぞれ接続し、前記コントロールゲー
トおよびドレインの間の電界の方向によって前記コント
ロールゲート下部の絶縁膜中に形成された電荷蓄積領域
内への電荷の入出を制御することによりしきい値電圧の
変更を行うことのできる不揮発性半導体記憶素子とを含
むことを特徴とする不揮発性ランダム・アクセス半導体
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176616A JPH0227594A (ja) | 1988-07-14 | 1988-07-14 | 不揮発性ランダム・アクセス半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176616A JPH0227594A (ja) | 1988-07-14 | 1988-07-14 | 不揮発性ランダム・アクセス半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0227594A true JPH0227594A (ja) | 1990-01-30 |
Family
ID=16016685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63176616A Pending JPH0227594A (ja) | 1988-07-14 | 1988-07-14 | 不揮発性ランダム・アクセス半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0227594A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0341700A (ja) * | 1989-07-07 | 1991-02-22 | Sharp Corp | 半導体記憶装置 |
| EP0667026A1 (en) * | 1992-11-02 | 1995-08-16 | Nvx Corporation | Flash memory system, and methods of constructing and utilizing same |
-
1988
- 1988-07-14 JP JP63176616A patent/JPH0227594A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0341700A (ja) * | 1989-07-07 | 1991-02-22 | Sharp Corp | 半導体記憶装置 |
| EP0667026A1 (en) * | 1992-11-02 | 1995-08-16 | Nvx Corporation | Flash memory system, and methods of constructing and utilizing same |
| EP0667026A4 (en) * | 1992-11-02 | 1998-10-21 | Nvx Corp | FLASH MEMORY SYSTEM AND METHODS OF CONSTRUCTING AND USING THE SAME. |
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