JPH0130240B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、浮遊ゲートと制御ゲートを有するメ
モリセルをマトリクス状に集積形成して構成さ
れ、電気的かつ選択的な書き替えを可能にした不
揮発性半導体メモリ装置に関する。

［発明の技術的背景とその問題点］ 浮遊ゲートと制御ゲートを持つMOSFET構造
のメモリセルであつて、マトリクス配列して電気
的かつ選択的な書き替えを可能にしたものとして
第１図に示す構造のものが知られている。このメ
モリセルは、半導体基板に形成されたソースＳ、
ドレインＤの間のチヤネル領域上に浮遊ゲート
FG、更にこれに容量結合する第１及び第２の制
御ゲートCG１およびCG２が積層形成されてい
る。またチヤネル領域とは別に通常ソースＳと共
通接続される書き替え電極EGが設けられ、浮遊
ゲートFGはこの書き替え電極EGに対してトンネ
ル電流が流れ得る極薄絶縁膜を介して対向させて
いる。

このメモリセルをマトリクス配列する場合、４
ビツトを例にとつて示すと第２図のように接続さ
れる。即ちメモリセルM₁〜M₄は、ドレインD₁，
D₂および第１の制御ゲートCG₁₁，CG₁₂をそれぞ
れＹ方向に共通接続し、第２の制御ゲートCG₂₁，
CG₂₂をＸ方向に共通接続し、ソースＳおよび書
替え電極EGを全メモリセルにつき共通接続して
マトリクス配列される。

この不揮発性メモリの選択的読み出しおよび書
替えの動作は、例えばｎチヤネルを例に取つて説
明すると次のとおりである。メモリセルM₁を読
み出す場合には、ドレインD₁および第２の制御
ゲートCG₂₁を高電位とし、他の電極を全て低電
位とする。これにより、メモリセルM₁が“０”
（浮遊ゲートFGに電荷が書込まれていず、しきい
値Vt₀が正の小さい値の状態）のときこれにチヤ
ネル電流が流れ、“１”（浮遊ゲートFGに電子が
注入されたしきい値Vt₁が正の大きな値の状態）
のときこれにチヤネル電流が流れない。メモリセ
ルM₁の記憶内容を書替えるには、第１、第２の
制御ゲートCG₁₁，CG₁₂を高電位、他の端子を全
て低電位とするか、または第１、第２の制御ゲー
トCG₁₁，CG₂₁を低電位、他の端子を全て高電位
とする。これにより、選択されたメモリセルM₁
においてのみ、浮遊ゲートFGが書替え電極EGに
対して十分な高電位または十分な低電位となり、
浮遊ゲートFGと書替え電極EGとの間でトンネル
電流による電荷の授受がなされて、書替えが行な
われる。一方非選択セルM₂，M₃，M₄のうちM₂
とM₃では、書き替え時に、第１と第２の制御ゲ
ートCG₁，CG₂のどちらか一方が高電位、他の端
子全てが低電位になるか、または第１と第２の制
御ゲートCG₁，CG₂のどちらか一方が低電位、他
の端子が全て高電位となる。しかしこれらの制御
ゲートCG₁とCG₂に容量結合した浮遊ゲートFG
の電位は、ソースＳに対して電位差が生じるもの
の、トンネル電流を生じさせるのに必要な電位差
と比較して十分小さいので、書き替えは起こらず
M₂とM₃の内容は保持される。また非選択メモリ
セルM₄では、書き替え時に２つの制御ゲートの
電位は、ソースと同電位であり、書き替えは起こ
らない。

こうして第１図のメモリセルを配列して電気的
かつ選択的な書替えを可能とした不揮発性メモリ
装置が実現できるが、従来のものには、次のよう
な問題があつた。即ちM₁の書替え時にM₂やM₃
のような非選択セルでは、２つの制御ゲートのう
ちいずれか一方の制御ゲートに高電位がかかる半
選択の状態となる。この場合、浮遊ゲートの電位
は、書き込みあるいは消去電圧と比較して十分に
低いため書き替え回数が少ないと実用上問題はな
いが、メモリ装置を多数回書き替えると、半選択
状態になる毎に浮遊ゲートに蓄えられていた電荷
が薄い酸化膜から徐々にトンネル電流によつて抜
けてゆき、しきい値が変化したり、あるいは記憶
内容の変更がなされてしまいメモリの信頼性を損
なう可能性があつた。

［発明の目的］ 本発明は、上記の点に鑑み、多数回の書替えに
よる信頼性低下を補償した電気的かつ選択的に書
き替えの可能な不揮発性半導体メモリ装置を提供
することを目的とする。

［発明の概要］ 本発明は、第１図および第２図で説明したメモ
リ装置において、その周辺回路に、メモリの書替
え回数を記憶する手段を内蔵し、それを制御する
リフレツシユコントロール回路を備えて、メモリ
がある書き替え回数を越えるごとにメモリが外部
からアクセスされていない期間にメモリの内容を
自動的にリフレツシユするように構成したことを
特徴とする。

［発明の効果］ 本発明によれば、メモリの内容の書き替えを頻
繁に行なつてもメモリセルの記憶内容の不要な消
去や書き込みを未然に防ぐことができ、長時間使
用しても信頼性の高い不揮発性半導体メモリ装置
を提供することができる。

［発明の実施例］ 以下本発明の実施例を説明する。メモリセルの
基本構成およびこれを用いた４ビツトのメモリセ
ルマトリクスの構成は第１図および第２図に示す
とおりである。具体的なメモリセルの要部構造を
第３図ａ〜ｄに示す。ａが平面図、ｂ，ｃおよび
ｄはそれぞれａのＡ―A′，Ｂ―B′およびＣ―
C′断面図である。Ｐ型Si基板１にｎ型のソース２
およびドレイン３を設け、これら両領域間のチヤ
ネル領域上にゲート絶縁膜（SiO₂）４₁を介して
浮遊ゲート（ドープポリシリコン）５を設け、更
にこの上にゲート絶縁膜（SiO₂）４₂，４₃を介し
てそれぞれ浮遊ゲート５に容量結合する第１の制
御ゲート６および第２の制御ゲート７（共にドー
プポリシリコン）を設けている。チヤネル領域に
隣接した位置にはソース２と連続的に形成された
書替え電極としてのｎ層８を設け、前記浮遊ゲー
ト５を、このｎ層８上まで延在させトンネル電流
が流れ得る極薄絶縁膜４₄を介してｎ層８に対応
させている。第１の制御ゲート６は書替え制御用
であつてＹ方向に連続的に配設し、第２の制御ゲ
ート６は書替え制御用であると共に読出しゲート
であつて、浮遊ゲート５と共にチヤネル領域をお
おいＸ方向に連続的に配設する。またソース２は
Ｘ方向に連続的に配設し、ドレイン３はＹ方向に
例えば金属配線により接続して、メモリセルアレ
イを構成する。

このように構成されるメモリセルマトリクス１
１を用いて不揮発性メモリの全体は、第４図の如
く構成される。アドレス信号をアドレス入力回路
１２に入力するアドレスバツフア・ラツチ回路１
３でアドレス信号が波形成形及びラツチされてＸ
デコーダ１４とＹデコーダ１５を介してメモリマ
トリクス１１上のメモリセルの制御ゲートCG₁，
CG₂の電位を制御してメモリマトリクス１１上の
任意のセルを選び出すことができる。

データの入出力は、データ入出力回路１６と入
出力バツフア・ラツチ回路１７を介して行なわれ
る。メモリの内容を書き替える場合には、書き替
えたいメモリの内容を消去（浮遊ゲートFGの電
荷を抜き去り、しきい値Vthが正の小さな状態、
すなわち“０”の状態）にしておき、もし書き込
むデータが“１”ならメモリにデータを書き込む
（浮遊ゲートFGに電荷を注入してしきい値Vthが
正の大きな状態）。もし書き込むデータが“０”
なら消去した時点で書き替え操作は終了する。

実際の書替え例を第６図に示す。８ビツト書込
型の場合は行方向のメモリセルを８分割して制御
ゲートCG₂₁〜CG₂₂，CG₂₃〜CG₂₄をトランスフア
ーMOSFETを介して束にする。M₁，M₅…のメ
モリセルを書き替える場合は、第６図ａの如く
CG₁₁を低電位Ｌ、CG₁₂を高電位Ｈ、CG₂₁，CG₂₃
を低電位、CG₂，CG₂₄を高電位、書替え電極Ｓ
を高電位にする。するとM₁，M₅の内容にかかわ
らずM₁，M₅は電子が放出された“０”状態とな
る。破線で示したセルは半選択セルである。次い
でM₁に“０”、M₅に“１”を書込むために第６
図ｂに示す如くコントロールゲートＣをON、Ｄ
をOFFとする。するとCG₂₁には低電位、CG₂₃に
は高電位が端子Ａ，Ｂによつて表われる。この
時、選択されないCG₂₂，CG₂₄は低電位が表われ
るようにする。そしてDG₁₁を高電位、CG₁₂を低
電位、Ｓを低電位とするとM₁は“０”は状態、
M₅には“１”が書き込まれる。

以上のような一連の書き込み操作と読み出し操
作を制御する回路がタイミング制御回路１８と制
御信号回路１９である。外部電源（例えば5V）
から書き込み用高電圧（例えば20V）を発生させ
る回路が昇圧回路２０である。不揮発性メモリカ
ウンタ２１はメモリが書き替えられることにその
書き替え回数を記憶しておき、メモリの書替え回
数がある設定した回数（例えば１×10⁴回）を越
えるごとにリフレツシユコントロール回路２２よ
りリフレツシユ信号を出してメモリの記憶内容を
自動的にリフレツシユする。回数は上記８ビツト
書込みでは、８ビツトの書替え毎に１をカウント
する。リフレツシユ信号はメモリがアクセスされ
ていない間にメモリマトリクス１１上の全てのメ
モリセルをリフレツシユする。リフレツシユはメ
モリセル１１がアクセスされていない期間、即
ち、アドレス入力回路１２にアドレス入力信号が
入力しない時に行なわれる。従つてリフレツシユ
コントロール回路１２はラツチ手段を内蔵し、こ
のラツチ手段にリフレツシユ信号をラツチさせて
おくと共にどのセルまでメモリセルマトリクス１
１をリフレツシユしたかを記憶して行き、仮にア
ドレル入力回路にアドレス信号が入力した時には
リフレツシユを中断し、その後リフレツシユを再
開させるようにしている。こうして、長時間の使
用によつて何度も半選択状態にされることにより
しきい値が変動したメモリセルを、強制的に正常
な“１”又は“０”の状態に復帰させることがで
き、誤動作を防止することができる。不揮発性メ
モリカウンタ２１は、ある設定した回数（例えば
１×10⁴回）を越えるとリセツトされて初期状態
に戻り、再び書き替え回数をカウントする。

第５図は別の実施例で、第４図の不揮発性メモ
リカウンタ２１に代り、補助記憶用不揮発性半導
体メモリセル２３を用いたものである。補助記憶
用不揮発性半導体メモリセル２３は、第１図で示
した構造のものである。製品の出荷時にはこの補
助記憶用不揮発性メモリセル２３は書き込み状態
（“１”の状態）にしておき、メモリセルマトリク
ス１１上のメモリの内容を書き替える時には、常
にこの補助記憶用不揮発性メモリセル２３の２つ
の制御ゲートCG₁とCG₂のいずれか一方を高電位
（例えば20V）、他の電極の電位を低電位（例えば
0V）になるようにする。即ち、８ビツト書替え
毎にこの操作が行なわれる。この補助記憶用不揮
発性メモリセル２３の浮遊ゲートFGの電位は、
書き替え電極EGや制御ゲートCG₁とCG₂の電位
に応じて容量結合により定まるが、この浮遊ゲー
トFGと書き替え電極EGの電位差は、極薄酸化膜
を介して十分なトンネル電流を生じさせる程の電
位差にはならず、書き替えは、書き替え回数が少
ない時には生じない。

しかし書き替え回数が非常に多くなると徐々に
浮遊ゲートFG内の電荷が抜けてゆき、このメモ
リセル２３のしきい値が製品の出荷時に比べて
徐々に下降してゆく。このしきい値変化を検知し
て実質的に書替え回数を検知することができ、し
きい値変化がある値を越えるごとにリフレツシユ
コントロール回路２２よりリフレツシユ信号を出
し、メモリセルマトリクス１１上の全メモリセル
の内容を自動的にリフレツシユする。リフレツシ
ユ信号はメモリがアクセスされていない間にメモ
リセルマトリクス１１上の全てのメモリセルで行
なわれる。これにより、先の実施例と同様、メモ
リセルマトリクス１１は初期状態に戻る。リフレ
ツシユ時には補助記憶用不揮発性メモリセル２３
の浮遊ゲートFGに蓄積された電荷も完全に消去
され、再び“１”の状態が書き込まれリセツトさ
れる。

なお第５図の場合、予め補助記憶用不揮発性メ
モリセル２３の浮遊ゲートFGは消去状態（“０”
の状態）にしておき、メモリセルマトリクス１１
上のメモリの内容を書き替える時には、上記例と
は逆にこの補助記憶用不揮発性メモリセル２３の
２つの制御ゲートCG₁とCG₂のどちらか一方を高
電位（例えば20V）、他の電極の電位を低電位
（例えば0V）、EGを上記例とは逆関係としてもよ
い。この場合、補助記憶用不揮発性メモリセル２
３の浮遊ゲートFGの電位は、書き替え回数が非
常に多くなると徐々に浮遊ゲート内に電荷が蓄積
されてゆき、メモリセル２３のしきい値が製品の
出荷時に比べて徐々に上昇してゆく。そしてこの
しきい値変化を検知して、しきい値変化がある量
越えるごとにリフレツシユコントロール回路１２
よりリフレツシユ信号を出し、メモリセルマトリ
クス１１上のメモリの内容を自動的にリフレツシ
ユすることもできる。

以上の例では、補助記憶用不揮発性メモリセル
は初期値が“１”、“０”の一方のものを用いた
が、“１”タイプ、“０”タイプの両方を搭載し
夫々同時にカウントさせるようにしてもよい。こ
の場合には、書込み回数が少なくても製造上又は
構造上等の原因により一方の半選択状態の影響を
より大きく受けるようになつても対処する事がで
きマージンが向上する。即ち、一方の閾値が設定
値を越えた段階でリフレツシユするようにしても
よい。

以上のように本発明によれば、メモリの内容の
書き替えを頻繁に行なつても、不揮発性メモリの
しきい値の変化あるいはメモリの内容の不要な消
去や書き込みをリフレツシユ操作によつて未然に
防ぐことができ、多数回くり返し書き替えても、
信頼性の高い不揮発性メモリ装置が実現できる。

【図面の簡単な説明】

第１図は電気的に書き替え可能な不揮発性半導
体メモリセルの記号を示す図、第２図はこのメモ
リセルのマトリクスアレイの一例を示す図、第３
図ａ〜ｄは本発明の一実施例のメモリセルの要部
構造を示す図、第４図は、本発明の一実施例のメ
モリ装置全体構成を示すブロツク図、第５図は本
発明の他の実施例のメモリ装置全体構成を示すブ
ロツク図、第６図ａ，ｂは実施例を説明する回路
図である。 １…Si基板、２…ソース、３…ドレイン、５…
浮遊ゲート、６…第１の制御ゲート、７…第２の
制御ゲート、８…n⁺層（書替え電極）、１１…メ
モリセルマトリクス、１２…アドレス入力回路、
１３…アドレスバツフアラツチ回路、１４…Ｘデ
コーダ、１５…Ｙデコーダ、１６…データ入出力
回路、１７…入出力バツフア・ラツチ回路、１８
…タイミング制御回路、１９…制御信号回路、２
０…昇圧回路、２１…不揮発性メモリカウンタ、
２２…リフレツシユコントロール回路、２３…補
助記憶用不揮発性半導体メモリセル。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板に、互いに離隔して形成されたソ
   ース及びドレインと、これらのソース、ドレイン
   間のチヤネル領域上に絶縁膜を介して形成された
   浮遊ゲートと、この浮遊ゲートに対して極薄絶縁
   膜を介して対向した書替え電極と、前記浮遊ゲー
   トに容量結合させて設けられた第１および第２の
   制御ゲートとからなるメモリセルをマトリクス配
   列し、前記書替え電極と第１および第２の制御ゲ
   ートの電位関係を設定して、選択されたメモリセ
   ルのみ前記書替え電極と浮遊ゲートの間で前記極
   薄絶縁膜を介してなされる電荷の授受により記憶
   内容の書替えを行なうようにした不揮発性半導体
   メモリ装置において、メモリセルマトリクスの周
   辺回路に、書替え回数を記憶する手段を内蔵し、
   書替え回数が所定値を越えるごとに、メモリセル
   の記憶内容をリフレツシユするようにしたことを
   特徴とする不揮発性半導体記憶装置。 ２ メモリセルマトリクスの周辺回路に、書替え
   回数を記憶する手段を内蔵し、書替え回数が所定
   値を越えるごとに全メモリセルをリフレツシユさ
   せるリフレツシユ信号を出す手段と、メモリセル
   がアクセスされている期間前記リフレツシユ信号
   をラツチする手段を備えた特許請求の範囲第１項
   記載の不揮発性半導体メモリ装置。 ３ 前記書替え回数を記憶する手段は、不揮発性
   メモリカウンタである特許請求の範囲第１項記載
   の不揮発性半導体メモリ装置。 ４ 前記書替え回数を記憶する手段は、メモリセ
   ルと同じ構造の補助記憶用不揮発性メモリセルで
   あり、書替え時には常にこの補助記憶用不揮発性
   メモリセルの第１の制御ゲートと第２の制御ゲー
   トのいずれか一方を高電位、書替え電極を低電位
   又は高電位にし、かつその浮遊ゲートの電位が予
   め書替え電極に対して書替えを起こす電位差より
   も十分低い電位差の状態に設定しておいて、この
   補助記憶用不揮発性メモリセルのしきい値変化量
   を書替え回数に対応するものとしてチエツクする
   ようにした特許請求の範囲第１項記載の不揮発性
   半導体メモリ装置。