KR0142510B1 - 비휘발성 반도체 메모리 장치 - Google Patents
비휘발성 반도체 메모리 장치Info
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Abstract
기록 동작을 표시할때, 전원 인가 전압을 받는 제어 회로는 기록 제어신호(C)와, 기록시 2V와 10V인 2개의 전원 전압(V1 및 V2)을 각각 발생한다. 기록 제어신호(C)의 수시시, 횡 디코더(103)는 메모리 셀 트랜지스터에 해당하는 워드라인이 10V로 기록되게 하고, 다른 워드라인은 2V로 기록되게 한다. 기록제어신호(C)의 수신시, 소오스 라인 제어회로(105)는 메모리 셀 트랜지스터에 해당하는 소오스 라인이 OV로 기록되게 하고, 다른 소오스 라인이 5V로 기록되게 한다.
Description
제1도는 본 발명에 따른 비휘발성 반도체 메모리 장치의 실시예를 도시하는 블럭도.
제2도는 본 실시예의 드레인 왜란 저항을 개선한 예를 도시하는 특성도.
제3도는 비휘발성 반도체 메모리 장치의 메모리 셀 트랜지스터에 대한 개략 절단도.
제4도는 종래의 비휘발성 반도체 메모리 장치를 도시하는 블럭도.
* 도면의 주요부분에 대한 부호의 설명
320:터널 산화막 303:부유 게이트
305:조설 게이트 306:드레인
307:소오스
[발명의 배경]
본 발명은 비휘발성 반도체 메모리 디바이스에 관한 것으로써, 특히, 부유 게이트 전극을 갖는 플래쉬(flash) 메모리 같은 비휘발성 반도체 메모리 디바이스에 관한 것이다.
[관련기술의 설명]
부유 게이트를 갖는 플래시 메모리 같은 비휘발성 반도체 디바이스는 비휘발성, 저전력 소모, 고집적 레벨 및 비트당 저소비 실현의 이유 때문에 하드 디스크 또는 플로피 디스크 같은 자기 기억 매체에 대한 대체물로서써 이용될 것으로 전망된다.
위와 같은 종류의 비휘발성 반도체 메모리 디바이스의 각 메모리 셀은 메모리 셀 트랜지스터로 구성하고, 제3도에 도시된 바와같이, 각 트랜지스터는 실리콘 열산화 기법 및 CVD방법, 포토 리소그래피 기법 및 박막 드라이 에칭 기법에 의하여 형성된 P형 실리콘 기판(301)상의 산화막(302)과, 다결성 실리콘으로 형성된 부유 게이트(303), 층절연막(304) 및 다결정 실리콘으로 형성된 조절 게이트(305)로 구성하는 다결정 실리콘 이중 게이트 및, 인 또는 비소이온 주입 기법으로 이용하여 형성된 소오스 확산층(307)과 드레인 확산층(306)으로 구성된다.
부유 게이트(303)는 조절 게이트(305)로부터 메모리 셀 트랜지스터의 임계지를 변화시키는 게이트이다. 열전자(hot electrons)가 부유 게이트(303)에 축적될 경우, 조절 게이트(305)에 주어진 양의 전위는 부유 게이트(303)에 축적된 열전자에 의하여 자폐됨으로써, 조절 게이트(305)로부터의 메모리 셀 트랜지스터의 임계지는 열전자가 축적되지 않은 상태와 비교하여 높게된다.
부유 게이트(303)에 열전자의 주입은조절 게이트(305), 드레인(306) 및 소오스(307) 각각에 10V, 5V 및 OV를 인가함으로써 이루어진다. 따라서, 메모리 셀 트랜지스터의 채널로 이동하는 약간의 전자는 터널 산화막(302)를 통하여 부유 게이트(303)에 도다랗여, 거기에 축적된다. 열전자가 부유 게이트에 축적되는 상태는 데이터 기록 상태를 나타낸다. 이와 반대로 부유 게이트(303)으로부터 열전자의 주입은 드레인(306)이 전기적으로 개방 상태(부유 상태)가 되며, 이것은 5V를 소오스(307)에 인가하고, -16V를 조절 게이트(305)에 인가함으로써 실현될 수 있다. 이러한 배치로써, 소오스 확산 영역(307)과 부유 게이트(303)의 중첩 영역에 터널 산화막(302)의 터널링 선류인 플라워 노오드하임(filower-Nordheim) 전류는 터널링 산화막(302)을 거쳐 열 전자들을 부유 게이트(303)로부터 밀어내기 위하여 발생된다. 부유게이트(303)에 열전자가 축적되지 않는 상태는 데이터 소거 상태를 나타낸다.
또한, 데어터 판독은 5V, 1V 및 OV를 조절 게이트(305) 드레인(306) 및 소오스(307)에 각각 인가함으로써 실행된다. 이때, 메모리 셀 트랜지스터가 기록 상태인 경우, 즉, 열전자들이 부유 게이트(303)에 축적되어 있는 상태의 경우, 조절 게이트(305)에 인가된 5V의 전압은 열전자에 의해 자폐됨으로써, 메모리 셀 트랜지스터는 전도 상태로 진행되지 않고, 반면에, 메모리 셀 트랜지스터가 소거 상태에 있는 경우, 즉, 열전자가 부유 게이트(303)에 축적되지 않는 경우, 메모리 셀 트랜지스터는 조절 게이트(305)에 인가된 전압에 기인하여 전도 상태로 진행한다. 따라서, 메모리 트랜지스터로부터의 데이터 판독은 상기 전도 또는 비전도 상태를 검출함으로써 수행될 수 있다.
제4도에 도시된 것을 종래의 비휘발성 반도체 메모리 장치의 예를 도시한다. 도면에 도시한 비휘발성 반도체 메모리 장치에 있어서, 설명을 용이하게 하기 위하여, 메모리 자이가 테이터의 배치(batch) 소거 장치에 의하여 블록(401 및 402)로 분할된 메모리 트랜지스터(M11 내지 M43)를 구비한다. 비트 라인(B1 내지 B3)은 메모리 셀 트랜지스터(M11 내지 M21, M31 및 M41)와, 메모리 셀 트랜지스터(M12, M22, M32 및 M42) 및 메모리 셀 트랜지스터(M13, M23, M33 및 M43) 각각의 드레인 전극에 보통 접속된다. 워드 라인(W1 내지 W4)은 메모리 셀 트랜지스터(M11, M12 및 M13)와 메모리 셀 트랜지스터(M21, M22 및 M23)와, 메모리 셀 트랜지스터(M31, M32 및 M33) 및 메모리 셀 트랜지스터(M41, M42 및 M43)의 조절 게이트를 전극에 각각 접속된다. 소오스 라인(S1 내지 S4)은 메모리 셀 트렌지스터(M11, M12 및 M13)와, 메모리 셀 트랜지스터(M21, M22 및 M23)와, 메모리 셀 트랜지스터(M31, M32 및 M33) 및 메모리 셀 트랜지스터(M41, M42 및 M43) 각각의 소오스 전극에 일반적으로 접속된다. 열 디코더(403)는 기록 조절 신호(C)에 응답하여 열 어드레스(AC)를 디코딩하고 조절하여 워드 라인(W1 내지 W4)중 한개를 선택하며, 소오스 라인 제어 회로(405)는 데이터의 소거와 기록에 응답하여 선택하며, 소오스 라인(S1, S2, S3, S4)의 전압을 각각 제어한다.
메모리 장치의 동작은 다음에 설명될 것이다. 기록 대상인 메모리 셀 트랜지스터(M11)에 데이터를 기록할 때, 10V, 5V 및 OV는 워드 라인(W1)과, 비트 라인(B1) 및 소오스 라인(S1)에 각각 인가되며, 메모리 셀 트랜지스터(M11)에 접속된다. 다른 워드 라인(W2 내지 W4) 및 다른 소오스 라인(S1 내지 S2)은 OV를 인가하고, 다른 비트 라인(B2 내지 B4)은 개방상태로 된다. 결과적으로, 기록 상태인 메모리 셀 트랜지스터(M11)의 조절 게이트, 드레인과 소오스는 10V, 5V 및 OV를 각각 인가하므로써, 열전자는 메모리 셀 트랜지스터(M11)의 부유 게이트에 주입되고, 그 장치는 기록을 실행할 준비를 한다.
그러나, 만약 메모리 셀 트랜지스터(M11)와 비트 라인을 공유하는 메모리 셀 트랜지스터(M21, M31 또는 M41)가 이미 기록 상태에 있는 경우, 그것은 메모리 셀 트랜지스터(M11)로 데이터를 기록할 때 비트 라인(B1)을 통하여 드레인 확산 층에 인가함으로써, 이 기록 상태에 있는 메모리 셀 트랜지스터의 드레인 확산층과 부유 게이트 사이에 강한 전계를 발생시킨다.
따라서, 전계는 부유 게이트와 드레인 확산층의 중첩영역에 에너지 밴드를 휘게한다. 결과적으로, 에너지 밴드 횡에 의해 생성된 EHP(전자 정공쌍)의 전자와 정공이 드레인 확산층과 부유 게이트에 주입되는 드레인 왜란(disturband) 현상을 일으킨다.(Aninban Roy, Reliability Physics 39th Annual Proceedings, 1992, 페이지 68-75). 드레인 왜란 현상이 발생하는 경우, 데이터는 부유 게이트의 축적 전하량의 감소로 인하여 기록 상태에서 소거 상태로 변화시킨다.
기록 상태의 메모리 셀 트랜지스터가 동일한 비트 라인을 공유하는 메모리 트랜지스터에 기록 동작을 실행할 때마다 드레인 왜란 현상이 발생하기 때문에, 드레인 왜란 현상에 인가된 시간의 길이는 공통 비트 라인 X데이터 기록 시간상의 메모리 셀 트랜지스터 대 공통 라인 X데이터 기록 횟수상의 메모리 셀 트랜지스터의 객수에 의하여 표시될 수 있다. 그러나, 실제로 공통 비트 라인상에 메모리 셀 트랜지스터로 데이터 재기록의 횟수는 십만 내지 백만 횟수이므로, 기록 데이터를 유지하는 것은 불가능하다.
드레인 왜란의 억제는 메모리 셀 트랜지스터(M11)를 5V 이하로 구동하여 비트 라인(B1)에 인가된 전압을 설치함으로써 이루어질 수 있다. 또한, 메모리 셀 트랜지스터의 드레인 왜란으로 인한 저항은 드레인의 구저를 최적화하는 것에 의해 데이터 기록 속도를 유지하는 동안 개선될 수 있다.(Akinori Kodama, Techical Digest of Lnternational Electron Devices Meeting, 1991, 페이지 303-306). 그러나, 메모리 셀 트랜지스터(M11)를 구동하는 비트 라인(B1)에 인가된 전압이 4V에 낮게 설정될때, 예컨대, 드레인 왜란을 억제하기 위해서, 메모리 셀 트랜지스터로 데이터 기록 속도는 기록 효율을 현저히 저하시키는 비트 라인에 5V를 적용하는 경우와 비교하여 자기의 약 한등급(one order)만큼 떨어진다.
또한, 드레인 왜란을 억제할 목적으로 드레인 구조를 최적화할 경우, 드레인 구조는 그 제조 과정이 복잡하고 길어서 매우 복잡하게 된다.
[발명의 요약]
본 발명의 목적은 데이터 기록시에 비트 라인에 인가된 전압이 떨어지지 않고, 메모리 셀 트랜지스터로 복잡한 구조를 유도함이 없이 드레인 왜란 현상을 억제하고, 메모리 장치가 기록 데이터를 양호하게 유지시키는 것이다.
본 발명에 따른 비휘발성 반도체 메모리 셀 트랜지스터의 임계 전압 이하 및 기록 대상인 메모리 셀 트랜지스터의 소오스 전압 이상이 되도록 기록 목적의 메모리 셀 트랜지스터에 해당하는 워드 라인 이외의 워드 라인의 전압을 만드는 수단을 갖춘다. 따라서, 기록 목적인 메모리 셀 트랜지스터와 동일한 비트 라인을 공유하는 다른 메모리 셀 트랜지스터가 기록 상탱 있을때 조차도, 상기 전압은 상기 다른 메모리 셀 트랜지스터에 인가됨으로써, 부유 게이트와 드레인 확산층간에 발생된 전계는 부유 게이트를 갖는 다른 메모리 셀 트랜지스터의 용량성 결합을 통하여 완화될 수 있다.
[양호한 실시예의 설명]
본 발명에 의한 비휘발성 반도체 메모리 장치(100)는 각 부유 게이트를 갖는 복수의 메모리 셀 트랜지스터로 구성된 호출 어레이 영역(101)과, 횡 어드레스(DAR)를 디코딩하는 것에 의하여 복수의 워드 라인으로부터 한개를 선택하는 횡 디코더(103)와, 열 어드레스(AC)를 디코딩하는 것에 의하여 복수의 열 선택 라인으로부터 한개를 선택하는 영 리코더(104)와, 횡 어드레스(AR)의 일부인 어드레스(AR')를 디코딩하는 것에 의하여 복수의 소오스 라인의 전위를 제어하는 소오스 라인 제어 회로(105)를 구비한다. 또한 이 비휘발성 반도체 메모리 장치는 다양한 종류의 제어 신호와 전원 공급전압(VPP, VCC 및 VSS)을 수신하는 것에 의한 기록 소오스 저압(V1 및 V2), 칩 인에이블 신호(CE), 출력 인에이블 신호(OE) 및 소거 신호(EE)를 발생하는 제어 회로(107)를 구비한다. 셀 어레이 영역(101)은 X×(i+1)횡×(y+1)×(m+1) 열의 매트릭스 형태로 배열된 메모리 셀 트랜지스터로 구성한다. 말하자면, 각 워드 라인은 (y+1)×(m+1) 메모리 셀 트랜지스터의 조절 게이트에 일반적으로 접속되고, 각 비트 라인은 X×(i+1) 메모리 셀 트랜지스터이 드레인 확산층에 보통 접속된다. 또한, 셀 어레이 영역(101)은 한 단위로써 X워드 라인에 접속된 메모리 셀 트랜지스터 군을 갖는 i+1 블럭의 101-O 내지 101-i으로 분할되고, 각 블럭내에 메모리 셀 트랜지스터의 소오스 전위는 해당 소오스 라인에 의해 집단 제어된다. 결과적으로, 메모리 셀 트랜지스터에 기록된 데이터의 소거는 한 단위 같이 블럭을 갖는 한개 산탄(shot)으로 수행된다.
또한, 비휘발성 반도체 메모리 디바이스(100)는 전원 공급 전압(VPP), 칩 인에이블 신호(E), 출력 인에니를 신호(OE), 및 제어 회로(107)를 갖는 소거 신호(EE)의 논리적 레벨을 검출하는 것에 의하여 테이터의 기록, 판독 및 소거를 구별한다. 기록 동작은 전원 공급 전압(VPP)이 고전압(12V)일때, 및 칩 인에이블 신호(CE)가 활성이고, 출력 인에이블 신호(OE)와 소거 신호(EE)가 비활성일때 표시한다. 기록 동작이 상기 조건에 의하여 지시되는 경우, 제어 회로(107)은 기록 제어 신호(C)를 고레벨로하여, 2V 및 10V인 기록용 전원 전압(V1 및 V2)을 발생한다. 또한, 이 소거 동작이 표시될 경우, 제어 회로(107)는 소거 신호(E)를 고레벨로 한다.
본 발명에 따른 비휘발성 반도체 메모리 장치가 횡 디코더(103) 및 기록 동작시 소오스 라인 제어 회로(105)의 동작 특성은 가지고, 판독및 소거 동작시에 공지된 동작을 실행하기 때문에, 기록시에 동작만이 다음과 같이 설명될 것이다.
기록 동작시, 즉, 기록 제어 신호(C)와 전원 전압(V1 및 V2)이 발생할때, 횡 디코더(103)는 어드레스 버퍼(102)로부터 제공된 횡 어드레스(AR)를 디코딩하고, 전위 V2를 워드 라인(WO 내지 W(i+1)X)중 한개 워드 라인에 인가한다. 열 디코더(104)는 어드레스 버퍼(102)로부터 제공된 열 어드레스(AC)를 디코딩하고, 그것을 활성 레벨로 가져가기 위해서 복수의 열 선택라인중 한개를 선택한다. 다른한편, 기록 제어 신호(C)를 제공할 때, 소오스 라인 제어 회로(105)는 어드레스 버퍼(102)로부터 제공된 횡 어드레스의 AR부분을 디코딩하고, VSS 전위를 소오스 라인(SO 내지 Si)중 한개 소오스 라인에 인가하고, VCC 전위를 잔유 소오스 라인에 인가한다. 또한, 기록 조절 신호(C)가 발생될때, 기록 회로(106)는 VCC 전위에 기록될 비트에 해당하는 출력 및 3개 상태 버퍼(110-0 내지 110-m)을 거쳐 제공된 기록 데이터에 기초한 고임피던스로 기록되지 않는 비트에 해당하는 출력을 발생한다.
참조번호(109-0 내지 109-m)는 판독 동작으로 이용되는 3상태 버퍼로써 제공된 각 감지 증폭기이다.
특성 기록 동작은 예컨대 메모리 셀 트랜지스터(MO-00 및 M1-00)에 기록하는 경우가 설명될 것이다. 도면에 도시된 바와같이, 메모리 셀 트랜지스터(MO-00)는 워드 라인(WO) 및 비트 라인(BOO)에 접속되고, 메모리 셀 트랜지스터(M1-00)는 워드 라인 W1) 및 비트 라인(BOO)에 접속된다. 첫째 데이터를 메모리 트랜지스터(MO-00)에 기록하기 위해서, 어드레스 버퍼(102)로 부터의 어드레스에 기조하여, WO, BOO 및 SO는 횡 디코더(103), 열 디코더(104) 및 소오스 라인 제어 회로(105)에 의하여 각각 선택된다. 따라서, 워드 라인(WO)은 V2 전위 즉, 10V로 진행하고 반면, 다른 워드 라인은 V1 전위 즉, 2V로 되고, 또한, 비트 라인(BOO)은 VCC 전위, 즉, 5V로 된다. 반면, 다른 비트 라인은 부유 상태로 된다. 또한, 소오스 라인(SO)은 VSS 전위, 즉, OV가 되고, 반면, 다른 소오스 라인은 VCC 전위, 즉, 5V로 된다. 결과적으로 조절 게이트의 전위, 메모리 셀 트랜지스터(MO-00)의 드레인 확산층 및 소오스 확산층은 10V, 5V 및 OV로 각각 되므로써, 기록 동작은 실행될 수 있다. 그때, 동일한 비트 라인을 공유하는 제어 게이트의 선위, 메모리 셀 트랜지스터(M1-00)의 드레인 확산층과 소오스 확산층은 각각 2V, 5V 및 OV이다. 다음, 데이터를 메모리 셀 트랜지스터(M1-00)기록하기 위해서, W1, BOO 및 SO는 워드 라인, 비트 라인 및 소오스 라인에 각각 선택된다. 따라서, 워드 라인(W1)은 V2 전위, 즉, 10V가 되고, 반면, 다른 워드 라인은 V1 전위 즉, V2가 된다. 또한, 비트 라인(BOO)은 VCC 전위, 즉 5V가 되고, 반면, 다른 비트 라인은 부유 상태가 된다. 또한, 소오스 라인(SO)은 VSS 전위 즉, OV가 되고, 반면, 다른 소오스 라인은 VCC 전위 즉, 5V가 된다. 이와같은 경로에서, 메모리 트랜지스터(M1-00)의 조절 게이트, 드레인 확산층 및 소오스 확산층의 전위는 10V, 5V 및 OV가 됨으로써, 그 기록 동작은 일어난다. 그때, 동일한 비트 라인을 공유하고 기록 상태에 있는 메모리 셀 트랜지스터(MO-00)의 조절 게이트, 드레인 확산층 및 소오스 확산층의 전위는 2V, 5V 및 10V이다. 메모리 셀 트랜지스터(MO-00)상에 주의를 집중하면, 부유 게이트의 전위는 약 -2, 5V인데, 이것은 열 전자들이 부유 게이트 안으로 주입되기 때문이다. 그러나, 2V의 전압이 상기와 같이 조절 게이트에 인가되면, 조절 게이트의 전위는 조절 게이트와 부유 게이트 사이의 용량성 결합 때문에 전위를 조절 게이트에 인가하는 시간동안만 약 -1V가 된다. 이러한 이유 때문에, 5V의 전위가 인가되는 드레인 확산층과 부유 게이트의 전이 사이의 전계는 조절 게이트에 2V의 전위가 인가되지 않을때와 비교하여 확실히 완화된다. 여기서, 낮은 양의 전압이 조절 게이트에 인가될때 메모리 셀 트랜지스터의 드레인 왜란 저항을 도시하는 제2도를 참조하는데, 이 드레인 왜란 저항은 기록 상태의 메모리 셀 트랜지스터의 임계지가 드레인 왜란 현상에 기인하여 8V에서 7V까지 변하는 시간으로 정의되며, 그 드레인 왜란 저항은 워드 라인에 접속된 조절 게이트 전압의 1V 상승마다 약 한자리수 만큼 개선된다. 다르게 말하면, 드레인 왜란 저항은 기록 대상이 없는 메모리 셀에 해당하는 워드라인에 2V를 인가함으로써 약 2자리수 만큼 개선될 수 있다.
따라서, 기록 대상인 메모리 셀 트랜지스터(M1-00)에 정상 기록을 실행하는 동안, 이미 기록 상태에 있는 메모리 셀 트랜지스터(MO-00)의 기록 데이터에 손상을 주지 않는다.
또한, 기록 대상인 메모리 셀 트랜지스터(M1-00)와 동일한 비트 라인을 공유하는 메모리 셀 트랜지스터중에 기록 대상의 블럭 이외의 블럭(101-1 내지 101-i)에 포함되는 예컨대, 메모리 셀 트랜지스터 M(x+1)-00은 기록 대상 이외의 블럭(101-1 내지 101-i)에 해당하는 소오스 라인(S1 내지 Si)의 전위가 모두 5V이기 때문에 소오스와 드레인의 전위는 같고, 따라서, 채널 전류는 발생되지 않는다.
본 실시예에서, 비선택 워드 라인의 전위가 2V에 설정되는 것에 주목해야 한다. 드레인 왜란 저항이 조절 게이트에 이나된 전위는 상승함으로써 개선될 수 있는 반면, 메모리 셀 트랜지스터 필수적으로 소거 상태의 메모리 셀 트랜지스터가 너무 높은 전위를 인가하는 경우 전도 상태로 될수 있다는 걱정 때문에 2V로 선택됨으로써, 전력 소비가 증가될 수 있다. 만약 전위가 약 2V인 경우, 전도 상태로 진행하는 소거 상태의 메모리 셀 트랜지스터에 대한 가능성은 희박하고, 동일 시점에서, 드레인 왜란 현상은 효과적으로 억제될 수 있다.
또한, 본 발명의 다른 시시예로서, 기록 대상의 메모리 셀 트랜지스터를 포함하는 블럭의 워드 라인중, 기록 대상의 메모리 셀 트랜지스터에 해당하는 워드 라인 이외의 워드 라인에 대한 전위를 OV가 되도록 설정되고, 기록 대상의 메모리 셀 트랜지스터를 포함하지 않는 블럭의 워드 라인에 대한 전위는 2V에 설정되는 것이 고려될 수 있다. 이 경우에, 기록 대상의 메모리 셀 트랜지스터들중 기록 대상의 메모리 셀 트랜지스터와 동일한 버트 라인을 공유하는 메모리 셀 트랜지스터의 조절 게이트의 전위, 드레인 확산층 및 소오스 확산층은 각각 OV, 5V 및 10V가 각각 됨으로써, 실제로 0인 소오스와 드레인간의 전위차 때문에 채널 전류를 감소시킬 수 있다. 본 실시예에서, 기록대상의 메모리 셀 트랜지스터를 포함하는 블럭내의 메모리 셀 트랜지스터중, 기록 대상의 메모리 셀 트랜지스터와 도일한 비트라인을 공유하는 메모리 셀 트랜지스터는 드레인 왜란 현상의 영향을 받는다. 그러나, 소오스라인이 모든 블럭에 대하여 일괄적으로 제어되기 때문에, 드레인 왜란 현상에 의해 영향을 끼치는 메모리 셀 트랜지스터는 한개 블러내에 메모리 셀 트랜지스터에만 한정되고, 이러한 현상의 영향은 상당히 큰 것은 아니다. 다르게 말해서, 드레인 왜란 현상이 제공되는 동안 블럭의 갯수에 역비례하여 감소도며, 그결과 드레인 왜란 현상의 영향을 최소화할 수 있다.
또한, 메모리 셀 트랜지스터를 구성하는 반도체 막 절연마으로써 실리콘 산화막 및 반도체 기판같은 실리콘 기판같이 실리콘 막을 만드는데 이용되어도, 다른 종류의 반도체 막과 반도체 기판 재료는 이용되고, 실리콘 질화막, 인산 유리막 또는 실리콘 산질화막은 절연막 같이 이용될 수 있다. 또한, 10V, 5V 및 2V는 메모리 셀 트랜지스터의 다양한 전극에 대한 인가 전위로써 이용되는 반면, 다른 적절한 전위는 인가될 수 있다. 즉, 비선택 워드라인에 인가되는 전위가 2V가 되어도, 2V 이상의 전위는 드레인 왜란 현상의 억제가 전력 소비의 감소에 요구될 경우 이용될 수 있는 반면, 2V 이하의 전위는 전력 소비의 감소가 가장 높은 우선 항목일 때 이용될 수 있다. 다르게 말해서, 전위는 VSS 전위 이상과 VCC 전위 이하의 범위내에 적절히 설정될 수 있다.
Claims (5)
- 복수의 워드라인과, 상기 워드라인과 교차하는 복수의 비트라인과, 부유 게이트, 상기 워드라인중 해당하는 한개에 접속된 조절 게이트 전극, 상기 비트 라인의 해당하는 한개에 접속된 드레인 전극 및 소오스를 각각 포함하는 복수의 메모리 셀 트랜지스터와, 제1 및 제2의 전압을 선택된 메모리 셀 트렌지스터의 관련 워드라인과 소오스 전극을 통하여 상기 조절 게이트 전극에 인가하는 수단 및 상기 제1 및 제2 전압 사이의 제3의 전압 중간을 다른 워드라인에 인가하는 수단을 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 비휘발성 반도체 메모리 자이에 있어서, a 워드라인 b 비트라인, 한개 소오스 라인 및 상기 워드 라인과 비트라인의 교차성에 배치된 a×b 메모리 셀 트랜지스터를 각각 포함하는 메모리 블럭의 세트(c)와, 횡 어드레스상에 기초하여 한개 워드라인을 선택하는 횡 디코더와, 열 어드레스상에 기초하여 한개 비트라인을 선택하는 열 디코더 및, 상기 횡 어드레스의 일부상에 기초하여 한개 소오스 라인을 선택하는 소오스 라인 제어 회로를 구비하는데, 상기 각 메모리 셀 트랜지스터는 부유 게이트와, 상기 워드라인중 해당하는 워드라인에 접속된 조절 게이트 전극과, 상기 비트 라인중 해당하는 비트 라인에 접속된 드레인 전극 및, 상기 라인 중 해당하는 소오스 라인에 접속된 소오스 전극을 구비하며, 상기 횡 디코더는 횡 어드레스에 기초하여 선택된 한개 워드라인에 제1전압을 인가하고, 이 제1전압 이하의 제2전압을 다른 워드라인에 인가하며, 상기 소오스 라인 조절회로는 상기 제2전압 이하의 제3전압을 선택된 소오스 라인에 인가하고, 다른 소오스 라인의 전압이 기록 동작시에 열 디코더에 의하여 선택된 상기 비트라인의 전압과 같게 설정되는 것을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서, 상기 횡 디코더는 상기 제1전압을 상기 선택한 한개 워드라인에 인가하고, 상기 제3전압을 상기 선택된 워드라인을 포함하는 블럭에 제공된 다른 워드라인에 인가하며, 상기 제2전압을 다른 블럭에 제공된 워드라인에 인가하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 복수의 워드라인과, 상기 워드라인이 교차하는 복수의 비트라인과 상기 워드라인중 관계되는 한개와 벼렬로 각각 배치되는 복수의 소오스라인과, 부유 게이트, 상기 워드라인중 관련된 한개에 접속된 조절 게이트 전극, 상기 비트라인중 관련된 한개에 접속된 조절 게이트 전극, 상기 비트라인중 관련된 한개에 접속된 드레인 전극, 상기 소오스 라인중 관련된 한개에 접속된 소오스 전극 및 기록 상태의 제1전압과 소거 상태에서 상기 제1전압 이하의 제2전압이 되는 임계 전압을 구비하는 상기 워드라인과 비트라인의 접촉점에 배열된 복수의 메모리 셀 트랜지스터와, 제어신호, 상기 제1전압보다 큰 제3전압 및 데이타 기록 요청에 응답하는 제2전압보다 작은 제4전압을 발생하는 제1수단과, 상기 제1수단으로부터의 제어신호, 제3전압 및 제4전압을 수신하여, 사이 제3전압을 입력 어드레스에 기초하여 선택된 워드라인에 인가하고, 상기 제4전압을 제어 신호에 응답하는 다른 워드라인에 인가하는 제2수단과, 상기 제1전압과 제2전압 사이의 제5전압을 입력 어드레스에 기초하여 선택된 비트라인에 인가하여, 다른 비트 라인이 상기 제어 신호에 응답하여 고임피던스 상태가 되게 하는 제3수단과, 상기 제4의 전압보다 적은 제6의 전압을 상기 입력 어드레스에 기초하여 선택된 소오스 라인에 인가하고, 상기 제3전압을 상기 제어 신호에 응답하여 다른 소오스 라인에 인기하는 제4수단을 구비하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
- 제4항에 있어서, 상기 제3전압은 10V이고, 상기 제4전압은 2V이고, 상기 제5전압은 5V이고, 상기 제6전압은 OV인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
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