JP3258956B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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Description
【０００１】
【発明が属する技術分野】本発明は、フローティングゲ
ート及びコントロールゲートを有するメモリトランジス
タを用いた不揮発性半導体メモリに関する。
ート及びコントロールゲートを有するメモリトランジス
タを用いた不揮発性半導体メモリに関する。
【０００２】
【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ（EEPROM:E
lectricaly Erasable Programmable ROM）においては、
フローティングゲートとコントロールゲートを有する２
重ゲート構造のトランジスタによって各メモリセルが構
成される。このような２重ゲート構造のトランジスタの
場合、フローティングゲートのドレイン側で発生したホ
ットエレクトロンをソース側へ加速し、ゲート絶縁膜を
通過させてフローティングゲートに注入することにより
情報の書き込みが行われる。そして、フローティングゲ
ートに電荷が注入されたか否かによるメモリセルトラン
ジスタの動作特性の差を検出することで、情報の読み出
しが行われる。
る電気的に消去可能なプログラマブルＲＯＭ（EEPROM:E
lectricaly Erasable Programmable ROM）においては、
フローティングゲートとコントロールゲートを有する２
重ゲート構造のトランジスタによって各メモリセルが構
成される。このような２重ゲート構造のトランジスタの
場合、フローティングゲートのドレイン側で発生したホ
ットエレクトロンをソース側へ加速し、ゲート絶縁膜を
通過させてフローティングゲートに注入することにより
情報の書き込みが行われる。そして、フローティングゲ
ートに電荷が注入されたか否かによるメモリセルトラン
ジスタの動作特性の差を検出することで、情報の読み出
しが行われる。
【０００３】このようなメモリセルの構造には、大きく
２種類が有り、一つはスタックゲート型と呼ばれ、もう
一つはスプリットゲート型と呼ばれる。特に、スプリッ
トゲートのメモリセルは、図２に示す如く、ドレイン１
とソース２の間に形成されたチャネル上に、フローティ
ングゲート４が絶縁膜３を介して一部がソース領域２に
重畳して形成され、また、コントロールゲート５が絶縁
膜６を介して一部がフローティングゲート４に重畳して
形成される。
２種類が有り、一つはスタックゲート型と呼ばれ、もう
一つはスプリットゲート型と呼ばれる。特に、スプリッ
トゲートのメモリセルは、図２に示す如く、ドレイン１
とソース２の間に形成されたチャネル上に、フローティ
ングゲート４が絶縁膜３を介して一部がソース領域２に
重畳して形成され、また、コントロールゲート５が絶縁
膜６を介して一部がフローティングゲート４に重畳して
形成される。
【０００４】このようなスプリットゲート型のメモリセ
ルを用いた不揮発性半導体メモリの概略構成を図３に示
す。複数のメモリセル７がｎ×ｍの行及び列に配列され
てなるメモリセルアレイ８において、各々のメモリセル
７は、各々ｎ本のワード線ＷＬ（0〜n-1）とｍ本のビッ
ト線ＢＬ（0〜m-1）の交点に配置され、メモリセル７の
コントロールゲート（図２の５）がワード線ＷＬに接続
され、ドレイン（図２の１）がビット線ＢＬに接続され
る。また、隣接するワード線ＷＬに接続された各行のメ
モリセル７のソース（図２の２）は、共通ソース線ＳＬ
（0〜n/2-1）に各々接続される。例えば、ワード線ＷＬ
0とＷＬ1に接続されたメモリセルは、共通ソース線ＳＬ
0に接続される。ローアドレスデコーダ９は、印加され
たローアドレスデータＲＡＤに基づいてワード線ＷＬの
１つを選択すると共に、消去モード、プログラムモー
ド、読み出しモードを各々示す信号ＥＳ、ＰＧ、ＲＥと
に基づいて、選択されたワード線ＷＬに各モードに従っ
た電圧を供給する。更に、ローアドレスデコーダ９は、
選択されたワード線ＷＬに関連する共通ソース線ＳＬに
各モードに従った電圧を供給する。カラムアドレスデコ
ーダ１０は、印加されたカラムアドレスデータＣＡＤに
基づいてビット線ＢＬの１つを選択すると共に、プログ
ラムモード信号ＰＧ及び読み出しモード信号ＲＥに従っ
て選択されたビット線ＢＬに書き込み読み出し制御回路
１１で制御される電圧を印加する。
ルを用いた不揮発性半導体メモリの概略構成を図３に示
す。複数のメモリセル７がｎ×ｍの行及び列に配列され
てなるメモリセルアレイ８において、各々のメモリセル
７は、各々ｎ本のワード線ＷＬ（0〜n-1）とｍ本のビッ
ト線ＢＬ（0〜m-1）の交点に配置され、メモリセル７の
コントロールゲート（図２の５）がワード線ＷＬに接続
され、ドレイン（図２の１）がビット線ＢＬに接続され
る。また、隣接するワード線ＷＬに接続された各行のメ
モリセル７のソース（図２の２）は、共通ソース線ＳＬ
（0〜n/2-1）に各々接続される。例えば、ワード線ＷＬ
0とＷＬ1に接続されたメモリセルは、共通ソース線ＳＬ
0に接続される。ローアドレスデコーダ９は、印加され
たローアドレスデータＲＡＤに基づいてワード線ＷＬの
１つを選択すると共に、消去モード、プログラムモー
ド、読み出しモードを各々示す信号ＥＳ、ＰＧ、ＲＥと
に基づいて、選択されたワード線ＷＬに各モードに従っ
た電圧を供給する。更に、ローアドレスデコーダ９は、
選択されたワード線ＷＬに関連する共通ソース線ＳＬに
各モードに従った電圧を供給する。カラムアドレスデコ
ーダ１０は、印加されたカラムアドレスデータＣＡＤに
基づいてビット線ＢＬの１つを選択すると共に、プログ
ラムモード信号ＰＧ及び読み出しモード信号ＲＥに従っ
て選択されたビット線ＢＬに書き込み読み出し制御回路
１１で制御される電圧を印加する。
【０００５】一方、各ビット線ＢＬと電位線ＡＲＧＮＤ
との間には、消去モード時及び読み出しモード時のビッ
ト線のディスチャージとプログラムモード時の誤書き込
みを防止するため、カラムアドレスデコーダ１０のデコ
ード出力の反転信号＊Ｙ0から＊Ｙm-1によって制御され
るＭＯＳトランジスタ１２が各々設けられる。例えば、
読み出し時モード時及びプログラムモード時に、カラム
アドレスデータＣＡＤをデコードした結果、ビット線Ｂ
Ｌ0が選択された場合、そのデコード出力＊Ｙ0は「Ｌ」
レベルとなり、その他のデコード出力＊Ｙ1から＊Ｙm-1
は「Ｈ」レベルとなる。従って、選択されたビット線Ｂ
Ｌ0以外のビット線ＢＬ1からＢＬm-1は、オンとなった
ＭＯＳトランジスタ１２を介して、電位線ＡＲＧＮＤに
接続される。
との間には、消去モード時及び読み出しモード時のビッ
ト線のディスチャージとプログラムモード時の誤書き込
みを防止するため、カラムアドレスデコーダ１０のデコ
ード出力の反転信号＊Ｙ0から＊Ｙm-1によって制御され
るＭＯＳトランジスタ１２が各々設けられる。例えば、
読み出し時モード時及びプログラムモード時に、カラム
アドレスデータＣＡＤをデコードした結果、ビット線Ｂ
Ｌ0が選択された場合、そのデコード出力＊Ｙ0は「Ｌ」
レベルとなり、その他のデコード出力＊Ｙ1から＊Ｙm-1
は「Ｈ」レベルとなる。従って、選択されたビット線Ｂ
Ｌ0以外のビット線ＢＬ1からＢＬm-1は、オンとなった
ＭＯＳトランジスタ１２を介して、電位線ＡＲＧＮＤに
接続される。
【０００６】次に、図２及び図３に基づいて、不揮発性
半導体メモリの消去モード、プログラムモード、読み出
しモードを説明する。 （１）消去モード 消去モード信号ＥＳがアクティブになると、ローアドレ
スデコーダ９は、ローアドレスデータＲＡＤによって選
択されたワード線ＷＬ（例えばＷＬ0とする）に消去電
圧Ｖｅ（例えば、１４．５Ｖ）を印加し、その他の選択
されないワード線ＷＬ1からＷＬn-1には接地電圧（０
Ｖ）を印加する。更に、ローアドレスデコーダ９は、全
ての共通ソース線ＳＬ0からＳＬn/2-1に接地電位を印加
する。
半導体メモリの消去モード、プログラムモード、読み出
しモードを説明する。 （１）消去モード 消去モード信号ＥＳがアクティブになると、ローアドレ
スデコーダ９は、ローアドレスデータＲＡＤによって選
択されたワード線ＷＬ（例えばＷＬ0とする）に消去電
圧Ｖｅ（例えば、１４．５Ｖ）を印加し、その他の選択
されないワード線ＷＬ1からＷＬn-1には接地電圧（０
Ｖ）を印加する。更に、ローアドレスデコーダ９は、全
ての共通ソース線ＳＬ0からＳＬn/2-1に接地電位を印加
する。
【０００７】一方、カラムアドレスデコーダ１０は、全
てのデコード反転出力＊Ｙ0〜＊Ｙm-1を「Ｈ」レベルと
するため、全てのＭＯＳトランジスタ１２がオンとな
り、全てのビット線ＢＬは、電位線ＡＲＧＮＤに接続さ
れる。このとき、電位線ＡＲＧＮＤは、接地電位になっ
ているため、全てのビット線ＢＬは、接地電位が印加さ
れた状態になる。従って、ワード線ＷＬ0に接続された
全てのメモリセル７のコントロールゲート５には、消去
電圧１４．５が印加され、ドレイン１及びソース２には
０Ｖが印加される。メモリセル７は、コントロールゲー
ト５とフローティングゲート４の間の容量結合よりソー
ス２とフローティングゲート４の間の容量結合の方が格
段に大きいため、このときのフローティングゲート４の
電位は、ソース２との容量結合によりソース２と同じ０
Ｖに固定され、コントロールゲート５とフローティング
ゲート４の電位差が１４．５Ｖとなり、Ｆ−Ｎトンネル
電流（Fowler-Nordheim Tunnel Current）がトンネル酸
化膜６を介して流れる。即ち、フローティングゲート４
に注入されていた電子がフローティングゲート４の突出
部からコントロールゲート５に引き抜かれる。このよう
にして、１つのワード線ＷＬに接続されたメモリセル７
の一括消去が行われる。 （２）プログラムモード（書き込みモード） プログラムモード信号ＰＧがアクティブになると、ロー
アドレスデコーダ９は、印加されたローアドレスデータ
ＲＡＤに基づいて選択されるワード線ＷＬ（例えばＷＬ
0とする）に選択電圧Ｖｇｐ（例えば、２．０Ｖ）を印
加し、その他の選択されないワード線ＷＬ１〜ＷＬn-1
には接地線圧０Ｖを印加する。更に、ローアドレスデコ
ーダ９は、選択されたワード線ＷＬ0に関わる共通ソー
ス線ＳＬ０にプログラム電圧Ｖｐ（例えば１２．２Ｖ）
を供給する。一方、カラムアドレスデコーダ１０は、カ
ラムアドレスデータＣＡＤに基づいて選択されたビット
線ＢＬ（例えばＢＬ0とする）を書き込み読み出し回路
１１に接続する。従って、選択されたビット線ＢＬ0に
は、入出力端子Ｉ／Ｏに印加される書き込みデータに基
づく電圧が印加される。例えば、入出力Ｉ／Ｏに「０」
が印加されている場合には、ビット線ＢＬ0には書き込
み可能ソース電圧Ｖｓｅ（０．９Ｖ）が印加され、入出
力Ｉ／Ｏに「１」が印加されている場合には、ビット線
ＢＬ0には書き込み禁止ソース電圧Ｖｓｄ（４．０Ｖ）
が印加される。また、選択されない他のビット線ＢＬ1
からＢＬm-1は、ＭＯＳトランジスタ１２によって書き
込み禁止電圧Ｖｓｄ（４．０Ｖ）に設定された電位線Ａ
ＲＧＮＤに接続される。
てのデコード反転出力＊Ｙ0〜＊Ｙm-1を「Ｈ」レベルと
するため、全てのＭＯＳトランジスタ１２がオンとな
り、全てのビット線ＢＬは、電位線ＡＲＧＮＤに接続さ
れる。このとき、電位線ＡＲＧＮＤは、接地電位になっ
ているため、全てのビット線ＢＬは、接地電位が印加さ
れた状態になる。従って、ワード線ＷＬ0に接続された
全てのメモリセル７のコントロールゲート５には、消去
電圧１４．５が印加され、ドレイン１及びソース２には
０Ｖが印加される。メモリセル７は、コントロールゲー
ト５とフローティングゲート４の間の容量結合よりソー
ス２とフローティングゲート４の間の容量結合の方が格
段に大きいため、このときのフローティングゲート４の
電位は、ソース２との容量結合によりソース２と同じ０
Ｖに固定され、コントロールゲート５とフローティング
ゲート４の電位差が１４．５Ｖとなり、Ｆ−Ｎトンネル
電流（Fowler-Nordheim Tunnel Current）がトンネル酸
化膜６を介して流れる。即ち、フローティングゲート４
に注入されていた電子がフローティングゲート４の突出
部からコントロールゲート５に引き抜かれる。このよう
にして、１つのワード線ＷＬに接続されたメモリセル７
の一括消去が行われる。 （２）プログラムモード（書き込みモード） プログラムモード信号ＰＧがアクティブになると、ロー
アドレスデコーダ９は、印加されたローアドレスデータ
ＲＡＤに基づいて選択されるワード線ＷＬ（例えばＷＬ
0とする）に選択電圧Ｖｇｐ（例えば、２．０Ｖ）を印
加し、その他の選択されないワード線ＷＬ１〜ＷＬn-1
には接地線圧０Ｖを印加する。更に、ローアドレスデコ
ーダ９は、選択されたワード線ＷＬ0に関わる共通ソー
ス線ＳＬ０にプログラム電圧Ｖｐ（例えば１２．２Ｖ）
を供給する。一方、カラムアドレスデコーダ１０は、カ
ラムアドレスデータＣＡＤに基づいて選択されたビット
線ＢＬ（例えばＢＬ0とする）を書き込み読み出し回路
１１に接続する。従って、選択されたビット線ＢＬ0に
は、入出力端子Ｉ／Ｏに印加される書き込みデータに基
づく電圧が印加される。例えば、入出力Ｉ／Ｏに「０」
が印加されている場合には、ビット線ＢＬ0には書き込
み可能ソース電圧Ｖｓｅ（０．９Ｖ）が印加され、入出
力Ｉ／Ｏに「１」が印加されている場合には、ビット線
ＢＬ0には書き込み禁止ソース電圧Ｖｓｄ（４．０Ｖ）
が印加される。また、選択されない他のビット線ＢＬ1
からＢＬm-1は、ＭＯＳトランジスタ１２によって書き
込み禁止電圧Ｖｓｄ（４．０Ｖ）に設定された電位線Ａ
ＲＧＮＤに接続される。
【０００８】従って、ワード線ＷＬ0とビット線ＢＬ0で
指定されたメモリセル７では、入出力Ｉ／Ｏが「０」の
時には、ソース２に１２．２Ｖ、ドレイン１に０．９
Ｖ、コントロールゲート５に２．０Ｖが印加される。こ
れにより、ドレイン１からソース２に向かってキャリア
が流れることになるが、フローティングゲート３とソー
ス２の容量結合のために、フローティングゲート４の電
圧は、ソース２の電位とほぼ同一となる。従ってキャリ
アはホットエレクトロンとして絶縁膜３を介してフロー
ティングゲート４に注入される。一方、選択されていな
いメモリセル７では、ドレイン１、ソース２、コントロ
ールゲート５の電圧がプログラム条件を満足しないた
め、フローティングゲート４への注入はなされない。 （３）読み出しモード 読み出しモード信号ＲＥがアクティブになると、ローア
ドレスデコーダ９は、ローアドレスデータＲＡＤに基づ
き選択されたワード線ＷＬ（例えばＷＬ0とする）に選
択電圧Ｖｇｒ（４．０Ｖ）を印加すると共に、全ての共
通ソース線ＳＬに接地電圧（０Ｖ）を印加する。一方、
カラムアドレスデコーダ１０は、カラムアドレスデータ
ＣＡＤに基づき選択されたビット線ＢＬ（例えばＢＬ0
を書き込み読み出し回路１１に接続する。これにより、
ワード線ＷＬ0とビット線ＢＬ0によって選択されたメモ
リセル７に保持されたデータの読み出しが行われる。一
方、選択されないビット線ＢＬ1〜ＢＬm-1は、接地電圧
（０Ｖ）に保持された電位線ＡＲＧＮＤにＭＯＳトラン
ジスタ１２を介して接続される。これにより、カラムア
ドレスが遷移したときに他のビット線ＢＬの読み出しの
初期状態は、０Ｖから書き込み読み出し回路１１によっ
てバイアスされ、読み出しの誤動作が防止できる。
指定されたメモリセル７では、入出力Ｉ／Ｏが「０」の
時には、ソース２に１２．２Ｖ、ドレイン１に０．９
Ｖ、コントロールゲート５に２．０Ｖが印加される。こ
れにより、ドレイン１からソース２に向かってキャリア
が流れることになるが、フローティングゲート３とソー
ス２の容量結合のために、フローティングゲート４の電
圧は、ソース２の電位とほぼ同一となる。従ってキャリ
アはホットエレクトロンとして絶縁膜３を介してフロー
ティングゲート４に注入される。一方、選択されていな
いメモリセル７では、ドレイン１、ソース２、コントロ
ールゲート５の電圧がプログラム条件を満足しないた
め、フローティングゲート４への注入はなされない。 （３）読み出しモード 読み出しモード信号ＲＥがアクティブになると、ローア
ドレスデコーダ９は、ローアドレスデータＲＡＤに基づ
き選択されたワード線ＷＬ（例えばＷＬ0とする）に選
択電圧Ｖｇｒ（４．０Ｖ）を印加すると共に、全ての共
通ソース線ＳＬに接地電圧（０Ｖ）を印加する。一方、
カラムアドレスデコーダ１０は、カラムアドレスデータ
ＣＡＤに基づき選択されたビット線ＢＬ（例えばＢＬ0
を書き込み読み出し回路１１に接続する。これにより、
ワード線ＷＬ0とビット線ＢＬ0によって選択されたメモ
リセル７に保持されたデータの読み出しが行われる。一
方、選択されないビット線ＢＬ1〜ＢＬm-1は、接地電圧
（０Ｖ）に保持された電位線ＡＲＧＮＤにＭＯＳトラン
ジスタ１２を介して接続される。これにより、カラムア
ドレスが遷移したときに他のビット線ＢＬの読み出しの
初期状態は、０Ｖから書き込み読み出し回路１１によっ
てバイアスされ、読み出しの誤動作が防止できる。
【０００９】上記した如く、各モードにおいて、ワード
線ＷＬ、ビット線ＢＬ、共通ソース線ＳＬに所定の電圧
を選択的に印加することによって、メモリセル７の消去
条件、プログラム条件、読み出し条件を満足できる。
尚、上記のモード以外のスタンバイモードでは、ＭＯＳ
トランジスタ１２は全てオンとなり、接地電圧０Ｖに設
定された電位線ＡＲＧＮＤに接続され、全てのビット線
ＢＬは、０Ｖにディスチャージされる。
線ＷＬ、ビット線ＢＬ、共通ソース線ＳＬに所定の電圧
を選択的に印加することによって、メモリセル７の消去
条件、プログラム条件、読み出し条件を満足できる。
尚、上記のモード以外のスタンバイモードでは、ＭＯＳ
トランジスタ１２は全てオンとなり、接地電圧０Ｖに設
定された電位線ＡＲＧＮＤに接続され、全てのビット線
ＢＬは、０Ｖにディスチャージされる。
【００１０】
【発明が解決しようとする課題】図３の不揮発性半導体
メモリにおいて、半導体製造技術の進歩により微細化が
益々進み、記憶容量が１６Ｍビット、３２Ｍビット、更
には、６４Ｍビットと多くなると、ビット線ＢＬの寄生
容量が飛躍的に増大する。即ち、１本のビット線ＢＬに
は、ドレイン１の接合容量が並列に接続されるため、メ
モリセル７の接続数が２倍又は４倍になれば、寄生容量
も２倍又は４倍になるのである。これにより、書き込み
呼び出し回路１１の負荷が大きくなり、書き込み時間及
び読み出し時間が長くなってしまう。また、ビット線Ｂ
ＬをＭＯＳトランジスタ１２によって電位線ＡＲＧＮＤ
に接続して、所定電圧にディスチャージ（又はプリチャ
ージ）するための時間も長くなってしまう。結果的に不
揮発性半導体メモリの動作スピードが低下し、特性の悪
化を招くことになる。
メモリにおいて、半導体製造技術の進歩により微細化が
益々進み、記憶容量が１６Ｍビット、３２Ｍビット、更
には、６４Ｍビットと多くなると、ビット線ＢＬの寄生
容量が飛躍的に増大する。即ち、１本のビット線ＢＬに
は、ドレイン１の接合容量が並列に接続されるため、メ
モリセル７の接続数が２倍又は４倍になれば、寄生容量
も２倍又は４倍になるのである。これにより、書き込み
呼び出し回路１１の負荷が大きくなり、書き込み時間及
び読み出し時間が長くなってしまう。また、ビット線Ｂ
ＬをＭＯＳトランジスタ１２によって電位線ＡＲＧＮＤ
に接続して、所定電圧にディスチャージ（又はプリチャ
ージ）するための時間も長くなってしまう。結果的に不
揮発性半導体メモリの動作スピードが低下し、特性の悪
化を招くことになる。
【００１１】
【課題を解決するための手段】本発明は、上述した点に
鑑みて、創作されたものであり、第１に、複数の不揮発
性メモリセルが複数のワード線及びビット線に配置され
たメモリセルアレイと、ローアドレスデータに基づいて
前記ワード線を選択するローデコーダと、カラムアドレ
スデータに基づいて前記ビット線を選択するカラムデコ
ーダを備えた不揮発性半導体メモリにおいて、前記メモ
リセルアレイは、複数のブロックに分割され、各ブロッ
クのビット線のいずれかをカラムアドレスデコーダに選
択的に接続する選択スイッチと所定電位線に接続する選
択スイッチを設けたものであり、これにより、分割され
たビット線が選択的にカラムアドレスデコーダに接続さ
れるため、書き込み読み出し回路の容量性負荷が軽減さ
れることになる。
鑑みて、創作されたものであり、第１に、複数の不揮発
性メモリセルが複数のワード線及びビット線に配置され
たメモリセルアレイと、ローアドレスデータに基づいて
前記ワード線を選択するローデコーダと、カラムアドレ
スデータに基づいて前記ビット線を選択するカラムデコ
ーダを備えた不揮発性半導体メモリにおいて、前記メモ
リセルアレイは、複数のブロックに分割され、各ブロッ
クのビット線のいずれかをカラムアドレスデコーダに選
択的に接続する選択スイッチと所定電位線に接続する選
択スイッチを設けたものであり、これにより、分割され
たビット線が選択的にカラムアドレスデコーダに接続さ
れるため、書き込み読み出し回路の容量性負荷が軽減さ
れることになる。
【００１２】第２に、複数の不揮発性メモリセルが複数
のワード線及びビット線に配置されたメモリセルアレイ
と、ローアドレスデータに基づいて前記ワード線を選択
するローデコーダと、カラムアドレスデータに基づいて
前記ビット線を選択するカラムデコーダを備えた不揮発
性半導体メモリにおいて、前記ローアドレスに関して分
割された少なくとも第１及び第２のメモリセルアレイブ
ロックと、前記第１のメモリセルアレイブロック内に設
けられた複数の第１ビット線と、前記第２のメモリセル
アレイブロック内に設けられた複数の第２ビット線と、
前記カラムアドレスデコーダに接続された複数の主ビッ
ト線と、該主ビット線と前記第１ビット線及び前記第２
ビット線の間に各々設けられた第１及び第２の選択スイ
ッチと、前記第１及び第２ビット線と所定電位の間に設
けられた第１及び第２のディスチャージスイッチとを備
えたものである。
のワード線及びビット線に配置されたメモリセルアレイ
と、ローアドレスデータに基づいて前記ワード線を選択
するローデコーダと、カラムアドレスデータに基づいて
前記ビット線を選択するカラムデコーダを備えた不揮発
性半導体メモリにおいて、前記ローアドレスに関して分
割された少なくとも第１及び第２のメモリセルアレイブ
ロックと、前記第１のメモリセルアレイブロック内に設
けられた複数の第１ビット線と、前記第２のメモリセル
アレイブロック内に設けられた複数の第２ビット線と、
前記カラムアドレスデコーダに接続された複数の主ビッ
ト線と、該主ビット線と前記第１ビット線及び前記第２
ビット線の間に各々設けられた第１及び第２の選択スイ
ッチと、前記第１及び第２ビット線と所定電位の間に設
けられた第１及び第２のディスチャージスイッチとを備
えたものである。
【００１３】第３に、第２の構成において、前記第１の
選択スイッチと前記第２のディスチャージスイッチは、
同一の第１制御信号によって制御され、前記第２の選択
スイッチと前記第１のディスチャージスイッチは同一の
第２の制御信号によって制御されることにより、第１の
メモリセルアレイブロックと第２のメモリセルアレイブ
ロックの一方が主ビット線に接続された時には、同じ制
御信号によって他方のブロックのビット線は電位線に接
続されるので、一方のブロックが選択された状態では他
方のブロックの全てのビット線は、ディスチャージ状態
にされ、次に他方のブロックが選択された状態となった
とき速やかに立ち上げることができる。
選択スイッチと前記第２のディスチャージスイッチは、
同一の第１制御信号によって制御され、前記第２の選択
スイッチと前記第１のディスチャージスイッチは同一の
第２の制御信号によって制御されることにより、第１の
メモリセルアレイブロックと第２のメモリセルアレイブ
ロックの一方が主ビット線に接続された時には、同じ制
御信号によって他方のブロックのビット線は電位線に接
続されるので、一方のブロックが選択された状態では他
方のブロックの全てのビット線は、ディスチャージ状態
にされ、次に他方のブロックが選択された状態となった
とき速やかに立ち上げることができる。
【００１４】
【発明の実施の形態】図１は、メモリセルアレイを２分
割した場合の実施形態であり、図において、ローアドレ
スデコーダ９、カラムアドレスデコーダ１０及び書き込
み読み出し回路１１は、前述の図３の回路とほぼ同一で
あるため、説明を略す。メモリセルアレイは、第１のセ
ルアレイブロック１３と第２のセルアレイブロック１４
に分割され、各セルアレイブロック１３、１４は、各々
ｋ×ｍの行及び列にメモリセル７が配置された構成であ
る。第１のセルアレイブロック１３において、ワード線
はＷＬ0〜ＷＬk-1、共通ソース線はＳＬ0〜ＳＬk/2-1で
ある。また、ビット線は、ＢＬa0〜ＢＬam-1のｍ本が設
けられ、各ビット線ＢＬa0〜ＢＬam-1とカラムアドレス
デコーダ１０から導出された主ビット線ＢＬ0〜ＢＬm-1
の間には、制御信号ＤＣＢＬaによって制御される選択
スイッチ、即ち、ＭＯＳトランジスタ１５が設けられ
る。更に、各ビット線ＢＬa0〜ＢＬam-1と電位線ＡＲＧ
ＮＤの間には、制御信号ＤＣＢＬbによって制御される
選択スイッチ、即ち、ＭＯＳトランジスタ１６が設けら
れる。
割した場合の実施形態であり、図において、ローアドレ
スデコーダ９、カラムアドレスデコーダ１０及び書き込
み読み出し回路１１は、前述の図３の回路とほぼ同一で
あるため、説明を略す。メモリセルアレイは、第１のセ
ルアレイブロック１３と第２のセルアレイブロック１４
に分割され、各セルアレイブロック１３、１４は、各々
ｋ×ｍの行及び列にメモリセル７が配置された構成であ
る。第１のセルアレイブロック１３において、ワード線
はＷＬ0〜ＷＬk-1、共通ソース線はＳＬ0〜ＳＬk/2-1で
ある。また、ビット線は、ＢＬa0〜ＢＬam-1のｍ本が設
けられ、各ビット線ＢＬa0〜ＢＬam-1とカラムアドレス
デコーダ１０から導出された主ビット線ＢＬ0〜ＢＬm-1
の間には、制御信号ＤＣＢＬaによって制御される選択
スイッチ、即ち、ＭＯＳトランジスタ１５が設けられ
る。更に、各ビット線ＢＬa0〜ＢＬam-1と電位線ＡＲＧ
ＮＤの間には、制御信号ＤＣＢＬbによって制御される
選択スイッチ、即ち、ＭＯＳトランジスタ１６が設けら
れる。
【００１５】一方、第２のセルアレイブロック１４にお
いて、ワード線はＷＬk〜ＷＬk-1、共通ソース線はＳＬ
k/2〜ＳＬn/2-1である。また、ビット線はＢＬb0〜ＢＬ
bm-1のｍ本が設けられ、各ビット線ＢＬb0〜ＢＬbm-1と
カラムアドレスデコーダ１０から導出された主ビット線
ＢＬ0〜ＢＬm-1の間には、制御信号ＤＣＢＬbによって
制御される選択スイッチ、即ち、ＭＯＳトランジスタ１
７が設けられる。更に、各ビット線ＢＬb0〜ＢＬbm-1と
電位線ＡＲＧＮＤの間には、制御信号ＤＣＢＬaによっ
て制御される選択スイッチ、即ち、ＭＯＳトランジスタ
１８が設けられる。
いて、ワード線はＷＬk〜ＷＬk-1、共通ソース線はＳＬ
k/2〜ＳＬn/2-1である。また、ビット線はＢＬb0〜ＢＬ
bm-1のｍ本が設けられ、各ビット線ＢＬb0〜ＢＬbm-1と
カラムアドレスデコーダ１０から導出された主ビット線
ＢＬ0〜ＢＬm-1の間には、制御信号ＤＣＢＬbによって
制御される選択スイッチ、即ち、ＭＯＳトランジスタ１
７が設けられる。更に、各ビット線ＢＬb0〜ＢＬbm-1と
電位線ＡＲＧＮＤの間には、制御信号ＤＣＢＬaによっ
て制御される選択スイッチ、即ち、ＭＯＳトランジスタ
１８が設けられる。
【００１６】制御信号ＤＣＢＬa及びＤＣＢＬbは、図示
しないローアドレスデータ検出回路からローアドレスデ
ータＲＡＤの内容によって出力されるものである。即
ち、制御信号ＤＣＢＬaは、ローアドレスデータＲＡＤ
が、ワード線ＷＬ0からＷＬk-1を発生する内容である場
合、即ち、第１のセルアレイブロック１３が選択された
場合に「Ｈ」レベルとなる信号であり、制御信号ＤＣＢ
Ｌbは、ローアドレスデータＲＡＤがワード線ＷＬkから
ＷＬn-1を発生する内容である場合、即ち、第２のセル
アレイブロック１４が選択された場合に「Ｈ」レベルと
なる信号である。従って、制御信号ＤＣＢＬaが「Ｈ」
になると、ＭＯＳトランジスタ１５及び１８がオンとな
り、第１のセルアレイブロック１３のビット線ＢＬaが
主ビット線ＢＬに接続され、第２のセルアレイブロック
１４のビット線ＢＬbは、電位線ＡＲＧＮＤに接続され
る。また、制御信号ＤＣＢＬbが「Ｈ」レベルになると
上述と逆になる。
しないローアドレスデータ検出回路からローアドレスデ
ータＲＡＤの内容によって出力されるものである。即
ち、制御信号ＤＣＢＬaは、ローアドレスデータＲＡＤ
が、ワード線ＷＬ0からＷＬk-1を発生する内容である場
合、即ち、第１のセルアレイブロック１３が選択された
場合に「Ｈ」レベルとなる信号であり、制御信号ＤＣＢ
Ｌbは、ローアドレスデータＲＡＤがワード線ＷＬkから
ＷＬn-1を発生する内容である場合、即ち、第２のセル
アレイブロック１４が選択された場合に「Ｈ」レベルと
なる信号である。従って、制御信号ＤＣＢＬaが「Ｈ」
になると、ＭＯＳトランジスタ１５及び１８がオンとな
り、第１のセルアレイブロック１３のビット線ＢＬaが
主ビット線ＢＬに接続され、第２のセルアレイブロック
１４のビット線ＢＬbは、電位線ＡＲＧＮＤに接続され
る。また、制御信号ＤＣＢＬbが「Ｈ」レベルになると
上述と逆になる。
【００１７】次に、図１の実施形態の各モードについて
説明する。 （１）消去モード 消去モード信号ＥＳがアクティブになった時、ローアド
レスデータＲＡＤが第１のセルアレイブロック１３を選
択するものであるとき、ワード線ＷＬ（例えばＷＬ0と
する）が消去電圧Ｖｅ（例えば、１４．５Ｖ）になり、
その他の選択されないワード線ＷＬ1〜ＷＬn-1は接地電
圧（０Ｖ）になり、全ての共通ソース線ＳＬは、接地電
位になる。また、カラムアドレスデコーダ１０は、全て
のデコード反転出力＊Ｙ0〜＊Ｙm-1を「Ｈ」レベルとす
るため、全てのＭＯＳトランジスタ１２がオンとなり、
全ての主ビット線ＢＬは、電位線ＡＲＧＮＤに接続され
る。このとき、電位線ＡＲＧＮＤは、接地電圧（０Ｖ）
になっているため、全てのビット線ＢＬは、０Ｖが印加
された状態になる。
説明する。 （１）消去モード 消去モード信号ＥＳがアクティブになった時、ローアド
レスデータＲＡＤが第１のセルアレイブロック１３を選
択するものであるとき、ワード線ＷＬ（例えばＷＬ0と
する）が消去電圧Ｖｅ（例えば、１４．５Ｖ）になり、
その他の選択されないワード線ＷＬ1〜ＷＬn-1は接地電
圧（０Ｖ）になり、全ての共通ソース線ＳＬは、接地電
位になる。また、カラムアドレスデコーダ１０は、全て
のデコード反転出力＊Ｙ0〜＊Ｙm-1を「Ｈ」レベルとす
るため、全てのＭＯＳトランジスタ１２がオンとなり、
全ての主ビット線ＢＬは、電位線ＡＲＧＮＤに接続され
る。このとき、電位線ＡＲＧＮＤは、接地電圧（０Ｖ）
になっているため、全てのビット線ＢＬは、０Ｖが印加
された状態になる。
【００１８】一方、制御信号ＤＣＢＬaが「Ｈ」レベ
ル、ＤＣＢＬbが「０」レベルとなるため、ＭＯＳトラ
ンジスタ１５がオンとなり、全てのビット線ＢＬaは、
主ビット線ＢＬに接続され、電位線ＡＲＧＮＤからＭＯ
Ｓトランジスタ１２を介して０Ｖが印加される。ＭＯＳ
トランジスタ１８がオンするため第２のセルアレイブロ
ック１４のビット線ＢＬbは、電位線ＡＲＧＮＤに接続
されて、０Ｖになる。
ル、ＤＣＢＬbが「０」レベルとなるため、ＭＯＳトラ
ンジスタ１５がオンとなり、全てのビット線ＢＬaは、
主ビット線ＢＬに接続され、電位線ＡＲＧＮＤからＭＯ
Ｓトランジスタ１２を介して０Ｖが印加される。ＭＯＳ
トランジスタ１８がオンするため第２のセルアレイブロ
ック１４のビット線ＢＬbは、電位線ＡＲＧＮＤに接続
されて、０Ｖになる。
【００１９】従って、ワード線ＷＬ0に接続された全て
のメモリセル７の一括消去が行われる。 （２）プログラムモード（書き込みモード） プログラムモード信号ＰＧがアクティブになると、ロー
アドレスデコーダ９は、印加されたローアドレスデータ
ＲＡＤに基づいて選択されるワード線ＷＬ（例えばＷＬ
0とする）に選択電圧Ｖｇｐ（例えば、２．０Ｖ）を印
加し、その他の選択されないワード線ＷＬ1〜ＷＬn-1に
は接地線圧０Ｖを印加する。更に、ローアドレスデコー
ダ９は、選択されたワード線ＷＬ0に関わる共通ソース
線ＳＬ0にプログラム電圧Ｖｐ（例えば１２．２Ｖ）を
供給する。一方、カラムアドレスデコーダ１０は、カラ
ムアドレスデータＣＡＤに基づいて選択されたビット線
ＢＬ（例えばＢＬ0とする）を書き込み読み出し回路１
１に接続する。従って、選択されたビット線ＢＬ0に
は、入出力端子Ｉ／Ｏに印加される書き込みデータに基
づく電圧が印加される。例えば、入出力Ｉ／Ｏに「０」
が印加されている場合には、ビット線ＢＬ0には書き込
み可能ソース電圧Ｖｓｅ（０．９Ｖ）が印加され、入出
力Ｉ／Ｏに「１」が印加されている場合には、ビット線
ＢＬ0には書き込み禁止ソース電圧Ｖｓｄ（４．０Ｖ）
が印加される。また、選択されない他のビット線ＢＬ1
からＢＬm-1は、ＭＯＳトランジスタ１２によって書き
込み禁止電圧Ｖｓｄ（４．０Ｖ）に設定された電位線Ａ
ＲＧＮＤに接続される。このとき、制御信号ＤＣＢＬa
は「Ｈ」レベル、ＤＣＢＬbは「Ｌ」レベルになってい
るため、ＭＯＳトランジスタ１５、１８がオンし、ＭＯ
Ｓトランジスタ１６、１７はオフする。従って、第１の
セルアレイブロック１３のビット線ＢＬaは主ビット線
ＢＬに接続され、第２のセルアレイブロック１４のビッ
ト線ＢＬbは、電位線ＡＲＧＮＤに接続される。よっ
て、ビット線ＢＬa0は主ビット線ＢＬ0を介して書き込
み読み出し回路１１に接続され、他のビット線ＢＬa1か
らＢＬam-1は、電位線ＡＲＧＮＤから書き込み禁止電圧
４．０Ｖが印加される。更に、全てのビット線ＢＬbに
もＭＯＳトランジスタ１８を介して電位線ＡＲＧＮＤか
ら書き込み禁止電圧４．０Ｖが印加される。これによ
り、ワード線ＷＬ0とビット線ＢＬa0によって選択され
たメモリセル７にのみ書き込みがなされる。 （３）読み出しモード 読み出しモード信号ＲＥがアクティブになると、ローア
ドレスデコーダ９は、ローアドレスデータＲＡＤに基づ
き選択されたワード線ＷＬ（例えばＷＬ0とする）に選
択電圧Ｖｇｒ（４．０Ｖ）を印加すると共に、全ての共
通ソース線ＳＬに接地電圧（０Ｖ）を印加する。一方、
カラムアドレスデコーダ１０は、カラムアドレスデータ
ＣＡＤに基づき選択されたビット線ＢＬ（例えばＢＬ0
を書き込み読み出し回路１１に接続する。一方、選択さ
れないビット線ＢＬ1〜ＢＬm-1は、接地電圧（０Ｖ）に
保持された電位線ＡＲＧＮＤにＭＯＳトランジスタ１２
を介して接続される。この時、制御信号ＤＣＢＬaは
「Ｈ」レベル、ＤＣＢＬbは「Ｌ」レベルであるため、
プログラムモード時と同様に、ビット線ＢＬaはＭＯＳ
トランジスタ１５を介して主ビット線ＢＬに接続され、
ビット線ＢＬbはＭＯＳトランジスタ１８を介して電位
線ＡＲＧＮＤに接続され０Ｖが印加される。従って、ビ
ット線ＢＬa0とワード線ＷＬ0によって選択されたメモ
リセル７に保持されたデータの読み出しが行われ、他の
ビット線ＢＬa1〜ＢＬam-1は、０Ｖにディスチャージさ
れる。また、選択されていない第２のセルアレイブロッ
ク１４の全てのビット線ＢＬbも０Ｖにディスチャージ
されるために、カラムアドレスが遷移したとき、また
は、ローアドレスが遷移したときに、読み出しの初期状
態は、０Ｖから書き込み読み出し回路１１によってバイ
アスされ、読み出しの誤動作が防止できる。 （４）スタンバイモード 以上の３つのモードにおいては、制御信号ＤＣＢＬa及
びＤＣＢＬbは互いに反転信号、即ち、相補信号になっ
ている。しかし、スタンバイモードにおいては、誤動作
の防止及び次のモードへの急速な立ち上がりのために、
メモリセルアレイの全てのビット線を接地電圧にディス
チャージする必要がある。そこで、制御信号ＤＣＢＬa
及びＤＣＢＬbは、互いに「Ｈ」レベルとし、また、カ
ラムアドレスデコーダ１０の出力＊Ｙも全て「Ｈ」レベ
ルとする。これにより、ＭＯＳトランジスタ１２、１
５、１６、１７、１８は全てオンとなり、ビット線ＢＬ
a、ＢＬb、ＢＬは、接地電圧に設定された電位線ＡＲＧ
ＮＤに接続されてディスチャージされる。尚、図１に示
された実施形態では、メモリセルアレイは、第１のセル
アレイブロックと第２のセルアレイブロックの２つに分
割された例をしめしたが、４ブロック、または、６ブロ
ックなどに分割しても良い。例えば、４ブロックに分割
する場合には、図１の第１及び第２のセルアレイブロッ
クと同一構成の第３及び第４のセルアレイブロックを設
けて、主ビット線ＢＬに各ブロックのビット線がＭＯＳ
トランジスタを介して接続されるようにする。この場
合、制御信号ＤＣＢＬaとＤＣＢＬbに相当する制御信号
は、例えばＤＣＢＬcとＤＣＢＬdとし、互いに相補的な
信号とするが、ローアドレスデータＲＡＤによって、第
１及び第２のセルアレイブロック１３、１４のいずれか
が選択されたときは、制御信号ＤＣＢＬcとＤＣＢＬd
は、「Ｌ」レベルとして第３または第４のセルアレイブ
ロックのビット線をフローティング状態として、主ビッ
ト線に接続されないようにする。逆に、第３または第４
のセルアレイブロックが選択されたときには、制御信号
ＤＣＢＬaとＤＣＢＬbが「Ｌ」レベルとなる。
のメモリセル７の一括消去が行われる。 （２）プログラムモード（書き込みモード） プログラムモード信号ＰＧがアクティブになると、ロー
アドレスデコーダ９は、印加されたローアドレスデータ
ＲＡＤに基づいて選択されるワード線ＷＬ（例えばＷＬ
0とする）に選択電圧Ｖｇｐ（例えば、２．０Ｖ）を印
加し、その他の選択されないワード線ＷＬ1〜ＷＬn-1に
は接地線圧０Ｖを印加する。更に、ローアドレスデコー
ダ９は、選択されたワード線ＷＬ0に関わる共通ソース
線ＳＬ0にプログラム電圧Ｖｐ（例えば１２．２Ｖ）を
供給する。一方、カラムアドレスデコーダ１０は、カラ
ムアドレスデータＣＡＤに基づいて選択されたビット線
ＢＬ（例えばＢＬ0とする）を書き込み読み出し回路１
１に接続する。従って、選択されたビット線ＢＬ0に
は、入出力端子Ｉ／Ｏに印加される書き込みデータに基
づく電圧が印加される。例えば、入出力Ｉ／Ｏに「０」
が印加されている場合には、ビット線ＢＬ0には書き込
み可能ソース電圧Ｖｓｅ（０．９Ｖ）が印加され、入出
力Ｉ／Ｏに「１」が印加されている場合には、ビット線
ＢＬ0には書き込み禁止ソース電圧Ｖｓｄ（４．０Ｖ）
が印加される。また、選択されない他のビット線ＢＬ1
からＢＬm-1は、ＭＯＳトランジスタ１２によって書き
込み禁止電圧Ｖｓｄ（４．０Ｖ）に設定された電位線Ａ
ＲＧＮＤに接続される。このとき、制御信号ＤＣＢＬa
は「Ｈ」レベル、ＤＣＢＬbは「Ｌ」レベルになってい
るため、ＭＯＳトランジスタ１５、１８がオンし、ＭＯ
Ｓトランジスタ１６、１７はオフする。従って、第１の
セルアレイブロック１３のビット線ＢＬaは主ビット線
ＢＬに接続され、第２のセルアレイブロック１４のビッ
ト線ＢＬbは、電位線ＡＲＧＮＤに接続される。よっ
て、ビット線ＢＬa0は主ビット線ＢＬ0を介して書き込
み読み出し回路１１に接続され、他のビット線ＢＬa1か
らＢＬam-1は、電位線ＡＲＧＮＤから書き込み禁止電圧
４．０Ｖが印加される。更に、全てのビット線ＢＬbに
もＭＯＳトランジスタ１８を介して電位線ＡＲＧＮＤか
ら書き込み禁止電圧４．０Ｖが印加される。これによ
り、ワード線ＷＬ0とビット線ＢＬa0によって選択され
たメモリセル７にのみ書き込みがなされる。 （３）読み出しモード 読み出しモード信号ＲＥがアクティブになると、ローア
ドレスデコーダ９は、ローアドレスデータＲＡＤに基づ
き選択されたワード線ＷＬ（例えばＷＬ0とする）に選
択電圧Ｖｇｒ（４．０Ｖ）を印加すると共に、全ての共
通ソース線ＳＬに接地電圧（０Ｖ）を印加する。一方、
カラムアドレスデコーダ１０は、カラムアドレスデータ
ＣＡＤに基づき選択されたビット線ＢＬ（例えばＢＬ0
を書き込み読み出し回路１１に接続する。一方、選択さ
れないビット線ＢＬ1〜ＢＬm-1は、接地電圧（０Ｖ）に
保持された電位線ＡＲＧＮＤにＭＯＳトランジスタ１２
を介して接続される。この時、制御信号ＤＣＢＬaは
「Ｈ」レベル、ＤＣＢＬbは「Ｌ」レベルであるため、
プログラムモード時と同様に、ビット線ＢＬaはＭＯＳ
トランジスタ１５を介して主ビット線ＢＬに接続され、
ビット線ＢＬbはＭＯＳトランジスタ１８を介して電位
線ＡＲＧＮＤに接続され０Ｖが印加される。従って、ビ
ット線ＢＬa0とワード線ＷＬ0によって選択されたメモ
リセル７に保持されたデータの読み出しが行われ、他の
ビット線ＢＬa1〜ＢＬam-1は、０Ｖにディスチャージさ
れる。また、選択されていない第２のセルアレイブロッ
ク１４の全てのビット線ＢＬbも０Ｖにディスチャージ
されるために、カラムアドレスが遷移したとき、また
は、ローアドレスが遷移したときに、読み出しの初期状
態は、０Ｖから書き込み読み出し回路１１によってバイ
アスされ、読み出しの誤動作が防止できる。 （４）スタンバイモード 以上の３つのモードにおいては、制御信号ＤＣＢＬa及
びＤＣＢＬbは互いに反転信号、即ち、相補信号になっ
ている。しかし、スタンバイモードにおいては、誤動作
の防止及び次のモードへの急速な立ち上がりのために、
メモリセルアレイの全てのビット線を接地電圧にディス
チャージする必要がある。そこで、制御信号ＤＣＢＬa
及びＤＣＢＬbは、互いに「Ｈ」レベルとし、また、カ
ラムアドレスデコーダ１０の出力＊Ｙも全て「Ｈ」レベ
ルとする。これにより、ＭＯＳトランジスタ１２、１
５、１６、１７、１８は全てオンとなり、ビット線ＢＬ
a、ＢＬb、ＢＬは、接地電圧に設定された電位線ＡＲＧ
ＮＤに接続されてディスチャージされる。尚、図１に示
された実施形態では、メモリセルアレイは、第１のセル
アレイブロックと第２のセルアレイブロックの２つに分
割された例をしめしたが、４ブロック、または、６ブロ
ックなどに分割しても良い。例えば、４ブロックに分割
する場合には、図１の第１及び第２のセルアレイブロッ
クと同一構成の第３及び第４のセルアレイブロックを設
けて、主ビット線ＢＬに各ブロックのビット線がＭＯＳ
トランジスタを介して接続されるようにする。この場
合、制御信号ＤＣＢＬaとＤＣＢＬbに相当する制御信号
は、例えばＤＣＢＬcとＤＣＢＬdとし、互いに相補的な
信号とするが、ローアドレスデータＲＡＤによって、第
１及び第２のセルアレイブロック１３、１４のいずれか
が選択されたときは、制御信号ＤＣＢＬcとＤＣＢＬd
は、「Ｌ」レベルとして第３または第４のセルアレイブ
ロックのビット線をフローティング状態として、主ビッ
ト線に接続されないようにする。逆に、第３または第４
のセルアレイブロックが選択されたときには、制御信号
ＤＣＢＬaとＤＣＢＬbが「Ｌ」レベルとなる。
【００２０】
【発明の効果】以上の各モードの説明のごとく、分割さ
れたセルアレイブロック１３、１４のビット線は、その
ブロックが選択された時のみカラムアドレスデコーダ１
０の主ビット線に接続されるため、書き込み読み出し回
路１１の容量性負荷が低減されされる。また、選択され
ないセルアレイブロックのビット線は、ディスチャージ
用のＭＯＳトランジスタによって電位線ＡＲＧＮＤに接
続されるため、そのブロックが選択された時の初期値を
一定となり、誤動作が防止できる。また、各モードにお
ける印加電圧条件を低容量性負荷によって達成できるの
で、不揮発性半導体メモリの高速動作が実現できる。
れたセルアレイブロック１３、１４のビット線は、その
ブロックが選択された時のみカラムアドレスデコーダ１
０の主ビット線に接続されるため、書き込み読み出し回
路１１の容量性負荷が低減されされる。また、選択され
ないセルアレイブロックのビット線は、ディスチャージ
用のＭＯＳトランジスタによって電位線ＡＲＧＮＤに接
続されるため、そのブロックが選択された時の初期値を
一定となり、誤動作が防止できる。また、各モードにお
ける印加電圧条件を低容量性負荷によって達成できるの
で、不揮発性半導体メモリの高速動作が実現できる。
【図１】本発明の実施例を示す回路図である。
【図２】不揮発性半導体メモリのセル構造を示す断面図
である。
である。
【図３】従来例を示す回路図である。
７ メモリセル ８ メモリセルアレイ ９ ローアドレスデコーダ １０ カラムアドレスデコーダ １１ 書き込み読み出し回路 １２ ＭＯＳトランジスタ １３ 第１のセルアレイブロック １４ 第２のセルアレイブロック １５、１６、１７、１８ ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−36890（ＪＰ，Ａ) 特開 平８−203291（ＪＰ，Ａ) 特開 平10−27483（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/02
Claims (4)
- 【請求項１】 ホットエレクトロン注入により書き込み
が行われる複数の不揮発性メモリセルと、該不揮発性メ
モリセルが複数のワード線及びビット線に配置されたメ
モリセルアレイと、ローアドレスデータに基づいて前記
ワード線を選択するローデコーダと、カラムアドレスデ
ータに基づいて前記ビット線を選択するカラムデコーダ
を備えた不揮発性半導体メモリにおいて、前記ローアド
レスに関して分割された少なくとも第１及び第２のメモ
リアレイセルブロックと、前記第１のメモリセルアレイ
ブロック内に設けられた複数の第１ビット線と、前記第
２のメモリセルアレイブロック内に設けられた複数の第
２ビット線と、前記カラムアドレスデコーダに接続され
た複数の主ビット線と、前記各主ビット線と前記各第１
ビット線及び前記各第２ビット線の間に各々設けられた
第１及び第２の選択スイッチと、前記各第１ビット線及
び前記各第２ビット線と所定電圧の間に各々設けられた
第１及び第２の電圧設定スイッチと、前記各主ビット線
と前記所定電圧の間に設けられた第３の電圧設定スイッ
チと、を備え、書き込みモード時に前記所定電圧は書き
込み禁止電圧に設定されることにより前記第１及び第２
の電圧設定スイッチを介して非選択の前記第１及び第２
ビット線の電圧が該書き込み禁止電圧に設定されると共
に、前記第３の電圧設定スイッチを介して非選択の前記
主ビット線の電圧が該書き込み禁止電圧に設定され、読
み出しモード時には前記所定電圧は接地電圧に設定され
ることにより、前記第１及び第２の電圧設定スイッチを
介して非選択の前記第１及び第２ビット線が接地電圧に
ディスチャージされると共に、前記第３の電圧設定スイ
ッチを介して非選択の前記主ビット線が接地電圧に接続
されることを特徴とする不揮発性半導体メモリ。 - 【請求項２】 前記第１の選択スイッチと前記第２の電
圧設定用スイッチは、同一の第１の制御信号によって制
御され、前記第２の選択スイッチと前記第１の電圧設定
用スイッチは同一の第２の制御信号によって制御される
ことを特徴とする請求項１記載の不揮発性半導体メモ
リ。 - 【請求項３】 書き込みモード時及び読み出しモード時
に、前記第１及び第２の制御信号は互いに相補信号であ
ることを特徴とする請求項２記載の不揮発性半導体メモ
リ。 - 【請求項４】 スタンバイモード時に、前記第１の制御
信号及び第２の制御信号に応じて前記第１及び第２の選
択スイッチと前記第１及び第２の電圧設定用スイッチが
オンし、前記主ビット線と前記第１及び第２ビット線と
が接地電圧にディスチャージされることを特徴とする請
求項２記載の不揮発性半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3614498A JP3258956B2 (ja) | 1998-02-18 | 1998-02-18 | 不揮発性半導体メモリ |
| TW088101344A TW419812B (en) | 1998-02-18 | 1999-01-29 | Non-volatile semiconductor memory |
| KR1019990005331A KR100328895B1 (ko) | 1998-02-18 | 1999-02-13 | 불휘발성 반도체 메모리 |
| US09/251,406 US6157569A (en) | 1998-02-18 | 1999-02-17 | Non-volatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3614498A JP3258956B2 (ja) | 1998-02-18 | 1998-02-18 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11232891A JPH11232891A (ja) | 1999-08-27 |
| JP3258956B2 true JP3258956B2 (ja) | 2002-02-18 |
Family
ID=12461609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3614498A Expired - Fee Related JP3258956B2 (ja) | 1998-02-18 | 1998-02-18 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3258956B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100516735B1 (ko) * | 2001-12-08 | 2005-09-22 | 주식회사 하이닉스반도체 | 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보전달 장치 |
| WO2008041278A1 (fr) * | 2006-09-29 | 2008-04-10 | Renesas Technology Corp. | Dispositif semi-conducteur |
-
1998
- 1998-02-18 JP JP3614498A patent/JP3258956B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11232891A (ja) | 1999-08-27 |
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