KR100516735B1 - 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보전달 장치 - Google Patents

메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보전달 장치 Download PDF

Info

Publication number
KR100516735B1
KR100516735B1 KR10-2001-0077586A KR20010077586A KR100516735B1 KR 100516735 B1 KR100516735 B1 KR 100516735B1 KR 20010077586 A KR20010077586 A KR 20010077586A KR 100516735 B1 KR100516735 B1 KR 100516735B1
Authority
KR
South Korea
Prior art keywords
row
block
memory cell
cell array
signal
Prior art date
Application number
KR10-2001-0077586A
Other languages
English (en)
Other versions
KR20030047170A (ko
Inventor
강상희
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0077586A priority Critical patent/KR100516735B1/ko
Priority to US10/152,705 priority patent/US6771555B2/en
Priority to JP2002354939A priority patent/JP4247427B2/ja
Publication of KR20030047170A publication Critical patent/KR20030047170A/ko
Application granted granted Critical
Publication of KR100516735B1 publication Critical patent/KR100516735B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치에 관한 것으로, 특히, 디램의 동작에 있어서 입력된 로오 어드레스에 대한 특정 로오 블럭을 엑세스 할 때 이 로오 블럭에 관한 센스 앰프 및 워드라인 제어 신호를 셀 어레이 내의 배선을 이용하여 컬럼 퓨즈 박스 어레이로 전달함으로써 회로 배선의 효율성을 증가시킬 수 있도록 하는 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치에 관한 것이다.

Description

메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치{Row access information transmit device using internal wiring of memory cell array}
본 발명은 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치에 관한 것으로, 특히, 입력된 로오 어드레스에 대한 특정 로오 블럭을 엑세스 할 때 이 로오 블럭에 관한 제어신호를 셀 어레이 내의 배선을 이용하여 컬럼 퓨즈 박스로 전달하는 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치에 관한 것이다.
도 1은 종래의 로오 엑세스 정보 전달 장치에 관한 블럭도이다.
도 1에서는 계층형(Hierarchical) 워드라인 방식을 그 실시예로 설명한다.
도 1을 보면, 로오 블럭 디코더(60)와 컬럼 퓨즈 박스 어레이(70)의 배치가 90도의 각도를 이루면서 배치되어 있다. 그리고, 로오 블럭 디코더(60)는 로오 블럭0~M의 갯수와 동일한 수의 블럭 선택 신호를 생성하여 각각 해당하는 블럭 제어부0~M에 출력한다. 또한, 로오 블럭 디코더(60)는 디램의 엑티브시 로오 어드레스 프리 디코더(40)로부터 입력된 로오 어드레스에 의해 엑세스 되는 로오 블럭 신호를 컬럼 퓨즈 박스 어레이(70)로 전달한다. 컬럼 디코더(30)는 입력되는 컬럼 어드레스와 컬럼 퓨즈 박스 어레이(70)로부터 인가되는 컬럼 리던던시 신호를 이용하여 특정한 컬럼을 선택한다.
여기서, 로오 어드레스 프리디코더(40)는 디램에서 엑티브 명령이 인가되었을 때 입력된 로오 어드레스를 디코딩하여 메인 워드라인 드라이버(11) 및 로오 블럭 디코더(60)로 출력한다. 이때, 로오 블럭 디코더(60)에 입력된 로오 어드레스에 해당하는 워드라인의 리페어 유무는 로오 퓨즈(50)로부터 로오 블럭 디코더(60)에 입력되는 로오 리던던시 신호에 따라 판정된다. 로오 블럭 디코더(60)는 로오 어드레스 프리디코더(40)로부터 인가되는 로오 어드레스와 로오 퓨즈(50)로부터 인가되는 로오 리던던시 신호를 이용하여 엑세스 되는 로오 블럭에 대한 신호를 컬럼 퓨즈 박스 어레이(70)로 전달한다. 그리고, 로오 제어부(10) 내의 블럭 제어부0~블럭 제어부M은 로오 블럭 디코더(60)로부터 인가되는 M개의 로오 블럭 신호 중 한개를 입력받아 해당하는 로오 블럭을 엑티브 시킨다.
여기서, 블럭 제어부0~M의 내부에는 별도의 로오 블럭 신호를 생성하는 회로가 없고 이미 로오 블럭 디코더(60)에서 생성된 신호에 따라 워드라인과 센스 앰프를 제어하기 위한 로오 블럭 신호 msb를 메모리 셀 어레이의 해당 로오 블럭으로 출력한다.
이러한 구성을 갖는 종래의 로오 엑세스 정보 전달 장치는 로오 블럭 디코더(60)로부터 컬럼 퓨즈 박스 어레이(70)로 M개의 로오 블럭에 대한 신호를 전달한다. 따라서, 로오 블럭 디코더(60)는 이미 로오 어드레스 프리디코더(40)에서 프리 디코딩된 로오 어드레스와, 디코딩된 로오 리던던시 신호를 다시 인코딩한다.
디램에 있어서 로오 디코더와 컬럼 디코더가 교차하는 영역에는 로오 디코더와 관련된 회로와 컬럼 디코더와 관련된 회로 및 각종 전원라인이 공존하므로 회로 구성과 배선이 매우 복잡하다. 그런데, 상술된 종래의 로오 엑세스 정보 전달 장치는 로오 블럭 디코더에서 인코딩된 M개의 로오 블럭 신호를 컬럼 퓨즈 박스 어레이(70)로 전송하기 위하여 별도로 구비된 M개의 버스라인을 이용해야 한다는 문제점이 있다. 이 경우 로오 블럭 디코더(60)와 컬럼 디코더(30)의 교차 영역의 이용 면적과 배선에 있어서 효율성이 떨어지게 된다.
특히, 최근에 등장한 하이 셀 Efficiency 디램의 경우 로오 블럭의 수가 2의 제곱수가 아닌 경우가 많은데, 이처럼 로오 블럭의 수가 2의 제곱수가 아닌 경우 2의 제곱수에 비해 로오 블럭 디코더(60)의 레이아웃 면적이 증가하므로 칩 사이즈 및 레이아웃 면적이 증가하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 입력된 로오 어드레스에 대한 특정 로오 블럭을 엑세스 할 때 이 로오 블럭에 관한 신호를 별도의 전송라인을 사용하지 않고 셀 어레이 내의 경로를 이용하여 컬럼 퓨즈 박스로 전달함으로써 회로의 배선 효율을 높일 수 있도록 하는데 그 목적이 있다.
또한, 본 발명은 종래의 로오 블럭 디코더를 제거하고 로오 제어부의 블럭 제어부에서 로오 어드레스 프리디코더의 출력과 로오 리던던시 신호를 직접 입력받아 로오 블럭 신호를 생성하도록 하여 로오/컬럼 교차 영역의 레이아웃 면적을 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치는, 메모리 셀 어레이; 로오 어드레스와 로오 리던던시 신호를 디코딩하여 해당 로오 블럭을 선택하기 위한 블럭 선택 신호와 블럭 선택 정보를 포함하는 로오 블럭 신호를 출력하는 로오 제어부; 입력되는 컬럼 어드레스와 로오 블럭 신호에 따라 리던던시 동작을 제어하는 컬럼 퓨즈 박스 어레이를 구비하고, 메모리 셀 어레이는 로오 제어부로부터의 로오 블럭 신호를 컬럼 퓨즈 박스 어레이로 전달하는 경로가 그 내부에 형성됨을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치에 관한 블럭도이다.
본 발명의 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치는, 복수개의 블럭 제어부 0~M와 메인 워드라인 드라이버(101)로 구성된 로오 제어부(100)와, 메모리 셀 어레이(200)와, 컬럼 디코더(300)와, 로오 퓨즈(400)와, 로오 어드레스 프리디코더(500) 및 컬럼 퓨즈박스 어레이(600)로 구성된다.
도 2를 보면, 로오 제어부(100)는 복수개의 블럭 제어부0~M와 메인 워드라인 드라이버(101)로 구성된다. 메모리 셀 어레이(200)는 복수개의 단위 메모리 셀 어레이(201)로 이루어진 로오블럭0~로오블럭M으로 구성된다. 여기서, 블럭 제어부0~M는 로오 어드레스 프리 디코더(500)로부터 인가되는 로오 어드레스와 로오 퓨즈(400)로부터 인가되는 로오 리던던시 신호를 각각 입력받는다. 컬럼 디코더(300)는 입력되는 컬럼 어드레스와 컬럼 퓨즈 박스 어레이(600)로부터 인가되는 컬럼 리던던시 신호를 이용하여 특정한 컬럼을 선택한다. 컬럼 퓨즈 박스 어레이(600)는 메모리 셀 어레이(200)를 중심으로 로오 제어부(100)와 수직으로 배치된다. 컬럼 퓨즈 박스 어레이(600)는 내부에 구비된 각각의 퓨즈 박스 내에 컬럼 어드레스 뿐만 아니라 로오 블럭 신호를 프로그램 하기 위한 퓨즈를 포함하고, 리던던트 컬럼의 동작을 위하여 로오 블럭의 정보를 이용한다.
계층형 워드라인을 사용하는 디램의 경우 로오블럭은 하나의 메인 워드라인과, 단위 메모리 셀 어레이만을 담당하는 서브 워드라인으로 구성된다. 이때, 하나의 메인 워드라인에 연결된 서브 워드라인의 갯수는 워드라인 구동신호 PX의 갯수에 의해 결정된다. 현재에는 4개 또는 8개가 주로 사용되며 메인 워드라인과 4개 혹은 8개의 워드라인 구동신호 PX 중 하나가 동시에 선택되었을 때 하나의 서브 워드라인이 선택된다. 이와 같은 것을 메인 워드라인과 서브 워드라인간 1:4디코딩, 1:8디코딩이라 하며, 1:8 디코딩 방식이 단위 메모리 셀 어레이 위로 블럭 정보의 연결선을 배선하기 쉽다.
블럭 제어부0~M는 디램의 엑티브시 로오 리던던시 신호와 로오 어드레스 프리 디코딩 신호를 직접 입력받아 이를 디코딩하여 특정 로오 블럭을 엑세스할 때 해당 로오 블럭을 선택하기 위한 블럭 선택 신호와, 로오 블럭 신호를 메모리 셀 어레이 내의 배선을 통해 컬럼 퓨즈 박스 어레이(600)로 출력하기 위한 로오 블럭 신호를 출력한다.
여기서, 로오 어드레스 프리디코더(500)는 디램에서 엑티브 명령이 인가되었을 때 입력된 로오 어드레스를 디코딩하여 블럭 제어부0~M로 출력한다. 이때, 블럭 제어부0~M에 입력된 로오 어드레스에 해당하는 워드라인의 리페어 유무는 로오 퓨즈(400)로부터 입력되는 로오 리던던시 신호에 따라 판정된다. 블럭 제어부0~M는 로오 어드레스 프리디코더(500)로부터 인가되는 로오 어드레스와 로오 퓨즈(400)로부터 인가되는 로오 리던던시 신호를 이용하여 엑세스 되는 로오 블럭에 대한 신호를 메모리 셀 어레이 내의 배선을 이용하여 컬럼 퓨즈 박스 어레이(600)로 출력한다. 그리고, 로오 제어부(100) 내의 블럭 제어부0~M는 로오 어드레스 프리디코더(500)로부터 인가되는 프리디코딩된 어드레스에 의해 해당하는 로오 블럭을 엑티브 시킨다.
따라서, 본 발명은 입력된 로오 어드레스에 대한 특정 로오 블럭을 엑세스 할 때 이 로오 블럭에 관한 정보를 셀 어레이 내의 배선을 이용하여 컬럼 퓨즈 박스로 전달함으로써 회로의 배선 효율을 높일 수 있게 된다.
도 3은 도 2의 블럭 제어부0~M에 관한 상세 회로도이다.
도 3을 보면, 블럭 제어부0~M는 입력된 로오 어드레스의 리던던시 비교 결과가 노말 워드라인인지 리던던트 워드라인인지에 따라 선택적으로 활성화되는 워드라인 제어신호 xed 및 xre가 입력된다. 여기서, 노말 워드라인이면 워드라인 제어신호 xed는 하이, 워드라인 제어신호 xre는 로우의 상태로 되고, 리던던트 워드라인일 경우 워드라인 제어신호 xed, xre가 모두 하이의 상태로 된다. 그리고, 각 블럭 제어부0~M는 로오 어드레스 프리디코더(500)의 출력 중 일부와 로오 퓨즈(400)로부터 인가되는 로오 리던던시 신호에 따라 고유한 로오 블럭 신호를 생성하는 회로를 가진다.
그 상세 회로의 구성을 살펴보면, 블럭 제어부0~M 각각은 워드라인 제어신호 xre를 반전하여 출력하는 인버터 IV1과, 워드라인 제어신호 xed와 인버터 IV1에 의해 반전된 워드라인 제어신호 xre와 로오 어드레스 프리 디코더(500)로부터 인가되는 어드레스 baxC를 낸드연산하여 출력하는 낸드게이트 N1과, 낸드게이트 N1의 출력과 로오 어드레스 프리 디코더(500)로부터 인가되는 프리디코딩 신호 bax9B_b를 노아연산하여 출력하는 노아게이트 OR1과, 로오 퓨즈(400)로부터 인가되는 로오 리던던시 신호 rwb를 반전하여 출력하는 인버터 IV2와, 인버터 IV2에 의해 반전된 로오 리던던시 신호 rwb와 노아게이트 OR1의 출력을 노아연산하여 출력하는 노아게이트 OR2와, 노아게이트 OR2의 출력을 반전하여 출력하는 인버터 IV3과, 인버터 IV3의 출력을 반전하여 블럭 선택 신호 msb를 출력하는 인버터 IV4로 구성된다. 또한, 블럭 제어부0~M 각각은 홀수개의 인버터 IV5~IV7로 구성되어 노아게이트 OR2의 출력신호를 반전 및 지연하여 로오 블럭 신호 xmat_yf를 출력하는 로오 블럭 신호 발생부(102)를 구비한다.
따라서, 블럭 제어부0~M는 블럭 선택 신호 msb에 의해 해당하는 로오 블럭을 선택하고, 로오 블럭 신호 발생부(102)의 출력 신호인 로오 블럭 선택 신호 xmat_yf를 이용하여 메모리 셀 어레이(200) 내의 배선을 통해 컬럼 퓨즈 박스 어레이(600)로 로오 블럭 신호를 전달할 수 있다.
따라서, 본 발명은 종래의 로오 블럭 디코더를 제거하고 로오 제어부(100)의 블럭 제어부0~M에서 로오 어드레스 프리디코더(500)의 출력과 로오 리던던시 신호를 직접 입력받아 로오 블럭 신호를 생성하도록 하여 로오/컬럼 교차 영역의 레이아웃 면적을 줄일 수 있게 된다.
도 4는 도 2의 메모리 셀 어레이(200)의 내부 구조(202)를 나타내는 도면이다.
도 4를 보면, 메모리 셀 어레이(200)의 내부 구조는 각각의 단위 메모리 셀 어레이 사이에 서브 워드라인 드라이버 어레이와 센스 앰프 어레이가 존재하고, 센스 앰프 어레이와 서브 워드라인 드라이버 어레이 사이에 교차영역이 존재한다.
상술된 도 2의 실시예는 블럭 제어부0~M로부터 출력되는 로오 블럭 신호 xmat_yf를 단위 메모리 셀 어레이(201) 위의 배선을 이용하여 컬럼 퓨즈 박스 어레이(600)로 출력한다.
메모리 셀 어레이(200) 내의 로오 블럭 신호의 연결 배선의 구조를 살펴보면, 각각의 블럭 제어부0~M로부터 출력된 로오 블럭 신호0~M는 메인 워드라인 사이의 영역을 통해 가로 방향으로 진행한다. 그리고, 일정한 위치에서 컬럼 영역 또는 서브 워드라인 드라이버 어레이 영역을 통해 세로 방향(아래쪽)으로 진행한다. 또한, 메모리 셀 어레이(200)를 벗어나 컬럼 퓨즈 박스 어레이(600)에 최대한 접근한 뒤 가로 방향의 경로를 통해 컬럼 퓨즈 박스 어레이(600)에 연결된다.
도 5는 본 발명에 따른 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치에 관한 다른 실시예이다.
도 5의 구성은 도 2의 구성과 동일하고, 다만, 메모리 셀 어레이(200) 내의 배선이 상이하다. 도 5의 실시예는 메인 워드라인 사이에 배선이 불가능할 경우, 센스 앰프 어레이 및 서브 워드라인 드라이버 어레이 영역을 이용하여 가로 방향으로 진행하고, 단위 메모리 셀 어레이(201)의 교차 영역에서 세로 방향으로 진행하여 블럭 제어부0~M로부터 인가되는 로오 블럭 신호 xmat_yf를 컬럼 퓨즈 박스 어레이(600)로 출력한다.
도 6 내지 도 9는 본 발명에 따른 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치에 관한 또 다른 실시예들이다.
도 6의 실시예는 단위 메모리 셀 어레이(201) 영역과 서브 워드라인 드라이버 어레이 영역을 이용하여 가로 방향으로 진행하고, 서브 워드라인 드라이버 어레이 영역에서 세로 방향으로 진행하여 로오 블럭 신호를 컬럼 퓨즈 박스 어레이(600)로 출력한다.
그리고, 도 7의 실시예는 센스 앰프 어레이의 영역과 단위 메모리 셀 어레이(201)의 영역을 이용하여 가로 방향으로 진행하고, 센스 앰프 어레이 영역에서 세로 방향으로 진행하여 로오 블럭 신호를 컬럼 퓨즈 박스 어레이(600)로 출력한다.
또한, 도 8의 실시예는 M개의 로오 블럭 신호의 전달 경로가 하나의 단위 메모리 셀 어레이(201)에 집중적으로 형성되어 있는 경우를 나타내는데, 세로 방향 경로의 전체 또는 일부가 동일한 단위 메모리 셀 어레이(201) 또는 서브 워드라인 드라이버 어레이를 공유하는 경우는 나타낸다.
도 9의 실시예는 로오 블럭 정보 전달 경로가 메모리 셀 어레이(200) 내에서 서로 겹치지 않고 동심원 구조의 경로로 컬럼 퓨즈 박스 어레이(600)와 연결되어 있다. 각 경로의 서로 메모리 셀 어레이(200) 위에서 교차하지 않는 경우를 나타낸다.
이상에서 설명한 바와 같이, 본 발명은 입력된 로오 어드레스에 대한 특정 로오 블럭을 엑세스 할 때 이 로오 블럭에 관한 신호를 셀 어레이 내의 경로를 이용하여 컬럼 퓨즈 박스로 분산하여 전달함으로써 기존의 집중적인 경로보다 연결 경로의 효율성을 높일 수 있고 연결 배선에 의해 제한된 레이아웃 문제를 상당 부분 개선할 수 있다.
또한, 본 발명은 로오 제어부의 블럭 제어부에서 로오 어드레스 프리디코더의 출력과 로오 리던던시 신호를 직접 입력받아 로오 블럭 신호를 생성하도록 하여 로오/컬럼 교차 영역의 레이아웃 면적을 줄일 수 있고 주변 회로와의 배선 효율을 높일 수 있도록 한다.
도 1은 종래의 로오 엑세스 정보 전달 장치에 관한 블럭도.
도 2는 본 발명에 따른 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치에 관한 블럭도.
도 3은 도 2의 블럭 제어부에 관한 상세 회로도.
도 4는 도 2의 메모리 셀 어레이의 내부 구조를 나타내는 도면.
도 5 내지 도 9는 본 발명의 다른 실시예들.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 로오 제어부 101 : 메인 워드라인 드라이버
200 : 메모리 셀 어레이 201 : 단위 메모리 셀 어레이
300 : 컬럼 디코더 400 : 로오 퓨즈
500 : 로오 어드레스 프리 디코더 600 : 컬럼 퓨즈 박스 어레이

Claims (10)

  1. 메모리 셀 어레이;
    로오 어드레스와 로오 리던던시 신호를 디코딩하여 해당 로오 블럭을 선택하기 위한 블럭 선택 신호와 블럭 선택 정보를 포함하는 로오 블럭 신호를 출력하는 로오 제어부;
    입력되는 컬럼 어드레스와 상기 로오 블럭 신호에 따라 리던던시 동작을 제어하는 컬럼 퓨즈 박스 어레이를 구비하고,
    상기 메모리 셀 어레이는 상기 로오 제어부로부터의 상기 로오 블럭 신호를 상기 컬럼 퓨즈 박스 어레이로 전달하는 경로가 그 내부에 형성됨을 특징으로 하는 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치.
  2. 제 1 항에 있어서, 상기 로오 제어부는
    로오 어드레스 프리디코더로부터 인가되는 프리디코딩된 로오 어드레스와 로오 퓨즈로부터 인가되는 로오 리던던시 신호를 디코딩하여 대응하는 로오 블럭에 상기 블럭 선택 신호와 상기 로오 블럭 신호를 각각 출력하는 복수개의 블럭 제어부로 구성됨을 특징으로 하는 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치.
  3. 제 2 항에 있어서, 상기 복수개의 블럭 제어부 각각은
    상기 로오 어드레스, 상기 로오 리던던시 신호, 상기 프리디코딩된 로오 어드레스 및 워드라인 제어신호를 디코딩하여 출력하는 디코딩수단;
    상기 디코딩 수단의 출력을 지연하여 해당 로오 블럭을 선택하기 위한 상기 블럭 선택 신호를 출력하는 지연수단; 및
    상기 디코딩 수단의 출력을 디코딩하여 상기 로오 블럭 신호를 발생하는 로오 블럭 신호 발생수단으로 구성됨을 특징으로 하는 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치.
  4. 제 1 항에 있어서, 상기 경로는
    상기 메모리 셀 어레이 내의 최소한 하나 이상의 단위 메모리 셀 어레이를 포함하여 형성됨을 특징으로 하는 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치.
  5. 제 4 항에 있어서, 상기 경로는
    적어도 상기 로오블럭의 메인 워드라인 사이의 영역과, 서브 워드라인 드라이버 어레이 영역을 경유하도록 형성됨을 특징으로 하는 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치.
  6. 제 1 항에 있어서, 상기 경로는
    적어도 상기 메모리 셀 어레이 내의 센스 앰프 어레이 및 서브 워드라인 드라이버 어레이 영역의 경로를 포함하여 형성됨을 특징으로 하는 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치.
  7. 제 1 항에 있어서, 상기 경로는
    적어도 상기 메모리 셀 어레이 내의 단위 메모리 셀 어레이와 서브 워드라인 드라이버 어레이 영역을 포함하여 형성됨을 특징으로 하는 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치.
  8. 제 1 항에 있어서, 상기 경로는
    적어도 상기 메모리 셀 어레이 내의 센스 앰프 어레이와 최소한 하나 이상의 단위 메모리 셀 어레이 영역을 포함하여 형성됨을 특징으로 하는 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치.
  9. 제 1 항에 있어서, 상기 경로는
    상기 메모리 셀 어레이 내에서 복수개의 로오 블럭 신호 전달 경로가 동일한 컬럼에 배치된 단위 메모리 셀 어레이 영역들만 경유하도록 형성됨을 특징으로 하는 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치.
  10. 제 1 항에 있어서, 상기 경로는
    복수개의 로오 블럭 신호 전달 경로들 각각이 서로 교차하지 않고, 서로 상이한 단위 메모리 셀 어레이와 서브 워드라인 어레이를 포함하여 형성됨을 특징으로 하는 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보 전달 장치.
KR10-2001-0077586A 2001-12-08 2001-12-08 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보전달 장치 KR100516735B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2001-0077586A KR100516735B1 (ko) 2001-12-08 2001-12-08 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보전달 장치
US10/152,705 US6771555B2 (en) 2001-12-08 2002-05-22 Row access information transfer device using internal wiring of a memory cell array
JP2002354939A JP4247427B2 (ja) 2001-12-08 2002-12-06 メモリ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0077586A KR100516735B1 (ko) 2001-12-08 2001-12-08 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보전달 장치

Publications (2)

Publication Number Publication Date
KR20030047170A KR20030047170A (ko) 2003-06-18
KR100516735B1 true KR100516735B1 (ko) 2005-09-22

Family

ID=19716812

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0077586A KR100516735B1 (ko) 2001-12-08 2001-12-08 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보전달 장치

Country Status (3)

Country Link
US (1) US6771555B2 (ko)
JP (1) JP4247427B2 (ko)
KR (1) KR100516735B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063023A (ja) 2002-07-30 2004-02-26 Renesas Technology Corp 半導体記憶装置
KR100792462B1 (ko) * 2003-06-06 2008-01-08 쇼꾸바이 카세이 고교 가부시키가이샤 투명 피막 형성용 도포액, 이러한 피막부 기재 및 액정표시셀
JP4421615B2 (ja) 2004-12-24 2010-02-24 スパンション エルエルシー 記憶装置のバイアス印加方法、および記憶装置
KR100716667B1 (ko) * 2005-04-29 2007-05-09 주식회사 하이닉스반도체 반도체 기억 소자의 리던던시 회로

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940016254A (ko) * 1992-12-31 1994-07-22 김주용 고속의 로오 디코더
JPH0757482A (ja) * 1993-08-10 1995-03-03 Hitachi Ltd 半導体不揮発性記憶装置
JPH07307098A (ja) * 1994-03-15 1995-11-21 Toshiba Corp 半導体記憶装置
JPH0896572A (ja) * 1994-09-27 1996-04-12 Matsushita Electric Ind Co Ltd 半導体メモリ及びその使用方法、カラムデコーダ並びに画像プロセッサ
KR19980074601A (ko) * 1997-03-26 1998-11-05 윤종용 반도체 메모리 장치의 배선 방법
KR0181202B1 (ko) * 1994-05-20 1999-04-15 김광호 고대역폭을 얻기 위한 반도체 메모리장치 및 그 신호선배치방법
JPH11232891A (ja) * 1998-02-18 1999-08-27 Sanyo Electric Co Ltd 不揮発性半導体メモリ

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06111596A (ja) * 1990-10-09 1994-04-22 Texas Instr Inc <Ti> メモリ
US5446692A (en) * 1992-02-14 1995-08-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having redundancy memory cells shared among memory blocks
JPH06259988A (ja) * 1992-02-18 1994-09-16 Oki Micro Design Miyazaki:Kk 半導体記憶装置
JP2803459B2 (ja) * 1992-05-13 1998-09-24 日本電気株式会社 半導体記憶装置
JPH06150690A (ja) * 1992-11-13 1994-05-31 Nec Corp 半導体記憶装置
KR0131721B1 (ko) * 1994-06-08 1998-04-15 김주용 반도체 소자의 컬럼 리던던시 장치
JP3263259B2 (ja) * 1994-10-04 2002-03-04 株式会社東芝 半導体記憶装置
US5901105A (en) * 1995-04-05 1999-05-04 Ong; Adrian E Dynamic random access memory having decoding circuitry for partial memory blocks
US5532966A (en) * 1995-06-13 1996-07-02 Alliance Semiconductor Corporation Random access memory redundancy circuit employing fusible links
US5608678A (en) * 1995-07-31 1997-03-04 Sgs-Thomson Microelectronics, Inc. Column redundancy of a multiple block memory architecture
JPH09213098A (ja) * 1996-02-09 1997-08-15 Mitsubishi Electric Corp 半導体記憶装置
US5970002A (en) * 1996-04-24 1999-10-19 Samsung Electronics Co., Ltd. Semiconductor memory device having redundancy function
US5798974A (en) * 1996-05-15 1998-08-25 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device realizing high speed access and low power consumption with redundant circuit
KR100258975B1 (ko) * 1996-12-10 2000-06-15 윤종용 반도체 메모리장치
KR100278723B1 (ko) * 1997-11-27 2001-01-15 윤종용 개선된레이아웃을가지는반도체메모리장치
FR2779251B1 (fr) * 1998-05-29 2000-08-11 Sgs Thomson Microelectronics Redondance appliquee a des cellules dram a faible remanence
KR100322538B1 (ko) * 1999-07-05 2002-03-18 윤종용 래치 셀을 채용하는 리던던시 회로
US6144593A (en) * 1999-09-01 2000-11-07 Micron Technology, Inc. Circuit and method for a multiplexed redundancy scheme in a memory device
US6498756B2 (en) * 2000-06-28 2002-12-24 Hynix Semiconductor Inc. Semiconductor memory device having row repair circuitry
JP2002050191A (ja) * 2000-08-02 2002-02-15 Fujitsu Ltd 半導体記憶装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940016254A (ko) * 1992-12-31 1994-07-22 김주용 고속의 로오 디코더
JPH0757482A (ja) * 1993-08-10 1995-03-03 Hitachi Ltd 半導体不揮発性記憶装置
JPH07307098A (ja) * 1994-03-15 1995-11-21 Toshiba Corp 半導体記憶装置
KR0181202B1 (ko) * 1994-05-20 1999-04-15 김광호 고대역폭을 얻기 위한 반도체 메모리장치 및 그 신호선배치방법
JPH0896572A (ja) * 1994-09-27 1996-04-12 Matsushita Electric Ind Co Ltd 半導体メモリ及びその使用方法、カラムデコーダ並びに画像プロセッサ
KR19980074601A (ko) * 1997-03-26 1998-11-05 윤종용 반도체 메모리 장치의 배선 방법
JPH11232891A (ja) * 1998-02-18 1999-08-27 Sanyo Electric Co Ltd 不揮発性半導体メモリ

Also Published As

Publication number Publication date
JP2003196997A (ja) 2003-07-11
KR20030047170A (ko) 2003-06-18
JP4247427B2 (ja) 2009-04-02
US20030107940A1 (en) 2003-06-12
US6771555B2 (en) 2004-08-03

Similar Documents

Publication Publication Date Title
US5812466A (en) Column redundancy circuit for a semiconductor memory device
US20010002176A1 (en) Semiconductor memory device having a large band width and allowing efficient execution of redundant repair
JP2001250385A (ja) 半導体記憶装置
KR100400307B1 (ko) 로오 리페어회로를 가진 반도체 메모리 장치
KR19980044155A (ko) 반도체 메모리 장치를 구동하는 방법 및 회로
JP2006147145A (ja) 半導体メモリ装置の配置方法
US6166986A (en) Semiconductor memory device
JP2000195291A (ja) 半導体記憶装置及びその冗長救済方法
US6621750B2 (en) Semiconductor memory
JP4607685B2 (ja) 半導体メモリ
US6094384A (en) Column redundancy circuit
US20050232036A1 (en) Semiconductor memory device and method of driving the same
KR100516735B1 (ko) 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보전달 장치
US7317645B2 (en) Redundancy repair circuit and a redundancy repair method therefor
JP3688443B2 (ja) 半導体記憶装置
KR100301039B1 (ko) 칼럼선택선신호를제어하여데이터를마스킹하는반도체메모리장치및이의칼럼디코더
US6243317B1 (en) Semiconductor memory device which activates column lines at high speed
JPH0379799B2 (ko)
KR100336955B1 (ko) 반도체 기억 장치
KR0172352B1 (ko) 반도체 메모리 장치의 컬럼 리던던시 제어회로
KR100281895B1 (ko) 용단 퓨즈 박스와 이를 구비하는 반도체장치
JP3695962B2 (ja) 半導体記憶装置
JP4282695B2 (ja) 半導体記憶装置
JPH09270192A (ja) 半導体集積回路装置
KR19990051398A (ko) 비트라인 제어 회로가 개선된 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20011208

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20050322

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20050728

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20050831

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20050830

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20080626

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20090727

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20100726

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20110726

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20110726

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20120720

Start annual number: 8

End annual number: 8

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee