JPH07307098A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 電源電圧が低い場合でも誤動作の危険がな
く、また動作の複雑化を招くことなく、動作所要時間が
短い書込みベリファイ動作を実現することを可能とした
半導体記憶装置を提供すること。 【構成】 セルアレイと、センス動作と書込みデータの
ラッチ動作を行うデータラッチ兼センスアンプと、セル
アレイの所定範囲のメモリセルに対しデータ書込みを行
い、かつ書込み不十分のセルには再書込みを行うベリフ
ァイ制御回路と、ベリファイ動作時に書込み状態に応じ
て再書込みデータを自動設定する回路と、ベリファイ動
作時に書込みを終了するか否かを判定する回路とを備え
た半導体記憶装置において、判定する回路は、直列接続
された同極性のトランジスタＱn11,Ｑn12 を備え、デー
タラッチ兼センスアンプのノードＮ１がＱn11 のゲート
に入力され、Ｑn12 のソースが接地電位に接続されるこ
とを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的書替え可能な半
導体記憶装置に係わり、例えばＮＡＮＤセル構成のメモ
リセルアレイを有するＥＥＰＲＯＭを用いたメモリセル
システムに関する。

【０００２】

【従来の技術】半導体記憶装置の一つとして、高集積化
が可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。
これは、複数のメモリセルをそれらのソース，ドレイン
を隣接するもの同士で共用する形で直列接続し、これを
一単位としてビット線に接続するものである。メモリセ
ルは通常、電荷蓄積層と制御ゲートが積層されたＦＥＴ
ＭＯＳ構造を有する。メモリセルアレイは、ｐ型基板又
はｎ型基板に形成されたｐ型ウェル内に集積形成され
る。ＮＡＮＤセルのドレイン側は選択ゲートを介してビ
ット線に接続され、ソース側はやはり選択ゲートを介し
てソース線（基準電位配線）に接続される。メモリセル
の制御ゲートは、行方向に連続的に接続されてワード線
となる。

【０００３】ＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次
の通りである。データ書込みの動作は、ビット線から最
も離れた位置のメモリセルから順に行う。選択されたメ
モリセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程度）
を印加し、それよりビット線側にあるメモリセルの制御
ゲート及び選択ゲートには中間電圧Ｖm （＝１０Ｖ程
度）を印加し、ビット線にはデータに応じて０Ｖ又は中
間電圧を与える。ビット線に０Ｖが与えられたとき、そ
の電位は選択メモリセルのドレインまで伝達されて、ド
レインから浮遊ゲートに電子注入が生じる。これにより
その選択されたメモリセルのしきい値は正方向にシフト
する。この状態を例えばデータ“１”とする。ビット線
に中間電位が与えられたときは電子注入が起こらず、従
ってしきい値は変化せず、負に止まる。この状態はデー
タ“０”である。

【０００４】データ消去は、ＮＡＮＤセル内の全てのメ
モリセルに対して同時に行われる。即ち、全ての制御ゲ
ート，選択ゲートを０Ｖとし、ビット線及びソース線を
浮遊状態として、ｐ型ウェル及びｎ型基板に高電圧２０
Ｖを印加する。これにより、全てのメモリセルで浮遊ゲ
ートの電子がｐ型ウェルに放出され、しきい値は負方向
にシフトする。

【０００５】データ読出し動作は、選択されたメモリセ
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲート及び選択ゲートを電源電位Ｖccとして、選択メ
モリセルで電流が流れるか否かを検出することにより行
われる。

【０００６】以上の動作説明から明らかなように、ＮＡ
ＮＤセル型ＥＥＰＲＯＭでは、書込み及び読出し動作時
には非選択メモリセルは転送ゲートとして作用する。こ
の観点から、書込みがなされたメモリセルのしきい値電
圧には制限が加わる。例えば“１”書込みされたメモリ
セルのしきい値の好ましい範囲は、０．５〜３．５Ｖ程
度となる。データ書込み後の経時変化、メモリセルの製
造パラメータのばらつきや電源電位にばらつきを考慮す
ると、データ書込み後のしきい値分布はこれより小さい
範囲であることが要求される。

【０００７】しかしながら、従来のような書込み電位及
び書込み時間を固定して全メモリセルを同一条件でデー
タ書込みする方式では、“１”書込み後のしきい値範囲
を許容範囲に収めることが難しい。例えば、メモリセル
は製造プロセスのばらつきからその特性にもばらつきが
生じる。従って書込み特性を見ると、書込まれやすいメ
モリセルと書込まれにくいメモリセルがある。これに対
して、各々のメモリセルのしきい値が所望の範囲に収ま
るよう書込まれるように、書込み時間を調節してベリフ
ァイを行いながら書込むという方法が提案されている
（特願平３−３４３３６３号）。

【０００８】また、消去がなされたメモリセルのしきい
値電圧は、負の値になっていなければならない。この状
態を確実に実現するため、消去時間を調節してベリファ
イを行いながら消去するという方法がある。このような
書込みベリファイ読出しや消去ベリファイ読出しの動作
タイミングの一例を図３５，３６に示す。

【０００９】但し、図３５，３６のタイミング図は共
に、センスアンプ兼データラッチ回路及びラッチデータ
検知回路として図３４の回路を用いた場合のものであ
る。図３４の回路には、書込み若しくは消去状態確認
後、各メモリセルのデータを１つ１つ外部に出力するこ
となく、書込み若しくは消去状態が十分であるかを検知
することを可能とした回路（破線Ａで囲んだ部分）が含
まれている（特願平３−３４３３６３号）。

【００１０】動作タイミング図の中で注目すべき部分は
図３５の☆、図３６の＊の部分である。まず、図３５の
動作タイミングについて説明する。

【００１１】最初にビット線を全てＶccに充電した後
に、ワード線（制御ゲート）及び選択ゲートを“Ｈ”と
することにより、“１”データを持つメモリセルに接続
されたビット線はＶccのまま保たれ、“０”データを持
つメモリセルに接続されたビット線はＶcc→０Ｖとな
る。続いて、書込みデータが“１”であるメモリセルに
接続されたビット線は０Ｖ→ＶH （“Ｈ”レベルと判定
される電圧）まで充電された後、ビット線がセンスされ
る。続いて、信号ＲＳＴがＶcc→０ＶとなってノードＮ
０が０Ｖ電位のままフローティングとなった後、ＡＰＣ
ＯＮが０Ｖ→Ｖccとなる。このとき、ノードＮ２が
“Ｌ”レベル、つまり０Ｖにあると、ノードＮ０は０Ｖ
のまま保たれるため、Ｑn46 はオフのままである。

【００１２】また、ノードＮ２が“Ｈ”レベル、例えば
Ｖccにあると、ノードＮ０は（Ｖcc−Ｖthn ）まで充電
される。（Ｖcc−Ｖthn ）＞Ｖthn であればＱn46 はオ
ン状態となるため、このときフローティング状態にある
ＶDTC はＶcc→０Ｖとなる。この場合に、全てのデータ
ラッチ回路のノードＮ１が“Ｈ”、Ｎ２が“Ｌ”レベル
である状態にあれば、ＶDTC はＶccのまま保たれたまま
であり、これは全ての選択メモリセルに対する書込みが
終了した状態に対応するため、これで書込みが終了す
る。

【００１３】また、全てのデータラッチ回路のうち少な
くとも１つでノードＮ１が“Ｌ”、Ｎ２が“Ｈ”である
状態にあれば、ＶDTC はＶcc→０Ｖとなり、これは少な
くとも１つの選択メモリセルにおいて書込みが不十分で
あることを示しているため、続けて書込みが行われる。
これが正常な状態である。

【００１４】ところが、Ｖcc−Ｖthn ＜Ｖthn であれば
常にＱn46 がオフ状態にあるため、前記のようなデータ
ラッチ回路のデータの一括検知をすることができなくな
り、誤動作を起こす危険が高まる。Ｖcc−Ｖthn ＜Ｖth
n という状態は、Ｖccが低くなるほど起こりやすくなる
ため、図３４に示した回路では電源電圧の低減化を行う
ことが困難になる。

【００１５】同様のことは図３６の＊の部分においても
言える。

【００１６】この問題を解決する一つの方法として、信
号ＡＰＣＯＮやＡＥＣＯＮを☆や＊の間Ｖccよりも高い
電圧に設定するというものがあるが、これを用いると、
動作が複雑になる上に、Ｖccよりも高い電圧を発生させ
るための所要時間が必要となり、動作所要時間が長くな
る、回路増加を招く、等の問題がある。

【００１７】また、書込み・消去ベリファイ読出しを行
う回路として、図３４の回路の代わりに図３７の回路を
用いることもできる。図３７では、書込みベリファイ読
出し時の一括検知用ノードＶDTCPと消去ベリファイ読出
し時の一括検知用ノードＶDTCEがあり、それぞれにノー
ドＮ２，Ｎ１をゲートに受けるｎチャネルトランジスタ
のドレインが接続されている。この回路を用いると、検
知用トランジスタＱn47,Ｑn48 のゲートには“Ｈ”レベ
ルとしてはＶccがそのまま入力されるので、Ｖccの低減
化が進んでも、Ｖcc＞Ｖthである限り、誤動作を起こさ
なくなる。

【００１８】しかしながら、図３７の回路では配線数が
１本増える（一括検知用ノード用配線がＶDTC １本から
ＶDTCPとＶDTCEの２本になる）ため、パターン面積の増
加を招くことになる。

【００１９】一方、従来のＮＡＮＤセル型ＥＥＰＲＯＭ
では図３４に示したセンスアンプ兼データラッチ回路を
ビット線１本に１個の割合で設ける必要があり、またセ
ンスアンプ兼データラッチ回路は多くの素子を含むた
め、センスアンプ兼データラッチ回路のパターン面積が
大きくなる。従って、図３８（ａ）のように、パターン
上ではセンスアンプ兼データラッチ回路（図３８（ａ）
の中のＳ／Ａｉ（ｉ＝１，２，…）の一つのエリアがセ
ンスアンプ兼データラッチ回路１個＋ラッチデータ検知
回路１個（図３４中のＡ，図３７）に相当）のパターン
図を作成するためにはビット線４本ピッチ程度の幅が必
要となり、従ってセンスアンプ兼データラッチ回路のパ
ターン図は４段積みとなることがある。そして、その下
にカラムデコーダ３が設けられる（図３８（ａ）参
照）。

【００２０】この場合には、書込み・消去終了検出信号
のノードは、図３８（ｂ）のようになる。図３８（ｂ）
から分かるように、書込み・消去終了検出信号ノードが
センスアンプ兼データラッチ回路パターンの中まで伸び
ているため、書込み・消去終了検出信号ノードの配線長
が非常に長くなり、従って書込み・消去終了検出信号ノ
ードの容量が大きくなっていた。図３８の方式だと、書
込み・消去終了検知動作は書込み・消去終了検出信号ノ
ード（図３８中のＶDTC に相当）を一度Ｖcc電位に充電
した後、トランジスタＱn46 を介してＶDTC ノードが放
電されるか否かを調べる動作であり、ＶDTC ノードの容
量が大きい場合には、電位の充・放電所要時間が長くな
るため、書込み・消去終了検知動作の所要動作が長くな
り、最終的には書込み・消去ベリファイ読出し所要時間
の長時間化を招く。

【００２１】上記した充・放電動作のうち、ＶDTC ノー
ドの充電動作に関しては、図３８中のトランジスタＱp6
の寸法を大きくすることにより高速化は可能であり、ま
たトランジスタＱp6はチップ全体で１個しかないので、
Ｑp6の寸法を大きくしてもチップ全体としての面積増加
は殆どないため、ＶDTC ノードの充電動作高速化は容易
に実現できる。ところが、ＶDTC ノードの放電動作に関
しては、高速化を実現するためにはトランジスタＱn46
の寸法を大きくするしかないが、トランジスタＱn46 は
それぞれビット線の数と同数あるため（通常数千個〜数
万個）、寸法を大きくするとパターン面積の増大も大き
く、チップ面積の大幅な増加につながる。しかも、１個
でも書込み又は消去不十分なメモリセルが存在する場合
には書込み・消去終了検知結果を未終了とせねばならな
いため、最悪の場合には、ＶDTCノード放電所要時間内
に、１個のトランジスタＱn46 を介してＶDTC ノードが
放電されねばならない。

【００２２】従って、ＶDTC ノード容量が大きい場合に
は、書込み・消去終了検知動作の信頼性を保つために
は、“Ｌ”レベルへの放電がＶDTC ノード放電時間内に
完了するように、ＶDTC ノード放電時間を長くとる必要
があり、これは書込み・消去終了検知動作の長時間化、
即ち書込み・消去ベリファイ読出し動作の長時間化を招
く、という問題があり、ＶDTC ノード放電時間を短縮す
るために放電用のトランジスタ寸法を大きくするとチッ
プ面積の大幅な増大を招く、という問題点があった。

【００２３】

【発明が解決しようとする課題】このように、従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭ等の半導体記憶装置において
は、電源電圧が低くなると、書込み・消去ベリファイ読
出しの所要時間が長くなる、誤動作の危険が高くなる等
の問題があった。

【００２４】また、書込み・消去ベリファイ読出し動作
中に選択されたメモリセルの全てにおいて、書込み・消
去が十分に行われているか否か、即ち書込み・消去を終
了すべきかどうかを検知する際の被検知ノード（＝一括
検知ノード、図３８中のＶDTC ノードに相当）の配線長
が長いため、被検知ノードの容量が大きくなり、被検知
ノードの充・放電所要時間が長時間化し、書込み・消去
ベリファイ読出し動作の所要時間が長くなるという問題
があった。さらに、被検知ノードの充・放電所要時間を
短縮するために、充・放電を行うトランジスタの寸法を
大きくすると、このトランジスタの個数が数千〜数万個
程度あるため、チップ面積の大幅な増大を招くという問
題があった。

【００２５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、電源電圧が低い場合で
も誤動作の危険がなく、また動作の複雑化やパターン面
積の増大等を招くことなく、動作所要時間が短い書込み
・消去ベリファイ読出し動作を実現することを可能とし
た半導体記憶装置を提供することにある。

【００２６】また、本発明の他の目的は、チップ面積を
殆ど増加させることなく、書込み・消去終了検知動作の
所要時間を短縮し、高速な書込み・消去ベリファイ読出
し動作を実現することを可能とした半導体記憶装置を提
供することにある。

【００２７】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。

【００２８】即ち本発明（請求項１）は、半導体基板に
データを記憶するメモリセルが配列形成されたメモリセ
ルアレイと、このメモリセルアレイのビット線方向の一
端部に設けられ、書込みデータのラッチ動作を行うデー
タラッチ回路と、複数個のデータラッチ回路にラッチさ
れた複数個のデータが全て所定のデータと同じか否かを
判定する手段とを具備した半導体記憶装置において、判
定する手段は、直列接続された同極性の第１及び第２の
トランジスタを備え、データラッチ回路のノードの一端
が第１若しくは第２のトランジスタのゲートに入力さ
れ、直列接続されたトランジスタの一端が電源電位若し
くは接地電位に設定されていることを特徴とする。

【００２９】また、本発明（請求項２）は、半導体基板
に電荷蓄積層と制御ゲートが積層形成され、電荷蓄積層
と基板の間の電荷の授受により電気的書替えが行われる
メモリセルが配列形成されたメモリセルアレイと、この
メモリセルアレイのビット線方向の一端部に設けられ、
センス動作と書込みデータのラッチ動作を行うセンスア
ンプ兼データラッチ回路と、メモリセルアレイの所定範
囲のメモリセルに単位書込み・消去時間を設定して同時
にそれぞれデータ書込み・消去を行った後、そのメモリ
セルデータを読出して書込み・消去不十分のメモリセル
がある場合にそれぞれ再書込み・消去を行うベリファイ
制御手段と、書込みベリファイ動作時に、読出されたメ
モリセルのデータとセンスアンプ兼データラッチ回路に
ラッチされている書込みデータとの論理をとって、書込
み状態に応じてビット毎にデータラッチ兼センスアンプ
の再書込みデータを自動設定する手段と、書込み・消去
ベリファイ動作時に、それぞれデータラッチ回路にラッ
チされた再書込みデータ・消去データを検出し、それぞ
れ書込み・消去を終了するか否かを判定する手段とを具
備した半導体記憶装置において、判定する手段は、直列
接続された同極性の第１及び第２のトランジスタを備
え、センスアンプ兼データラッチ回路のノードの一端が
第１若しくは第２のトランジスタのゲートに入力され、
直列接続されたトランジスタの一端が電源電位若しくは
接地電位に設定されていることを特徴とする。

【００３０】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) メモリセルを複数個直列接続してＮＡＮＤセルを構
成し、このＮＡＮＤセルを配列形成して不揮発性メモリ
セルアレイが構成されていること。 (2) 同極性の第１及び第２のトランジスタの直列接続回
路（第１のトランジスタのソースと第２のトランジスタ
のドレインが接続された回路）が２組設けられること。 (3) (2) の構成に加え、一方の組の第１のトランジスタ
のゲートにはセンスアンプ兼データラッチ回路のノード
の一端が接続され、他方の組の第１のトランジスタのゲ
ートにはセンスアンプ兼データラッチ回路のノードの他
端が接続され、各々の組の第２のトランジスタのソース
は電源端若しくは接地端に接続され、各々の組の第１の
トランジスタのドレインには一括検知用ノード用配線が
接続されること。 (4) (3) の構成に加え、一方の組の第２のトランジスタ
のゲートには書込みベリファイデータ検知信号が入力さ
れ、他方の組の第２のトランジスタのゲートには消去ベ
リファイデータ検知信号が入力されること。

【００３１】また、本発明（請求項３）は、半導体基板
にデータを記憶するメモリセルが配列形成されたメモリ
セルアレイと、このメモリセルアレイのビット線方向の
一端部に設けられた、センス動作と書込みデータのラッ
チ動作を行うセンスアンプ兼データラッチ回路とを備え
た半導体記憶装置において、複数のセンスアンプ兼デー
タラッチ回路からなるデータラッチ群に含まれる複数の
センスアンプ兼データラッチ回路にラッチされた複数個
のデータが全て第１のデータと同一か否かを判定し、同
一の場合と同一でない場合で第１のノードの電位レベル
が異なるように制御する手段と、複数のデータラッチ群
のそれぞれに対応する、複数の第１のノードの電位を受
けて、複数のデータラッチ群に含まれるセンスアンプ兼
データラッチ回路にラッチされたデータが全て第１のデ
ータと同一か否かを判定し、同一の場合と同一でない場
合で第２のノードの電位レベルが異なるように制御する
手段と、第２のノードの電位レベルを受けて、複数のデ
ータラッチ群に含まれるセンスアンプ兼データラッチ回
路にラッチされたデータが全て第１のデータと同一か否
かの判定結果を出力する手段とを具備してなることを特
徴とする。

【００３２】また、本発明（請求項４）は、半導体基板
に電荷蓄積層と制御ゲートが積層形成され、電荷蓄積層
と基板の間の電荷の授受により電気的書替えが行われる
メモリセルが配列形成されたメモリセルアレイと、この
メモリセルアレイのビット線方向の一端部に設けられ
た、センス動作と書込みデータのラッチ動作を行うセン
スアンプ兼データラッチ回路と、メモリセルアレイの所
定範囲のメモリセルに単位書込み・消去時間を設定して
同時にそれぞれデータ書込み・消去を行った後、そのメ
モリセルデータを読出して書込み・消去不十分のメモリ
セルがある場合にそれぞれ再書込み・消去を行うベリフ
ァイ制御手段とを備えた半導体記憶装置において、書込
みベリファイ動作時に、読出されたメモリセルのデータ
とセンスアンプ兼データラッチ回路にラッチされている
書込みデータとの論理をとって、書込み状態に応じてビ
ット毎にセンスアンプ兼データラッチ回路の再書込みデ
ータを自動設定する手段と、書込み・消去ベリファイ動
作時に、それぞれデータラッチ回路にラッチされた再書
込みデータ・消去データを検出し、それぞれ書込み・消
去を終了するか否かを判定する手段と、複数個のメモリ
セルを含むメモリセル群中の書込み又は消去不十分なメ
モリセルの有無を判定し、有る場合と無い場合とで第１
ノードの電位が異なるように制御する手段と、複数個の
メモリセル群のそれぞれに対応する、複数の第１ノード
の電位を受けて複数個のメモリセル群中の書込み又は消
去不十分なメモリセルの有無を判定し、それぞれの場合
で第２ノードの電位が異なるように制御する手段とを具
備してなることを特徴とする。

【００３３】

【作用】本発明（請求項１，２）においては、データ書
込み・消去を行った後に、メモリセルの制御ゲートに所
定のベリファイ電位（例えば電源電位と接地電位の中間
に設定される）を与えてメモリセルのしきい値電圧をビ
ット線制御回路によって評価する。そして、所望のしき
い値に達していないメモリセルがあれば、そのメモリセ
ルについてのみ書込み・消去動作を追加する。その後、
再度しきい値の評価を行う。この操作を繰り返し行い、
全てのメモリセルのしきい値が所望の許容範囲に収まっ
ていることを確認したら書込み・消去動作を終了する。

【００３４】このとき本発明においては、データラッチ
回路の出力を、直列接続された検知用トランジスタの一
方のゲートに直接入力することにより、ラッチデータを
検知している。このため、データラッチ回路の“Ｈ”レ
ベルをＶccとすると、トランジスタのゲートにはＶcc−
ＶthではなくＶccが直接加わることになり、しきい値分
の電圧降下を抑制することができる。

【００３５】このようにして本発明によれば、電源電圧
が低い場合でも信頼性が高く、また高速な書込み・消去
ベリファイ読出し動作を実現できる。

【００３６】また、本発明（請求項３，４）において
は、被検知ノードを分割する方式を用いている。具体的
には、（ｎ×ｋ）個のデータラッチ回路にラッチされた
（ｎ×ｋ）個のデータが全て同じか否かを判定する手段
として、ｎ個のデータラッチ回路にラッチされたデータ
が同じか否かを判定し、そのｎ個のデータの判定結果を
出力信号として出力する回路ｋ個と、前記出力信号が示
す判定結果がｋ個共データ一致状態にあるか否かを検知
し、その検知結果を出力する回路を備えている。つま
り、（ｎ×ｋ）個のフリップフロップと接続されていた
従来の被検知ノードを、ｎ個数のフリップフロップと接
続された被検知ノードｋ個とこのｋ個の被検知ノードの
検知結果を受けて全フリップフロップの検知結果を表す
ノードの２種類に分割（従来の被検知ノードを（ｋ＋
１）個に分割）し、各ノードを別々の検知回路で検知す
る。

【００３７】このようにして本発明によれば、チップ面
積を殆ど増加させることなく、書込み・消去終了検知動
作の所要時間を短縮し、高速な書込み・消去ベリファイ
読出し動作を実現できる。

【００３８】

【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１は、本発明の第１の実施例に係わるＮ
ＡＮＤセル型ＥＥＰＲＯＭの構成を示すブロック図であ
る。メモリセルアレイ１に対して、データ書込み，読出
し，再書込み，書込みベリファイ読出し及び消去ベリフ
ァイ読出しを行うために、ビット線制御回路２が設けら
れている。このビット線制御回路２は、データ入出力バ
ッファ６につながり、アドレスバッファ４からのアドレ
ス信号を受けるカラムデコーダ３の出力を入力として受
ける。また、メモリセルアレイ１に対して制御ゲート及
び選択ゲートを制御するためにロウデコーダ５が設けら
れ、メモリセルアレイ１が形成されるｐ基板（又はｐ型
ウェル）の電位を制御するための基板電位制御回路７が
設けられている。

【００３９】ラッチデータ検知回路Ａはビット線制御回
路２にラッチされているデータを検知し、書込み・消去
終了検知回路８はこの検知結果を受けて、書込み終了信
号若しくは消去終了信号を出力する。書込み終了信号若
しくは消去終了信号は、データ入出力バッファ６から外
部へ出力される。

【００４０】ビット線制御回路２は、主にＣＭＯＳフリ
ップフロップからなり、書込むためのデータのラッチや
ビット線の電位を読むためのセンス動作、また書込み後
及び消去後のベリファイ読出しのためのセンス動作、さ
らに再書込みデータのラッチを行う。

【００４１】図２（ａ）（ｂ）は、メモリセルアレイの
一つのＮＡＮＤセル部分の平面図と等価回路図であり、
図３（ａ）（ｂ）はそれぞれ図２（ａ）のＡ−Ａ′及び
Ｂ−Ｂ′断面図である。素子分離酸化膜１２で囲まれた
ｐ型シリコン基板（又はｐ型ウェル）１１に、複数のＮ
ＡＮＤセルからなるメモリセルアレイが形成されてい
る。一つのＮＡＮＤセルに着目して説明するとこの実施
例では、８個のメモリセルＭ1 〜Ｍ8 が直列接続されて
一つのＮＡＮＤセルを構成している。

【００４２】メモリセルはそれぞれ、基板１１にゲート
絶縁膜１３を介して浮遊ゲート１４（１４₁ 、１４₂ ，
…，１４₈ ）を形成し、この上に層間絶縁膜１５を介し
て制御ゲート１６（１６₁ ，１６₂ ，…，１６₈ ）を形
成して、構成されている。これらのメモリセルのソース
・ドレインであるｎ型拡散層１９は、隣接するもの同士
共用する形で接続され、これによりメモリセルが直列接
続される。

【００４３】ＮＡＮＤセルのドレイン側及びソース側に
は、メモリセルの浮遊ゲート，制御ゲートと同時に形成
された選択ゲート１４₉ ，１６₉ 及び１４₁₀，１６₁₀が
それぞれ設けられている。素子形成された基板上はＣＶ
Ｄ酸化膜１７により覆われ、この上にビット線１８が配
設されている。ビット線１８はＮＡＮＤセルの一端のド
レイン側拡散層１９にはコンタクトさせている。行方向
に並ぶＮＡＮＤセルの制御ゲート１４は、共通に制御ゲ
ート線ＣＧ₁ ，ＣＧ₂ ，…，ＣＧ₈ として配設されてい
る。これら制御ゲート線はワード線となる。選択ゲート
１４₉ ，１６₉及び１４₁₀，１６₁₀もそれぞれ行方向に
連続的に選択ゲート線ＳＧ₁ ，ＳＧ₂ として配設されて
いる。

【００４４】なお、選択ゲート１４₉ ，１４₁₀と基板１
１との間のゲート絶縁膜１３をメモリセル部のゲート絶
縁膜１３より厚くして、その信頼性を高めるようにして
もよい。

【００４５】図４は、このようなＮＡＮＤセルがマトリ
ックス配列されたメモリセルアレイの等価回路を示して
いる。

【００４６】図５は、図１中のビット線制御回路２及び
ラッチデータ検知回路Ａの具体的な構成を示す。この実
施例でのセンスアンプ兼データラッチ回路を構成するＣ
ＭＯＳフリップフロップＦＦは、Ｅタイプ，ｐチャネル
ＭＯＳトランジスタＱp1，Ｑp2とＥタイプ，ｎチャネル
ＭＯＳトランジスタＱn3，Ｑn4により構成された信号同
期式ＣＭＯＳインバータと、Ｅタイプ，ｐチャネルＭＯ
ＳトランジスタＱp3，Ｑp4とＥタイプ，ｎチャネルＭＯ
ＳトランジスタＱn5、Ｑn6により構成された信号同期式
ＣＭＯＳインバータと、により構成されている。

【００４７】このＣＭＯＳフリップフロップＦＦの出力
ノードＮ１とビット線ＢＬi との間は、信号φF により
制御されるＥタイプ，ｎチャネルＭＯＳトランジスタＱ
n7を介して接続されている。

【００４８】ビット線ＢＬi と電源Ｖccの間には、フリ
ップフロップＦＦの出力ノードＮ１により制御されるＥ
タイプ，ｎチャネルＭＯＳトランジスタＱn8と、信号φ
V により制御されるＥタイプ，ｎチャネルＭＯＳトラン
ジスタＱn9とが直列接続されている。そして、これらの
トランジスタにより、書込みベリファイ読出し時にＣＭ
ＯＳフリップフロップＦＦのデータに応じてビット線Ｂ
Ｌi がＶcc−Ｖthに充電される。

【００４９】Ｅタイプ，ｐチャネルＭＯＳトランジスタ
Ｑp5とＤタイプ，ｎチャネルＭＯＳトランジスタＱD1
は、ビット線ＢＬi をＶccにプリチャージする回路であ
る。トランジスタＱD1は、消去時や書込み時にトランジ
スタＱp5に高電圧が印加されるのを防止するために設け
られている。Ｅタイプ，ｎチャネルＭＯＳトランジスタ
Ｑn10 は、ビット線ＢＬi を０Ｖにリセットするための
リセットトランジスタである。

【００５０】ＣＭＯＳフリップフロップＦＦの２つのノ
ードは、カラム選択信号ＣＳＬi により制御されるトラ
ンスファゲートであるＥタイプ，ｎチャネルＭＯＳトラ
ンジスタＱn1とＱn2を介してそれぞれ入出力線ＩＯ，／
ＩＯに接続されている。

【００５１】また、以下にラッチデータ検知回路Ａの構
成を説明する。ＣＭＯＳフリップフロップＦＦの出力ノ
ードＮ１により制御されるＥタイプ，ｎチャネルＭＯＳ
トランジスタＱn11 と、信号ＡＥＣＯＮにより制御され
るＥタイプ，ｎチャネルＭＯＳトランジスタＱn12 とが
直列接続されている。これらのトランジスタにより、消
去ベリファイ読出し時にＮ１が“Ｈ”レベルにある場合
に書込み・消去終了検出信号ＶDTC を“Ｌ”レベルとす
る。さらに、ＣＭＯＳフリップフロップの出力ノードＮ
２により制御されるＥタイプ，ｎチャネルＭＯＳトラン
ジスタＱn13 と、信号ＡＰＣＯＮにより制御されるＥタ
イプ，ｎチャネルＭＯＳトランジスタＱn14 とが直列接
続されている。これらのトランジスタにより、書込みベ
リファイ読出し時にＮ２が“Ｈ”レベルにある場合に書
込み・消去終了検出信号ＶDTC を“Ｌ”レベルとするよ
うになっている。

【００５２】図６に、ビット線制御回路２，ラッチデー
タ検知回路Ａとメモリセルアレイ１及び書込み・消去終
了検知回路８の一部の接続関係を示す。

【００５３】書込み・消去終了検知回路８の一部を構成
するＥタイプ，ｐチャネルＭＯＳトランジスタＱp6は、
書込み・消去終了検出信号ＶDTC のＶccへのプリチャー
ジを書込み・消去終了検知動作の前に行う。なお、図６
中に破線で囲ったように、ＦＦは便宜上記号化してあ
る。この実施例の書込み及び書込み確認（書込みベリフ
ァイ読出し）時の回路動作を次に説明する。なお、以下
の説明では、１つのＮＡＮＤセルを８個のメモリセルの
直列回路で構成したものとするが、１つのＮＡＮＤセル
中のメモリセル数が８個以外（例えば４個，１６個，３
２個）の場合も同様に適用することが可能である。。ま
た、書込み・消去終了検知回路８は、トランジスタＱp6
以外にＶDTC 電位検知回路（図２０）も含む。

【００５４】書込みの前にメモリセルのデータは、セル
が形成されるｐ基板（又はｐウェル）を約２０Ｖ（Ｖp
p）に印加し、制御ゲートＣＧ₁ 〜ＣＧ₈ を０Ｖとして
消去される。このとき、メモリセルのしきい値は０Ｖ以
下となっている。消去動作については、後に詳しく説明
する。

【００５５】図７は、書込み／書込み確認時の動作を示
している。書込みデータが入出力線ＩＯ，／ＩＯからＣ
ＭＯＳフリップフロップＦＦにラッチされた後、プリチ
ャージ信号φP が“Ｈ”、／φP が“Ｌ”となって、ビ
ット線ＢＬi がＶccにプリチャージされる。続いて、電
圧ＶMBとφF はＶccから中間電位Ｖm （〜１０Ｖ）とな
る。ラッチしたデータによってビット線ＢＬi は０Ｖか
Ｖm となる。“１”書込みの場合は０Ｖ、“０”書込み
の場合はＶm である。このとき、選択ゲートＳＧ₁ はＶ
m 、ＳＧ₂ は０Ｖ、制御ゲートはＣＧ₂ が選択されてい
る場合、ＣＧ₁がＶm 、ＣＧ₂ が高電圧Ｖpp（〜２０
Ｖ）で、ＣＧ₃ 〜ＣＧ₈ はＶm である。

【００５６】選択ゲートＳＧ₁ ，ＳＧ₂ 、制御ゲートＣ
Ｇ₁ 〜ＣＧ₈ が０Ｖにリセットされた後、信号φF が
“Ｌ”、リセット信号φR が“Ｈ”となって、ビット線
ＢＬiは０Ｖにリセットされる。続いて書込み確認動作
となる。

【００５７】書込み確認動作は、まずプリチャージ信号
φP が“Ｈ”、／φP が“Ｌ”となって、ビット線ＢＬ
i がＶccにプリチャージされる。この後、ロウデコーダ
５により選択ゲート，制御ゲートが駆動される。選択ゲ
ートＳＧ₁ ，ＳＧ₂ 、制御ゲートＣＧ₁ 〜ＣＧ₈ がリセ
ットされた後、書込みベリファイ信号φV が“Ｈ”とな
り、“０”書込みをしたビット線ＢＬi にのみＶcc−Ｖ
thが出力される。

【００５８】この後、φSP，φRPが“Ｈ”、φSN，φRN
が“Ｌ”となり、φF が“Ｈ”となる。信号φSPが
“Ｌ”、φSNが“Ｈ”となってビット線電位がセンスさ
れた後、信号φRPが“Ｌ”、φRNが“Ｈ”となって、再
書込みデータがラッチされる。このとき、書込みデータ
とメモリセルのデータと再書込みデータの関係は、下記
の（表１）の通りである。

【００５９】

【表１】 この後、書込み・消去終了検知信号／φDVが“Ｌ”、ま
た書込みベリファイデータ検知信号ＡＰＣＯＮが“Ｈ”
となって、もし全ての再書込みデータが“０”、つまり
全てのデータラッチ回路中のＮ２ノードが全て“Ｌ”レ
ベルであれば、書込み・消去終了検出信号ＶDTC が
“Ｈ”となる。１つでもデータ“１”、つまり１つでも
Ｎ２ノードが“Ｈ”レベルにあるＦＦがあれば、ＶDTC
は“Ｌ”である。書込み・書込み確認動作は、ＶDTC が
“Ｈ”となるまで繰り返される。そして、この検出結果
は、データ入出力ピン或いはREADY/BUSYピンから外部に
出力される。

【００６０】次に、図５、６の回路を用いた消去及び消
去確認（消去ベリファイ読出し）動作時の回路動作を説
明する。

【００６１】図８は消去／消去確認時の動作を示してい
る。消去動作に入ると、全ての選択ゲート、非選択ブロ
ック中の制御ゲート、メモリセルが構成されているｐウ
ェル若しくはｐ基板、メモリセル中のソース線（図２、
４中のＶsource）が０Ｖ→Ｖccとなる。この時には、ビ
ット線が（Ｖcc−Ｖj ）（但し、Ｖj はｐウェルとｎ⁺
で構成されるｐｎ接合が順バイアスにある時の電位降下
量）より高い電圧にあるときにはそのままの電圧に保た
れ、ビット線が（Ｖcc−Ｖj ）より低い電圧にあるとき
には、ｐウェルからｎ⁺ にｐｎ接合順バイアス電流が流
れるため、ビット線は（Ｖcc−Ｖj ）に充電される（図
３（ａ）参照）。

【００６２】続いて、全ての選択ゲート、非選択ブロッ
ク中の制御ゲート、メモリセルが構成されているｐウェ
ル若しくはｐ基板、さらにメモリセル中のソース線がＶ
cc→Ｖpp（ＶppはＶccより高い電圧であり、〜２０Ｖ）
となると、ビット線は（Ｖcc−Ｖj ）→（Ｖpp−Ｖj ）
となる。この状態がしばらく保たれた後に、全ての選択
ゲート、非選択ブロック中の制御ゲート、メモリセルが
構成されているｐウェル若しくはｐ基板、メモリセル中
のソース線がＶpp→０Ｖとなった後、ビット線リセット
信号φR が０Ｖ→Ｖccとなりビット線ＢＬi が０Ｖにリ
セットされる。続いて、消去確認動作となる。

【００６３】消去確認動作は、まずプリチャージ信号φ
P が“Ｈ”、／φP が“Ｌ”となって、ビット線ＢＬi
がＶccにプリチャージされる。この後、ロウデコーダ５
により選択ゲート、制御ゲートが駆動される。選択ゲー
トＳＧ₁ ，ＳＧ₂ 、制御ゲートＣＧ₁ 〜ＣＧ₈ がリセッ
トされた後、φSP，φRPが“Ｈ”、φSN，φRNが“Ｌ”
となり、φF が“Ｈ”となる。信号φSPが“Ｌ”、φSN
が“Ｈ”となってビット線電位がセンスされた後、信号
φRPが“Ｌ”、φRNが“Ｈ”となって読出しデータがラ
ッチされる。

【００６４】この後、書込み・消去終了検知信号／φDV
が“Ｌ”、また消去ベリファイデータ検知信号ＡＥＣＯ
Ｎが“Ｈ”となって、もし全てのデータラッチ回路中の
Ｎ１ノードが“Ｌ”レベルであれば、書込み・消去終了
検出信号ＶDTC が“Ｈ”となる。一つでもＮ１ノードが
“Ｈ”にあるデータラッチ回路があれば、ＶDTC は
“Ｌ”である。消去・消去確認動作は、ＶDTC が“Ｈ”
となるまで繰り返される。そして、検出結果は、データ
入出力ピン或いはREADY/BUSYピンから外部に出力され
る。

【００６５】この実施例での消去，書込み，読出し，書
込み確認，消去確認時のビット線ＢＬi 、線服ブロック
内の選択ゲートＳＧ₁ ，ＳＧ₂ 、選択ブロック内の制御
ゲートＣＧ₁ 〜ＣＧ₈ 等の電位を、下記の（表２）に示
す。ここでは、ＣＧ₂ が選択された場合を示している。
また、（表２）中では、Ｖcc＝３Ｖの場合を例にとって
示してある。

【００６６】

【表２】 このように本実施例では、データ書込みを行った後に、
メモリセルの制御ゲートに所定のベリファイ電位（例え
ば電源電位と接地電位の中間に設定される）を与えてメ
モリセルのしきい値電圧をビット線制御回路２によって
評価する。そして、所望のしきい値に達していないメモ
リセルがあれば、そのメモリセルについてのみ書込み動
作を追加し、その後に再度しきい値の評価を行う。この
操作を繰り返し行い、全てのメモリセルのしきい値が所
望の許容範囲に収まっていることを確認したら書込み動
作を終了する。つまり、データ書込みをその進行の程度
をチェックしながら小刻みに繰り返すことによって、最
終的にデータ書込みが終了したメモリセルアレイのしき
い値分布を小さいものとすることができる。

【００６７】また、本実施例では、ＣＭＯＳフリップフ
ロップＦＦのノードＮ１を検知用トランジスタＱn11 の
ゲート、ノードＮ２を検知用トランジスタＱn13 のゲー
トに直接接続して、Ｑn11,Ｑn13 によりラッチデータを
検知している。このため、図３４の構成に比較すると、
検知用トランジスタのゲートには“Ｈ”レベル電位とし
てＶcc−ＶthではなくＶccが加わることになり、しきい
値分の電圧降下を抑制することができる。従って、電源
電圧が低い場合でも信頼性が高く、また高速な書込み・
消去ベリファイ読出し動作を実現できる。 （実施例２）図９は、本発明の第２の実施例に係わるＮ
ＡＮＤセル型ＥＥＰＲＯＭのビット線制御回路部及びラ
ッチデータ検知回路部の構成を示す図である。ＥＥＰＲ
ＯＭの基本構成は図１と同様である。

【００６８】この実施例でのセンスアンプ兼データラッ
チ回路を構成するＣＭＯＳフリップフロップＦＦは、Ｅ
タイプ，ｐチャネルＭＯＳトランジスタＱp7，Ｑp8とＥ
タイプ，ｎチャネルＭＯＳトランジスタＱn17 により構
成された信号同期式ＣＭＯＳインバータと、Ｅタイプ，
ｐチャネルＭＯＳトランジスタＱp9，Ｑp10 とＥタイ
プ，ｎチャネルＭＯＳトランジスタＱn18 により構成さ
れた信号同期式ＣＭＯＳインバータと、により構成され
ている。

【００６９】このＣＭＯＳフリップフロップＦＦの出力
ノードＮ１とビット線ＢＬi との間は、信号ＢＬＣＤに
よって制御されるＥタイプ，ｎチャネルＭＯＳトランジ
スタＱn20 と、信号ＢＬＴＲにより制御されるＤタイ
プ，ｎチャネルＭＯＳトランジスタＱd2とを介して接続
されている。

【００７０】ＣＭＯＳフリップフロップＦＦの出力ノー
ドＮ２とＶss（０Ｖ電位）との間には、トランジスタＱ
n20 とＱd2が接続されているノードＮ３により制御され
るＥタイプ，ｎチャネルＭＯＳトランジスタＱn16 と、
信号ＢＬＳＥＮにより制御されるＥタイプ，ｎチャネル
ＭＯＳトランジスタＱn15 とが直列接続されている。こ
れらのトランジスタにより、通常読出し時・書込みベリ
ファイ読出し時・消去ベリファイ読出し時にビット線の
電圧により“０”又は“１”のメモリセルデータが読出
される。

【００７１】ＣＭＯＳフリップフロップＦＦの出力ノー
ドＮ１とＶss（０Ｖ電位）との間には、信号ＬＲＳＴに
より制御されるＥタイプ，ｎチャネルＭＯＳトランジス
タＱn19 が接続され、信号ＬＲＳＴが“Ｈ”レベルとな
るときに、フリップフロップＦＦのラッチデータのリセ
ット動作、つまりノードＮ１を“Ｌ”レベルとする動作
を行う。

【００７２】Ｅタイプ，ｐチャネルＭＯＳトランジスタ
Ｑp11 は、ビット線をＶcc，Ｖm 或いはＶppにプリチャ
ージする動作を制御する素子である。トランジスタＱd2
は、消去動作時にトランジスタＱn16 に高電圧が印加さ
れるのを防止するために設けられている。

【００７３】ＣＭＯＳフリップフロップＦＦの２つのノ
ードは、カラム選択信号ＣＳＬi により制御されるトラ
ンスファゲートであるＥタイプ，ｎチャネルＭＯＳトラ
ンジスタＱn1とＱn2を介して、それぞれ入出力線ＩＯ，
／ＩＯに接続されている。

【００７４】また、以下ではラッチデータ検知回路Ａの
構成を説明する。ＣＭＯＳフリップフロップＦＦの出力
ノードＮ１により制御されるＥタイプ，ｎチャネルＭＯ
ＳトランジスタＱn11 と、信号ＡＥＣＯＮにより制御さ
れるＥタイプ，ｎチャネルＭＯＳトランジスタＱn12 と
が直列接続されている。これらのトランジスタにより、
消去ベリファイ読出し時にＮ１が“Ｈ”レベルにある場
合に書込み・消去終了検出信号ＶDTC を“Ｌ”レベルと
する。さらに、ＣＭＯＳフリップフロップの出力ノード
Ｎ２により制御されるＥタイプ，ｎチャネルＭＯＳトラ
ンジスタＱn13と、信号ＡＰＣＯＮにより制御されるＥ
タイプ，ｎチャネルＭＯＳトランジスタＱn14 とが直列
接続されている。これらのトランジスタにより、書込み
ベリファイ読出し時にＮ２が“Ｈ”レベルにある場合に
書込み・消去終了検出信号ＶDTCを“Ｌ”レベルとする
ようになっている。

【００７５】図１０に、ビット線制御回路２，ラッチデ
ータ検知回路Ａとメモリセルアレイ１及び書込み・消去
終了検知回路８の一部の接続関係を示す。

【００７６】書込み・消去終了検知回路８の一部を構成
するＥタイプ，ｐチャネルＭＯＳトランジスタＱp6は、
書込み・消去終了検出信号ＶDTC のＶccへのプリチャー
ジを書込み・消去終了検知動作の前に行う。なお、図１
０中に破線で囲ったように、ＦＦは便宜上記号化してあ
る。この実施例の書込み及び書込み確認（書込みベリフ
ァイ読出し）時の回路動作を次に説明する。なお、以下
の説明では、１つのＮＡＮＤセルを８個のメモリセルの
直列回路で構成したものとする。また、書込み・消去終
了検知回路８は、トランジスタＱp6以外にＶDTC 電位検
知回路（図２０）も含む。

【００７７】書込みの前にメモリセルのデータは、セル
が形成されるｐ基板（又はｐウェル）を約２０Ｖ（Ｖp
p）に印加し、制御ゲートＣＧ₁ 〜ＣＧ₈ を０Ｖとして
消去される。このとき、メモリセルのしきい値は０Ｖ以
下となっている。消去動作については、後に詳しく説明
する。

【００７８】図１１は、書込み／書込み確認時の動作を
示している。書込みデータが入出力線ＩＯ，／ＩＯから
ＣＭＯＳフリップフロップＦＦにラッチされた後、プリ
チャージ信号ＢＬＣＵＢが“Ｌ”となって、ビット線Ｂ
Ｌi がＶccにプリチャージされる。続いて、プリチャー
ジ電圧ＢＬＣＲＬがＶccからＶm となるため、ビット線
ＢＬi もＶccからＶm となった後、プリチャージ信号Ｂ
ＬＣＵＢがＶm となり、トランジスタＱp11 がオフ状態
となる。

【００７９】続いて、信号ＢＬＣＤがＶccとなり、ラッ
チしたデータによってビット線がＶm のまま保たれるか
若しくは０Ｖとなる。“１”書込みの場合は０Ｖ、
“０”書込みの場合はＶm である。続いて、ＶMBがＶm
となり、また信号ＢＬＴＲ及び信号ＢＬＣＤもＶm とな
る。続いて、選択ゲートＳＧ₁ はＶm 、ＳＧ₂ は０Ｖ、
制御ゲートはＣＧ₂ が選択されている場合、ＣＧ₁ がＶ
m 、ＣＧ₂ が高電圧Ｖpp（〜２０Ｖ）で、ＣＧ₃ 〜ＣＧ
₈ はＶm の状態となり、しばらくこの状態が保たれる。

【００８０】選択ゲートＳＧ₁ ，ＳＧ₂ 、制御ゲートＣ
Ｇ₁ 〜ＣＧ₈ が０Ｖにリセットされた後、信号ＢＬＣＤ
が“Ｌ”、続いて信号ＢＬＣＵＢが“Ｌ”となる。この
時には、ＢＬＣＲＬはＶcc電位にあるので、ビット線Ｂ
Ｌi はＶccとなる。続いて、書込み確認動作となる。

【００８１】書込み確認動作は、まずプリチャージ信号
ＢＬＣＵＢが“Ｌ”となり、ビット線ＢＬi がＶccにプ
リチャージされる。この後、ロウデコーダ５により選択
ゲート、制御ゲートが駆動される。選択ゲートＳＧ₁ ，
ＳＧ₂ 、制御ゲートＣＧ₁ 〜ＣＧ₈ がリセットされた
後、ビット線電位検知信号ＢＬＳＥＮが“Ｈ”となる。
この時には、ラッチのノードＮ１が書込み確認動作前か
ら“Ｈ”となっているフリップフロップＦＦではビット
線の電圧によらずラッチデータは不変であり、ノードＮ
１が“Ｈ”のままである。また、ラッチのノードＮ１が
書込み確認動作前から“Ｌ”となっているフリップフロ
ップＦＦでは、ビット線の電圧がトランジスタＱn16 の
しきい値電圧より低い場合にはノードＮ１が“Ｌ”のま
ま保たれ、またビット線の電圧がトランジスタＱn16 の
しきい値電圧より高い場合にはトランジスタＱn16 がオ
ン状態となり、ノードＮ１は“Ｌ”→“Ｈ”（ノードＮ
２が“Ｈ”→“Ｌ”となるため）となる。このようにし
て、再書込みのデータがフリップフロップＦＦに読出さ
れラッチされる。このとき、書込みデータとメモリセル
のデータと再書込みデータの関係は、前記の（表１）の
通りである。

【００８２】この後、書込み・消去終了検知信号／φDV
が“Ｌ”となってＶDTC ノードをＶccにプリチャージし
た後、書込み・消去終了検知信号φDVが“Ｈ”に戻り、
続いて書込みベリファイデータ検知信号ＡＰＣＯＮが
“Ｈ”となる。この時には、もし全ての再書込みデータ
が“０”、つまり全てのＦＦ中のＮ２ノードが“Ｌ”レ
ベルであれば、書込み・消去終了検出信号ＶDTC が
“Ｈ”となる。一つでもデータ“１”、つまり一つでも
Ｎ２ノードが“Ｈ”レベルにあるＦＦがあれば、ＶDTC
は“Ｌ”となる。書込み・書込み確認動作は、ＶDTC が
“Ｈ”となるまで繰り返される。そして、検出結果は、
データ入出力ピン或いはREADY/BUSYピンから外部に出力
される。

【００８３】次に、図９、１０の回路を用いた消去及び
消去確認（消去ベリファイ読出し）動作時の回路動作を
説明する。

【００８４】図１２は消去／消去確認時の動作を示して
いる。消去動作に入ると、まず信号ＢＬＴＲが“Ｌ”と
なる。また、全ての選択ゲート、非選択ブロック中の制
御ゲート、メモリセルが構成されているｐウェル若しく
はｐ基板、メモリセル中のソース線（図２、４中のＶso
urce）が０Ｖ→Ｖccとなる。この時に、プリチャージ信
号ＢＬＣＵＢが“Ｌ”となるため、ビット線もＢＬＣＲ
Ｌ電位、つまりＶccに充電される。

【００８５】続いて、全ての選択ゲート、非選択ブロッ
ク中の制御ゲート、メモリセルが構成されているｐウェ
ル若しくはｐ基板、メモリセル中のソース線がＶcc→Ｖ
pp（ＶppはＶccより高い電圧であり、〜２０Ｖ）とな
る。この時には、ＢＬＣＲＬもＶcc→Ｖppとなるため、
ビット線もＶcc→Ｖppのように充電される。この状態が
しばらく保たれた後に、全ての選択ゲート、非選択ブロ
ック中の制御ゲート、メモリセルが構成されているｐウ
ェル若しくはｐ基板、メモリセル中のソース線がＶpp→
０Ｖとなる。

【００８６】続いて、プリチャージ信号ＢＬＣＵＢが０
Ｖ→Ｖppとなってビット線へのＶpp電位の印加を止め
る。また信号ＳＡＰをＶccとしてトランジスタＱP9をオ
フにした後に、信号ＢＬＴＲ、ＢＬＣＤ、ＬＲＳＴをＶ
cc電位としてビット線ＢＬi を０Ｖにリセットする。続
いて、消去確認動作となる。

【００８７】消去確認動作は、まずプリチャージ信号Ｂ
ＬＣＵＢが“Ｌ”となり、ビット線ＢＬi がＶccにプリ
チャージされる。また、信号ＳＡＰをＶccとしてトラン
ジスタＱP9をオフにした後に、信号ＬＲＳＴをＶccとし
て全てのフリップフロップＦＦのノードＮ１を“Ｌ”レ
ベルにリセットする。この後、ロウデコーダ５により選
択ゲート、制御ゲートが駆動される。

【００８８】選択ゲートＳＧ₁ ，ＳＧ₂ 、制御ゲートＣ
Ｇ₁ 〜ＣＧ₈ がリセットされた後、ビット線電位検知信
号ＢＬＳＥＮが“Ｈ”となる。信号ＢＬＳＥＮが“Ｈ”
となる前には、全てのラッチのノードＮ１が“Ｌ”とな
っているため、ビット線の電圧がトランジスタＱn16 の
しきい値電圧より高い場合にはノードＮ１が“Ｌ”→
“Ｈ”となり、またビット線の電圧がトランジスタＱn1
6 のしきい値電圧より低い場合にはノードＮ１が“Ｌ”
のまま保たれる。このようにして、選択ブロック内のメ
モリセルのデータがフリップフロップＦＦに読出され、
データラッチされる。

【００８９】この後、書込み・消去終了検知信号／φDV
が“Ｌ”となってＶDTC ノードをＶccにプリチャージし
た後、書込み・消去終了検知信号／φDVが“Ｈ”に戻
り、続いて消去ベリファイデータ検知信号ＡＥＣＯＮが
“Ｈ”となる。この時には、もし全ての再書込みデータ
が“０”、つまり全てのＦＦ中のＮ１ノードが“Ｌ”レ
ベルであれば、書込み・消去終了検出信号ＶDTC が
“Ｈ”となる。一つでもデータ“１”、つまり一つでも
Ｎ１ノードが“Ｈ”レベルにあるＦＦがあれば、ＶDTC
は“Ｌ”である。消去・消去確認動作は、ＶDTC が
“Ｈ”となるまで繰り返される。そして、検出結果は、
データ入出力ピン或いはREADY/BUSYピンから外部に出力
される。

【００９０】この実施例での消去，書込み、読出し、書
込み確認、消去確認時のビット線ＢＬi 、選択ブロック
内の選択ゲートＳＧ₁ ，ＳＧ₂ 、選択ブロック内の制御
ゲートＣＧ₁ 〜ＣＧ₈ の電位を、前記の（表２）に示
す。ここでは、ＣＧ₂ が選択された場合を示している。
また、（表２）中では、Ｖcc＝３Ｖの場合を例にとって
示してある。このように、図９、１０の回路構成の場合
でも、図５、６の回路構成の場合と表２中の各部分の電
圧は同じ値（消去時ビット線ＢＬi を除く）となる。 （実施例３）図１３は、本発明の第３の実施例に係わる
ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック
図である。基本構成は図１と同様であるが、この実施例
ではセルアレイ１が２つのブロック１Ａ，１Ｂに分けら
れ、これらのセルブロック１Ａ，１Ｂに共通にビット線
制御回路２が設けられている。

【００９１】図１４、１５はそのビット線制御回路２，
ラッチデータ検知回路Ａと書込み・消去終了検知回路８
の部分の構成である。Ｅタイプ，ｎチャネルＭＯＳトラ
ンジスタＱn25,Ｑn26 と、Ｅタイプ，ｐチャネルＭＯＳ
トランジスタＱp13,Ｑp14 とでＦＦを構成している。Ｅ
タイプ，ｎチャネルＭＯＳトランジスタＱn23,Ｑn24は
ＦＦのイコライズ用トランジスタである。

【００９２】Ｅタイプ，ｎチャネルＭＯＳトランジスタ
Ｑn27 とＥタイプ，ｐチャネルＭＯＳトランジスタＱp1
2 はＦＦ活性化用トランジスタ、Ｅタイプ，ｎチャネル
ＭＯＳトランジスタＱn28,Ｑn29 はＦＦの２つのノード
Ｎ１，Ｎ２とセルアレイ・ブロック１Ａ，１Ｂ内のビッ
ト線ＢＬａi （ｉ＝０，１，２，…），ＢＬｂi （ｉ＝
０，１，２，…）との接続用トランジスタ、Ｅタイプ，
ｎチャネルＭＯＳトランジスタＱn30 〜Ｑn33 はデータ
に応じてビット線をＶcc−Ｖthに充電するためのトラン
ジスタ、Ｑn34,Ｑn35 はビット線プリチャージ、リセッ
ト用のトランジスタである。

【００９３】また、フリップフロップＦＦの出力ノード
Ｎ１により制御されるＥタイプ，ｎチャネルＭＯＳトラ
ンジスタＱn36 と、信号Ｌにより制御されるＥタイプ，
ｎチャネルＭＯＳトランジスタＱn37 とが直列接続され
ている。これらのトランジスタにより、書込みベリファ
イ読出し時又は消去ベリファイ読出し時にＮ１が“Ｈ”
レベルにある場合に書込み・消去終了検出信号ＶDTC を
“Ｌ”レベルとする。さらに、ＣＭＯＳフリップフロッ
プ出力ノードＮ２により制御されるＥタイプ，ｎチャネ
ルＭＯＳトランジスタＱn38 と、信号Ｒにより制御され
るＥタイプ，ｎチャネルＭＯＳトランジスタＱn39 とが
直列接続されている。これらのトランジスタにより、書
込みベリファイ読出し時又は消去ベリファイ読出し時に
Ｎ２が“Ｈ”レベルにある場合に書込み・消去終了検出
信号ＶDTC を“Ｌ”レベルとするようになっている。

【００９４】また、書込み・消去終了検知回路８の一部
を構成するＥタイプ，ｐチャネルＭＯＳトランジスタＱ
p15 は、書込み・消去終了検出信号ＶDTC を出力する。
なお、書込み・消去終了検知回路８は、トランジスタＱ
p15 以外にＶDTC 電位検知回路（図２０）も含む。

【００９５】次に、このように構成されたＥＥＰＲＯＭ
の書込み動作確認動作を図１６に従って説明する。ここ
では、メモリセルアレイ１Ａのビット線ＢＬａi が選択
されているとする。

【００９６】先の実施例と同様に、選択された制御ゲー
トに０Ｖの代りに例えば０．５Ｖが印加される。まず、
ビット線ＢＬａi 選択信号Ａが“Ｈ”となる。続いて、
ビット線ＢＬａi が２Ｖに、ＢＬｂi が１．５Ｖにプリ
チャージされ、その後プリチャージ信号φPAとφPBが
“Ｌ”レベルになって、ビット線ＢＬａi ，ＢＬｂi は
フローティングとなる。制御ゲートと選択ゲートは、ロ
ウデコーダ５に選択されて、ＳＧ₁ ，ＳＧ₂ ，ＣＧ₁ ，
ＣＧ₃ 〜ＣＧ₈ がＶcc、ＣＧ₂ が例えば０．５Ｖとされ
る。通常の読出しでは、メモリセルのしきい値電圧が０
Ｖ以上であれば“１”と読まれるが、書込みベリファイ
読出しでは０．５Ｖ以上でないと“１”と読めないこと
になる。

【００９７】この後、ビット線ＢＬａi はもし“０”書
込みをした後であれば、書込みベリファイ信号φAVによ
りＶcc−Ｖthに充電される。ここで、書込みベリファイ
信号によって行われるプリチャージの電圧レベルは、選
択ビット線のプリチャージ電圧以上であればよい。イコ
ライズ信号φE がＶccとされてＣＭＯＳフリップフロッ
プＦＦがリセットされた後、φA ，φB が“Ｈ”となっ
てノードＮ１，Ｎ２がそれぞれビット線ＢＬａi ，ＢＬ
ｂi と接続され、φＰが“Ｌ”レベル、φＮが“Ｈ”レ
ベルとなってビット線ＢＬａi のデータが読出される。

【００９８】読出されたデータはラッチされ、次の再書
込みのデータとなる。このとき、再書込みデータは前回
の書込みデータによって書込みベリファイ読出し時のメ
モリセルのデータから変換される。このデータ変換は、
先の実施例の（表１）と同じである。

【００９９】この後、／φDVが“Ｌ”、書込みベリファ
イデータ検出信号ＡＰＣＯＮが“Ｈ”となって先の実施
例と同様に、書込み終了であればＶDTC が“Ｈ”とな
り、書込み動作は終了する。このとき、検出結果はデー
タ入出力ピン或いはREADY/BUSYピンから外部に出力され
る。

【０１００】この実施例のベリファイ読出し／再書込み
によっても、先の実施例と同様に、“１”書込みされる
メモリセルの不必要なしきい値の上昇は抑えられる。

【０１０１】次に、図１４、図１５の構成のＥＥＰＲＯ
Ｍの消去動作確認動作を図１７に従って説明する。ここ
でも、書込み動作確認動作の場合と同様にメモリセルア
レイ１Ａのビット線ＢＬａi が選択されているとする。

【０１０２】まず、ビット線ＢＬａi 選択信号Ａが
“Ｈ”となる。続いて、ビット線ＢＬａi が２Ｖに、Ｂ
Ｌｂi が１．５Ｖにプリチャージされ、その後プリチャ
ージ信号φPAとφPBが“Ｌ”レベルになって、ビット線
ＢＬａi ，ＢＬｂi はフローティングとなる。制御ゲー
トと選択ゲートはロウデコーダ５に選択されて、Ｓ
Ｇ₁ ，ＳＧ₂ がＶcc、ＣＧ₁ 〜ＣＧ₈ が０Ｖとされる。

【０１０３】この後、イコライズ信号φE がＶccとされ
てＣＭＯＳフリップフロップがリセットされた後、φA
，φB が“Ｈ”となってノードＮ１，Ｎ２がそれぞれ
ビット線ＢＬａi ，ＢＬｂi と接続され、φＰが“Ｌ”
レベル、φＮが“Ｈ”レベルとなってビット線ＢＬａi
のデータが読出される。読出されたデータはラッチされ
る。

【０１０４】この後、／φDVが“Ｌ”、消去ベリファイ
データ検出信号ＡＥＣＯＮが“Ｈ”となって先の実施例
と同様に、消去終了であればＶDTC が“Ｈ”となり、消
去動作は終了する。このとき、検出結果はデータ入出力
ピン或いはREADY/BUSYピンから外部に出力される。

【０１０５】また、ＢＬａｉの代わりにＢＬｂｉが選択
される場合には図１６、１７中の信号ＡとＢ，φPAとφ
PB、ＶSAとＶSB，φAVとφBV，φA とφB ，ＢＬaiとＢ
Ｌbiを入れ替えたような動作となる。

【０１０６】この実施例における消去、書込み、読出し
（通常読出し）、書込みベリファイ読出し、消去ベリフ
ァイ読出し時の制御ゲートＣＧ₁ 〜ＣＧ₈ 及び選択ゲー
トＳＧ₁ ，ＳＧ₂ の電位は下記の（表３）に示される通
りである。（表３）では制御ゲートＣＧ₂ が選択され、
ビット線ＢＬａi が選択され、またＶcc＝３Ｖの場合の
電位関係を示している。

【０１０７】

【表３】 図１８にラッチ回路及びラッチデータ検知回路（図５，
９，１５の（Ａ）の部分）の他の実施例を示す。これ
は、ＶDTC のノードをトランジスタを介して０Ｖ若しく
はＶccに充電する場合の実施例である。図１８中の
（ｃ）（ｄ）（ｅ）では信号ＡＰＣＯＮやＡＥＣＯＮを
インバータに入力し、このインバータの出力ノードをｐ
チャネルトランジスタのゲートに入力しているが、この
インバータはビット線制御回路又はラッチデータ検知回
路中にある必要はなく、ビット線制御回路やラッチデー
タ検知回路の外からこのインバータの出力信号がビット
線制御回路内に入力されるようにしてもよい。

【０１０８】また、図１９にＶDTC ノードをプリチャー
ジする部分（書込み・消去終了検知回路８の一部）の回
路構成を示す。図１９の（ａ）は図１８（ａ）（ｂ）を
用いる場合、図１９の（ｂ）は図１８（ｃ）を用いる場
合、図１９の（ｃ）は図１８（ｄ）（ｅ）を用いる場合
のプリチャージ部分回路構成である。

【０１０９】次に、図２０を簡単に説明する。書込み・
消去動作の終了は前記ラッチデータの一括検知動作の結
果によって判定される。この場合に一括検知動作結果
は、ＶDTC 電位が“Ｈ”，“Ｌ”レベルのいずれにある
かにより判定される。この判定は、図２０（ａ）中のＶ
DTC 電位検知回路により行われる。このＶDTC 電位検知
回路は書込み・消去終了検知回路８の一部を構成してお
り、図１９のＶDTC ノードのプリチャージ回路と合わせ
て書込み・消去終了検知回路８を形成する。

【０１１０】図２０（ｂ）（ｃ）はＶDTC 電位検知回路
の実施例を示す。（ｂ）では、インバータの回路しきい
値電圧が、（ｃ）ではＶref が“Ｈ”，“Ｌ”レベルの
境界の電位となる。この一括検知動作結果を表わすＶDT
C 検知回路の出力は、直接若しくは他の回路を介してチ
ップ外部まで出力される。

【０１１１】次に、これまで説明してきた実施例を用い
たときの利点を説明する。前記図３４の回路の動作で特
徴的な部分（図７、８の動作と大きく異なる部分）は図
３５中の（☆）や図３６中の（＊）の部分である。つま
り、書込み・消去ベリファイ読出し動作時のラッチデー
タの一括検知動作である。

【０１１２】図３４の回路では、一括検知動作の際には
ノードＮ０をｎチャネルトランジスタＱn40 又はＱn41
を介して充電するため、“Ｌ”レベル電圧は０Ｖ、
“Ｈ”レベル電圧は（Ｖcc−Ｖthn ）（但し、Ｖthn は
Ｑn40 又はＱn41 のしきい値電圧）となる。従って、こ
の回路が正常動作をするためにはトランジスタＱn43 が
ゲート電圧＝０Ｖのときはオフ状態、ゲート電圧＝（Ｖ
cc−Ｖthn ）のときはオン状態となることが必要条件と
なる。

【０１１３】ところが、電源電圧低減化が進むと、（Ｖ
cc−Ｖthn ）の値は低くなりやすく、従ってトランジス
タＱn43 のしきい値電圧より（Ｖcc−Ｖthn ）の値が低
くなり、一括検知動作が誤動作する可能性が高くなるた
め、図３４の回路の使用は電源電圧の低減化の妨げとな
り得る。

【０１１４】また、図３７の回路を用いる場合には、検
知用トランジスタのゲートにノード１又は２、つまりＶ
cc若しくは０Ｖのいずれかが入力されるため、電源電圧
低減化が進んでも正常動作を保てるが、一括検知用ノー
ドが従来の１個から２個となるため、パターン中の配線
の本数が１本増えることになり、パターン面積増加につ
ながり易い（従来の問題点に関しては従来例中の説明を
参照）。

【０１１５】ところが、図３４の（Ａ）の部分の代わり
に、図５，６，９，１０，１５，１８で示した回路を用
いると、ノードＮ１又はノードＮ２の電圧がそのまま検
知用トランジスタのゲートに入力されるため、トランジ
スタのゲートにはＶcc若しくは０Ｖが入力される。さら
に、検知用トランジスタがｎチャネルの場合には０Ｖ電
源、ｐチャネルの場合にはＶcc電源に接続されるため、
検知ノードＶDTC はＶcc，０Ｖのいずれかの電圧とな
る。この場合には、電源電圧の低減化が進んでもＶccが
各トランジスタのしきい値電圧より低くならない限り、
回路の一括検知動作が正常動作を保つことができる。

【０１１６】従って、本発明の回路を用いると、電源電
圧の低減化が進んだ場合においても、書込み・消去ベリ
ファイ読出し動作時に信頼性の高い一括検知動作を実現
でき、また配線数の増加に伴うパターン面積増加を招く
こともなく、前記一括検知動作における電源電圧低減化
の実現が可能となる。 （実施例４）上記した実施例１〜３では、電源電圧が低
い場合でも誤動作の危険がなく、また動作の複雑化やパ
ターン面積の増大、等を招くことのない、書込み・消去
ベリファイ読出し動作を実現できる。しかしながら、こ
のような技術を用いた場合には、（従来技術）の項でも
述べるような問題点がある。

【０１１７】ＮＡＮＤセル型ＥＥＰＲＯＭでは図９に示
したセンスアンプ兼データラッチ回路をビット線１本に
１個の割合で設ける必要があり、またセンスアンプ兼デ
ータラッチ回路は多くの素子を含むため、パターン面積
が大きくなる。従って、図３８（ａ）のように、パター
ン上ではセンスアンプ兼データラッチ回路のパターン図
を作成するためにはビット線４本ピッチ程度の幅が必要
となり、従ってセンスアンプ兼データラッチ回路のパタ
ーン図は４段積みとなることがある。そして、その下に
カラムデコーダ３が設けられる。この場合には、書込み
・消去終了検出信号のノードは、図３８（ｂ）のように
なる。図３８（ｂ）から分かるように、書込み・消去終
了検出信号ノードがセンスアンプ兼データラッチ回路パ
ターンの中まで伸びているため、書込み・消去終了検出
信号ノードの配線長が非常に長くなり、従って書込み・
消去終了検出信号ノードの容量が大きくなる。

【０１１８】図５，図９の回路を例にとって説明する。
図３８の方式だと、書込み・消去終了検知動作は書込み
・消去終了検出信号ノードＶDTC を一度Ｖcc電位に充電
した後、トランジスタＱn11,Ｑn12 直列回路やＱn13,Ｑ
n14 直列回路を介してＶDTCノードが放電されるか否か
を調べる動作であり、ＶDTC ノードの容量が大きい場合
には、電位の充・放電所要時間が長くなるため、書込み
・消去終了検知動作の所要動作が長くなり、最終的には
書込み・消去ベリファイ読出し所要時間の長時間化まで
招く。上記した充・放電動作のうち、ＶDTC ノードの充
電動作に関しては、図３８中のトランジスタＱp6の寸法
を大きくすることにより高速化は可能であり、またトラ
ンジスタＱp6は全体で１個しかないので、Ｑp6の寸法を
大きくしてもチップ全体としての面積増加は殆どないた
め、ＶDTC ノードの充電動作高速化は容易に実現でき
る。

【０１１９】ところが、ＶDTC ノードの放電動作に関し
ては、高速化を実現するためにはトランジスタＱn11 〜
14の寸法を大きくするしかないが、トランジスタＱn11
〜14はそれぞれビット線の数と同数あるため（通常数千
個〜数万個）、寸法を大きくするとパターン面積の増大
も大きく、チップ面積の大幅な増加につながる。しか
も、１個でも書込み又は消去不十分なメモリセルが存在
する場合には書込み・消去終了検知結果を未終了とせね
ばならないため、最悪の場合には、ＶDTC ノード放電所
要時間内に、１個のトランジスタＱn11,Ｑn12 直列回路
又は１個のＱn13,Ｑn14 直列回路を介してＶDTC をノー
ド放電させばならない。

【０１２０】従って、ＶDTC ノード容量が大きい場合に
は、書込み・消去終了検知動作の信頼性を保つために
は、トランジスタＱn11,Ｑn12 直列回路又はＱn13,Ｑn1
4 直列回路のうち１個の回路のみでＶDTC ノードを放電
する場合にも“Ｌ”レベルへの放電がＶDTC ノード放電
時間内に完了するように、ＶDTC ノード放電時間を長く
とる必要があり、これは書込み・消去終了検知動作の長
時間化、即ち書込み・消去ベリファイ読出し動作の長時
間化を招く。さらに、ＶDTC ノード放電時間を短縮する
ために放電用のトランジスタ寸法を大きくすると、チッ
プ面積の大幅な増大を招くことになる。

【０１２１】そこで以下の実施例では、チップ面積を殆
ど増加させることなく、書込み・消去終了検知動作の所
要時間を短縮し、高速な書込み・消去ベリファイ読出し
動作を実現することを可能としている。

【０１２２】図２１は、本発明の第４の実施例に係わる
ＮＡＮＤセル型ＥＥＰＲＯＭシステム構成を示すブロッ
ク図である。メモリセルアレイ１に対して、データ書込
み，読出し，再書込み，書込みベリファイ読出し及び消
去ベリファイ読出しを行うために、ビット線制御回路２
が設けられている。このビット線制御回路２は、データ
入出力バッファ６につながり、アドレスバッファ４から
のアドレス信号を受けるカラムデコーダ３の出力を入力
として受ける。また、メモリセルアレイ１に対して制御
ゲート及び選択ゲートを制御するためにロウデコーダ５
が設けられ、メモリセルアレイ１が形成されるｐ基板
（又はｐ型ウエル）の電位を制御するための基板電位制
御回路７が設けられている。

【０１２３】ラッチデータ検知回路Ａは、ビット線制御
回路２にラッチされているデータを検知する。この検知
結果を複数のラッチデータ検知回路から受けて、複数カ
ラム書込み・消去終了検知回路８ａは、複数カラム書込
み終了信号若しくは複数カラム消去終了信号を出力す
る。全カラム書込み・消去終了検知回路８ｂは、２個以
上の複数カラム書込み終了信号若しくは複数カラム消去
終了信号を受け、検知して、全カラム書込み終了信号若
しくは全カラム消去終了信号を出力する。全カラム書込
み終了信号若しくは全カラム消去終了信号は、データ入
出力バッファ６から外部へ出力される。

【０１２４】ビット線制御回路２は、主にＣＭＯＳフリ
ップフロップからなり、書込むためのデータのラッチや
ビット線電位を読むためのセンスの動作、また書込み後
及び消去後のベリファイ読出しのためのセンス動作、さ
らに再書込データのラッチを行う。

【０１２５】メモリセルアレイの一つのＮＡＮＤセル部
分の構成は前記図２及び図３と同様であり、またこのよ
うなＮＡＮＤセルがマトリックス配列されたメモリセル
アレイの等価回路は前記図４と同様である。

【０１２６】図２２は、図２１中のビット線制御回路２
及びラッチデータ検知回路Ａの具体的な構成を示す。こ
の構成は基本的には前記図９と同様であり、異なるの
は、図９中の書込み・消去終了検出信号ＶDTC が、図２
２中では複数カラム書込み・消去終了検出信号Ｖcol と
なっている部分だけである。

【０１２７】図２３に、ビット線制御回路２，ラッチデ
ータ検知回路Ａとメモリセルアレイ１及び複数カラム書
込み・消去終了検知回路８ａとの関係を示す。

【０１２８】複数カラム書込み・消去終了検知回路８ａ
は、Ｅタイプ，ｐチャネルＭＯＳトランジスタＱp16 及
びＥタイプ，ｐチャネルＭＯＳトランジスタＱp17 によ
り構成されている。Ｑp16 は複数カラム書込み・消去終
了検出信号Ｖcol のＶccへのプリチャージを書込み・消
去終了検知動作の前に行う。Ｑp17 は、複数カラム書込
み・消去終了検出信号Ｖcol を受けて、信号Ｖcol の電
位レベルを検知し、複数カラム書込み・消去が終了して
いるか否かを判定し、判定結果を全カラム書込み・消去
終了検出信号／Ｖａｌｌに出力する。なお、図２３中に
破線で囲ったように、ＦＦは便宜上記号化してある。ま
た、図２３では、複数カラム書込み・消去終了検出信号
Ｖcol はｎ個のフリップフロップと接続されている。つ
まり、１個の複数カラム書込み・消去終了検知回路８ａ
において検出する再書込みデータの数（検出カラムの
数）がｎ個の場合の回路構成を示している。

【０１２９】また、図２４に、複数カラム書込み・消去
終了検知回路８ａと全カラム書込み・消去終了検知回路
８ｂの一部の接続関係を示す。但し、図２４中の８ａ
（破線で囲まれた部分のうち上側の方）は複数カラム書
込み・消去終了検知回路８ａに対応する部分であり、図
２４中の８ｂ（破線で囲まれた部分のうち下側の方）は
全カラム書込み・消去終了検知回路８ｂの一部に対応す
る部分である。

【０１３０】全カラム書込み・消去終了検知回路８ｂの
一部は、Ｅタイプ，ｎチャネルＭＯＳトランジスタＱn4
0 により構成されており、書込み・消去終了検知動作の
前に全カラム書込み・消去終了検出信号／Ｖａｌｌのリ
セットを行う。なお、全カラム書込み・消去終了検知回
路８ｂは、トランジスタＱn40 以外に／Ｖａｌｌ電位検
知回路（実施例１〜３における図２０と同じものをＶａ
ｌｌ電位検知回路として用いることができる）を含む。
また、図２４では、全カラム書込み・消去終了検出信号
／Ｖａｌｌはトランジスタを介してｋ個のＶcoli（ｉ＝
１〜ｋ）と接続されている。つまり、対応する複数カラ
ム書込み・消去終了検出信号Ｖcoliによってフリップフ
ロップＦＦやビット線がｋ個の群に分割されていること
になり、つまり、（ｎ×ｋ）＝ビット線数（フリップフ
ロップＦＦの数）となっている。

【０１３１】この実施例の書込み確認（書込みベリファ
イ読出し）時の回路動作を、次に説明する。

【０１３２】書込み・書込みベリファイ読出し動作中の
図２２，２３中の各信号の動作は前記図１１を参照（但
し、図２５中の信号に関しては図２５の動作タイミング
を優先）し、ここでは、書込み終了検知動作近傍（図１
１中における複数カラム書込み・消去終了検知信号／φ
ＤＶや信号ＡＰＣＯＮが変化するあたりの動作：図１１
中に“図２５”と示されている部分）における、書込み
終了検知動作に関わる信号のみの説明を行う。

【０１３３】図２５に書込みベリファイ読出し中の書込
み終了検知動作の動作タイミング図を示す。書込み終了
動作に入る前は、複数カラム書込み・消去終了検出信号
Ｖcoli（ｉ＝１〜ｋ）や全カラム書込み・消去終了検出
信号／Ｖａｌｌは０Ｖ〜Ｖccの範囲のいずれかの電位レ
ベルにある。複数カラム書込み・消去終了検知信号／φ
ＤＶが“Ｌ”となってＶcoli（ｉ＝１〜ｋ）ノードをＶ
ccにプリチャージした後、複数カラム書込み・消去終了
検知信号／φＤＶが“Ｈ”に戻り、ＶcoliがＶcc電位の
ままフローティング状態となる。

【０１３４】また、全カラム書込み・消去終了検知信号
φＤＶが“Ｈ”となって／Ｖａｌｌノードを０Ｖにプリ
チャージした後、全カラム書込み・消去終了検知信号φ
ＤＶが“Ｌ”に戻り、Ｖａｌｌが０Ｖ電位のままフロー
ティング状態となる。続いて、書込みベリファイデータ
検知信号ＡＰＣＯＮが“Ｈ”となる。この時には、もし
Ｖcoliが接続しているｎ個の全ての再書込みデータ（＝
書込みベリファイ読出し時のデータ，前記図１１を参
照）が“０”、つまり対応するｎ個のフリップフロップ
ＦＦ中のＮ２ノードが“Ｌ”レベルであれば、複数カラ
ム書込み・消去終了検出信号Ｖcoliが“Ｈ”となる。さ
らに、全てのフリップフロップＦＦ中のＮ２ノードが
“Ｌ”レベルであれば、つまりｋ個のＶcoliが全て
“Ｈ”レベルにあれば、全カラム書込み・消去終了検出
信号／Ｖａｌｌが“Ｌ”となり（図２５（ｂ）に相
当）、全選択メモリセルの書込み終了が判定される。

【０１３５】一方、一つでもデータ“１”、つまり一つ
でもＮ２ノードが“Ｈ”レベルにあるフリップフロップ
ＦＦがあれば、このフリップフロップＦＦに対応する複
数カラム書込み・消去終了検出信号Ｖcoliが“Ｌ”とな
り（図２５（ａ）の信号Ｖcol2に相当）、この時には／
Ｖａｌｌは“Ｈ”となって、全選択メモリセル中最低１
個は書込み不十分のものが存在する、と判定される。書
込み・書込み確認動作は、／Ｖａｌｌが“Ｌ”となるま
で繰り返され、検出結果は、データ入出力ピン或いはＲ
ＥＡＤＹ／ＢＵＳＹピンから外部に出力される。

【０１３６】以上、書込み確認（書込みベリファイ読出
し）時の書込み終了検知動作近傍の回路動作の実施例を
図２５を用いて説明したが、消去確認（消去ベリファイ
読出し）時の消去終了検知動作近傍（図１２中における
複数カラム書込み・消去終了検知信号／φＤＶや信号Ａ
ＥＣＯＮが変化するあたりの動作：図１２中に“図２
６”と示されている部分）の回路動作も同様に実現でき
る。但し、消去終了検知動作に関わる信号の動作タイミ
ングは図２６を、それ以外の消去・消去ベリファイ読出
し動作中の図２２，２３中の各信号の動作は前記図１２
（但し、図２６中の信号に関しては、図２６の動作タイ
ミングを優先）を参照すればよい。以下に、図２６を用
いて簡単に動作説明を行う。

【０１３７】消去終了検知動作に入る前は、複数カラム
書込み・消去終了検出信号Ｖcoliや全カラム書込み・消
去終了検出信号／Ｖａｌｌは０Ｖ〜Ｖccの範囲のいずれ
かの電位レベルにある。複数カラム書込み・消去終了検
知信号／φＤＶが“Ｌ”となってＶcoli（ｉ＝１〜ｋ）
ノードをＶccにプリチャージした後、複数カラム書込み
・消去終了検知信号／φＤＶが“Ｈ”に戻り、Ｖcoliが
Ｖcc電位のままフローティング状態となる。

【０１３８】また、全カラム書込み・消去終了検知信号
φＤＶが“Ｈ”となって／Ｖａｌｌノードを０Ｖにプリ
チャージした後、全カラム書込み・消去終了検知信号φ
ＤＶが“Ｌ”に戻り、／Ｖａｌｌが０Ｖ電位のままフロ
ーティング状態となる。続いて、消去ベリファイデータ
検知信号ＡＥＣＯＮが“Ｈ”となる。この時には、もし
Ｖcoliが接続しているｎ個全ての消去ベリファイ読出し
動作時の読出しデータ（前記図１２を参照）が“１”、
つまり対応するｎ個のフリップフロップＦＦ中のＮ１ノ
ードが全て“Ｌ”レベルであれば、複数カラム書込み・
消去終了検出信号Ｖcoliが“Ｈ”となる。さらに、全て
のフリップフロップＦＦ中のＮ１ノードが“Ｌ”レベル
であれば、つまりｋ個のＶcoliが全て“Ｈ”レベルにあ
れば、全カラム書込み・消去終了検出信号／Ｖａｌｌが
“Ｌ”となり（図２６（ｂ）に相当）、消去ベリファイ
読出しを行ったメモリセル全ての消去終了が判定され
る。

【０１３９】一方、一つでもデータ“０”、つまり一つ
でもＮ１ノードが“Ｈ”レベルにあるフリップフロップ
ＦＦがあれば、このフリップフロップＦＦに対応する複
数カラム書込み・消去終了検出信号Ｖcoliが“Ｌ”とな
り（図２６（ａ）の信号Ｖcol2に相当）、この時には／
Ｖａｌｌは“Ｈ”となって、消去ベリファイ読出しを行
ったメモリセル中最低１個は消去不十分のものが存在す
る、と判定される。消去・消去確認動作は、／Ｖａｌｌ
が“Ｌ”となるまで繰り返され、検出結果は、データ入
出力ピン或いはＲＥＡＤＹ／ＢＵＳＹピンから外部に出
力される。

【０１４０】以上、本発明を実施例を用いて説明した
が、次に、本発明の従来技術に対する長所を述べる。図
２７（ａ）に本実施例を用いた際の、センスアンプ兼デ
ータラッチ回路周辺の回路パターン・配線のレイアウト
概略図を、また図３８（ａ）に従来の回路パターン・配
線のレイアウト概略図を示す。また、図２７（ｂ），３
８（ｂ）はそれぞれ図２７（ａ），３８（ａ）において
書込み・消去終了検出信号ノード配線のみを抜き出した
図である。なお、ここでは、図３８の例においても実施
例２に示したラッチデータ検知回路を用いるものとす
る。

【０１４１】ＮＡＮＤセル型ＥＥＰＲＯＭでは図２２に
示したセンスアンプ兼データラッチ回路をビット線１本
に１個の割合で設ける必要があり、また前記センスアン
プ兼データラッチ回路は多くの素子を含むため、パター
ン面積が大きくなる。従って図２７（ａ）や図３８
（ａ）のように、パターン上ではセンスアンプ兼データ
ラッチ回路（図２７（ａ）や図３８（ａ）の中のＳ／Ａ
ｉ（ｉ＝１，２，…）の一つのエリアがセンスアンプ兼
データラッチ回路１個＋ラッチデータ検知回路１個に相
当）のパターン図を作成するためにはビット線４本ピッ
チ程度の幅が必要となり、従ってセンスアンプ兼データ
ラッチ回路のパターン図は４段積みとなることがある。
そして、その下に図２７（ａ）ではカラムデコーダ３や
複数カラム一括検知回路が、図３８（ａ）ではカラムデ
コーダ３が設けられる。但し、図２７では、複数カラム
書込み・消去終了検出信号Ｖcoliが接続するフリップフ
ロップＦＦの数ｎ＝８の場合のパターン概略図を例にと
って示してある。

【０１４２】この場合には、書込み・消去終了検出信号
のノードは、本発明，従来方式を用いた場合にはそれぞ
れ図２７，３８それぞれの（ｂ）のようになる。従来技
術を用いた場合には、図３８（ｂ）から分かるように、
書込み・消去終了検出信号ノードがＳ／Ａｉ中のラッチ
データ検知回路部まで伸びているため、書込み・消去終
了検出信号ノードの配線長が非常に長くなり、従って書
込み・消去終了検出信号ノードの容量が大きくなってい
た。

【０１４３】図３８の方式だと、書込み・消去終了検知
動作は書込み・消去終了検出信号ノード（図３８中のＶ
DTC に相当）を一度Ｖcc電位に充電した後、トランジス
タＱn11,Ｑn12 直列回路やＱn13,Ｑn14 直列回路を介し
てＶDTC ノードが放電されるか否かを調べる動作であり
（前記図９〜１２の実施例参照）、ＶDTC ノードの容量
が大きい場合には、電位の充・放電所要時間が長くなる
ため、書込み・消去終了検知動作の所要時間が長くな
り、最終的には書込み・消去ベリファイ読出し所要時間
の長時間化まで招く。上記した充・放電動作のうち、Ｖ
DTC ノードの充電動作に関しては、図３８中のトランジ
スタＱp6の寸法を大きくすることにより高速化は可能で
あり、またトランジスタＱp6は全体で１個しかないの
で、Ｑp6の寸法を大きくしてもチップ全体としての面積
には増加は殆どないため、ＶDTC ノードの充電動作高速
化は容易に実現できる。

【０１４４】ところが、ＶDTC ノードの放電動作に関し
ては、高速化を実現するためにはトランジスタＱn11 〜
14の寸法を大きくするしかないが、トランジスタＱn11
〜14はそれぞれビット線の数と同数あるため（通常数千
個〜数万個）、寸法を大きくするとパターン面積の増大
も大きく、チップ面積の大幅な増加につながる。しか
も、１個でも書込み又は消去不十分なメモリセルが存在
する場合には書込み・消去終了検知結果を未終了とせね
ばならないため、最悪の場合には、ＶDTC ノード放電所
要時間内に、１個のトランジスタＱn11,Ｑn12 直列回路
又は１個のＱn13,Ｑn14 直列回路を介してＶDTC ノード
が放電されねばならない。

【０１４５】従って、従来例のようにＶDTC ノード容量
が大きい場合には、書込み・消去終了検知動作の信頼性
を保つためには、トランジスタＱn11,Ｑn12 直列回路又
はＱn13,Ｑn14 直列回路のうち１個の回路のみでＶDTC
ノードを放電する場合にも“Ｌ”レベルへの放電がＶDT
C ノード放電時間内に完了するように、ＶDTC ノード放
電時間を長くとる必要があり、これは書込み・消去終了
検知動作の長時間化、即ち書込み・消去ベリファイ読出
し動作の長時間化を招く、という問題があり、ＶDTC ノ
ード放電時間を短縮するために放電用のトランジスタ寸
法を大きくするとチップ面積の大幅な増大を招く、とい
う問題点があった。

【０１４６】これに対し本発明では、図２７に示すよう
に、従来例での書込み・消去終了検出ノードＶDTC が複
数カラム書込み・消去終了検出ノードＶcoli（ｉ＝１〜
ｋ）と全カラム書込み・消去終了検出ノード／Ｖａｌｌ
に分かれており、従来例でのＶDTC ノード容量に比べＶ
coli，／Ｖａｌｌノード容量は数分の１から数十分の１
程度になっている。従って、使用するトランジスタの寸
法が同程度の場合には、Ｖcoliノードの充・放電や／Ｖ
ａｌｌノードの充・放電の所要時間は、従来例中のＶDT
C ノード充・放電の所要時間に比べて、数倍以上高速化
できる。

【０１４７】また、トランジスタの増加も複数カラム検
知動作用のＱp16-i ，Ｑp17-i （ｉ＝１，２，…，ｋ）
の２種類（２ｋ個：従来例中のＱn11,Ｑn12 直列回路や
Ｑn13,Ｑn14 直列回路中素子数（４×ｎ×ｋ）個の１／
（２×ｎ））だけであり、また／Ｖａｌｌノード容量が
小さいため、この２種類のトランジスタの寸法を小さく
抑えることができる。従って、本発明を用いても、チッ
プ面積の大幅な増大を招くことはない。

【０１４８】以上述べたように、本発明を用いることに
より、チップ面積を殆ど増大させることなく、従来より
書込み・消去終了検知動作の所要時間（図２５，２６中
の（＃）の部分に相当）を短縮でき、従って高速な書込
み・消去ベリファイ読出し動作を実現できる。

【０１４９】以上、実施例を用いて本発明の説明を行っ
たが、本発明は前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲で種々変更可能である。

【０１５０】例えば、図２５，２６中の実施例中では、
Ｖcoliノードや／Ｖａｌｌノードをセンスする前に、ま
ずそれぞれをＶcc，０Ｖにプリチャージし、その後フロ
ーティング状態にした後に、信号ＡＰＣＯＮやＡＥＣＯ
Ｎを“Ｈ”としてフローティングノードの電位が変化す
るか否かを判定したが、図２８，２９に示した実施例の
ように、Ｖcoliノードや／Ｖａｌｌノードのプリチャー
ジ信号である／φＤＶやφＤＶを信号ＡＰＣＯＮやＡＥ
ＣＯＮと同時に変化させた状態で、Ｖcoliノードや／Ｖ
ａｌｌノードの電位を検知して書込み・消去終了の検知
を行う方式もある。この場合には、検知する全てのメモ
リセルにおいて書込み・消去が十分である場合（図２８
（ｂ）や図２９（ｂ）に相当）には、トランジスタＱn1
1 〜14やＱp17 はオフ状態にあるため、Ｖcoliノードと
／ＶａｌｌノードはそれぞれＶcc，０Ｖ電位に落ち着
き、図２５（ｂ），２６（ｂ）と同じ状態になり、書込
み・消去が十分であると検知される。

【０１５１】一方、検知するメモリセルの中で、一つで
も書込み・消去が不十分なメモリセルが存在する場合に
は、トランジスタＱn11,Ｑn12 直列回路又はＱn13,Ｑn1
4 直列回路のうちの１個以上、及びＱp17-i のうち１個
以上がオン状態となる。すると、オン状態となった前記
いずれかの直列回路と接続されたＶcoliノードでは、Ｖ
cc電位，Ｑp16-i ，Ｖcoliノード，前記いずれかの直列
回路，０Ｖ電位という経路で電流が定常的に流れている
状態にある。この状態にあるときには、Ｖcoliノードは
ＶL 電位という“Ｌ”レベル電位になるように設定で
き、このときには複数カラム書込み・消去終了の検知の
結果は書込み・消去不十分となる。この場合には、この
Ｖcoliノードをゲートに入力されたトランジスタＱp17-
i がオン状態となる。すると、Ｖcc電位，Ｑp17-i ，／
Ｖａｌｌノード，Ｑn40 ，０Ｖ電位という経路で電流が
定常的に流れている状態にある。この状態にある時に
は、／ＶａｌｌノードはＶH 電位という“Ｈ”レベル電
位になるように設定でき、このときには全カラム書込み
・消去終了の検知の結果は書込み・消去不十分となる。

【０１５２】また、図３０〜３２に示したような、図２
２中のラッチデータ検知回路Ａに対応する部分や複数カ
ラム書込み・消去終了検知回路８ａ中に、特にヒューズ
を入れた場合も本発明は有効である。但し、図３０，３
１中の８ａ（破線で囲まれた部分のうち上側の方）は複
数カラム書込み・消去終了検知回路８ａに対応する部分
であり、図３０，３１中の８ｂ（破線で囲まれた部分の
うち下側の方）は全カラム書込み・消去終了検知回路８
ｂの一部に対応する部分である。

【０１５３】図３０，３１のようなヒューズの入れ方
は、リーク電流を流すなどの不良があるビット線をリダ
ンダンシーと置き換える際に、Ｖcoliノードを共通とす
るフリップフロップＦＦの群、つまりビット線群を一塊
にして置き換える場合に特に有効であり、不良ビット線
と接続したフリップフロップＦＦのラッチデータ（書込
み・消去ベリファイ読出しデータ）は無視することにす
るため、リダンダンシーと置き換えた不良ビット線に対
応するヒューズを切ることにより、不良ビット線におい
て読出し不良が起こっても書込み・消去終了検知動作が
誤ることを防ぐことができる。また、図３２に示したよ
うなヒューズの入れ方は、各フリップフロップごとにヒ
ューズが入っているため、前記不良ビット線のリダンダ
ンシーへの置き換え単位がフリップフロップＦＦ１個、
つまりビット線１本である場合に特に有効となる。

【０１５４】また、本発明は、図２４中の回路構成に限
られるものではなく、例えば図３３（ａ）（ｂ）（ｃ）
のような回路構成を用いる場合も有効である。但し、図
３３中の８ａ（破線で囲まれた部分のうち上側の方）は
複数カラム書込み・消去終了検知回路８ａに対応する部
分であり、図３３中の８ｂ（破線で囲まれた部分のうち
下側の方）は全カラム書込み・消去終了検知回路８ｂの
一部に対応する部分である。

【０１５５】また、図２２中のラッチデータ検知回路Ａ
の部分の回路構成を変えた場合でも本発明は有効であ
り、例えば、前記図１８中の（ａ）〜（ｃ）のような回
路構成を用いる場合も有効である。この場合には、図２
２中のラッチデータ検知回路Ａ，図１８中の（ａ）
（ｂ）と組み合わせる回路は、図２４，図３３（ａ）と
し、また図１８中の（ｃ）と組み合わせる回路は、図３
３（ｂ）（ｃ）とする。すると、図２５，２６や図２
８，２９と同様の動作を実現できる。但し、図３３中の
Ｖａｌｌは図２４，３３中の／Ｖａｌｌの逆相信号
（“Ｌ”と“Ｈ”のタイミングを入れ替えた信号）、図
３３中の／Ｖcoliは図２４，３３中のＶcoliノードの逆
相信号となるので、このことを考慮する必要がある。

【０１５６】つまり、逆相信号では、メモリセルの書込
み・消去が十分か不十分かを判定する電圧レベルが逆と
なる。例えば、図２４，３３中の信号／Ｖａｌｌにおい
て“Ｌ”，“Ｈ”レベルの場合はそれぞれ書込み・消去
が十分，不十分に相当するが、図２４中の信号Ｖａｌｌ
においては“Ｌ”，“Ｈ”レベルの場合はそれぞれ書込
み・消去が不十分，十分に相当する。同様に、図２４，
３３中の信号Ｖcoliにおいて“Ｌ”，“Ｈ”レベルの場
合はそれぞれ書込み・消去が不十分，十分に相当する
が、図２４中の信号Ｖcoliにおいては“Ｌ”，“Ｈ”レ
ベルの場合はそれぞれ書込み・消去が十分，不十分に相
当する。

【０１５７】また、前記図３４中のラッチデータ検知回
路Ａや同じく図３７のＱn47,Ｑn48,Ｑp19,Ｑp20 などと
本発明中図２４や図３３（ａ）を組み合わせるなど、本
発明の要旨を逸脱しない範囲で前記実施例から変更して
使用した場合においても本発明は有効である。

【０１５８】また、前記実施例中では、ＮＡＮＤセル型
ＥＥＰＲＯＭを用いて説明を行ったが、ＮＯＲセル型や
その他（ＡＮＤ，ＤＩＮＯＲ）の不揮発性半導体記憶装
置においても同様に用いることができる。さらに、不揮
発性半導体記憶装置に限らず、複数個のデータラッチ兼
センスアンプにラッチされた複数のデータが同じか否か
を判定する回路を含むものであれば、ダイナミック型半
導体記憶装置に適用することも可能である。

【０１５９】また、実施例では、センスアンプと読出し
・書込みデータラッチ回路が同じ回路である場合を例に
とって説明したが、例えばビット線電位センス回路と読
出し・書込みデータラッチ回路が異なる別の回路で構成
されている場合においてもデータラッチ回路の内容を検
知する際に用いる場合にも有効であることは言うまでも
ない。

【０１６０】また、実施例では、センスアンプ兼データ
ラッチ回路中のデータの一括検知方式について説明を行
ったが、他の複数の回路中のデータ一括検知動作時、例
えばロウデコーダ中にデータが保持されている場合のデ
ータ一括検知動作などの場合に使用した場合においても
本発明が有効であることは言うまでもない。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことができる。

【０１６１】

【発明の効果】以上説明したように本発明（請求項１，
２）によれば、複数個のデータラッチ回路にラッチされ
た複数個のデータが全て同じか否かを判定する手段とし
て、直列接続された同極性の第１及び第２のトランジス
タを用い、データラッチ回路のノードの一端を第１若し
くは第２のトランジスタのゲートに入力し、直列接続さ
れたトランジスタの一端を電源若しくは接地電位に設定
することにより、配線数増加による回路面積の増大を抑
制しながら、電源電圧が低減化された場合にも正常な書
込み・消去ベリファイ読出し動作の高速化を実現できる
半導体記憶装置を実現することが可能となる。

【０１６２】また、本発明（請求項３，４）によれば、
（ｎ×ｋ）個のデータラッチ回路にラッチされた（ｎ×
ｋ）個のデータが全て同じか否かを判定する手段とし
て、ｎ個のデータラッチ回路にラッチされたデータが同
じか否かを判定し、そのｎ個のデータの判定結果を出力
信号として出力する回路ｋ個と、出力信号が示す判定結
果がｋ個ともデータ一致状態にあるか否かを検知し、そ
の検知結果を出力する回路を備えることにより、チップ
面積を殆ど増加させることなく、書込み・消去終了検知
動作の所要時間を短縮し、高速な書込み・消去ベリファ
イ読出し動作を持つ半導体記憶装置を実現することが可
能となる。

【図面の簡単な説明】

【図１】第１，第２の実施例に係わるＮＡＮＤセル型Ｅ
ＥＰＲＯＭの概略構成を示すブロック図。

【図２】第１，第２の実施例におけるＮＡＮＤセルのレ
イアウトと等価回路図。

【図３】図２の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。

【図４】第１，第２の実施例におけるメモリセルアレイ
の等価回路図。

【図５】第１の実施例におけるビット線制御回路部及び
ラッチデータ検知回路部の構成を示す図。

【図６】第１の実施例におけるビット線制御回路部と他
の回路との接続を示す図。

【図７】第１の実施例におけるデータ書込み／書込み確
認動作を示すタイミング図。

【図８】第１の実施例におけるデータ消去／消去確認動
作を示すタイミング図。

【図９】第２の実施例におけるビット線制御回路部及び
ラッチデータ検知回路部の構成を示す図。

【図１０】第２の実施例におけるビット線制御回路部と
他の回路との接続を示す図。

【図１１】第２の実施例におけるデータ書込み／書込み
確認動作を示すタイミング図。

【図１２】第２の実施例におけるデータ消去／消去確認
動作を示すタイミング図。

【図１３】第３の実施例に係わるＮＡＮＤセル型ＥＥＰ
ＲＯＭの概略構成を示すブロック図。

【図１４】第３の実施例におけるビット線制御回路部の
構成を示す図。

【図１５】第３の実施例におけるラッチデータ検知回路
及び書込み消去終了検知回路の構成を示す図。

【図１６】第３の実施例における書込み確認動作を示す
タイミング図。

【図１７】第３の実施例における消去確認動作を示すタ
イミング図。

【図１８】ラッチデータ検知回路Ａの変更例を示す図。

【図１９】書込み・消去終了検知回路のうち、書込み・
消去終了検出信号のプリチャージ回路部分を示す図。

【図２０】書込み・消去終了検知回路のうち、書込み・
消去終了検出信号の検知回路部分を示す図。

【図２１】第４の実施例に係わるＮＡＮＤセル型ＥＥＰ
ＲＯＭシステム構成を示すブロック図。

【図２２】図２１中のビット線制御回路２及びラッチデ
ータ検知回路Ａの具体的な構成を示す図。

【図２３】ビット線制御回路２，ラッチデータ検知回路
Ａとメモリセルアレイ１及び複数カラム書込み・消去終
了検知回路８ａとの接続関係を示す図。

【図２４】複数カラム書込み・消去終了検知回路８ａと
全カラム書込み・消去終了検知回路９ａの一部の接続関
係を示す図。

【図２５】書込みベリファイ読出し中の書込み終了検知
動作に係わる信号の動作タイミング図。

【図２６】消去ベリファイ読出し中の消去終了検知動作
に関わる信号の動作タイミング図。

【図２７】第３の実施例を用いた際のセンスアンプ兼デ
ータラッチ回路周辺の回路パターン・配線のレイアウト
概略図。

【図２８】書込みベリファイ読出し中の書込み終了検知
動作の別の実施例の動作タイミング図。

【図２９】消去ベリファイ読出し中の消去終了検知動作
の別の実施例の動作タイミング図。

【図３０】複数カラム書込み・消去終了検知回路８中に
ヒューズを入れた場合の一実施例を示す図。

【図３１】複数カラム書込み・消去終了検知回路８中に
ヒューズを入れた場合の別の実施例を示す図。

【図３２】図２２中のラッチデータ検知回路Ａの部分に
ヒューズを入れた場合のビット線制御回路部と他の回路
との接続を示す図。

【図３３】図２４の回路構成の変更例を示す図。

【図３４】第１の従来例におけるビット線制御回路部及
びラッチデータ検知回路部の構成を示す図。

【図３５】第１の従来例における書込み確認動作を示す
タイミング図。

【図３６】第１の従来例における消去確認動作を示すタ
イミング図。

【図３７】第２の従来例におけるビット線制御回路部及
びラッチデータ検知回路部の構成を示す図。

【図３８】従来例を用いた際のセンスアンプ兼データラ
ッチ回路周辺の回路パターン・配線のレイアウト概略
図。

【符号の説明】

１…メモリセルアレイ ２…ビット線制御回路 ３…カラムデコーダ ４…アドレスバッファ ５…ロウデコーダ ６…データ入出力バッファ ７…基板電位制御回路 ８…書込み・消去終了検知回路 ８ａ…複数カラム書込み・消去終了検知回路 ８ｂ…全カラム書込み・消去終了検知回路 Ａ…ラッチデータ検知回路 ＦＦ…ＣＭＯＳフリップ・フロップ（センスアンプ兼デ
ータラッチ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 今宮 賢一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (4)

【特許請求の範囲】
1. 【請求項１】半導体基板にデータを記憶するメモリセル
   が配列形成されたメモリセルアレイと、このメモリセル
   アレイのビット線方向の一端部に設けられた、書込みデ
   ータのラッチ動作を行うデータラッチ回路と、複数個の
   前記データラッチ回路にラッチされた複数個のデータが
   全て所定のデータと同じか否かを判定する手段とを具備
   した半導体記憶装置において、 前記判定する手段は、直列接続された同極性の第１及び
   第２のトランジスタを備え、前記データラッチ回路のノ
   ードの一端が第１若しくは第２のトランジスタのゲート
   に入力され、前記直列接続されたトランジスタの一端が
   電源電位若しくは接地電位に設定されていることを特徴
   とする半導体記憶装置。
2. 【請求項２】半導体基板に電荷蓄積層と制御ゲートが積
   層形成され、電荷蓄積層と基板の間の電荷の授受により
   電気的書替えが行われるメモリセルが配列形成されたメ
   モリセルアレイと、 このメモリセルアレイのビット線方向の一端部に設けら
   れた、センス動作と書込みデータのラッチ動作を行うセ
   ンスアンプ兼データラッチ回路と、 前記メモリセルアレイの所定範囲のメモリセルに単位書
   込み・消去時間を設定して同時にそれぞれデータ書込み
   ・消去を行った後、そのメモリセルデータを読出して書
   込み・消去不十分のメモリセルがある場合にそれぞれ再
   書込み・消去を行うベリファイ制御手段と、 書込みベリファイ動作時に、読出されたメモリセルのデ
   ータと前記センスアンプ兼データラッチ回路にラッチさ
   れている書込みデータとの論理をとって、書込み状態に
   応じてビット毎に前記センスアンプ兼データラッチ回路
   の再書込みデータを自動設定する手段と、 書込み・消去ベリファイ動作時に、それぞれ前記データ
   ラッチ回路にラッチされた再書込みデータ・消去データ
   を検出し、それぞれ書込み・消去を終了するか否かを判
   定する手段とを具備してなり、 前記判定する手段は、直列接続された同極性の第１及び
   第２のトランジスタを備え、前記センスアンプ兼データ
   ラッチ回路のノードの一端が第１若しくは第２のトラン
   ジスタのゲートに入力され、前記直列接続されたトラン
   ジスタの一端が電源電位若しくは接地電位に設定されて
   いることを特徴とする半導体記憶装置。
3. 【請求項３】半導体基板にデータを記憶するメモリセル
   が配列形成されたメモリセルアレイと、 このメモリセルアレイのビット線方向の一端部に設けら
   れた、センス動作と書込みデータのラッチ動作を行うセ
   ンスアンプ兼データラッチ回路と、 複数のセンスアンプ兼データラッチ回路からなるデータ
   ラッチ群に含まれる前記複数のセンスアンプ兼データラ
   ッチ回路にラッチされた複数個のデータが全て第１のデ
   ータと同一か否かを判定し、同一の場合と同一でない場
   合で第１のノードの電位レベルが異なるように制御する
   手段と、 複数のデータラッチ群のそれぞれに対応する、複数の第
   １のノードの電位を受けて、前記複数のデータラッチ群
   に含まれるセンスアンプ兼データラッチ回路にラッチさ
   れたデータが全て第１のデータと同一か否かを判定し、
   同一の場合と同一でない場合で第２のノードの電位レベ
   ルが異なるように制御する手段と、 第２のノードの電位レベルを受けて、前記複数のデータ
   ラッチ群に含まれるセンスアンプ兼データラッチ回路に
   ラッチされたデータが全て第１のデータと同一か否かの
   判定結果を出力する手段と、を具備してなることを特徴
   とする半導体記憶装置。
4. 【請求項４】半導体基板に電荷蓄積層と制御ゲートが積
   層形成され、電荷蓄積層と基板の間の電荷の授受により
   電気的書替えが行われるメモリセルが配列形成されたメ
   モリセルアレイと、 このメモリセルアレイのビット線方向の一端部に設けら
   れた、センス動作と書込みデータのラッチ動作を行うセ
   ンスアンプ兼データラッチ回路と、 前記メモリセルアレイの所定範囲のメモリセルに単位書
   込み・消去時間を設定して同時にそれぞれデータ書込み
   ・消去を行った後、そのメモリセルデータを読出して書
   込み・消去不十分のメモリセルがある場合にそれぞれ再
   書込み・消去を行うベリファイ制御手段と、 書込みベリファイ動作時に、読出されたメモリセルのデ
   ータと前記センスアンプ兼データラッチ回路にラッチさ
   れている書込みデータとの論理をとって、書込み状態に
   応じてビット毎に前記センスアンプ兼データラッチ回路
   の再書込みデータを自動設定する手段と、 書込み・消去ベリファイ動作時に、それぞれ前記データ
   ラッチ回路にラッチされた再書込みデータ・消去データ
   を検出し、それぞれ書込み・消去を終了するか否かを判
   定する手段と、 複数個のメモリセルを含むメモリセル群中の書込み又は
   消去不十分なメモリセルの有無を判定し、有る場合と無
   い場合とで第１ノードの電位が異なるように制御する手
   段と、 複数個のメモリセル群のそれぞれに対応する、複数の第
   １ノードの電位を受けて複数個のメモリセル群中の書込
   み又は消去不十分なメモリセルの有無を判定し、それぞ
   れの場合で第２ノードの電位が異なるように制御する手
   段とを具備してなることを特徴とする半導体記憶装置。