JPH05109292A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH05109292A JPH05109292A JP26458291A JP26458291A JPH05109292A JP H05109292 A JPH05109292 A JP H05109292A JP 26458291 A JP26458291 A JP 26458291A JP 26458291 A JP26458291 A JP 26458291A JP H05109292 A JPH05109292 A JP H05109292A
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Abstract
(57)【要約】
【目的】製造歩留まり向上を図ったＮＡＮＤセル型ＥＥ
ＰＲＯＭを提供することを目的とする。 【構成】ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、ＮＡＮ
Ｄセルブロック単位で不良を救済する冗長回路を備えた
ことを特徴とする。
ＰＲＯＭを提供することを目的とする。 【構成】ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、ＮＡＮ
Ｄセルブロック単位で不良を救済する冗長回路を備えた
ことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、電気的書換え可能な不
揮発性半導体記憶装置（ＥＥＰＲＯＭ）、特にＮＡＮＤ
セル構成のメモリセルアレイを有するＥＥＰＲＯＭの冗
長回路に関する。
揮発性半導体記憶装置（ＥＥＰＲＯＭ）、特にＮＡＮＤ
セル構成のメモリセルアレイを有するＥＥＰＲＯＭの冗
長回路に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース、ドレインを
隣接するもの同士で共用する形で直列接続して一単位と
してビット線に接続するものである。メモリセルは通常
電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ構造
を有する。メモリセルアレイは、ｐ型基板またはｎ型基
板に形成されたｐ型ウェル内に集積形成される。ＮＡＮ
Ｄセルのドレイン側は選択ゲートを介してビット線に接
続され、ソース側はやはり選択ゲートを介してソース線
（基準電位配線）に接続される。メモリセルの制御ゲー
トは、行方向に連続的に接続されてワード線となる。こ
のＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通りであ
る。
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース、ドレインを
隣接するもの同士で共用する形で直列接続して一単位と
してビット線に接続するものである。メモリセルは通常
電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ構造
を有する。メモリセルアレイは、ｐ型基板またはｎ型基
板に形成されたｐ型ウェル内に集積形成される。ＮＡＮ
Ｄセルのドレイン側は選択ゲートを介してビット線に接
続され、ソース側はやはり選択ゲートを介してソース線
（基準電位配線）に接続される。メモリセルの制御ゲー
トは、行方向に連続的に接続されてワード線となる。こ
のＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通りであ
る。
【０００３】データ書き込み動作は、選択されたメモリ
セルの制御ゲートに高電圧Ｖpp（＝２０Ｖ程度）を印加
し、非選択メモリセルの制御ゲートおよび選択ゲートに
は中間電位ＶM （＝１０Ｖ程度）を印加し、ビット線に
はデータに応じて０Ｖまたは中間電位を与える。ビット
線に０Ｖが与えられた時、その電位は選択メモリセルの
ドレインまで伝達されて、基板から浮遊ゲートに電子注
入が生じる。これによりその選択されたメモリセルのし
きい値は正方向にシフトする。この状態をたとえばデー
タ“０”とする。ビット線に中間電位が与えられたとき
は電子注入が起こらず、従ってしきい値は変化せず、負
に止まる。この状態はデータ“１”である。
セルの制御ゲートに高電圧Ｖpp（＝２０Ｖ程度）を印加
し、非選択メモリセルの制御ゲートおよび選択ゲートに
は中間電位ＶM （＝１０Ｖ程度）を印加し、ビット線に
はデータに応じて０Ｖまたは中間電位を与える。ビット
線に０Ｖが与えられた時、その電位は選択メモリセルの
ドレインまで伝達されて、基板から浮遊ゲートに電子注
入が生じる。これによりその選択されたメモリセルのし
きい値は正方向にシフトする。この状態をたとえばデー
タ“０”とする。ビット線に中間電位が与えられたとき
は電子注入が起こらず、従ってしきい値は変化せず、負
に止まる。この状態はデータ“１”である。
【０００４】データ読出し動作は、選択されたメモリセ
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲートおよび選択ゲートを電源電圧Ｖcc（＝５Ｖ）と
して、選択メモリセルで電流が流れるか否かを検出する
ことにより行われる。
ルの制御ゲートを０Ｖとし、それ以外のメモリセルの制
御ゲートおよび選択ゲートを電源電圧Ｖcc（＝５Ｖ）と
して、選択メモリセルで電流が流れるか否かを検出する
ことにより行われる。
【０００５】このようなＮＡＮＤ型ＥＥＰＲＯＭに対し
ては、従来の不揮発性メモリの冗長回路方式のようにワ
ード線を単位として不良を置き換えることはできない。
なぜならＮＡＮＤセル型ＥＥＰＲＯＭでは、書込および
読出し動作時には非選択メモリセルは転送ゲートとして
作用するためワード線単位で置き換えても、不良を含む
ＮＡＮＤセルブロックは正常な動作が期待できないから
である。したがってこれまで、ＮＡＮＤセル型のＥＥＰ
ＲＯＭでは冗長回路は考案されておらず、製造歩留りの
低下が問題となっていた。
ては、従来の不揮発性メモリの冗長回路方式のようにワ
ード線を単位として不良を置き換えることはできない。
なぜならＮＡＮＤセル型ＥＥＰＲＯＭでは、書込および
読出し動作時には非選択メモリセルは転送ゲートとして
作用するためワード線単位で置き換えても、不良を含む
ＮＡＮＤセルブロックは正常な動作が期待できないから
である。したがってこれまで、ＮＡＮＤセル型のＥＥＰ
ＲＯＭでは冗長回路は考案されておらず、製造歩留りの
低下が問題となっていた。
【０００６】
【発明が解決しようとする課題】以上のように従来、Ｎ
ＡＮＤセル型ＥＥＰＲＯＭでは冗長回路が用いられてい
ず、製造歩留まりが低いという問題があった。本発明は
この様な事情を考慮してなされたもので、冗長回路を備
えて製造歩留まりの向上を図ったＮＡＮＤセル型ＥＥＰ
ＲＯＭを提供することを目的とする。
ＡＮＤセル型ＥＥＰＲＯＭでは冗長回路が用いられてい
ず、製造歩留まりが低いという問題があった。本発明は
この様な事情を考慮してなされたもので、冗長回路を備
えて製造歩留まりの向上を図ったＮＡＮＤセル型ＥＥＰ
ＲＯＭを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係るＮＡＮＤセ
ル型ＥＥＰＲＯＭは、ＮＡＮＤセルブロック単位で置き
換えを可能とした冗長回路を備えたことを特徴とする。
ル型ＥＥＰＲＯＭは、ＮＡＮＤセルブロック単位で置き
換えを可能とした冗長回路を備えたことを特徴とする。
【０００８】
【作用】本発明によれば、ＮＡＮＤセル型ＥＥＰＲＯＭ
において不良の置き換えが可能となり、製造歩留りの向
上が計れる。
において不良の置き換えが可能となり、製造歩留りの向
上が計れる。
【０００９】
【実施例】以下本発明の実施例を図面を参照して説明す
る。
る。
【００１０】図１は、本発明の一実施例におけるＮＡＮ
Ｄセル型ＥＥＰＲＯＭの全体構成を示している。メモリ
セルアレイ２１は、後に詳細に説明するように冗長ビッ
トを有する。メモリセルアレイ２１に対して、データ書
込みおよび読出しを行うためにビット線制御回路２６が
設けられている。このビット線制御回路２６はデータ入
出力バッファ２５につながる。制御ゲート制御回路２３
は、メモリセルアレイ２１のロウデコーダ２２によって
選択される制御ゲート線にデータ書込み、消去、読出し
およびベリファイの各動作に対応して所定の制御信号を
出力するものである。基板電位制御回路２４はメモリセ
ルアレイ２１が構成されるｐ型ウェルを通常は０Ｖ、消
去時にＶpp（〜２０Ｖ）に制御するものである。
Ｄセル型ＥＥＰＲＯＭの全体構成を示している。メモリ
セルアレイ２１は、後に詳細に説明するように冗長ビッ
トを有する。メモリセルアレイ２１に対して、データ書
込みおよび読出しを行うためにビット線制御回路２６が
設けられている。このビット線制御回路２６はデータ入
出力バッファ２５につながる。制御ゲート制御回路２３
は、メモリセルアレイ２１のロウデコーダ２２によって
選択される制御ゲート線にデータ書込み、消去、読出し
およびベリファイの各動作に対応して所定の制御信号を
出力するものである。基板電位制御回路２４はメモリセ
ルアレイ２１が構成されるｐ型ウェルを通常は０Ｖ、消
去時にＶpp（〜２０Ｖ）に制御するものである。
【００１１】入力されたアドレスはアドレスバッファ２
８を通じ、ロウデコーダ２２、カラムデコーダ２７、ロ
ウ冗長回路２９およびカラム冗長回路３０に伝達され
る。ロウ冗長回路２９およびカラム冗長回路３０の出力
もそれぞれロウデコーダ２２およびカラムデコーダ２７
に伝達される。
８を通じ、ロウデコーダ２２、カラムデコーダ２７、ロ
ウ冗長回路２９およびカラム冗長回路３０に伝達され
る。ロウ冗長回路２９およびカラム冗長回路３０の出力
もそれぞれロウデコーダ２２およびカラムデコーダ２７
に伝達される。
【００１２】図２（ａ）（ｂ）は、メモリセルアレイの
一つのＮＡＮＤセル部分の平面図と等価回路図であり、
図３（ａ）（ｂ）はそれぞれ図２（ａ）のＡ−Ａ′およ
びＢ−Ｂ′断面図である。素子分離酸化膜１２で囲まれ
たｐ型シリコン基板（またはｐ型ウェル）１１に複数の
ＮＡＮＤセルからなるメモリセルアレイが形成されてい
る。一つのＮＡＮＤセルに着目して説明すると、この実
施例では、８個のメモリセルＭ1 〜Ｍ8 が直列接続され
て一つのＮＡＮＤセルを構成している。メモリセルはそ
れぞれ、基板１１にゲート絶縁膜１３を介して浮遊ゲー
ト１４（１４1，１４2 ，…，１４8 ）が形成され、こ
の上に層間絶縁膜１５を介して制御ゲート１６（１６1
，１６2 ，…，１６8 ）が形成されて、構成されてい
る。
一つのＮＡＮＤセル部分の平面図と等価回路図であり、
図３（ａ）（ｂ）はそれぞれ図２（ａ）のＡ−Ａ′およ
びＢ−Ｂ′断面図である。素子分離酸化膜１２で囲まれ
たｐ型シリコン基板（またはｐ型ウェル）１１に複数の
ＮＡＮＤセルからなるメモリセルアレイが形成されてい
る。一つのＮＡＮＤセルに着目して説明すると、この実
施例では、８個のメモリセルＭ1 〜Ｍ8 が直列接続され
て一つのＮＡＮＤセルを構成している。メモリセルはそ
れぞれ、基板１１にゲート絶縁膜１３を介して浮遊ゲー
ト１４（１４1，１４2 ，…，１４8 ）が形成され、こ
の上に層間絶縁膜１５を介して制御ゲート１６（１６1
，１６2 ，…，１６8 ）が形成されて、構成されてい
る。
【００１３】これらのメモリセルのソース、ドレインで
あるｎ型拡散層１９は隣接するもの同志共用する形で、
メモリセルが直列接続されている。ＮＡＮＤセルのドレ
イン側、ソース側には夫々、メモリセルの浮遊ゲート、
制御ゲートと同時に形成された選択ゲート１４9 ，１６
9 および１４10，１６10が設けられている。素子形成さ
れた基板上はＣＶＤ酸化膜１７により覆われ、この上に
ビット線１８が配線されている。ビット線１８はＮＡＮ
Ｄセルの一端のドレイン側拡散層１９にはコンタクトさ
せている。
あるｎ型拡散層１９は隣接するもの同志共用する形で、
メモリセルが直列接続されている。ＮＡＮＤセルのドレ
イン側、ソース側には夫々、メモリセルの浮遊ゲート、
制御ゲートと同時に形成された選択ゲート１４9 ，１６
9 および１４10，１６10が設けられている。素子形成さ
れた基板上はＣＶＤ酸化膜１７により覆われ、この上に
ビット線１８が配線されている。ビット線１８はＮＡＮ
Ｄセルの一端のドレイン側拡散層１９にはコンタクトさ
せている。
【００１４】行方向に並ぶＮＡＮＤセルの制御ゲート１
６は共通に制御ゲート線ＣＧ1 ，ＣＧ2 ，…，ＣＧ8 と
して配設されている。これら制御ゲート線はワード線と
なる。選択ゲート１４9 ，１６9 および１４10，１６10
もそれぞれ行方向に連続的に選択ゲート線ＳＧ1，ＳＧ2
として配設される。
６は共通に制御ゲート線ＣＧ1 ，ＣＧ2 ，…，ＣＧ8 と
して配設されている。これら制御ゲート線はワード線と
なる。選択ゲート１４9 ，１６9 および１４10，１６10
もそれぞれ行方向に連続的に選択ゲート線ＳＧ1，ＳＧ2
として配設される。
【００１５】図４は、この様なＮＡＮＤセルがマトリク
ス配列されたメモリセルアレイの等価回路を示してい
る。選択ゲートＳＧ1 ，ＳＧ2 にはさまれた８本の制御
ゲートＣＧ1 〜ＣＧ8 に接続されたメモリセルの集合体
は１ＮＡＮＤセルブロックと呼ばれる。
ス配列されたメモリセルアレイの等価回路を示してい
る。選択ゲートＳＧ1 ，ＳＧ2 にはさまれた８本の制御
ゲートＣＧ1 〜ＣＧ8 に接続されたメモリセルの集合体
は１ＮＡＮＤセルブロックと呼ばれる。
【００１６】図５には、具体的に４ＭビットＮＡＮＤ型
ＥＥＰＲＯＭの場合についてメモリセルアレイ２１の構
成を示す。４Ｍビットセルアレイは、基本的に１２８の
ＮＡＮＤセルブロック（３２Ｋビット）に分割されてい
る。本実施例のＮＡＮＤ型ＥＥＰＲＯＭにおいてはこの
基本構成に加えて、２個の冗長用ＮＡＮＤセルブロック
を有している。また１カラムは８本のビット線（それぞ
れ入出力線ＩＯ0 〜ＩＯ7 に相当）からなり、０〜５１
１の５１２カラム構成である。これに対して本実施例の
ＮＡＮＤ型ＥＥＰＲＯＭにおいては、４カラム（すなわ
ち３２ビット線）の冗長用カラムを有する。
ＥＥＰＲＯＭの場合についてメモリセルアレイ２１の構
成を示す。４Ｍビットセルアレイは、基本的に１２８の
ＮＡＮＤセルブロック（３２Ｋビット）に分割されてい
る。本実施例のＮＡＮＤ型ＥＥＰＲＯＭにおいてはこの
基本構成に加えて、２個の冗長用ＮＡＮＤセルブロック
を有している。また１カラムは８本のビット線（それぞ
れ入出力線ＩＯ0 〜ＩＯ7 に相当）からなり、０〜５１
１の５１２カラム構成である。これに対して本実施例の
ＮＡＮＤ型ＥＥＰＲＯＭにおいては、４カラム（すなわ
ち３２ビット線）の冗長用カラムを有する。
【００１７】図６は、図中１中のロウデコーダ２２の具
体的な構成を示す。図６においてはブロック選択回路２
２1 によって１つのＮＡＮＤセルブロックが選ばれる。
図７に冗長ブロック用および非冗長ブロック用のブロッ
ク選択回路の構成を示す。非冗長ブロックは、アドレス
信号と活性化信号ＲＥＮＢＬによって１つのＮＡＮＤブ
ロックが選ばれる。冗長用ブロックは、冗長ブロックア
ドレス信号ＲＳk （ｋ＝１，２）と活性化信号ＲＥＲＥ
Ｃによって選択される。
体的な構成を示す。図６においてはブロック選択回路２
２1 によって１つのＮＡＮＤセルブロックが選ばれる。
図７に冗長ブロック用および非冗長ブロック用のブロッ
ク選択回路の構成を示す。非冗長ブロックは、アドレス
信号と活性化信号ＲＥＮＢＬによって１つのＮＡＮＤブ
ロックが選ばれる。冗長用ブロックは、冗長ブロックア
ドレス信号ＲＳk （ｋ＝１，２）と活性化信号ＲＥＲＥ
Ｃによって選択される。
【００１８】図６のロウデコーダ回路において、ブロッ
ク選択回路２２1 の出力はＥタイプ，ｎチャネルＭＯＳ
トランジスタとＥタイプ，ｐチャネルＭＯＳトランジス
タからなるトランスファゲートを介して、高電圧スイッ
チ２２2に接続される。これらの転送経路は、制御信号
ＥＲＡＳＥ、ＥＲＡＳＥＢによって読み出し、書き込
み、消去の場合に応じて選択される。
ク選択回路２２1 の出力はＥタイプ，ｎチャネルＭＯＳ
トランジスタとＥタイプ，ｐチャネルＭＯＳトランジス
タからなるトランスファゲートを介して、高電圧スイッ
チ２２2に接続される。これらの転送経路は、制御信号
ＥＲＡＳＥ、ＥＲＡＳＥＢによって読み出し、書き込
み、消去の場合に応じて選択される。
【００１９】高電圧スイッチ２２2 の出力は、図１中の
制御ゲート制御回路２３の出力（ＣＧ1 〜ＣＧ8 ）をト
ランスファーゲートを通じて制御ゲートに与えたり、ト
ランスファーゲートをオフして、制御ゲートに接地レベ
ルを与えるのに用いられる。図６に示すロウデコーダ２
２の各モードにおける動作を次に説明する。
制御ゲート制御回路２３の出力（ＣＧ1 〜ＣＧ8 ）をト
ランスファーゲートを通じて制御ゲートに与えたり、ト
ランスファーゲートをオフして、制御ゲートに接地レベ
ルを与えるのに用いられる。図６に示すロウデコーダ２
２の各モードにおける動作を次に説明する。
【００２０】データ読み出し時、消去信号ＥＲＡＳＥは
“Ｌ”であり、ブロック選択回路によってあるブロック
が選択されると、そのブロックのドレイン側選択ゲート
ＳＧD およびソース側選択ゲートＳＧS がＶccに充電さ
れる。さらにトランスファーゲートがＯＮし、選択され
た制御ゲートに０Ｖ、非選択の制御ゲートにＶccが印加
される。ベリファイ読み出し時には、選択された制御ゲ
ートゲートは約０．５Ｖ程度にする。
“Ｌ”であり、ブロック選択回路によってあるブロック
が選択されると、そのブロックのドレイン側選択ゲート
ＳＧD およびソース側選択ゲートＳＧS がＶccに充電さ
れる。さらにトランスファーゲートがＯＮし、選択され
た制御ゲートに０Ｖ、非選択の制御ゲートにＶccが印加
される。ベリファイ読み出し時には、選択された制御ゲ
ートゲートは約０．５Ｖ程度にする。
【００２１】データ書き込みの場合は、消去信号ＥＲＡ
ＳＥが“Ｌ”、ＥＲＡＳＥＢが“Ｈ”であり、選択ブロ
ックにおいては、ドレイン側選択ゲートＳＧDは中間電
位ＶM （約８Ｖ）、ソース側選択ゲートＳＧS は０Ｖ、
選択された制御ゲートに高電位Ｖpp、非選択の制御ゲー
トに中間電位ＶM （約１０Ｖ）が与えられる。
ＳＥが“Ｌ”、ＥＲＡＳＥＢが“Ｈ”であり、選択ブロ
ックにおいては、ドレイン側選択ゲートＳＧDは中間電
位ＶM （約８Ｖ）、ソース側選択ゲートＳＧS は０Ｖ、
選択された制御ゲートに高電位Ｖpp、非選択の制御ゲー
トに中間電位ＶM （約１０Ｖ）が与えられる。
【００２２】データ消去の場合、消去信号ＥＲＡＳＥは
“Ｈ”、ＥＲＡＳＥＢは“Ｌ”で、これにより選択され
たブロックの制御ゲートはＶss、非選択ブロックの制御
ゲートはＶppに、また選択ゲートＳＧD ，ＳＧS は全
て、Ｖpp−Ｖth程度に充電される。上記のような回路動
作をするＮＡＮＤ型ＥＥＰＲＯＭのロウ救済方法につい
て述べる。ここでは配線を溶断するヒューズ方式によっ
て欠陥救済を行う。図８〜図１１は、ロウ冗長回路２９
の具体的構成である。
“Ｈ”、ＥＲＡＳＥＢは“Ｌ”で、これにより選択され
たブロックの制御ゲートはＶss、非選択ブロックの制御
ゲートはＶppに、また選択ゲートＳＧD ，ＳＧS は全
て、Ｖpp−Ｖth程度に充電される。上記のような回路動
作をするＮＡＮＤ型ＥＥＰＲＯＭのロウ救済方法につい
て述べる。ここでは配線を溶断するヒューズ方式によっ
て欠陥救済を行う。図８〜図１１は、ロウ冗長回路２９
の具体的構成である。
【００２３】図８は冗長用ブロックを使用するかどうか
を決定する回路である。リセット信号Ｒesetは、電源投
入時に出力されるパルス信号であり、これが回路をリセ
ットする。冗長用ＮＡＮＤセルブロックを用いない場合
はヒューズの切断は行なわない。このときノードＮ1 は
接地レベルに接続されており、電源を投入すると信号Ｓ
ＰＲＢk は“Ｈ”になる。
を決定する回路である。リセット信号Ｒesetは、電源投
入時に出力されるパルス信号であり、これが回路をリセ
ットする。冗長用ＮＡＮＤセルブロックを用いない場合
はヒューズの切断は行なわない。このときノードＮ1 は
接地レベルに接続されており、電源を投入すると信号Ｓ
ＰＲＢk は“Ｈ”になる。
【００２４】冗長用ＮＡＮＤセルブロックを用いる場合
は図８のヒューズを切断する。ヒューズを切断した後、
電源を投入すると、リセット信号Ｒesetによって、さら
にはノードＮ1 ，Ｎ2 に接続された容量の容量結合によ
って、ノードＮ1 は“Ｈ”に、ノードＮ2 は“Ｌ“にな
り、よって信号ＳＰＲＢk は“Ｌ”になる。例えば二つ
の冗長用ＮＡＮＤセルブロック１，２のうちブロック１
を使用する場合は、信号ＳＰＲＢ1 が“Ｌ”となるよう
にヒューズを切断する。
は図８のヒューズを切断する。ヒューズを切断した後、
電源を投入すると、リセット信号Ｒesetによって、さら
にはノードＮ1 ，Ｎ2 に接続された容量の容量結合によ
って、ノードＮ1 は“Ｈ”に、ノードＮ2 は“Ｌ“にな
り、よって信号ＳＰＲＢk は“Ｌ”になる。例えば二つ
の冗長用ＮＡＮＤセルブロック１，２のうちブロック１
を使用する場合は、信号ＳＰＲＢ1 が“Ｌ”となるよう
にヒューズを切断する。
【００２５】図９は、不良のＮＡＮＤセルブロックのア
ドレスを記憶させる回路である。ここでは不良ブロック
アドレスのうち“Ｌ”であるアドレスに対応するものの
みヒューズを切断する。例えばアドレス（Ａ12，Ａ13，
Ａ14，Ａ15，Ａ16，Ａ17，Ａ18）＝（０，０，１，１，
１，１，１）が不良であり、それを冗長用ＮＡＮＤセル
ブロック１でおきかえる場合には、信号ＡＳＰＲ12Ｂ1
およびＡＳＰＲ13Ｂ1が出力される回路のヒューズを切
る。
ドレスを記憶させる回路である。ここでは不良ブロック
アドレスのうち“Ｌ”であるアドレスに対応するものの
みヒューズを切断する。例えばアドレス（Ａ12，Ａ13，
Ａ14，Ａ15，Ａ16，Ａ17，Ａ18）＝（０，０，１，１，
１，１，１）が不良であり、それを冗長用ＮＡＮＤセル
ブロック１でおきかえる場合には、信号ＡＳＰＲ12Ｂ1
およびＡＳＰＲ13Ｂ1が出力される回路のヒューズを切
る。
【００２６】この場合図９中のノードＮ3 は“Ｈ”，Ｎ
4 は“Ｌ”，Ｎ5 は“Ｈ”となり、Ａi Ｂが接続される
トランスファーゲート１がＯＮ状態となる。先の不良ア
ドレスが入力されると、Ａ12は“Ｌ”すなわちＡ12Ｂは
“Ｈ”であるので、信号ＡＳＰＲ12Ｂ1 は“Ｌ”とな
る。同様に信号ＡＳＰＲ13Ｂ1 も“Ｌ”となる。この時
他の信号ＡＳＰＲi Ｂ1 （ｉ＝14,15,16,17,18）は、ト
ランスファーゲート２がＯＮ状態であり、かつＡi が
“Ｈ”であるので“Ｌ”となる。
4 は“Ｌ”，Ｎ5 は“Ｈ”となり、Ａi Ｂが接続される
トランスファーゲート１がＯＮ状態となる。先の不良ア
ドレスが入力されると、Ａ12は“Ｌ”すなわちＡ12Ｂは
“Ｈ”であるので、信号ＡＳＰＲ12Ｂ1 は“Ｌ”とな
る。同様に信号ＡＳＰＲ13Ｂ1 も“Ｌ”となる。この時
他の信号ＡＳＰＲi Ｂ1 （ｉ＝14,15,16,17,18）は、ト
ランスファーゲート２がＯＮ状態であり、かつＡi が
“Ｈ”であるので“Ｌ”となる。
【００２７】この記憶回路の出力信号ＡＳＰＲi Ｂ1 と
図８の出力信号ＳＰＲＢ1 のロジックを取る回路が図１
０である。φA は通常“Ｈ”であり、チップ一括消去の
時のみ“Ｌ”になる。よって、先の不良アドレスが入力
されるとＲＳ1 が“Ｈ”となる。上記以外のアドレスが
入力された場合は、ＡＳＰＲi Ｂ1 のうち“Ｈ”となる
ものが存在し、ＲＳ1 は“Ｌ”である。また図９のヒュ
ーズを切断しない場合、アドレス（１，１，１，１，
１，１，１）が入力されると、信号ＡＳＰＲi Ｂk はい
ずれも“Ｌ”となるが、信号ＳＰＲＢk が“Ｈ”である
から、ＲＳk は“Ｌ”である。
図８の出力信号ＳＰＲＢ1 のロジックを取る回路が図１
０である。φA は通常“Ｈ”であり、チップ一括消去の
時のみ“Ｌ”になる。よって、先の不良アドレスが入力
されるとＲＳ1 が“Ｈ”となる。上記以外のアドレスが
入力された場合は、ＡＳＰＲi Ｂ1 のうち“Ｈ”となる
ものが存在し、ＲＳ1 は“Ｌ”である。また図９のヒュ
ーズを切断しない場合、アドレス（１，１，１，１，
１，１，１）が入力されると、信号ＡＳＰＲi Ｂk はい
ずれも“Ｌ”となるが、信号ＳＰＲＢk が“Ｈ”である
から、ＲＳk は“Ｌ”である。
【００２８】図１１はブロック選択回路の活性化信号出
力回路である。不良アドレスが入力されると、図１０の
回路出力ＲＳ1 が“Ｈ”となって、活性化信号ＲＥＲＥ
Ｃが“Ｈ”となり、冗長用ＮＡＮＤセルブロックを選択
する。それ以外のアドレスが入力されると活性化信号が
ＲＤＥＮＢに従ってＲＥＮＢＬが“Ｈ”となって非冗長
用ＮＡＮＤセルブロックを選択する。次にカラムの救済
について説明する。
力回路である。不良アドレスが入力されると、図１０の
回路出力ＲＳ1 が“Ｈ”となって、活性化信号ＲＥＲＥ
Ｃが“Ｈ”となり、冗長用ＮＡＮＤセルブロックを選択
する。それ以外のアドレスが入力されると活性化信号が
ＲＤＥＮＢに従ってＲＥＮＢＬが“Ｈ”となって非冗長
用ＮＡＮＤセルブロックを選択する。次にカラムの救済
について説明する。
【００２９】図１２は図１の中のビット線制御回路２６
の具体的な構成を示している。センスアップ兼データラ
ッチ回路として、ＥタイプｐチャネルＭＯＳトランジス
タＱp1，Ｑp2，Ｑp3，Ｑp4およびＥタイプｎチャネルＭ
ＯＳトランジスタＱn1，Ｑn2，Ｑn3，Ｑn4により構成さ
れるＣＭＯＳフリップフロップを有する。Ｅタイプｎチ
ャネルＭＯＳトランジスタＱn5，Ｑn6は、アドレスによ
って選ばれるカラム選択信号ＣＳＬi によってオン，オ
フし、データ入出力線ＩＯ，／ＩＯとこのセンスアンプ
兼データラッチ回路の間のデータの転送を制御するため
の転送ゲートである。１アドレスが８ビット構成の場合
は、ＣＳＬi は８本のビット線に対し共通の信号とな
る。
の具体的な構成を示している。センスアップ兼データラ
ッチ回路として、ＥタイプｐチャネルＭＯＳトランジス
タＱp1，Ｑp2，Ｑp3，Ｑp4およびＥタイプｎチャネルＭ
ＯＳトランジスタＱn1，Ｑn2，Ｑn3，Ｑn4により構成さ
れるＣＭＯＳフリップフロップを有する。Ｅタイプｎチ
ャネルＭＯＳトランジスタＱn5，Ｑn6は、アドレスによ
って選ばれるカラム選択信号ＣＳＬi によってオン，オ
フし、データ入出力線ＩＯ，／ＩＯとこのセンスアンプ
兼データラッチ回路の間のデータの転送を制御するため
の転送ゲートである。１アドレスが８ビット構成の場合
は、ＣＳＬi は８本のビット線に対し共通の信号とな
る。
【００３０】ＥタイプｎチャネルＭＯＳトランジスタＱ
n7はセンスアンプ兼データラッチ回路とビット線ＢＬi
のデータ転送を制御するトラファゲートである。読み出
し時にはクロックφCDが“Ｈ”、また書込み時にはクロ
ックφCDはＶM （〜１０Ｖ）となって、このＭＯＳトラ
ンジスタＱn7によりデータの転送が行われる。Ｅタイプ
ｐチャネルＭＯＳトランジスタＱp5は、ビット線プリチ
ャージ用トランジスタである。制御信号／ＰＲＥが
“Ｌ”になることでこのＭＯＳトランジスタＱp5がオン
となり、ビット線ＢＬi をＶcc＝５Ｖにプリチャージす
る。
n7はセンスアンプ兼データラッチ回路とビット線ＢＬi
のデータ転送を制御するトラファゲートである。読み出
し時にはクロックφCDが“Ｈ”、また書込み時にはクロ
ックφCDはＶM （〜１０Ｖ）となって、このＭＯＳトラ
ンジスタＱn7によりデータの転送が行われる。Ｅタイプ
ｐチャネルＭＯＳトランジスタＱp5は、ビット線プリチ
ャージ用トランジスタである。制御信号／ＰＲＥが
“Ｌ”になることでこのＭＯＳトランジスタＱp5がオン
となり、ビット線ＢＬi をＶcc＝５Ｖにプリチャージす
る。
【００３１】ＥタイプｎチャネルＭＯＳトランジスタＱ
n8は、リセット用トランジスタである。制御信号ＢＲＥ
ＳＥＴが“Ｈ”になることによって、このＭＯＳトラン
ジスタＱn8がオンし、ビット線ＢＬi を接地電位にリセ
ットする。
n8は、リセット用トランジスタである。制御信号ＢＲＥ
ＳＥＴが“Ｈ”になることによって、このＭＯＳトラン
ジスタＱn8がオンし、ビット線ＢＬi を接地電位にリセ
ットする。
【００３２】ＤタイプｎチャネルＭＯＳトランジスタＱ
D1は、高電位がメモリセルに印加されるデータ消去の時
にトランジスタＱp5，Ｑn8に高電位が印加されないよう
にするためのものである。クロックφCUを“Ｌ”にする
ことでＭＯＳトランジスタＱD1がオフになって、ＭＯＳ
トランジスタＱp5，Ｑn8には高電位が印加されなくな
る。
D1は、高電位がメモリセルに印加されるデータ消去の時
にトランジスタＱp5，Ｑn8に高電位が印加されないよう
にするためのものである。クロックφCUを“Ｌ”にする
ことでＭＯＳトランジスタＱD1がオフになって、ＭＯＳ
トランジスタＱp5，Ｑn8には高電位が印加されなくな
る。
【００３３】次に、図１２の制御回路の各モードによる
動作を説明する。データは読み出し時には、クロックφ
A1，φB1が“Ｈ”、クロックφA2，φB2が“Ｌ”となっ
てフリップフロップは非動作状態である。このときカラ
ム選択信号ＣＳＬi は“Ｌ”、クロックφCDは“Ｈ”、
クロックφCUは“Ｈ”、制御信号／ＰＲＥは“Ｈ”、Ｒ
ＥＳＥＴは“Ｌ”であり、ＶBTはＶccである。つぎに、
制御信号／ＰＲＥが“Ｌ”となってビット線ＢＬi はＶ
ccにプリチャージされる。制御信号／ＰＲＥが“Ｈ”と
なってビット線ＢＬi がフローティング状態になった
ら、ワード線を所定の電位にしてメモリセルのデータを
読み出す。データによってビット線ＢＬiは“Ｈ”か
“Ｌ”となる。
動作を説明する。データは読み出し時には、クロックφ
A1，φB1が“Ｈ”、クロックφA2，φB2が“Ｌ”となっ
てフリップフロップは非動作状態である。このときカラ
ム選択信号ＣＳＬi は“Ｌ”、クロックφCDは“Ｈ”、
クロックφCUは“Ｈ”、制御信号／ＰＲＥは“Ｈ”、Ｒ
ＥＳＥＴは“Ｌ”であり、ＶBTはＶccである。つぎに、
制御信号／ＰＲＥが“Ｌ”となってビット線ＢＬi はＶ
ccにプリチャージされる。制御信号／ＰＲＥが“Ｈ”と
なってビット線ＢＬi がフローティング状態になった
ら、ワード線を所定の電位にしてメモリセルのデータを
読み出す。データによってビット線ＢＬiは“Ｈ”か
“Ｌ”となる。
【００３４】ここでクロックφA1を“Ｌ”、φA2を
“Ｈ”にすると、ビット線電位に応じてＮode ２の電位
が確定し、次にクロックφB1を“Ｌ”、φB2を“Ｈ”に
すればデータがラッチ状態になる。次にカラム選択信号
ＣＳＬi を“Ｈ”とすることで、データは入出力線ＩＯ
／ＩＯに転送される。書き込み時について説明する。
“Ｈ”にすると、ビット線電位に応じてＮode ２の電位
が確定し、次にクロックφB1を“Ｌ”、φB2を“Ｈ”に
すればデータがラッチ状態になる。次にカラム選択信号
ＣＳＬi を“Ｈ”とすることで、データは入出力線ＩＯ
／ＩＯに転送される。書き込み時について説明する。
【００３５】クロックφA1，φB1が“Ｌ”、φA2，φB2
が“Ｈ”となって、フリップフロップは動作状態にな
る。“０”書き込み（セルに電荷を注入）する場合に
は、入出力線ＩＯに“Ｈ”、／ＩＯに“Ｌ”を与え、カ
ラム選択信号ＣＳＬi を“Ｈ”にする。“１”書きこみ
（セルに電荷を注入しない）場合には逆に、入出力線Ｉ
Ｏに“Ｌ”、／ＩＯに“Ｈ”を与え、カラム選択信号Ｃ
ＳＬi を“Ｈ”にする。この動作をカラムアドレス０か
らカラムアドレス５１１まで（１ページ）くりかえす。
が“Ｈ”となって、フリップフロップは動作状態にな
る。“０”書き込み（セルに電荷を注入）する場合に
は、入出力線ＩＯに“Ｈ”、／ＩＯに“Ｌ”を与え、カ
ラム選択信号ＣＳＬi を“Ｈ”にする。“１”書きこみ
（セルに電荷を注入しない）場合には逆に、入出力線Ｉ
Ｏに“Ｌ”、／ＩＯに“Ｈ”を与え、カラム選択信号Ｃ
ＳＬi を“Ｈ”にする。この動作をカラムアドレス０か
らカラムアドレス５１１まで（１ページ）くりかえす。
【００３６】１ページ分のデータがッチされると、クロ
ックφCDが“Ｈ”となる。クロックφCDとＶBTが電源電
位Ｖccから中間電位ＶM となって、データによってビッ
ト線はＶM か０Ｖとなる。書き込みが終了すると、ＶBT
とφCDはＶccとなり、φA1，φB1が“Ｈ”、φA2，φB2
が“Ｌ”となり、さらにＢＲＥＳＥＴが“Ｈ”となって
リセットされる。
ックφCDが“Ｈ”となる。クロックφCDとＶBTが電源電
位Ｖccから中間電位ＶM となって、データによってビッ
ト線はＶM か０Ｖとなる。書き込みが終了すると、ＶBT
とφCDはＶccとなり、φA1，φB1が“Ｈ”、φA2，φB2
が“Ｌ”となり、さらにＢＲＥＳＥＴが“Ｈ”となって
リセットされる。
【００３７】以上のような回路動作を行うＮＡＮＤ型Ｅ
ＥＰＲＯＭのカラム救済ついて述べる。図１３〜図１７
はカラム冗長回路であり、それらの構成，動作はそれぞ
れ、図７〜図１１のロウ冗長回路と等価である。冗長カ
ラム１〜４のうち冗長カラム１を使用する場合、図１４
において、信号ＳＰＣＢ1 が出力される回路のヒューズ
を切断する。これによって電源投入後は、ＳＰＣＢ1 は
“Ｌ”となる。また不良カラムアドレスのうち“Ｌ”ア
ドレスであるものに対応する図１５の回路のヒューズを
切断する。これによって不良アドレスが入力されると図
１５の全出力信号ＡＳＰＣi Ｂ1 が“Ｌ”となり、これ
により図１６の回路の出力信号ＣＳ1 が“Ｈ”となる。
ＥＰＲＯＭのカラム救済ついて述べる。図１３〜図１７
はカラム冗長回路であり、それらの構成，動作はそれぞ
れ、図７〜図１１のロウ冗長回路と等価である。冗長カ
ラム１〜４のうち冗長カラム１を使用する場合、図１４
において、信号ＳＰＣＢ1 が出力される回路のヒューズ
を切断する。これによって電源投入後は、ＳＰＣＢ1 は
“Ｌ”となる。また不良カラムアドレスのうち“Ｌ”ア
ドレスであるものに対応する図１５の回路のヒューズを
切断する。これによって不良アドレスが入力されると図
１５の全出力信号ＡＳＰＣi Ｂ1 が“Ｌ”となり、これ
により図１６の回路の出力信号ＣＳ1 が“Ｈ”となる。
【００３８】これにより、図１１の活性化信号出力回路
に対応する図１７の回路において、不良アドレスが入力
された時は活性化信号ＣＥＮＢに応じてカラムゲート活
性化信号ＣＥＲＥＣが“Ｈ”となり、不良アドレス以外
の場合には活性化信号ＣＥＮＢに応じてカラムゲート活
性化信号ＣＥＮＢＬが“Ｈ”となる。
に対応する図１７の回路において、不良アドレスが入力
された時は活性化信号ＣＥＮＢに応じてカラムゲート活
性化信号ＣＥＲＥＣが“Ｈ”となり、不良アドレス以外
の場合には活性化信号ＣＥＮＢに応じてカラムゲート活
性化信号ＣＥＮＢＬが“Ｈ”となる。
【００３９】次にカラム救済を確実に行うための手段に
ついて説明する。ここではカラムの不良としてビット線
にリークがある場合について説明する。ビット線リーク
があると、読み出し時においては、プリチャージ電位が
リークするため誤読み出しをする。またこのビット線リ
ークはこの不良アドレスを冗長アドレスにおきかえても
問題となる可能性がある。
ついて説明する。ここではカラムの不良としてビット線
にリークがある場合について説明する。ビット線リーク
があると、読み出し時においては、プリチャージ電位が
リークするため誤読み出しをする。またこのビット線リ
ークはこの不良アドレスを冗長アドレスにおきかえても
問題となる可能性がある。
【００４０】データ書き込み時、各ビット線は入力デー
タをラッチし後、所定の電位が加えられる。この時不良
アドレスの図１２中のラッチ回路中のＮode１およびＮo
de２のラッチ状態は、外部からデータを送って設定する
ことはできない。なぜなら、すでに冗長カラムにおきか
えを行っているので、アドレスを入力しても不良のビッ
ト線のカラム選択信号ＣＳＬが“Ｈ”になることはな
く、冗長カラムのカラム選択信号ＣＳＬが“Ｈ”となる
のみだからである。
タをラッチし後、所定の電位が加えられる。この時不良
アドレスの図１２中のラッチ回路中のＮode１およびＮo
de２のラッチ状態は、外部からデータを送って設定する
ことはできない。なぜなら、すでに冗長カラムにおきか
えを行っているので、アドレスを入力しても不良のビッ
ト線のカラム選択信号ＣＳＬが“Ｈ”になることはな
く、冗長カラムのカラム選択信号ＣＳＬが“Ｈ”となる
のみだからである。
【００４１】もし不良アドレスのビット線に対し、ラッ
チ回路のＮode １が“Ｈ”、Ｎode２が“Ｌ”の状態
（“１”書き込み状態）になっているとすると、ＶBTが
ＶccからＶM にひき上げられた後に、ＶM からリークビ
ット線を通して電流がリークする。ＶM は昇圧回路の出
力であるから、リークが大きいとその出力電位が低下す
る可能性がある。このＶM は各ビット線に対して共通で
あるから、正常アドレスのビット線レベルも低下し、結
果として誤書き込みを生ずるおそれがある。よって不良
ビット線はＮode １が“Ｌ”、Ｎode ２が“Ｈ”の状態
にラッチされている必要がある。
チ回路のＮode １が“Ｈ”、Ｎode２が“Ｌ”の状態
（“１”書き込み状態）になっているとすると、ＶBTが
ＶccからＶM にひき上げられた後に、ＶM からリークビ
ット線を通して電流がリークする。ＶM は昇圧回路の出
力であるから、リークが大きいとその出力電位が低下す
る可能性がある。このＶM は各ビット線に対して共通で
あるから、正常アドレスのビット線レベルも低下し、結
果として誤書き込みを生ずるおそれがある。よって不良
ビット線はＮode １が“Ｌ”、Ｎode ２が“Ｈ”の状態
にラッチされている必要がある。
【００４２】そこで、データ書き込み時においてページ
データを入力する前に、予め全ビット線を、Ｎode １が
“Ｌ”、Ｎode ２が“Ｈ”の状態にリセットする。これ
には、ビット線リセット信号ＢＲＥＳＥＴを“Ｈ”と
し、クロックφA1，φA2を“Ｌ”、クロックφB1，φB2
を“Ｈ”とした後、クロックφA2を“Ｈ”、クロックφ
B1を“Ｌ”とすればよい。この後、リセット信号ＢＲＥ
ＳＥＴを“Ｌ”とした後、ページデータの入力を開始す
る。これによってリークビット線が書き込み時にチップ
全体に悪影響を及ぼすのを防ぐことができる。
データを入力する前に、予め全ビット線を、Ｎode １が
“Ｌ”、Ｎode ２が“Ｈ”の状態にリセットする。これ
には、ビット線リセット信号ＢＲＥＳＥＴを“Ｈ”と
し、クロックφA1，φA2を“Ｌ”、クロックφB1，φB2
を“Ｈ”とした後、クロックφA2を“Ｈ”、クロックφ
B1を“Ｌ”とすればよい。この後、リセット信号ＢＲＥ
ＳＥＴを“Ｌ”とした後、ページデータの入力を開始す
る。これによってリークビット線が書き込み時にチップ
全体に悪影響を及ぼすのを防ぐことができる。
【００４３】
【発明の効果】以上述べたように本発明によれば、ＮＡ
ＮＤセルブロック単位で置き換えを行う冗長回路を設け
ることにより、ＮＡＮＤセル型ＥＥＰＲＯＭの製造歩留
りを向上させることができる。
ＮＤセルブロック単位で置き換えを行う冗長回路を設け
ることにより、ＮＡＮＤセル型ＥＥＰＲＯＭの製造歩留
りを向上させることができる。
【図１】本発明の一実施例のＮＡＮＤセル型ＥＥＰＲＯ
Ｍの全体構成を示す図。
Ｍの全体構成を示す図。
【図２】ＮＡＮＤセルの平面図と等価回路図。
【図３】図２(a) のＡ−Ａ′およびＢ−Ｂ′断面図。
【図４】ＮＡＮＤセルアレイの等価回路図。
【図５】４ＭビットＮＡＮＤセルアレイの冗長回路構成
を示す図。
を示す図。
【図６】図１のロウデコーダの構成を示す図。
【図７】ロウデコーダ内のブロック選択回路を示す図。
【図８】ロウ冗長回路の冗長ブロックの使用を決定する
回路を示す図。
回路を示す図。
【図９】ロウ冗長回路の不良ブロックアドレスを記憶す
る回路を示す図。
る回路を示す図。
【図１０】ロウ冗長回路のブロック置換えのロジック回
路を示す図。
路を示す図。
【図１１】ブロック選択回路の活性化信号出力回路を示
す図。
す図。
【図１２】図１のビット線制御回路の構成を示す図。
【図１３】カラム冗長回路の冗長カラムの使用を決定す
る回路を示す図。
る回路を示す図。
【図１４】冗長カラム選択回路を示す図。
【図１５】カラム冗長回路の不良カラムアドレスを記憶
する回路を示す図。
する回路を示す図。
【図１６】カラム冗長回路のカラム置換えのロジック回
路を示す図。
路を示す図。
【図１７】カラムゲートの活性化信号出力回路を示す
図。
図。
２１…メモリセルアレイ、 ２２…ロウデコーダ、 ２３…制御ゲート制御回路、 ２４…基板電位制御回路、 ２５…データ入出力バッファ、 ２６…ビット線制御回路、 ２７…カラムデコーダ、 ２８…アドレスバッファ、 ２９…ロウ冗長回路、 ３０…カラム冗長回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 寧夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 岩田 佳久 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内
Claims (1)
- 【請求項１】半導体基板に電荷蓄積層と制御ゲートが積
層形成され、電荷蓄積層と基板間の電荷授受により電気
的書換えを可能としたメモリセルが複数個ずつ直列接続
されてＮＡＮＤセルを構成してマトリクス配列されたセ
ルアレイを有し、ＮＡＮＤセルブロック単位で置き換え
を行なう冗長回路を有することを特徴とする不揮発性半
導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26458291A JPH05109292A (ja) | 1991-10-14 | 1991-10-14 | 不揮発性半導体記憶装置 |
| DE69221809T DE69221809T2 (de) | 1991-10-14 | 1992-10-13 | Elektrisch löschbare und programmierbare Festwertspeicherschaltung vom Typ NAND-Zell mit Redundanz |
| EP92309295A EP0537973B1 (en) | 1991-10-14 | 1992-10-13 | Nand-cell type electrically erasable and programmable read- only memory with redundancy circuit |
| US07/960,882 US5278794A (en) | 1991-10-14 | 1992-10-14 | NAND-cell type electrically erasable and programmable read-only memory with redundancy circuit |
| KR1019920018861A KR950004869B1 (ko) | 1991-10-14 | 1992-10-14 | 불휘발성 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26458291A JPH05109292A (ja) | 1991-10-14 | 1991-10-14 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109292A true JPH05109292A (ja) | 1993-04-30 |
Family
ID=17405297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26458291A Pending JPH05109292A (ja) | 1991-10-14 | 1991-10-14 | 不揮発性半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5278794A (ja) |
| EP (1) | EP0537973B1 (ja) |
| JP (1) | JPH05109292A (ja) |
| KR (1) | KR950004869B1 (ja) |
| DE (1) | DE69221809T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001118393A (ja) * | 1999-09-06 | 2001-04-27 | Samsung Electronics Co Ltd | 不揮発性半導体メモリ装置及びそれのプログラム検証方法 |
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| JP2738195B2 (ja) * | 1991-12-27 | 1998-04-08 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
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| US5657332A (en) * | 1992-05-20 | 1997-08-12 | Sandisk Corporation | Soft errors handling in EEPROM devices |
| JP3412839B2 (ja) * | 1992-07-01 | 2003-06-03 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| JP3020355B2 (ja) * | 1992-08-03 | 2000-03-15 | シャープ株式会社 | 不揮発性メモリ及びその書き込み方法 |
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| US5623444A (en) * | 1994-08-25 | 1997-04-22 | Nippon Kokan Kk | Electrically-erasable ROM with pulse-driven memory cell transistors |
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