JP3447814B2

JP3447814B2 - 不揮発性半導体記憶装置

Info

Publication number: JP3447814B2
Application number: JP19705594A
Authority: JP
Inventors: 寛中村; 佳久岩田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-08-22
Filing date: 1994-08-22
Publication date: 2003-09-16
Anticipated expiration: 2018-09-16
Also published as: JPH0863983A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的書替え可能な不
揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮ
ＡＮＤセル構成のメモリセルアレイを有するＥＥＰＲＯ
Ｍに関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が
可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース，ドレインを
隣接するもの同士で共用する形で直列接続し、これを一
単位としてビット線に接続するものである。メモリセル
は通常、電荷蓄積層と制御ゲートが積層されたＦＥＴＭ
ＯＳ構造を有する。メモリセルアレイは、ｐ型基板又は
ｎ型基板に形成されたｐ型ウェル内に集積形成される。
ＮＡＮＤセルのドレイン側は選択ゲートを介してビット
線に接続され、ソース側はやはり選択ゲートを介してソ
ース線（基準電位配線）に接続される。メモリセルの制
御ゲートは、行方向に連続的に配設されてワード線とな
る。

【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作は
次の通りである。データ書き込みの動作は、ビット線か
ら最も離れた位置のメモリセルから順に行う。選択され
たメモリセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程
度）を印加し、それよりビット線側にあるメモリセルの
制御ゲート及び選択ゲートには中間電位ＶmwL （＝１０
Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ又
は中間電位Ｖｍ（＝８Ｖ程度）を与える。ビット線に０
Ｖが与えられた時、その電位は選択メモリセルのドレイ
ンまで伝達されて、ドレインから浮遊ゲートに電子注入
が生じる。これにより、その選択されたメモリセルのし
きい値は正方向にシフトする。この状態を例えば“１”
とする。ビット線に中間電位が与えられたときは電子注
入が起こらず、従ってしきい値は変化せず、負に止ま
る。この状態は“０”である。

【０００４】データ消去は、ＮＡＮＤセル内の全てメモ
リセルに対して同時に行われる。即ち、全ての制御ゲー
ト，選択ゲートを０Ｖとし、ビット線及びソース線を浮
遊状態として、ｐ型ウェル及びｎ型基板に高電圧２０Ｖ
を印加する。これにより、全てのメモリセルで浮遊ゲー
トの電子がｐ型ウェルに放出され、しきい値は負方向に
シフトする。

【０００５】データ読み出し動作は、選択されたメモリ
セルの制御ゲートを０Ｖとし、それ以外のメモリセルの
制御ゲート及び選択ゲートを電源電位Ｖcc（＝３Ｖ）又
はＶccより高い電位Ｖh （＝５Ｖ程度）として、選択メ
モリセルで電流が流れるか否かを検出することにより行
われる。

【０００６】このＮＡＮＤセル型ＥＥＰＲＯＭの従来の
ビット線制御回路を図１９に、図１９中の（エ）の部分
の変更例を図２０に、データ書き込み動作の従来例を図
２１に、データ読み出し動作の従来例を図２２に示す。
また、図１９，図２０中のＢＬＣＲＬノードは図６中の
（ｃ）の構成の回路で制御される。ヒューズはビット線
１本に１個の場合以外にビット線複数本に１本（図２０
中のヒューズＦ２はビット線８本にヒューズ１個の場合
に相当）の場合もあるが、動作タイミングに影響は及ぼ
さない。

【０００７】図２１に示された動作では、信号ＢＬＣＤ
が０ＶからＶccとなる時にビット線が８Ｖまで充電され
た状態にある。つまり、書き込み動作の開始時にビット
線をＶccまで充電した後に、さらにトランジスタＱp5，
ＢＬＣＲＬノードを介してＶccから８Ｖまで充電し、そ
の後に信号ＢＬＣＤを０ＶからＶccとする。このよう
に、トランジスタＱp5，ＢＬＣＲノードを介するビット
線への８Ｖ充電動作を含むため、ＢＬＣＲＬ制御回路と
して図６（ｃ）のようにＶcc電位とＶMBL （接続時には
８Ｖにある）電位の充電動作用トランジスタがそれぞれ
１つずつ必要となる。

【０００８】また、図２１のように、ビット線一括８Ｖ
充電動作をするためには、ヒューズが必要となる。この
理由を以下に説明する。８Ｖ電位（ＶMBL 電位）はＶcc
電位より高い電位なのでチップ内部で昇圧回路により発
生させる必要があるが、一般にチップの面積を大幅に増
大させないために昇圧回路のパターンはそれほど大きく
できず、従って昇圧回路の電流供給能力は電源電圧の供
給能力よりずっと低い。リーク電流の大きいビット線が
存在する場合には、リダンダンシーで置き換える、等の
方法でリーク電流の大きいビット線と対応するフリップ
フロップの接続を避けることができ、フリップフロップ
ＦＦと不良ビット線の接続に起因する不良を防止でき
る。

【０００９】しかしながら、信号ＢＬＣＵ，ＢＬＣＲＬ
をビット線毎にデコードする機能がビット線制御回路中
には存在しない。従って、前記のビット線一括８Ｖ充電
動作を行う際にリーク電流の大きいビット線が１本以上
ある場合には、チップ内部昇圧の８Ｖ電位は、昇圧回路
の電流供給能力が低いため、正常なビット線のプリチャ
ージ電圧までもこのリーク電流によりレベル低下する
（１Ｖ程度の電圧になることもあり得る）。ビット線プ
リチャージレベルが１Ｖ程度になると、ビット線とフリ
ップフロップＦＦのショート動作において、ＶＢＩＴＨ
が１Ｖ程度まで低下し、ノードＮ１，Ｎ２がフローティ
ング状態となる可能性がある。すると、書き込み動作に
おいて、正常なビット線に接続されたメモリセルにおけ
る誤動作を招く危険があり、また８Ｖ充電時間として書
き込み動作中に設定してある時間を無駄に消費して書き
込み動作の長時間化を招く危険もある。また、リーク電
流が大きいビット線が１本以上あるチップは、リダンダ
ンシーによる置き換えを行わず全て不良とすることにす
ると、製品の良品率が低下し、製品の価格の高騰を招
く。

【００１０】このような問題点を防ぐために、図１９，
図２０中のヒューズが設けられており、リーク電流が流
れるビット線に対応するヒューズを切断し、リーク電流
を無くし、８Ｖ電位のレベル低下を防ぐ方式を従来は用
いていた。しかしながら、このヒューズはチップ中に数
百〜数千個も必要なので、チップ面積の増大につなが
る。

【００１１】以上の動作説明から明らかなように、ＮＡ
ＮＤセル型ＥＥＰＲＯＭでは、データ書き込み動作の初
めにビット線を一括に８Ｖ程度まで充電する動作を含む
ために、リーク電流の大きいビット線が１本以上ある場
合には、正常なビット線に接続されたメモリセルにおけ
る誤動作を招く危険があり、また８Ｖ充電時間として書
き込み動作中に設定してある時間を無駄に消費して書き
込み動作の長時間化を招く危険もあった。また、リーク
電流が大きいビット線が１本以上あるチップは、リダン
ダンシーによる置き換えを行わず全て不良とすることに
すると、製品の良品率が低下する、という問題があっ
た。

【００１２】この問題を解決する一つの方法として、こ
れまではビット線１本毎にヒューズ１個、又は複数本の
ビット線にヒューズ１個を設けていた。しかしながら、
このヒューズはチップ中に数百〜数千個必要なので、チ
ップ面積の増大を招く、という問題点があった。

【００１３】また、従来の書き込み動作には以下に述べ
るような、別の問題もあった。図２１の書き込み動作タ
イミングにおいては、“０”データ書き込みに対応する
ビット線をＶccより高い中間電位（〜８Ｖ）から低下さ
せる際に、図１９中のトランジスタＱp5を介して電位低
下を行っていたが、この電位低下時にはトランジスタＱ
p5の形成されているｎ型ウェル電位は前記中間電位（〜
８Ｖ）、ＢＬＣＲＬノードはＶcc電位となっているた
め、ビット線が５Ｖ程度となるとトランジスタＱp5は３
Ｖ程度のバックバイアスがかかる。

【００１４】このようにトランジスタＱp5にバックバイ
アスがかかった状態でビット線の電位低下を行うことに
なり、ビット線をＶccまで確実に低下させることができ
ず、ＢＬＣＷノードをＶccまで低下させる際にトランジ
スタＱp5のビット線側拡散層とｎウェルの間でｐｎ接合
順方向電流が流れ、ラッチアップの危険が高まる。さら
に、バックバイアスのかかったトランジスタのしきい値
電圧近傍で放電を行うため、トランジスタの抵抗が高く
なり電位低下速度が低下する、即ちビット線電位低下所
要時間が長くなる、等の問題点があった。

【００１５】

【発明が解決しようとする課題】このように、従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭにおいては、リーク電流の大
きいビット線が１本以上存在する場合には、データ書き
込み誤動作，書き込み動作の長時間化，良品率の低下、
等を招く問題があり、この問題を解決するためにヒュー
ズを用いるとチップサイズが増大する、という問題があ
った。また、書き込み動作時の“０”データ書き込みに
対応するビット線の中間電位からの電位低下動作におい
て、電源電圧まで確実に低下できずラッチアップの危険
が高まる、ビット線電位低下所要時間が長時間化する、
という問題があった。

【００１６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、リーク電流の大きいビ
ット線があっても、データ書き込み誤動作、良品率の低
下を防止することができ、高速な書き込み動作をチップ
面積を増大させることなく実現し得る不揮発性半導体記
憶装置を提供することにある。

【００１７】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち本発
明は、半導体基板に電荷蓄積層と制御ゲートが積層形成
され、電荷蓄積層と基板の間の電荷の授受により電気的
書替えが行われるメモリセルが配列形成されたメモリセ
ルアレイと、このメモリセルアレイのビット線方向の一
端部に設けられた、読み出しデータと書き込みデータの
ラッチ動作を行うデータラッチ兼センスアンプと、書き
込み動作中に所定のデータ書き込みを行うメモリセルに
対応するビット線を電源電圧より高い電圧に設定する手
段と、前記ビット線の電位をセンスし、前記データラッ
チ兼センスアンプにラッチされたデータが前記ビット線
の電位レベルと一致するか否かを判定すると共に、該判
定の結果が不一致の場合に前記ラッチされたデータの反
転動作を実行する手段とを備えた不揮発性半導体記憶装
置において、前記ビット線を電源電圧より高い電圧に設
定する動作中に、前記判定・反転動作が実行状態にある
ことを特徴とする。また本発明は、半導体基板に電荷蓄
積層と制御ゲートが積層形成され、電荷蓄積層と基板の
間の電荷の授受により電気的書替えが行われるメモリセ
ルが配列形成されたメモリセルアレイと、このメモリセ
ルアレイのビット線方向の一端部に設けられた、読み出
しデータと書き込みデータのラッチ動作を行うデータラ
ッチ兼センスアンプと、書き込み動作中に所定のデータ
書き込みを行うメモリセルに対応するビット線を電源電
圧より高い電圧に設定する手段とを備えた不揮発性半導
体記憶装置において、前記書き込み動作中に、前記ビッ
ト線とデータラッチ兼センスアンプの導通化動作と、前
記電源電圧より高い電圧にあるビット線の電源電圧への
設定動作を含み、前記電源電圧への設定動作中に前記ビ
ット線とデータラッチ兼センスアンプが導通状態にある
ことを特徴とする。

【００１８】

【作用】本発明においては、データ書き込み動作中に、
ビット線に一括してＶccより高い電位を充電する動作を
用いない、つまり各ビット線と対応するフリップフロッ
プＦＦを接続する際のビット線電位がＶcc電位以下とな
る動作をデータ書き込み動作として用いる。また、書き
込み動作時に“０”データ書き込みに対応するビット線
の中間電位からの低下をビット線とフリップフロップを
導通状態に保ったまま、フリップフロップのノードを電
位低下させることにより実現する。

【００１９】このようにして本発明によれば、リーク電
流の大きいビット線が存在するチップにおいても、ヒュ
ーズを用いることによるチップ面積増大を招くことな
く、信頼性が高く、また良品率の低下を招くことのない
高速な書き込み動作を実現することが可能となる。

【００２０】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例に係わるＮＡＮＤセル
型ＥＥＰＲＯＭの構成を示すブロック図である。メモリ
セルアレイ１に対して、データ書き込み，読み出し，再
書き込み及びベリファイ読み出しを行うためにビット線
制御回路２が設けられている。このビット線制御回路２
はデータ入出力バッファ６につながり、アドレスバッフ
ァ４からのアドレス信号を受けるカラムデコーダ３の出
力を入力として受ける。また、メモリセルアレイ１に対
して制御ゲート及び選択ゲートを制御するためにロウ・
デコーダ５が設けられ、メモリセルアレイ１が形成され
るｐ基板（又はｐ型ウェル）の電位を制御するための基
板電位制御回路７が設けられている。

【００２１】ビット線制御回路２は主にＣＭＯＳフリッ
プフロップから成り、書き込むためのデータのラッチや
ビット線の電位を読むためのセンス動作、また書き込み
後のベリファイ読み出しのためのセンス動作、さらに再
書き込みデータのラッチを行う。

【００２２】図２（ａ）（ｂ）は、メモリセルアレイの
１つのＮＡＮＤセル部分の平面図と等価回路図であり、
図３（ａ）（ｂ）はそれぞれ図２（ａ）のＡ−Ａ′及び
Ｂ−Ｂ′断面図である。素子分離酸化膜１２で囲まれた
ｐ型シリコン基板（又はｐ型ウェル）１１に複数のＮＡ
ＮＤセルからなるメモリセルアレイが形成されている。
１つのＮＡＮＤセルに着目して説明するとこの実施例で
は、８個のメモリセルＭ１〜Ｍ８が直列接続されて１つ
のＮＡＮＤセルを構成している。

【００２３】メモリセルはそれぞれ、基板１１にゲート
絶縁膜１３を介して浮遊ゲート１４（１４₁ ，１４₂ ，
…，１４₈ ）が形成され、この上に層間絶縁膜１５を介
して制御ゲート１６（１６₁ ，１６₂ ，…，１６₈ ）が
形成されて、構成されている。これらのメモリセルのソ
ース，ドレインであるｎ型拡散層１９（１９₀ ，１９
₁ ，…，１９₁₀）は隣接するもの同士共用する形で接続
され、これによりメモリセルが直列接続されている。

【００２４】ＮＡＮＤセルのドレイン側，ソース側には
夫々、メモリセルの浮遊ゲート，制御ゲートと同時に形
成された選択ゲート１４₉ ，１６₉ 及び１４₁₀，１６₁₀
が設けられている。素子形成された基板上はＣＶＤ酸化
膜１７により覆われ、この上にビット線１８が配設され
ている。ビット線１８はＮＡＮＤセルの一端のドレイン
側拡散層１９にはコンタクトさせている。行方向に並ぶ
ＮＡＮＤセルの制御ゲート１４は、共通に制御ゲート線
ＣＧ１，ＣＧ２，…，ＣＧ８として配設されている。こ
れら制御ゲート線はワード線となる。選択ゲート１４
₉ ，１６₉ 及び１４₁₀，１６₁₀もそれそぞれ行方向に連
続的に選択ゲート線ＳＧ１，ＳＧ２として配設されてい
る。

【００２５】図４は、このようなＮＡＮＤセルがマトリ
クス配列されたメモリセルアレイの等価回路を示してい
る。図５は図１中のビット線制御回路２の具体的な構成
を示す図である。データラッチ兼センスアンプとして、
ＥタイプｐチャネルＭＯＳトランジスタＱp1，Ｑp2，Ｑ
p3，Ｑp4とＥタイプｎチャネルＭＯＳトランジスタＱn
1，Ｑn2により構成されるＣＭＯＳフリップフロップＦ
Ｆを有する。このフリップフロップＦＦは、１本のビッ
ト線に対し１つの割合で設けられている。

【００２６】ＣＭＯＳフリップフロップＦＦのビット線
側のノードＮ１は、ＥタイプｎチャネルＭＯＳトランジ
スタＱn6、ＤタイプｎチャネルＭＯＳトランジスタＱD1
の直列回路を介してビット線ＢＬに接続される。ｎチャ
ネルＭＯＳトランジスタＱn6，ＱD1は、それぞれ制御信
号ＢＬＣＤ，ＢＬＴＲによって制御されて、ＣＭＯＳフ
リップフロップＦＦとビット線の間を接続したり切り離
したりする。信号ＢＬＴＲ，ＢＬＣＤは、書き込み時に
一時的にＶＭＷＬノードと接続状態になり、このときに
はＶＭＷＬ＝１０Ｖであるため、ＢＬＴＲ，ＢＬＣＤも
１０Ｖとなり、ビット線ＢＬをノードＮ１と同電位に設
定する。

【００２７】また、信号ＢＬＴＲ，ＢＬＣＤは、それぞ
れ読み出し時にはＶcc，０Ｖとなって、ビット線電位を
ノードＢＬＳまで転送すると共に、ノードＢＬＳとノー
ドＮ１の間を非導通とする。

【００２８】ビット線ＢＬには、プリチャージ信号ＢＬ
ＣＵにより制御されるプリチャージ用のＥタイプｐチャ
ネルＭＯＳトランジスタＱp5が設けられている。このト
ランジスタＱp5の形成されるｎウェル（若しくはｎ基
板）電圧はＢＬＣＷ電位に設定されている。このトラン
ジスタＱp5を介して、プリチャージ動作時にはビット線
ＢＬはＢＬＣＲＬ電位に設定される。

【００２９】フリップフロップＦＦのノードＮ２は、接
地電位０Ｖとの間にＥタイプｎチャネルＭＯＳトランジ
スタＱn3，Ｑn4の直列回路が設けられている。これらの
うち、ＭＯＳトランジスタＱn3のゲートにはビット線電
位センス時に“Ｈ”となるビット線電位センス信号ＢＬ
ＳＥＮが入力され、残りのＭＯＳトランジスタＱn4のゲ
ートは前記トランジスタＱn6とＱD1の間のノードＢＬＳ
により制御される。

【００３０】これらのＭＯＳトランジスタにより、読み
出し動作中にはビット線電位に応じてフリップフロップ
ＦＦのラッチデータが設定される。具体的には、ビット
線が“Ｈ”にあればノードＮ１，Ｎ２はそれぞれ
“Ｈ”，“Ｌ”に、またビット線が“Ｌ”にあればノー
ドＮ１，Ｎ２はそれぞれ“Ｌ”，“Ｈ”に設定される。

【００３１】また、フリップフロップＦＦのノードＮ１
と接地電位０Ｖとの間にＥタイプｎチャネルＭＯＳトラ
ンジスタＱn5が設けられている。このトランジスタＱn5
ではフリップフロップＦＦのリセット動作時に“Ｈ”と
なるフリップフロップのリセット信号ＬＲＳＴがゲート
に入力されており、ノードＮ１，Ｎ２がそれぞれ
“Ｌ”，“Ｈ”となるようにリセットを行う動作を実現
する。

【００３２】また、フリップフロップＦＦを構成するＭ
ＯＳトランジスタＱp1，Ｑp2のゲートにはそれぞれ信号
ＳＡＰ，ＳＡＰＴが入力されている。信号ＳＡＰは前記
フリップフロップのリセット動作時に“Ｈ”となりＱｐ
１をオフ状態とし、前記リセット動作時にＱp1，Ｑp3，
Ｑn5のパスで流れる貫通電流を防ぐ役割を果たしてい
る。前記リセット動作時以外には信号ＳＡＰは“Ｌ”状
態に保たれ、フリップフロップＦＦのデータ保持状態を
実現している。また、信号ＳＡＰＴは通常は“Ｌ”に保
たれた状態にあり、フリップフロップＦＦのデータ保持
状態を実現している。

【００３３】また、ＶＢＩＴＨはフリップフロップＦＦ
のｐチャネルＭＯＳトランジスタＱp1〜4 が形成される
ｎ型ウェル、及びｐチャネルＭＯＳトランジスタＱp1，
Ｑp2の共通ソースノードに与えられる電位で、通常Ｖcc
であり、書き込み動作時には一時的にＶＭＢＬノードと
接続される。このときには、ＶＭＢＬノードは８Ｖとな
るため、ＶＢＩＴＨノードも８Ｖとなる。

【００３４】また、プリチャージ電位ＢＬＣＲＬは通常
Ｖcc電位にある。このＢＬＣＲＬ電位は図６の（ａ）又
は（ｂ）のように電源電圧Ｖccと接続されている。図６
（ａ）の信号ＡはＶccレベルにあり、Ｄタイプｎチャネ
ルＭＯＳトランジスタＱD2を介してＶcc電位がＢＬＣＲ
Ｌに供給されている。

【００３５】次に、このように構成されたＥＥＰＲＯＭ
のデータ書き込み，データ読み出し動作をそれぞれ図
７，図８を用いて説明する。但し、図７，図８のタイミ
ング図はＢＬＣＲＬ電位設定部分として図６（ａ）を用
いた場合の動作を示している。

【００３６】まず、書き込み動作を説明する。図７のタ
イミング図ではビット線制御回路２の書き込みデータの
入出力バッファ６からのデータロード動作を除く書き込
み動作を示している。まず、書き込みに先立って、メモ
リセルは制御ゲートを全て０Ｖとし、メモリセルが形成
されるｐ基板（又はｐ型ウェルとｎ基板）を高電圧Ｖpp
（〜２０Ｖ）とし、一括してデータ消去される。続い
て、書き込みデータがデータ入出力バッファ６から入出
力線ＩＯ，／ＩＯ（実施例中の回路図では省略されてい
るが、通常はＩＯはノードＮ１，／ＩＯはノードＮ２と
トランジスタを介して接続されている）を介してＣＭＯ
ＳフリップフロップＦＦにラッチされる。引き続いて、
図７中に示された書き込み動作が開始する。

【００３７】動作開始の時点でビット線は０ＶとＶccの
いずれかの電圧或いは０ＶとＶccの間の電圧にある。ま
た、動作開始時には“１”データ書き込みを行うメモリ
セルに対応する（つまり、このメモリセルと選択ゲー
ト，非選択メモリセルなどを介して接続されたビット線
と、ＭＯＳトランジスタＱD1，Ｑn6を介して接続された
状態にある）フリップフロップＦＦのノードＮ１は、
“Ｌ”に設定されている。一方、“０”データ書き込み
を行うメモリセルに対応するフリップフロップＦＦのノ
ードＮ１は“Ｈ”に設定されている。

【００３８】まず、信号ＢＬＣＵが“Ｌ”となってビッ
ト線がＢＬＣＲＬ電位、つまりＶcc電位にプリチャージ
される。プリチャージが終わると、ＢＬＣＵが“Ｈ”と
なってビット線ＢＬはフローティング状態となる。この
後、信号ＢＬＣＤがＶccとなりビット線ＢＬとノードＮ
１が接続され、データ“１”書き込みに対応するビット
線が０Ｖまで放電される。引き続き、ＶＢＩＴＨ電位が
Ｖccから８Ｖ（＝ＶＭＢＬ電位）となるのに伴って、Ｃ
ＭＯＳフリップフロップの２つのノード（ノードＮ１，
Ｎ２）もデータに応じて０Ｖと８Ｖとなる。また、この
時点では、選択メモリセルを含むＮＡＮＤセル中の全制
御ゲートＣＧとビット線コンタクト側の選択ゲートＳＧ
１が０ＶからＶccまで充電されている。この時点では、
信号ＢＬＣＤ，ＢＬＴＲはＶcc電位にあるため、８Ｖ電
位はビット線ＢＬには転送されない。

【００３９】引き続き、信号ＢＬＣＤ，ＢＬＴＲがＶcc
から１０Ｖとなると、ビット線ＢＬは書き込みデータに
応じて、データ“１”書き込みに対応するビット線は０
Ｖのまま保持され、データ“０”書き込みに対応するビ
ット線は８Ｖとされる。また、選択メモリセルを含むＮ
ＡＮＤセル中の全制御ゲートＣＧとビット線コンタクト
側の選択ゲートＳＧ１がＶccから１０Ｖまで充電され
る。引き続いて、選択メモリセルのゲートに対応する制
御ゲート、例えば制御ゲートＣＧ２が選択された場合に
はＣＧ２のみが１０Ｖから２０Ｖまで充電される。

【００４０】一定時間（〜４０μｓｅｃ）の後に、選択
メモリセルを含むＮＡＮＤセル中の全制御ゲートＣＧと
ビット線コンタクト側の選択ゲートＳＧ１が０Ｖにリセ
ットされる。また、信号ＢＬＣＤが０Ｖとなりビット線
ＢＬとＣＭＯＳフリップフロップＦＦは切り離される。
続いて、信号ＢＬＣＵが０Ｖとなり、ビット線は全てＶ
cc電位に設定される。また、ＶＢＩＴＨ電位がＶcc電位
に設定されるのに伴い、フリップフロップＦＦのノード
のうち“Ｈ”側の電位が８ＶからＶccとなる。続いて、
信号ＢＬＣＵがＶccとなりビット線へのＶcc電位の充電
が終了すると共に、信号ＢＬＣＷ，ＢＬＴＲがＶcc電位
となり、またＶＭＢＬ電位がＶccとなった後、書き込み
動作が終了する。

【００４１】ここで、書き込み動作開始後の全ビット線
一括充電動作では、トランジスタＱD2，Ｑp5を介してＶ
cc電位までしか充電せず、トランジスタＱD2，Ｑp5を介
した経路ではチップ内部昇圧電位８Ｖを充電する必要は
ないため、このときのビット線の充電には昇圧回路から
の電流を用いる必要はなく電源を用いればよいので、リ
ーク電流の大きいビット線が存在するチップに備えてト
ランジスタＱP5と電源の間にヒューズを設ける必要はな
い。なお、このヒューズに関する説明は後に詳しく述べ
る。

【００４２】引き続き、読み出し動作の説明を図８のタ
イミング図を用いて説明する。読み出し動作開始時はビ
ット線電位は０Ｖ以上Ｖcc以下の電位にある。読み出し
動作では、まずプリチャージ信号ＢＬＣＵがＶccから０
Ｖとなってビット線がＶccにプリチャージされた後、Ｂ
ＬＣＵがＶccとなってプリチャージ動作が終了する。ま
た、信号ＳＡＰが０ＶからＶccとなり、続いて信号ＬＲ
ＳＴが０ＶからＶccとなることにより、フリップフロッ
プＦＦ中のノードＮ１が“Ｌ”レベル、つまり０Ｖに設
定され、従ってノードＮ２（図８中では省略）が“Ｈ”
レベル、つまりＶccとなる。

【００４３】この場合には、信号ＬＲＳＴがＶccとなる
より早く信号ＳＡＰがＶccとなるため、図５中の回路の
フリップフロップＦＦ中でのＭＯＳトランジスタＱp1，
Ｑp3，Ｑn5の経路での貫通電流を防ぐことができ、消費
電流を小さく抑えることができる。前記ノードＮ１が全
て０Ｖとなった後、信号ＳＡＰ，ＬＲＳＴが共に０Ｖと
なり、フリップフロップＦＦのラッチデータのセットが
終わる。

【００４４】また、選択メモリセルを含むＮＡＮＤセル
中の制御ゲートＣＧのうち選択メモリセルのゲート電極
に対応する制御ゲート以外がＶccに充電される、例えば
ＣＧ２が選択された場合にはＣＧ１，ＣＧ３〜８がＶcc
に充電される（以下、選択メモリセルが制御ゲートＣＧ
２をゲート電極とする場合について説明するが、ＣＧ２
以外の制御ゲートが選択された場合も同様の動作を実現
できる。）。また、ソース線側の選択ゲートＳＧ２もＶ
ccに充電される。続いて、ビット線コンタクト側の選択
ゲートＳＧ１がＶccに充電される。

【００４５】この時点で、選択メモリセル（選択された
制御ゲートＣＧ２をゲート電極とするメモリセル）のし
きい値電圧が負、非選択メモリセル（ＣＧ１，ＣＧ３〜
８に対応）のしきい値電圧がＶcc未満のＮＡＮＤセルで
は電流が流れ始める。続いて、チップ内部の昇圧回路に
より発生する高電圧ＶH （ＶH はＶccよりも高い電位）
の昇圧が始まり、選択メモリセルを含むＮＡＮＤセル中
の制御ゲートＣＧのうち選択メモリセルのゲート電極に
対応する制御ゲート以外がＶH に充電される。

【００４６】一定時間（〜１０μｓｅｃ）の後に、選択
メモリセルを含むＮＡＮＤセル中の全ての制御ゲートＣ
Ｇ１〜８、及び両方の選択ゲートＳＧ１，ＳＧ２が０Ｖ
に設定される。この一定時間とはビット線をＶccから
“Ｌ”レベルに相当する電圧までＮＡＮＤセル（＝
“０”データの選択メモリセルを含むＮＡＮＤセル）を
介して放電する所要時間に基づいた値であり、通常
“０”データの選択メモリセルを含むＮＡＮＤセルの中
で最も放電時間が遅いＮＡＮＤセルのビット線放電所要
時間以上に設定される。この時点で、“１”データの選
択メモリセルに対応するビット線電位は“Ｈ”，“０”
データの選択メモリセルに対応するビット線電位は
“Ｌ”となっている。

【００４７】また、ビット線電位センス信号ＢＬＳＥＮ
が０ＶからＶccとなり、ビット線電位がセンスされる。
この時、“Ｈ”にあるビット線に対応するフリップフロ
ップＦＦでは、ＢＬＳ，ＢＬＳＥＮ共に“Ｈ”にあるた
め、Ｑn3，Ｑn4共にオン状態となり、従ってノードＮ２
が“Ｌ”となる（Ｑp2，Ｑp4直列回路よりもＱn3，Ｑn4
直列回路の方が電流駆動能力が大きくなるように設定し
てある。従って、Ｑn3，Ｑn4共にオン状態となるとノー
ドＮ２は“Ｌ”となる。）ため、ノードＮ１は“Ｈ”と
なる。一方、“Ｌ”にあるビット線に対応するフリップ
フロップＦＦでは、ＢＬＳが“Ｌ”にあるためＱn4がオ
フ状態にあり、従ってフリップフロップＦＦのノードＮ
２は“Ｈ”のままであり、ノードＮ１は“Ｌ”のままで
ある。

【００４８】このようにして、ビット線のレベルに応じ
てフリップフロップＦＦのデータ状態が変化又は保持さ
れ、メモリセルデータのフリップフロップＦＦへの読み
出しが実行されると共に、読み出しデータがそのままラ
ッチされる。この後、信号ＢＬＳＥＮが０Ｖとなり、続
いて前記ＩＯ，／ＩＯに読み出しデータが出力されて、
データ出力バッファ６に伝えられ、外部に取り出され
る。また、昇圧回路を非活性状態にしてＶH 電位の発生
を終了し、ＶＣＧＨノードをＶcc電圧に設定する。これ
で読み出し動作が終了する。

【００４９】このように読み出し動作は行われるが、こ
こで補足説明を少し行う。まず、読み出し動作時に非選
択ＣＧ，ＳＧ１，ＳＧ２をＶH 電位（但し、ＶH＞Ｖc
c）まで充電する理由について述べる。非選択ＣＧ，Ｓ
Ｇ１，ＳＧ２をＶcc電位までしか充電しない場合でも、
選択メモリセルを含むＮＡＮＤセル中の“１”データの
メモリセルのしきい値電圧が全てＶccより低い場合に
は、ＮＡＮＤセル中も電流が流れるため、メモリセルの
データを正しく読み出すことができる。しかしながら、
近年半導体メモリ関連の分野で進んでいる電源電圧低減
化や読み出し時間高速化の実現には、読み出し動作時に
非選択ＣＧ，ＳＧ１，ＳＧ２をＶH 電位（但し、ＶH ＞
Ｖcc）まで充電することは有効となる。電源電圧低減化
が進む、例えば５Ｖから３Ｖとなると“１”データのメ
モリセルのしきい値電圧が０Ｖと３Ｖの間になくてはな
らない。つまり、メモリセルのしきい値電圧の分布幅が
５Ｖ未満から３Ｖ未満とならねばならないため、良品率
の低下を招く。

【００５０】ところが、電源電圧が３Ｖ程度でも、読み
出し動作時に、チップ内部の昇圧回路により５Ｖ程度の
電圧ＶH を発生し、非選択ＣＧ，ＳＧ１，ＳＧ２をＶH
電位まで充電することにより、メモリセルのしきい値電
圧の分布幅が３Ｖより広くても、例えば分布幅が４Ｖ程
度であっても良品とすることができる。さらに、メモリ
セルのしきい値電圧が０Ｖ〜３Ｖの範囲内であっても非
選択ＣＧ，ＳＧ１，ＳＧ２の電位がＶccよりもＶH の方
が“０”データの選択メモリセルを含むＮＡＮＤセルを
流れる電流が大きくなるため、ＮＡＮＤセルを介したビ
ット線の放電時間を短縮できる、即ち、非選択ＣＧ，Ｓ
Ｇ１，ＳＧ２の電位を“Ｈ”レベルに固定する時間を短
縮でき、読み出し動作の高速化を実現できる。

【００５１】次に、図８において、非選択ＣＧやＳＧ２
を０ＶからＶccとするタイミングがＳＧ１を０ＶからＶ
ccとするタイミングより早い理由を説明する。読み出し
動作の高速化を実現するために図８の動作では、ビット
線のプリチャージ動作（信号ＢＬＣＵが“Ｌ”にある時
間）と非選択ＣＧ，ＳＧ２のプリチャージ動作（非選択
ＣＧ，ＳＧ２が０ＶからＶccとなるまでの時間）を並行
して行っている。つまり、信号ＢＬＣＵが“Ｌ”にある
間に非選択ＣＧ，ＳＧ２のプリチャージ動作も行ってい
る。

【００５２】ところが、信号ＢＬＣＵが“Ｌ“にある間
にＳＧ１のプリチャージ動作まで行おうとすると、この
時には、選択メモリセル（選択された制御ゲートＣＧ２
をゲート電極とするメモリセル）のしきい値電圧が負、
非選択メモリセル（ＣＧ１，ＣＧ３〜８に対応）のしき
い値電圧がＶcc以下のＮＡＮＤセルでは電流が流れる。
つまり、ＢＬＣＲＬ（Ｖcc電位）からＱp5，ＢＬ，ＮＡ
ＮＤセルを介してメモリセル中のソース線（０Ｖ）まで
電流が定常的に流れ続けるため、この定常電流を流すＮ
ＡＮＤセルが多い場合には消費電流が莫大となる。従っ
て、ＢＬプリチャージ動作とＳＧ１プリチャージ動作を
同時に行うことはできない。このため、非選択ＣＧ，Ｓ
Ｇ２のプリチャージ動作よりＳＧ１動作開始を遅らせて
いる。つまり、図８の動作では［読出し動作に入ってから非選択CG,SG1,SG2がＶH 充電
開始までの時間］＝［｛ＢＬプリチャージ時間と非選択
CG,SG2プリチャージ時間のうち所要時間の長い方の時
間｝＋ＳＧ１プリチャージ時間］となる。この場合、ＳＧ１プリチャージ時間はメモリセ
ル中のＳＧ１配線の近傍にＳＧ１と同電位の低抵抗材配
線を配置させ、メモリセルアレイ中の複数箇所でＳＧ１
配線と低抵抗材配線を接続する、等の方法によりＣＧや
ＳＧ２の場合よりもＳＧ１のプリチャージ所要時間を大
幅に高速化することができる。従って、［読出し動作に入ってから非選択CG,SG1,SG2がＶH 充電
開始までの時間］〜［｛ＢＬプリチャージ時間と非選択
CG,SG2プリチャージ時間のうち所要時間の長い方の時
間｝］とすることができ、従って、ビット線のプリチャージ動
作と非選択ＣＧ，ＳＧ２の０Ｖ→Ｖccの充電動作を並行
して行うことにより読み出し動作の高速化を実現でき
る。

【００５３】図８では、非選択ＣＧ，ＳＧ２に比べてＳ
Ｇ１のプリチャージ動作開始を遅らせることにより読み
出し動作高速化を実現する方式について示したが、ＳＧ
１の代わりにＳＧ２のプリチャージ動作開始を遅らせ、
かつ先程述べた低抵抗材を用いた方法等によりＳＧ２の
プリチャージ動作所要時間の高速化をはかることによ
り、同様に読み出し動作高速化を実現できる（図９参
照）。また、ＳＧ１，ＳＧ２の両方を先程述べた低抵抗
材を用いた方法等によりプリチャージ所要時間の短縮を
はかり、非選択ＣＧのプリチャージ動作開始よりＳＧ
１，ＳＧ２のプリチャージ動作開始を遅らせる、等の方
法も可能である。

【００５４】また、制御ゲートＣＧの配線抵抗が大きい
場合には、図９の動作方式、つまり非選択ＣＧ，ＳＧ１
に比べてＳＧ２のプリチャージ動作を遅らせる方式は読
み出し動作時の信頼性向上をはかるという高速化とは全
く別の観点から見ても有効である。

【００５５】この有効である理由について次に図３
（ａ）を用いて述べる。ノード１６₁ が選択ＣＧ（＝０
Ｖ）である場合を例にとると、ノード１８（ビット線）
がＶccの場合にノード１９₉ が０Ｖにある状態からＶcc
となると、ノード１９₁ は（Ｖcc−Ｖthsgl ）となる。
但し、Ｖthsg1 はビット線コンタクト側選択ゲートＳ１
のしきい値電圧である。すると、ノード１４₁ を介して
のノード１９₁ とノード１６₁ のカップリングにより、
瞬間的にノード１６₁ が０ＶからＶcp1 （但し、Ｖcp1
≦（Ｖcc−Ｖthsg1 ）まで増加する。図８の動作方式を
採用した場合、ＳＧ１が０ＶからＶccとなる時には既に
非選択ＣＧ，ＳＧ２はＶccとなっているため、この時に
は選択メモリセル（選択された制御ゲートＣＧ２をゲー
ト電極とするメモリセル）のしきい値電圧がＶcp1 未
満、非選択メモリセル（ＣＧ１，ＣＧ３〜８に対応）の
しきい値電圧がＶcc未満のＮＡＮＤセルでは電流が流れ
る。

【００５６】ところが、選択メモリセルのしきい値電圧
が正であるものはデータ“１”に対応し、このメモリセ
ルを含むＮＡＮＤセルには本来電流が流れてはならない
ためビット線電位は本来“Ｈ”レベルになくてはならな
いが、実際には選択メモリセルのしきい値電圧が０Ｖよ
り高くＶcp1 未満の場合にはこのＮＡＮＤセルでは上述
したように電流が流れるため、前記電流によるビット線
電位の低下量が大きい場合にはビット線電位が“Ｌ”レ
ベルと判定され、読み出しデータが誤った値となり、不
良となる。制御ゲートＣＧの配線抵抗が小さい場合には
カップリングでＶcp1 まで増加したノード１６₁ 電位は
短時間で０Ｖに戻るので前記ビット線電位の低下量は小
さく不良とならないが、制御ゲートＣＧの配線抵抗が小
さい場合にはカップリングでＶcp1 まで増加したノード
１６₁ 電位は０Ｖに戻るまで長時間かかり、前記ビット
線電位の低下量が大きくなり不良となる危険が高くな
る。

【００５７】図８の動作方式を採用した場合を説明した
が、同様の説明は非選択ＣＧ，ＳＧ１，ＳＧ２のプリチ
ャージを同時に行う際にも当てはまる。ところが、図９
の動作方式を採用した場合にはＳＧ１が０ＶからＶccに
増加するタイミングからＳＧ２が０ＶからＶccに増加す
るタイミングまで待ち時間があるため、この待ち時間の
間にノード１６₁ がＶcp1 から低下することになり、図
８の動作時に比べて前記ビット線電位の低下量がずっと
小さくなり、読み出し不良を招く危険がずっと低くな
る。ＳＧ２〜８が選択される場合においても、同様の現
象は起こり得る。

【００５８】図１０，図１１に読み出し動作の別の実施
例を示す。図１０は図９と同様に非選択ＣＧ，ＳＧ１の
プリチャージ動作をＳＧ２のプリチャージ動作より先に
行うが、図１０では、非選択ＣＧ，ＳＧ１を０ＶからＶ
ccさらにＶH レベルまで充電した後に、ＳＧ２を０Ｖか
らＶccに充電する。従って、非選択ＣＧ，ＳＧ１を読み
出し動作時の最高電圧に充電した後にＳＧ２を０Ｖから
Ｖccとするために、前段落で述べたカップリングによる
選択ＣＧの増加に基づいた読み出し不良の危険を低くで
きる。特に、図９の動作ではＶcc→ＶH の充電に関して
は非選択ＣＧ，ＳＧ１，ＳＧ２で同時に行われるため、
前記カップリングに基づいた読み出し不良がＶcc→ＶH
充電の際に起こり、ＶccからＶH に充電する際に読み出
し不良が起こる危険がある。

【００５９】図１０では、非選択ＣＧ，ＳＧ１をＶH ま
で初めに充電するため非選択ＣＧ，ＳＧ１を０ＶからＶ
H まで充電する際に選択ＣＧが０Ｖからカップリングに
よりＶcp12まで増加したとしても、非選択ＣＧ，ＳＧ１
を０ＶからＶH まで充電してからＳＧ２を０ＶからＶcc
まで充電するまでに待ち時間があるため、選択ＣＧ電位
がＶcp12から低下し、図９の動作よりずっと読み出し不
良の危険がずっと低くなる。

【００６０】以上、選択ＣＧ電位のカップリングによる
上昇による読み出し不良を防ぐ動作を考えてきたが、前
にも述べたように、ＣＧ配線の抵抗が低い場合はこのカ
ップリングの影響の考慮はあまり必要ないため、図１１
のように、非選択ＣＧ，ＳＧ２が０ＶからＶccさらにＶ
H となった後にＳＧ１の充電を行う動作を採用する場合
でも正常動作を実現できる。図１０，図１１の動作は読
み出し高速化の実現につながる場合もある。動作所要時
間として、ＢＬプリチャージ動作の方が非選択ＣＧ，Ｓ
Ｇ１，ＳＧ２のプリチャージ動作より長い際には、図
８，図９の動作では、ＳＧ１やＳＧ２のプリチャージ時
間が非選択ＣＧより十分短い場合では、［読出し動作に入ってから非選択CG,SG1,SG2がＶH 充電
完了までの時間］〜［｛ＢＬプリチャージ時間｝＋｛非
選択ＣＧがＶccからＶH まで充電するまでの時間｝］となり、非選択ＣＧ，ＳＧ１，ＳＧ２をＶccからＶH と
する時間はＢＬプリチャージ動作後に、ＢＬプリチャー
ジ時間とは別に必要となる。

【００６１】図１０，図１１の動作では、ＳＧ１やＳＧ
２のプリチャージ時間が非選択ＣＧより十分短い場合に
は、［読出し動作に入ってから非選択CG,SG1,SG2がＶH 充電
完了までの時間］〜［｛ＢＬプリチャージ時間｝と
｛（非選択ＣＧを０ＶからＶccの充電所要時間）＋（非
選択ＣＧをＶccからＶH の充電所要時間）｝のうちの所
要時間が長い方の時間］となり、ＢＬプリチャージ動作と被選択ＣＧの０Ｖ→Ｖ
cc→ＶH 充電動作を平行して行えるので、（ＢＬプリチ
ャージ時間）＞（非選択ＣＧを０ＶからＶccとする所要
時間）の場合には図１０，図１１の動作は図８，図９の
動作より確実に高速化できる。

【００６２】以上、読み出し動作を図８，図９，図１
０，図１１を用いて説明したが、引き続き、書き込み動
作の図７に示した実施例の変更例の説明を行う。図１２
に、図７の動作タイミングの変更例の一つを示す。図１
２の動作の図７との違いは書き込み動作の初めのビット
線のＶcc電位プリチャージ動作の有無である。図７で
は、書き込み動作の初めに、ＭＯＳトランジスタＱp5を
介して全てのビット線をＶcc電位にプリチャージし、そ
の後に“１”書き込みに対応するビット線のみ０Ｖとす
る。また、“０”書き込みに対応するビット線は、しば
らくＶcc電位に保たれた後に、信号ＢＬＣＤ，ＢＬＴＲ
が共にＶccから１０Ｖとなる際にＶccから８Ｖまで増加
する。しかしながら、あえて書き込み動作の初めにＭＯ
ＳトランジスタＱp5を介して全ビット線Ｖcc充電しなく
ても、フリップフロップＦＦのラッチデータに応じて、
フリップフロップＦＦからトランジスタＱn6，ＱD1を介
してビット線電位を設定することもできる。図１２で
は、このようなフリップフロップＦＦからビット線電位
を設定する動作の実施例を示している。

【００６３】書き込み動作開始時はビット線は０Ｖ以上
Ｖcc以下の電位にあり、この状態がしばらく保たれた
後、信号ＢＬＣＤが０ＶからＶccとなる時に“１”書き
込みに対応するビット線がトランジスタＱn6，ＱD1を介
してフリップフロップＦＦのノードＮ１の電位である０
Ｖに設定される。この時には、信号ＢＬＣＤ，ＢＬＴＲ
はＶcc電位にあるので、“０”書き込みに対応するビッ
ト線のうち、（Ｖcc−Ｖthn ：Ｖthn はトランジスタＱ
n6のしきい値電圧）未満にあるビット線には（Ｖcc−Ｖ
thn ）電位に充電され、（Ｖcc−Ｖthn ）電位以上にあ
るビット線にはトランジスタＱn6がオフ状態にあるため
そのままの電位に保たれる。この後、ＢＬＣＤ，ＢＬＴ
ＲがＶccから１０Ｖとなる時に“０”書き込みに対応す
るビット線が８Ｖとなる。

【００６４】図１２の動作が図７の動作よりも優れてい
る部分は、書き込み動作の初めにビット線の一括Ｖcc充
電をしないため、ビット線一括充電所要時間分だけ書き
込み動作所要時間を高速化できる点である。しかしなが
ら、図１２の動作には問題が生じる場合がある。この問
題が生じる場合の説明をＶcc＝３Ｖ，（Ｖcc−Ｖthn）
＝１Ｖの場合を例にとって以下に行う。

【００６５】問題となる動作はＢＬＣＤ，ＢＬＴＲがＶ
ccから１０Ｖとなるタイミング時である。このときには
“０”書き込みに対応するビット線は最も低い場合には
１Ｖにあり、ＢＬＣＤ，ＢＬＴＲがＶccから１０Ｖとな
ると“０”書き込みに対応するフリップフロップＦＦの
８ＶにあるノードＮ１とショートされる。この場合、Ｂ
ＬＣＤ，ＢＬＴＲがＶccから１０Ｖとなる速度が速いと
１Ｖにあるビット線を充電する前にビット線とノードＮ
１が完全にショートされるので、ノードＮ１が１Ｖ近く
まで急激に低下する。

【００６６】すると、ノードＮ１（〜１Ｖ）とノードＮ
２（〜０Ｖ）の電位差が小さくなると共に、ＶＢＩＴＨ
ノードも１Ｖ近くまで低下する危険があり（８Ｖ電位は
Ｖccより高い電圧であり、チップ内部の昇圧回路で発生
する電圧なので、Ｖcc電位より電流供給能力がずっと低
いため、１Ｖ近くまで低下する危険がある）、ＶＢＩＴ
Ｈノードが１Ｖ程度だとフリップフロップＦＦのノード
Ｎ１，Ｎ２がフローティング状態となりうる（Ｑp1〜4
，Ｑn1〜2 のしきい値電圧が１Ｖ程度の場合）ため、
フリップフロップＦＦのデータ（この場合は“０”デー
タのもの）が誤って反転する危険が高くなり、誤動作を
招きやすくなる。

【００６７】ところが、図７のように、書き込み動作の
開始時に予め全ビット線をＶcc（＝３Ｖ）まで充電して
おくと、“０”データに対応するビット線電位は３Ｖに
あるため、ノードＮ２との電位差が３Ｖもあり、またＶ
ＢＩＴＨ電位も３Ｖ未満に低下することはない。つま
り、図１２のビット線電位＝（Ｖcc−Ｖthn ）＝１Ｖで
ある状態に比べて、Ｑp1〜4 ，Ｑn1〜2 のしきい値電圧
（〜１Ｖ）よりも２Ｖ程度も高い電圧までしかＶＢＩＴ
Ｈは低下しないため、ノードＮ１，Ｎ２がフローティン
グになることがなく、フリップフロップＦＦのラッチデ
ータが反転する危険がずっと低くなる。従って、一般的
に、より信頼性の高い書き込み動作を行うためには、図
１２より図７の動作の方が良いことになる。

【００６８】しかしながら、ＢＬＣＤ，ＢＬＴＲがＶcc
から１０Ｖとなる際の１０Ｖは電源電圧より高い電圧で
あり、チップ内部の昇圧回路で発生する電圧であるた
め、電源電圧に比べると電流供給能力が小さく、ＢＬＣ
Ｄ，ＢＬＴＲノードをＶccから１０Ｖまで充電する速度
は遅くなりがち（現状では数μｓ程度）なので、この場
合には図１２の動作を用いても、ビット線とノードＮ１
が完全にショートする前にビット線はＱn6，ＱD1を介し
てノードＮ１から充電され１Ｖから最低でも３〜４Ｖま
でにはなっている、と考えられる。従って、図１２の動
作を用いても誤動作は起こりにくいと考えられるため、
この場合には、ビット線一括充電所要時間分だけ書き込
み動作所要時間を高速化できる図１２を用いることが望
ましいと言える。

【００６９】図１３に図１２の実施例の変更例を示す。
図１２の動作タイミングでは、ビット線一括充電所要時
間分だけ書き込み動作所要時間を高速化できるという特
長がある半面、ＢＬＣＤ，ＢＬＴＲが１０Ｖになる際に
“０”書き込みに対応するビット線の電圧が１Ｖ程度に
あることが誤動作の要因となりうる、と述べたが、図１
３ではビット線一括充電を行わずに、かつ“０”書き込
み動作の危険をなくす動作タイミングの実施例を示して
いる。

【００７０】図１２の動作との違いは、ＶＢＩＴＨノー
ドのＶccから８Ｖへの充電タイミングよりＢＬＣＤ，Ｂ
ＬＴＲをＶccから１０Ｖへの充電タイミングを早くする
ことである。図１３の動作では、“０”書き込みに対応
するビット線（≧１Ｖ）とノードＮ１（＝Ｖcc）が完全
にショートする際にはＶＢＩＴＨノードもＶccにあり、
Ｖccは電源電圧なので電流供給能力が高いためレベル低
下が小さく（Ｖcc＝３Ｖの場合でも２〜２．５Ｖ程度ま
でしかレベル低下しない）、Ｑp1〜4 ，Ｑn1〜2 のしき
い値電圧（〜１Ｖ）よりも１Ｖ程度或いは１Ｖ以上も高
いので、フリップフロップＦＦのノードＮ１，Ｎ２がフ
ローティングにならないため、ＢＬＣＤ，ＢＬＴＲがＶ
ccから１０Ｖになる際の誤動作は起こらない。

【００７１】また、ビット線とノードＮ１が完全にショ
ートした状態でＶＢＩＴＨをＶccから８Ｖとするので、
“０”書き込みビット線はＶＢＩＴＨと同時に８Ｖまで
充電されるため、ビット線を８Ｖまで充電する際の誤動
作も起こらず、書き込み動作の信頼性を低下させない。
従って、図１３の動作を用いると、信頼性を低下させ
ず、ビット線一括充電所要時間分だけ書き込み動作所要
時間を高速化できる。

【００７２】図１４に図７の実施例の変更例を示す。図
１４では、図７に比べて、“０”書き込みビット線を８
ＶからＶccとする動作時のＶcc充電経路が異なる。図７
の動作タイミングでは、ＭＯＳトランジスタＱp5からＢ
ＬＣＲＬノードを介してビット線を８ＶからＶccとして
いるが、図１４の動作タイミングでは、ＱD1，Ｑn6，Ｑ
p3，Ｑp1からＶＢＩＴＨノードを介してビット線を８Ｖ
からＶccとしている。図１４の方式を用いると、図７の
方式より“０”書き込みビット線放電所要時間を短縮で
きるうえに、“０”書き込みビット線を確実にＶcc電位
に設定できる、という利点がある。この利点について以
下に説明する。

【００７３】図７中の“０”書き込みビット線放電動作
ではＭＯＳトランジスタＱp5からＢＬＣＲノードを介し
て放電を行うが、この時にはＱp5の形成されるｎ型ウェ
ル電位ＢＬＣＷは８Ｖにある。これは、放電前には
“０”書き込みビット線電位が８ＶにあるためＢＬＣＷ
も８Ｖ以上に設定しておかないと、ＢＬＣＷ電位がビッ
ト線電位よりも低くなる。つまり、Ｑp5の形成されてい
るｎウェル電位がＱp5のビット線側ｐ＋拡散層ノード電
位より低くなるため、ｎウェルとｐ⁺ 拡散層の間でｐｎ
接合順方向電流が流れることになり、ラッチアップの原
因となるなどの誤動作を招く危険があるためである。

【００７４】従って、図７の動作ではｎウェル電圧が８
Ｖ、ビット線側でない拡散層（ＢＬＣＲＬノード）がＶ
ccにあるｐチャネルＭＯＳトランジスタＱp5を介して
“０”書き込みビット線の放電を行うわけであり、この
場合には“０”書き込みビット線電位が低下していくに
連れて、ｎウェル電位ＢＬＣＷとトランジスタＱp5の電
位の高い方の拡散層電位（ビット線電位）の差が大きく
なっていく。

【００７５】従って、“０”書き込みビット線電位が低
下していくに連れて、ＭＯＳトランジスタＱp5にバック
バイアスが印加されることになる。例えば、“０”書き
込みビット線が８Ｖから５Ｖになると、Ｑp5のｎウェル
電圧が８Ｖ、電位の低い方の拡散層電位が５Ｖなので、
トランジスタＱp5には３Ｖのバックバイアスが印加され
ることになる。この場合には、Ｑp5のしきい値電圧Ｖth
p はバックバイアスが０Ｖのときの値Ｖthp ＝−１Ｖよ
りも高くなり、Ｖthp ＝−４〜−５Ｖとなることもあ
る。この場合は、Ｑp5のゲート電圧が０Ｖ，ＢＬＣＲＬ
が３Ｖ（＝Ｖccとする）に設定されていても“０”書き
込みビット線は４〜５Ｖまでしか低下できなくなり、
“０”書き込みビット線のＶcc（＝３Ｖ）への放電を実
現できない。そのうえ、４〜５Ｖ近傍への放電において
も、Ｑp5のしきい値電圧近傍での放電動作であるため、
放電速度が遅くなる。

【００７６】一方、図１４の動作では、“０”書き込み
ビット線放電動作時にはＱD1，Ｑn6のゲート電圧は１０
Ｖと高い電圧にあるため、ＱD1，Ｑn6の抵抗は小さく、
またＱp1，Ｑp3が形成されているｎウェル電位はＶＢＩ
ＴＨノードと同電位にあるため、“０”書き込みビット
線放電時にトランジスタＱp1，Ｑp3にはバックバイアス
は印加されない。従って、図７の“０”書き込みビット
線放電の動作に比べて所要時間を短縮することができ、
また確実にＶcc電位まで低下させることができる。

【００７７】図１５に図１４の実施例の変更例を示す。
図１５では、８Ｖ電位の各信号・ノードへの充電と１０
Ｖ電位の充電を同じタイミングで行うことが特徴であ
り、このようにすることにより、昇圧回路による８Ｖ充
電動作と１０Ｖ充電動作を並行して行うことができ、充
電所要時間の短縮を実現できる。

【００７８】図１６は図１５の実施例の変更例を示す。
図１６では、信号ＢＬＣＤ，ＢＬＴＲをＶccから１０Ｖ
とする際に信号ＢＬＳＥＮがＶcc電位にあることが特徴
である。ビット線のうち、“１”書き込みビット線は信
号ＢＬＣＤが０ＶからＶccとなる時にＶccから０Ｖとな
る。また、“０”書き込みビット線はＶcc電位に保たれ
た状態で信号ＢＬＳＥＮが０ＶからＶccとなる。この時
には、“１”書き込みビット線は０Ｖであるためトラン
ジスタＱn4はオフ状態にあり、従って信号ＢＬＳＥＮが
０ＶからＶccとなっても、“１”書き込みに対応するフ
リップフロップＦＦには何の影響も与えない。この時、
“１”書き込みに対応するフリップフロップＦＦのノー
ドＮ２は“Ｈ”にある。

【００７９】また、信号ＢＬＳＥＮが０ＶからＶccとな
る時には、“０”書き込みビット線はＶccであるためト
ランジスタＱn4はオン状態にあるため、トランジスタＱ
n3，Ｑn4を介してノードＮ２が０Ｖと接続される。ま
た、この時には、“０”書き込みに対応するフリップフ
ロップＦＦのノードＮ２は予め０Ｖとなっているので、
結果的には、信号ＢＬＳＥＮが０ＶからＶccとなること
によって、“０”書き込みに対応するフリップフロップ
ＦＦの“０”データラッチが強化（つまり、Ｑn3，Ｑn4
がオン状態にあるため、ノードＮ２の０Ｖ電位への設定
が強化）されることになる。

【００８０】続いて、信号ＢＬＣＤ，ＢＬＴＲがＶccか
ら１０Ｖとなってビット線とノードＮ１が完全にショー
トされる状態となる時には、“１”書き込みビット線と
対応するノードＮ１のショート動作は図１５と同様であ
り、“０”書き込みビット線と対応するノードＮ１のシ
ョート動作はＱn3，Ｑn4がオン状態にありノードＮ２の
０Ｖ電位への設定が強化されるため、ショート動作時に
おける“０”書き込みに対応するフリップフロップＦＦ
のラッチデータ反転という誤動作の危険度をさらに低下
させることができる。つまり、“０”書き込み動作の信
頼性を向上させることができる。

【００８１】図１７に図５に示したビット線制御回路の
構成の別の実施例を示す。図１７の回路では、図５中の
トランジスタＱn3，Ｑn4の代わりに、ｐチャネルＭＯＳ
トランジスタＱp7，Ｑp8が設けられている。Ｑp7，Ｑp8
が形成されているｎウェルはＶＢＩＴＨ電位に設定され
ている。また、図５中の信号ＢＬＳＥＮの代わりに信号
ＢＬＳＥＮＢが用いられており、トランジスタＱp7のゲ
ート電極に入力されている。

【００８２】図１７の回路を用いたときの書き込み動作
の実施例を図１８に示す。図１８中の動作では、図１６
の動作タイミング図における信号ＢＬＳＥＮの代わりに
信号ＢＬＳＥＮＢが用いられており、図１７中の信号Ｂ
ＬＳＥＮＢは図１６中の信号ＢＬＳＥＮの逆位相（信号
ＢＬＳＥＮが０Ｖの時には信号ＢＬＳＥＮＢはＶcc、信
号ＢＬＳＥＮがＶccの時には信号ＢＬＳＥＮＢは０Ｖと
なる）とする。

【００８３】図１８の動作では、信号ＢＬＣＤ，ＢＬＴ
ＲがＶccから１０Ｖとなってビット線とノードＮ１が完
全にショートされる状態となる時に、信号ＢＬＳＥＮＢ
が０Ｖにあるために、“０”書き込みビット線と対応す
るノードＮ１のショート動作は図１５と同様であり、
“１”書き込みビット線と対応するノードＮ１のショー
ト動作はＱp7，Ｑp8がオン状態にありノードＮ２のＶＢ
ＩＴＨ電位への設定が強化されるため、ショート動作に
おける“１”書き込みに対応するフリップフロップＦＦ
のラッチデータ反転という誤動作の危険度をさらに低下
させることができる。つまり、“１”書き込み動作の信
頼性を向上させることができる。

【００８４】続いて、本実施例が従来例に比べて優れて
いる点を述べる。従来のビット線制御回路の回路構成を
図１９に、図１９中の（エ）の変更例を図２０に、従来
例の書き込み，読み出し動作をそれぞれ図２１，図２２
に示す。図５の回路構成と図１９の回路構成の違いは図
１９中のヒューズＦ１であり、他は同じ構成となってい
る。また、図１９，図２０中のＢＬＣＲＬノードは図６
中の（ｃ）の構成の回路で制御される。ヒューズはビッ
ト線１本に１個の場合以外にビット線複数本に１本（図
２０中のヒューズＦ２はビット線８本にヒューズ１個の
場合に相当）の場合もあるが動作タイミングに影響は及
ぼさない。

【００８５】図２１に示された動作と図７の書き込み動
作との違いは、信号ＢＬＣＤが０ＶからＶccとなる時に
図２１の動作ではビット線が８Ｖまで充電された状態に
あることである。つまり、書き込み動作の開始時にビッ
ト線をＶccまで充電した後に、さらにトランジスタＱp
5，ＢＬＣＲＬノードを介してＶccから８Ｖまで充電
し、その後信号ＢＬＣＤを０ＶからＶccとする。このよ
うに、トランジスタＱp5，ＢＬＣＲＬノードを介するビ
ット線への８Ｖ充電動作を含むため、ＢＬＣＲＬ制御回
路として図６（ｃ）のようにＶcc電位とＶMBL （接続時
には８Ｖにある）電位の充電動作用トランジスタがそれ
ぞれ１つずつ必要となる。また、図２１のように、ビッ
ト線一括８Ｖ充電動作をするためには、ヒューズが必要
となる。この理由を以下に説明する。

【００８６】８Ｖ電位（ＶMBL 電位）はＶcc電位より高
い電位なのでチップ内部で昇圧回路により発生する必要
があるが、一般にチップの面積を大幅に増大させないた
めに昇圧回路のパターンはそれほど大きくできず、従っ
て昇圧回路の電流供給能力は電源電圧の供給能力よりず
っと低い。リーク電流の大きいビット線が存在する場合
には、リダンダンシーで置き換える、等の方法でリーク
電流の大きいビット線と対応するフリップフロップの接
続を避けることができ、フリップフロップＦＦと不良ビ
ット線が接続されることに起因する不良を防止すること
ができる。

【００８７】しかしながら、信号ＢＬＣＵ，ＢＬＣＲＬ
をビット毎にデコードする機能がビット線制御回路中に
は存在しない。従って、前記のビット線一括８Ｖ充電動
作を行う際にリーク電流の大きいビット線が１本以上あ
る場合には、チップ内部昇圧の８Ｖ電位は、昇圧回路の
電流供給能力が低いため、正常なビット線のプリチャー
ジ電圧までもこのリーク電流によりレベル低下する（１
Ｖ程度の電圧になることもある）。ビット線プリチャー
ジレベルが１Ｖ程度になると、ビット線とフリップフロ
ップＦＦのショート動作において、ＶＢＩＴＨが１Ｖ程
度まで低下し、ノードＮ１，Ｎ２がフローティング状態
となる可能性がある。すると、上述したように書き込み
動作中のビット線とフリップフロップＦＦとのショート
動作において、正常なビット線に接続されたメモリセル
においても誤動作を招く危険があり、また８Ｖ充電時間
として書き込み動作中に設定してある時間を無駄に消費
して書き込み動作の長時間化を招く危険もある。また、
リーク電流が大きいビット線が１本以上あるチップは、
リダンダンシーによる置き換えを行わず全て不良とする
ことにすると、製品の良品率が低下し、製品の価格の高
騰を招く。

【００８８】このような問題点を防ぐために、図１９，
図２０中のヒューズが設けられており、リーク電流が流
れるビット線に対応するヒューズを切断し、リーク電流
を無くし、８Ｖ電位のレベル低下を防ぐ方式を従来は用
いていた。しかしながら、このヒューズはチップ中に数
百〜数千個必要なので、チップ面積の増大につながるこ
とになる。

【００８９】今回、上述した実施例では、ビット線一括
充電は８Ｖまでは行わず、Ｖccのみ行うため、リーク電
流の大きいビット線が存在してもＶcc電位は電流供給能
力が極めて大きいため、Ｖccのレベル低下はほとんで起
こらないため、信頼性の高い書き込みを行うことができ
ると共に、書き込み動作中に無駄な時間を消費すること
を防ぐことができる。従って、本発明を用いることによ
り、ヒューズがなくても、信頼性が高く、書き込み動作
速度の長時間化を招くことのない動作を備え、従って、
従来よりも機能を落とさずパターン面積の小さいビット
線制御回路を実現でき、その結果、従来よりチップサイ
ズの小さいチップを実現できる。つまり、安価なチップ
を得ることができる。

【００９０】また、上述した本発明の動作タイミングの
実施例中ではＢＬＣＲＬノードの制御回路として図６
（ａ）を用いたが、本発明は前記実施例に限定されるも
のではなく、種々変更可能であり、例えば図６（ａ）の
代わりとして図６（ｂ）を用いる場合も有効である。つ
まり、前記実施例中では、ＢＬＣＲＬノードは常にＶcc
電位にあるので、あえてトランジスタ（図６（ａ）では
ＱD2に相当）をＶcc電位とＢＬＣＲＬノードの間に入れ
なくても、図６（ｂ）のようにＢＬＣＲＬノードを直接
Ｖcc電位に接続することもできる。

【００９１】この方式を用いると、ビット線一括Ｖcc充
電時にビット線とＶcc電位ノードの間にある素子の数が
低下するため、また特にビット線一括Ｖcc充電時には図
６（ａ）を用いる場合には、１個のトランジスタＱD2と
ビット線と同数（通常数千個）のトランジスタＱp5がビ
ット線とＶcc電位の間に存在するため、ビット線とＶcc
電位の間の抵抗の殆どはトランジスタＱD2の抵抗となる
（この場合には、書き込み動作時の“０”書き込みビッ
ト線電位の放電動作時と異なり、トランジスタＱp5には
バックバイアスはかからないため、ビット線，Ｖcc電位
間の抵抗は殆どＱD2となる）。このため、図６（ｂ）の
回路を用いることによりビット線，Ｖｃｃ電位間の抵抗
を大幅に減少させることができる。従って、ビット線一
括Ｖｃｃ充電の所要時間を大幅に短縮できる。

【００９２】従って、前記実施例中では読み出し，書き
込み動作中の多くの場合にはビット線一括Ｖcc充電動作
が含まれるため、本発明を用いることにより、メモリセ
ルのデータ読み出し，書き込み所要時間を短縮すること
ができる。また、図２２にメモリセルのデータ読み出し
動作タイミングを示す。読み出しタイミングの従来例に
比べ、本発明の図８〜１１のように非選択ＣＧに比べＳ
Ｇ１、若しくはＳＧ２のいずれかの充電タイミングを遅
らせることにより、上述したように読み出し動作の高速
化を実現できる。

【００９３】以上、実施例を用いて本発明の説明を行っ
たが、本発明は前記実施例に限定されるものではなく種
々変更可能である。例えば、図５中の（イ）の代わりに
図２３中の（ａ）〜（ｃ）を用いる場合も本発明は有効
である。また、図１７中の（ウ）の代わりに図２４中の
（ａ）〜（ｃ）を用いる場合も本発明は有効である。ま
た、図５，図１７中の（ア）の代わりに図２５を用いる
場合も本発明が有効であることは言うまでもない（図２
５中の（ａ）を用いた場合の動作タイミングは特願平３
−２４３７４３号、特願平６−４４４４６号を参照）。

【００９４】また、図５，図１７，図１９の実施例中に
はトランジスタＱD1や信号ＢＬＴＲが存在しているが、
トランジスタＱD1や信号ＢＬＴＲがない場合、即ちビッ
ト線とノードＮ１がトランジスタＱn6のみを介して接続
している場合においても有効である。また、前記実施例
中では、ＮＡＮＤセルとして８個のメモリセルが選択ゲ
ートに挟まれた構造（図４参照）のものを例にあげて本
発明の説明をしたが、選択ゲートに挟まれたメモリセル
の数が８個でなく２個，４個，１６個，３２個，…のよ
うな場合にも本発明が有効であるのは言うまでもない。

【００９５】また、本発明の説明をするために用いた動
作タイミング図（図７〜１６，図１８に相当）におい
て、前記説明した本発明の特長を損なわない範囲内で各
信号の動作タイミングを変更した場合も本発明は有効で
ある。例えば、図７，図１２〜１６，図１８の書き込み
動作時において、ＣＧ（選択，非選択）の０ＶからＶcc
への充電タイミングをビット線一括Ｖcc充電のタイミン
グと同時にするなど種々変更可能である。また、前記実
施例中ではＮＡＮＤセル型ＥＥＰＲＯＭを例にとって本
発明の説明を行ったが、前記技術，動作を他のメモリ等
のデバイスで用いる場合も本発明が有効であることはい
うまでもない。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。

【００９６】

【発明の効果】以上説明したように本発明によれば、書
き込み動作時にビット線に一括して電源電圧より高いチ
ップ内部昇圧電圧を充電することをなくすことにより、
つまり各ビット線と対応するフリップフロップを接続す
る際のビット線の電位がＶcc電位以下とすることによ
り、ビット線制御回路中のビット線プリチャージ用トラ
ンジスタに従来接続されていたヒューズを省略すること
ができ、従来よりもパターン面積の小さいビット線制御
回路を実現でき、従ってチップサイズの縮小が可能とな
る。また、ビット線に一括して電源電圧を充電する際の
充電経路の抵抗を大幅に低下させることができるため、
ビット線一括に電源電圧を充電する際の充電所要時間を
大幅に短縮でき、従って、読み出し，書き込み動作所要
時間を短縮できる。

【００９７】また、書き込み動作時に“０”データ書き
込みに対応するビット線を電源電圧より高い中間電位か
ら低下させる方法として、フリップフロップと対応する
ビット線を導通状態に保ったままフリップフロップ側の
ノードを電位低下させる方法を用いることにより、確実
に電源電圧に設定できると共に、ビット線電位低下の所
要時間を短縮できる。従って、従来よりも信頼性を高く
でき、そして書き込み動作の高速化が実現できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるＮＡＮＤセル型ＥＥ
ＰＲＯＭの概略構成を示すブロック図。

【図２】実施例のＮＡＮＤセル構成を示す平面図と等価
回路図。

【図３】図２（ａ）のＡ−Ａ′及びＢ−Ｂ′断面図。

【図４】同じくメモリセルアレイの等価回路図。

【図５】同じくビット線制御回路部の構成例を示す図。

【図６】図５中のＢＬＣＲＬ電圧の制御回路図。

【図７】データ書き込み動作の第１の実施例を示すタイ
ミング図。

【図８】データ読み出し動作の第１の実施例を示すタイ
ミング図。

【図９】データ読み出し動作の第２の実施例を示すタイ
ミング図。

【図１０】データ読み出し動作の第３の実施例を示すタ
イミング図。

【図１１】データ読み出し動作の第４の実施例を示すタ
イミング図。

【図１２】データ書き込み動作の第２の実施例を示すタ
イミング図。

【図１３】データ書き込み動作の第３の実施例を示すタ
イミング図。

【図１４】データ書き込み動作の第４の実施例を示すタ
イミング図。

【図１５】データ書き込み動作の第５の実施例を示すタ
イミング図。

【図１６】データ書き込み動作の第６の実施例を示すタ
イミング図。

【図１７】ビット線制御回路部の別の構成例を示す図。

【図１８】データ書き込み動作の第７の実施例を示すタ
イミング図。

【図１９】ビット線制御回路部の従来の構成例を示す
図。

【図２０】図１９の（エ）の部分の変更例を示す図。

【図２１】データ書き込み動作の従来のタイミングを示
す図。

【図２２】データ読み出し動作の従来のタイミングを示
す図。

【図２３】図５の（イ）の部分の変更例を示す図。

【図２４】図１７の（ウ）の部分の変更例を示す図。

【図２５】図５，１７の（ア）の部分の変更例を示す
図。

【符号の説明】

１…メモリセルアレイ２…ビット線制御回路３…カラムデコーダ４…アドレスバッファ５…ロウデコーダ６…データ入出力バッファ７…基板バイアス回路ＦＦ…ＣＭＯＳフリップフロップ（データラッチ兼セン
スアップ）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/06 - 16/34

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板に電荷蓄積層と制御ゲートが積
層形成され、電荷蓄積層と基板の間の電荷の授受により
電気的書替えが行われるメモリセルが配列形成されたメ
モリセルアレイと、このメモリセルアレイのビット線方
向の一端部に設けられた、読み出しデータと書き込みデ
ータのラッチ動作を行うデータラッチ兼センスアンプ
と、書き込み動作中に所定のデータ書き込みを行うメモ
リセルに対応するビット線を電源電圧より高い電圧に設
定する手段と、前記ビット線の電位をセンスし、前記デ
ータラッチ兼センスアンプにラッチされたデータが前記
ビット線の電位レベルと一致するか否かを判定すると共
に、該判定の結果が不一致の場合に前記ラッチされたデ
ータの反転動作を実行する手段とを備え、前記ビット線を電源電圧より高い電圧に設定する動作中
に、前記判定・反転動作が実行状態にあることを特徴と
する不揮発性半導体記憶装置。
【請求項２】半導体基板に電荷蓄積層と制御ゲートが積
層形成され、電荷蓄積層と基板の間の電荷の授受により
電気的書替えが行われるメモリセルが配列形成されたメ
モリセルアレイと、このメモリセルアレイのビット線方
向の一端部に設けられた、読み出しデータと書き込みデ
ータのラッチ動作を行うデータラッチ兼センスアンプ
と、書き込み動作中に所定のデータ書き込みを行うメモ
リセルに対応するビット線を電源電圧より高い電圧に設
定する手段とを備え、前記書き込み動作中に、前記ビット線とデータラッチ兼
センスアンプの導通化動作と、前記電源電圧より高い電
圧にあるビット線の電源電圧への設定動作を含み、前記
電源電圧への設定動作中に前記ビット線とデータラッチ
兼センスアンプが導通状態にあることを特徴とする不揮
発性半導体記憶装置。