JPH1196778A

JPH1196778A - 不揮発性半導体記憶装置

Info

Publication number: JPH1196778A
Application number: JP26237797A
Authority: JP
Inventors: Hiroshi Nakamura; 寛中村; Kazuyuki Akita; 和志秋田; Takesuke Sato; 雄亮佐藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-09-26
Filing date: 1997-09-26
Publication date: 1999-04-09

Abstract

(57)【要約】【課題】誤書込みを起こさないデータ書込み動作を実
現することができ、書込み動作の信頼性の向上をはか
る。【解決手段】不揮発性メモリセルを複数個直列接続し
たＮＡＮＤセルがアレイ状に配列されたメモリセルアレ
イ１と、メモリセルアレイ１のビット線を選択するカラ
ムデコーダ３と、センス動作とビット線電圧設定動作を
行うビット線制御回路２と、メモリセルアレイ１のワー
ド線を選択するロウデコーダ回路５とを備え、選択メモ
リセルにデータ書替えを行うための電圧を印加する第１
の動作と選択メモリセルのデータ書替え状態を調べる第
２の動作を交互に繰返してデータ書替えを行う不揮発性
半導体記憶装置において、データ書替えにおける最初の
第１の動作中の一定期間だけ選択ワード線をフローティ
ング状態に保持する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係わり、特にデータ書替え手段の改良をはかっ
た不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】従来、半導体記憶装置の一つとして、電
気的書替えを可能とした不揮発性半導体記憶装置（ＥＥ
ＰＲＯＭ）が知られている。なかでも、メモリセルを複
数個直列接続してＮＡＮＤセルを構成するＮＡＮＤセル
型ＥＥＰＲＯＭは、高集積化ができるものとして注目さ
れている。

【０００３】ＮＡＮＤセル型ＥＥＰＲＯＭの一つのメモ
リセルは、半導体基板上に絶縁膜を介して浮遊ゲート
（電荷蓄積層）と制御ゲートが積層されたＦＥＴ−ＭＯ
Ｓ構造を有する。そして、複数個のメモリセルが隣接す
るもの同士でソース・ドレインを共用する形で直列接続
されてＮＡＮＤセルを構成し、これを一単位としてビッ
ト線に接続するものである。このようなＮＡＮＤセルが
マトリックス配列されてメモリセルアレイが構成され
る。また、メモリセルアレイは、ｐ型ウェル（又はｐ型
基板）内に集積形成され、さらに複数のブロックに分け
られている。

【０００４】メモリセルアレイの列方向に並ぶＮＡＮＤ
セルの一端側のドレインは、それぞれ選択トランジスタ
を介してビット線に共通接続され、他端側のソースはや
はり選択トランジスタを介して共通ソース線に接続され
ている。メモリセルトランジスタの制御ゲート及び選択
トランジスタのゲートは、メモリセルアレイの行方向に
それぞれ制御ゲート線（ワード線）、選択ゲート線とし
て共通接続される。

【０００５】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、例えば次の通りである。データ書込みの動作は、ビ
ット線コンタクトから最も離れた位置のメモリセルから
順に行う。選択されたメモリセルの制御ゲートには高電
圧Ｖｐｐ（＝２０ｖ程度）を印加し、それよりビット線
コンタクト側にあるメモリセルの制御ゲート及び選択ゲ
ートには中間電位Ｖｍｗ（＝１０ｖ程度）を印加し、ビ
ット線にはデータに応じて０ｖ又は中間電位Ｖｍｂ（＝
８ｖ程度）を与える。

【０００６】ビット線に０ｖが与えられた時、その電位
は選択メモリセルのドレインまで伝達されて、ドレイン
から浮遊ゲートに電子注入が生じる。これにより、その
選択されたメモリセルのしきい値は正方向にシフトす
る。この状態を例えば“１”とする。ビット線にＶｍｂ
が与えられた時は電子注入が起こらず、従ってしきい値
は変化せず、負に止まる。この状態は“０”である。

【０００７】データ消去は、選択されたＮＡＮＤセルブ
ロック内の全てのメモリセルに対して同時に行われる。
即ち、選択されたＮＡＮＤセルブロック内の全ての制御
ゲートを０ｖとし、ｐ型ウェル（又はｐ型基板）に２０
ｖ程度の高電圧を印加し、ビット線，ソース線，非選択
ＮＡＮＤセルブロック中の制御ゲート及び全ての選択ゲ
ート線をフローティング状態とする。これにより、選択
ＮＡＮＤセルブロック中の全てのメモリセルで浮遊ゲー
トの電子がｐ型ウェル（又はｐ型基板）に放出され、し
きい値電圧は負方向にシフトする。

【０００８】データ読出し動作は、選択されたメモリセ
ルの制御ゲートを０ｖとし、それ以外のメモリセルの制
御ゲート及び選択ゲートを電源電圧Ｖｃｃとして、選択
メモリセルで電流が流れるか否かを検出することにより
行われる。

【０００９】以上の動作説明から明らかなように、ＮＡ
ＮＤセル型ＥＥＰＲＯＭでは、データ書込み動作中に
“０”データ書込みを行うビット線にＶｃｃより高い８
ｖ程度の電圧を充電する。

【００１０】図３８及び図３９に、データ書込み動作の
動作タイミングを示す。図３８はループ１回目の書込み
パルス印加動作のタイミング図、図３９はループ２回目
以降の書込みパルス印加動作のタイミング図である（図
３８及び図３９の動作の詳細な説明は実施形態中を参
照）。

【００１１】従来のデータ書込み動作では、ループ１回
目の書込みパルス印加動作中の“０”データ書込みビッ
ト線充電やソース線充電の影響によりｐ型ウェルの電位
Ｃell-p-wellが０．８ｖ程度まで上昇し、“１”データ
書込みビット線コンタクト部からｐ型ウェルへの電子注
入やセルアレイ中のフィールド反転による隣接ＮＡＮＤ
セル間リーク電流により、“０”データ書込みビット線
電圧の充電速度の低下や充電レベルの低下（８ｖ→［８
ｖ−ΔＶ］）が起こる。このため、“０”データを書込
むべきメモリセルの制御ゲートとドレイン間に本来の電
圧（２０ｖ−８ｖ＝１２ｖ）よりも高い電圧が加わり、
ループ１回目の書込みパルス印加動作中の誤書込みを招
いている。

【００１２】ここで、“１”データ書込みビット線コン
タクト部からｐ型ウェルへの電子注入の様子を図４０
（ａ）に示す。また、セルアレイ中のフィールド反転に
よる隣接ＮＡＮＤセル間リーク電流の様子を図４０
（ｂ）に示す。図中の１１はｐ型ウェル、１２は素子分
離酸化膜、１４は浮遊ゲート、１６は制御ゲート、１８
はビット線、１９はｎ型拡散層である。

【００１３】

【発明が解決しようとする課題】このように、従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭにおいては、ループ１回目の
書込みパルス印加動作中に Cell-p-well電位が上昇し、
“０”データ書込みビット線電圧が低下するため、誤書
込みが発生するという問題があった。また、この問題は
ＮＡＮＤセルを用いたＥＥＰＲＯＭに限るものではな
く、不揮発性メモリセルからなるＮＯＲセル，ＤＩＮＯ
Ｒセル，ＡＮＤセル等を用いたものであれば同様に言え
ることであった。

【００１４】本発明は、上記の事情を考慮して成された
もので、その目的とするところは、誤書込みを起こさな
いデータ書込み動作を実現することができ、書込み動作
の信頼性の向上をはかり得る不揮発性半導体記憶装置を
提供することにある。

【００１５】

【課題を解決するための手段】

（構成）上記課題を解決するために本発明は、次のよう
な構成を採用している。

【００１６】即ち本発明は、不揮発性メモリセル又は該
メモリセルを複数個接続したメモリセルユニットがアレ
イ状に配列されたメモリセルアレイと、前記メモリセル
アレイのワード線を選択するワード線選択手段とを具備
し、前記ワード線が選択された選択メモリセルにデータ
書替えを行うための電圧を印加する第１の動作と該選択
メモリセルのデータ書替え状態を調べる第２の動作とか
らなるループを繰返してデータ書替えを行う不揮発性半
導体記憶装置において、次の (1)〜(6) のいずれかを採
用したことを特徴とする。

【００１７】(1) データ書替えにおけるループ１回目の
第１の動作中の所定期間だけ選択メモリセルのワード線
をフローティング状態に保持してなる。

【００１８】(2) データ書替えにおけるループ１回目の
第１の動作時の選択メモリセルのワード線への印加電圧
を、非選択メモリセルのワード線の最高電圧値以下に設
定してなる。

【００１９】(3) データ書替えにおけるループ２回目以
降の第１の動作中の選択メモリセルのワード線への印加
電圧が実質的に一定であり、かつループ１回目の第１の
動作中の選択メモリセルのワード線への印加電圧を、ル
ープ２回目以降の第１の動作中の印加電圧より低く設定
してなる。

【００２０】(4) データ書替え手段における第１の動作
中の選択メモリセルのワード線への印加電圧がループ回
数増加毎に増加し、かつ該印加電圧のループ毎の増加量
のうち、ループ１回目からループ２回目への増加量を最
も多くしてなる。

【００２１】(5) データ書替えにおける第１の動作中に
選択メモリセルのワード線に高電圧が印加される時間が
ループ２回目以降は実質的に一定であり、かつループ１
回目の高電圧印加時間をループ２回目以降に比べて短く
してなる。

【００２２】(6) データ書替えにおける第１の動作中の
選択メモリセルのワード線への高電圧の充電速度がルー
プ２回目以降は実質的に一定であり、かつループ２回目
以降に比べてループ１回目の充電速度を遅くしてなる。

【００２３】（作用）本発明においては、ループ１回目
の第１の動作中の所定期間だけ選択メモリセルのワード
線をフローティング状態に保持することにより、ループ
１回目の第１の動作において“０”を書込むべき選択メ
モリセルの制御ゲートとドレイン間に高電圧が加わるの
を防ぐことができ、これにより誤書込みを防止すること
ができる。

【００２４】また、ループ１回目の第１の動作時の選択
メモリセルのワード線への印加電圧を、非選択メモリセ
ルのワード線の最高電圧値以下に設定することにより、
上記と同様にループ１回目の第１の動作において“０”
を書込むべき選択メモリセルの制御ゲートとドレイン間
に高電圧が加わるのを防ぐことができる。

【００２５】また、ループ２回目以降の第１の動作中の
選択メモリセルのワード線への印加電圧を実質的に一定
とし、かつループ１回目の第１の動作中の選択メモリセ
ルのワード線への印加電圧を、ループ２回目以降の第１
の動作中の印加電圧より低く設定することにより、上記
と同様にループ１回目の第１の動作において“０”を書
込むべき選択メモリセルの制御ゲートとドレイン間に高
電圧が加わるのを防ぐことができる。

【００２６】また、第１の動作中の選択メモリセルのワ
ード線への印加電圧をループ回数増加毎に増加させ、か
つ該印加電圧のループ毎の増加量のうち、ループ１回目
からループ２回目への増加量を最も多くすることによ
り、上記と同様にループ１回目の第１の動作において
“０”を書込むべき選択メモリセルの制御ゲートとドレ
イン間に高電圧が加わるのを防ぐことができる。

【００２７】また、第１の動作中に選択メモリセルのワ
ード線に高電圧が印加される時間をループ２回目以降は
実質的に一定とし、かつループ１回目の高電圧印加時間
をループ２回目以降に比べて短くすることにより、上記
と同様にループ１回目の第１の動作において“０”を書
込むべき選択メモリセルの制御ゲートとドレイン間に高
電圧が加わるのを防ぐことができる。

【００２８】また、第１の動作中の選択メモリセルのワ
ード線への高電圧の充電速度をループ２回目以降は実質
的に一定とし、かつループ２回目以降に比べてループ１
回目の充電速度を遅くすることにより、上記と同様にル
ープ１回目の第１の動作において“０”を書込むべき選
択メモリセルの制御ゲートとドレイン間に高電圧が加わ
るのを防ぐことができる。

【００２９】このように本発明によれば、ループ１回目
の第１の動作において“０”を書込むべき選択メモリセ
ルの制御ゲートとドレイン間に高電圧が加わるのを防ぎ
誤書込みを防止することにより、データ書き込み動作の
信頼性の向上をはかることが可能となる。

【００３０】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。

【００３１】（第１の実施形態）図１は、本発明の第１
の実施形態に係わるＮＡＮＤセル型ＥＥＰＲＯＭの構成
を示すブロック図である。

【００３２】メモリセルアレイ１に対して、データ読出
し・データ書込み・再書込み・書込みベリファイ読出し
及び消去ベリファイ読出しを行うためにビット線制御回
路２が設けられている。このビット線制御回路２はデー
タ入出力バッファ６につながり、アドレスバッファ４か
らのアドレス信号を受けるカラムデコーダ３の出力を入
力として受ける。また、メモリセルアレイ１に対して制
御ゲート及び選択ゲートを制御するためにロウデコーダ
回路（ワード線選択手段）５が設けられ、メモリセルア
レイ１が形成されるｐ型ウェルの電位Ｃell-p-wellを制
御するためのウェル電位制御回路７が設けられている。
また、セルアレイ内ソース線電圧Ｃell-Sourceを制御す
るためにソース線制御回路８が設けられている。

【００３３】また、選択ブロック内のワード線（制御ゲ
ート線）の電位を制御するためにワード線制御回路９
が、ロウデコーダ電源（図５のＶＰＰＲＷに相当）の電
位を制御するためにロウデコーダ電源制御回路１０が設
けられている。さらに、書込み用高電圧・中間電圧や消
去用高電圧を発生し、消去動作中のｐ型ウェルや書込み
動作中のワード線・ビット線・ロウデコーダ電源に供給
するために、高電圧・中間電圧発生回路２０が設けられ
ている。

【００３４】ビット線制御回路２は主にＣＭＯＳフリッ
プフロップから成り、書込みのためのデータのラッチや
ビット線の電位を読むためのセンス動作、また書込み後
のベリファイ読出しのためのセンス動作、さらに再書込
みデータのラッチを行う。

【００３５】図２（ａ）（ｂ）は、メモリセルアレイの
一つのＮＡＮＤセル部分の平面図と等価回路図であり、
図３（ａ）（ｂ）はそれぞれ図２（ａ）のＡ−Ａ’及び
Ｂ−Ｂ’断面図である。素子分離酸化膜１２で囲まれた
ｐ型ウェル１１に複数のＮＡＮＤセルからなるメモリセ
ルアレイが形成されている。一つのＮＡＮＤセルに着目
して説明すると、この実施形態では、８個のメモリセル
Ｍ１〜Ｍ８とその両端の選択トランジスタＳ１，Ｓ２が
直列接続されて一つのＮＡＮＤセルを構成している。

【００３６】メモリセルはそれぞれ、基板１１にゲート
絶縁膜１３を介して浮遊ゲート１４（１４₁，１４
₂…，１４₈）が形成され、この上にインター絶縁膜１
５を介して制御ゲート１６（１６₁，１６₂，…，１６
₈）が形成されて、構成されている。これらのメモリセ
ルのソース・ドレインであるｎ型拡散層１９（１９₀，
１９₁，…，１９₁₀）は隣接するもの同士共用する形で
接続され、これによりメモリセルが直列接続されてい
る。

【００３７】ＮＡＮＤセルのドレイン側，ソース側には
それぞれ、メモリセルの浮遊ゲート，制御ゲートと同時
に形成された選択ゲート１４₉，１６₉及び１４₁₀，１
６₁₀が設けられている。なお、選択ゲート１４₉，１６
₉及び１４₁₀，１６₁₀は共に、図示しない領域で１層目
と２層目とが導通接続されている。素子形成された基板
上はＣＶＤ酸化膜１７により覆われ、この上にビット線
１８が配設されている。ビット線１８はＮＡＮＤセルの
一端のドレイン側拡散層１９にコンタクトさせている。
行方向に並ぶＮＡＮＤセルの制御ゲート１４は、共通に
制御ゲート線ＣＧ（１），ＣＧ（２），…，ＣＧ（８）
として配設されている。これら制御ゲート線はワード線
となる。選択ゲート１４₉，１９₉及び１４₁₀，１６₁₀
もそれぞれ行方向に連続的に選択ゲート線ＳＧ１，ＳＧ
２として配設されている。

【００３８】図４は、このようなＮＡＮＤセルがマトリ
クス配列されたメモリセルアレイの等価回路を示してい
る。同一のワード線や選択ゲート線を共有するＮＡＮＤ
セル群をブロックと呼び、図４中の破線で囲まれた領域
が１個のブロックに相当する。読出し・書込み等の動作
は、通常、複数のブロックのうち１個を選択（選択ブロ
ックと呼ぶ）して行われる。

【００３９】なお、ここまでの基本構成は本実施形態に
限らず、後述する第２の実施形態以降も全く同じであ
る。

【００４０】図５に、本実施形態に係わるロウデコーダ
回路５及びメモリセルアレイ１の一部分を、図６にビッ
ト線制御回路２の一部分を、図７にワード線制御回路９
を、図８にロウデコーダ電源制御回路１０を示す。ま
た、図９に高電圧・中間電圧発生回路２０中に含まれる
昇圧回路の構成例を示す。高電圧・中間電圧発生回路２
０の中には、図９の昇圧回路としてＶｐｐ用，Ｖｍｗ
用，Ｖｍｂ用の３種類が少なくとも含まれている。ま
た、図１０に昇圧回路（高電圧・中間電圧発生回路２
０，ロウデコーダ電源制御回路１０における昇圧回路部
８２など）の入力信号波形を示し、図１１にデータ書込
み動作時のアルゴリズムを示す。

【００４１】図５において、各ブロック毎にＮＡＮＤセ
ルブロックデコード信号及びロウデコーダ起動信号ＲＤ
ＥＣＤがＮＡＮＤゲート５１及びＮＯＴゲート５２から
ＮＯＲゲート５３を介して入力され、電圧切換回路５４
で電圧が切換えられる。電圧切換回路５４からは、ノー
ドＮ１を経てロウデコーダ５ａ，５ｂに、そして複数の
メモリセルから構成されるメモリセルアレイ１に上記信
号が供給されるようになっている。

【００４２】図６において、センスアンプ回路を構成す
るＣＭＯＳフリップフロップは、所定数のビット線ＢＬ
ｉ毎に設けられ、Ｅタイプ，ｐチャネルＭＯＳトランジ
スタＱp5とＥタイプ，ｎチャネルＭＯＳトランジスタＱ
n6により構成された信号同期式ＣＭＯＳインバータと、
Ｅタイプ，ｐチャネルＭＯＳトランジスタＱp6とＥタイ
プ，ｎチャネルＭＯＳトランジスタＱn7により構成され
た信号同期式ＣＭＯＳインバータと、により構成されて
いる。このＣＭＯＳフリップフロップの出力ノードＮ３
とビット線ＢＬｉとの間は、信号ＢＬＣＤにより制御さ
れるＥタイプ，ｎチャネルＭＯＳトランジスタＱn16
と、信号ＢＬＴＲにより制御されるＤタイプ，ｎチャネ
ルＭＯＳトランジスタＱd1を介して接続されている。

【００４３】ＣＭＯＳフリップフロップの出力ノードＮ
３と接地電位の間には、トランジスタＱn8，Ｑn10 が設
置されており、またＣＭＯＳフリップフロップの出力ノ
ードＮ４と接地電位の間には、トランジスタＱn9，Ｑn1
0 が設置されている。トランジスタＱn8，Ｑn9，Ｑn10
は、読み出し動作時や書き込み・消去ベリファイ動作時
にフリップフロップのデータをリセットしたり、ビット
線電位をセンスする際に使用される。

【００４４】また、Ｑn16 とＱd1の接続点であるノード
Ｎ５と接地電位との間にはトランジスタＱn11 が設置さ
れており、このＱn11 はビット線を０Ｖに放電する際に
使用される。さらに、ノードＮ５とＶｃｃの間には、ト
ランジスタＱp10 が設置されている。そして、トランジ
スタＱp10 を介してビット線を充電する能力とＮＡＮＤ
セルを介してビット線を放電する能力の比により、ＮＡ
ＮＤセル中の選択メモリセルのしきい値電圧を判定する
ようになっている。また、ＣＭＯＳフリップフロップの
２つのノードＮ３，Ｎ４は、カラム選択信号ＣＳＬｉに
より制御されるトランスファゲートであるトランジスタ
Ｑn14 ，Ｑn15 を介してそれぞれ入出力線Ｉ／Ｏ，／Ｉ
／Ｏに接続されている。

【００４５】図７のワード線制御回路は、信号ＷＬＳＬ
Ｔｉ，ＷＬＰＨ，ＬＰ１によりＣＧＤｉ（ｉ＝１〜８）
にＶｍｗを与える回路７１と、信号ＷＬＳＬＴｉ，ＷＬ
ＰＨ，ＬＰ１によりＣＧＤｉにＶｐｐを与える回路７２
と、信号ＰＲＯＧＲＡＭ，ＷＬＰＨによりＣＧＤｉに接
地電位を与える回路７３と、信号ＲＥＡＤ，ＷＬＳＬＴ
ｉによりＣＧＤｉにＶｃｃ又は接地電位を与える回路７
４とからなる。

【００４６】図８のロウデコーダ電源制御回路は、信号
ＰＲＯＧＲＡＭによりＶｐｐ又はＶｃｃを出力する回路
８１と、ロウデコーダ電源ＶＰＰＲＷをＶｐｐよりも高
くするための昇圧回路部８２と、信号ＰＲＯＧＲＡＭ，
ＲＥＡＤによりＶＰＰＲＷにＶｃｃを与える回路８３と
から構成されている。

【００４７】高電圧・中間電圧発生回路２０中に含まれ
る昇圧回路構成例を示したのが図９である。この回路
は、複数のトランジスタ，キャパシタからなり、キャパ
シタが接続されているノードがｎ個直列に接続されてい
ることから通常、段数ｎの昇圧回路、或いはｎ段の昇圧
回路と呼ばれる。そして、入力信号ＲＮＧ，／ＲＮＧの
タイミングを制御することにより、Ｖｃｃより高い電圧
を発生・供給するものとなっている。

【００４８】本実施形態に係わるデータ書込み動作で
は、まずデータを書込むアドレス入力、書込みデータ入
力が行われる。データ入力直後には、“０”データ書込
みに対応するビット線制御回路では、図６中のＮ３，Ｎ
４はそれぞれＶｃｃ，０ｖに、また“１”データ書込み
に対応するビット線制御回路ではＮ３，Ｎ４がそれぞれ
０ｖ，Ｖｃｃに設定されている。続いて、データ書込み
動作が開始される。

【００４９】書込みパルス印加動作と書込みベリファイ
読出し動作を行った後、書込みベリファイ読出し動作時
の読出しデータを検査することにより、選択メモリセル
へのデータ書込みが完了したか否かを調べる。完了した
場合にはデータ書込み動作を終了する。完了していない
場合には完了するまで書込みパルス印加動作と書込みベ
リファイ読出し動作を繰返し行う。この繰返しを今後書
込みループと呼び、１回の書込みパルス印加動作と１回
の書込みベリファイ読出し動作のセットをループ１回と
呼ぶことにする。

【００５０】また、本実施形態及びこれ以降の実施形態
では、ＮＡＮＤセル内の８本のワード線のうちＣＧ
（３）が選択される場合を例にとって説明するが、他の
７本が選択された場合も同様の動作が可能である。

【００５１】図１２に、書込みループ１回目の書込みパ
ルス印加動作（最初の書込みパルス印加動作）時におけ
るメモリセルまわり及びロウデコーダ関係の動作タイミ
ング図を示す。同様に、図１３に書込みループ２回目以
降の書込みパルス印加動作時におけるメモリセルまわり
及びロウデコーダ関係の動作タイミング図を示す。ま
た、図１４に書込みパルス印加動作時のビット線制御回
路関係の動作タイミング図を、図１５に書込みベリファ
イ読出し動作時の動作タイミング図を示す。なお、図１
２〜１５のＳＧ（１），ＳＧ（２），ＣＧ（１）〜ＣＧ
（８）は選択ブロック内の選択ゲート線・制御ゲート線
を表している。

【００５２】次に、図５〜図９の回路図をもとに、図１
２と図１４に従って、書込みループ１回目の書込みパル
ス印加動作の説明を行う。動作が始まると、信号ＬＰ１
（ループ１回目の書込みパルス印加動作時のみ“Ｈ”と
なる信号）、信号ＰＲＯＧＲＡＭ（書込みパルス印加動
作中に“Ｈ”となる信号）、信号ＷＬＳＬＴ３（ＷＬＳ
ＬＴｉ（ｉ＝１〜８）はＣＧ（ｉ）選択時、かつＰＲＯ
ＧＲＡＭ若しくはＲＥＡＤ信号が“Ｈ”レベルにある時
に、“Ｈ”となる信号）、信号ＲＤＥＣＤ（ロウデコー
ダ起動信号）が０ｖ→Ｖｃｃとなる。

【００５３】また、動作開始前にはＶｃｃに設定されて
いたＶｐｐ（書込み用高電圧発生回路出力ノード），Ｖ
ｍｗ（書込みパルス印加動作時に選択ブロック内非選択
ワード線に印加される中間電圧（１０ｖ）発生回路出力
ノード），Ｖｍｂ（書込みパルス印加動作時に“０”デ
ータ書込みビット線に印加される中間電圧（８ｖ）発生
回路出力ノード）の昇圧が開始される。

【００５４】この時には、ソース線の０ｖ→Ｖｃｃの充
電が開始されると共に、信号ＢＬＴＲ，ＢＬＣＤの０ｖ
→（８ｖ−ΔＶ）の充電が開始されるため、ビット線と
ビット線制御回路中の書込みデータラッチ回路の接続が
開始される。このため、ＶｍｂとＶＢＩＴＨと“０”デ
ータ書込みビット線が接続されることになり、“０”デ
ータ書込みビット線０ｖ→８ｖの充電が開始される。

【００５５】この状態をしばらく保った後、信号ＷＬＰ
ＨがＶｃｃとなると、ワード線制御回路からの電圧出力
が停止し、ＣＧＤ１〜ＣＧＤ８が０ｖのままフローティ
ング状態となり、同様にＳＧＤもフローティング状態と
なるため、ＳＧ（１），ＣＧ（１）〜ＣＧ（８）も０ｖ
のままフローティング状態となる。この状態がしばらく
保たれた後、ＷＬＰＨが０ｖとなると、ＣＧＤ１〜ＣＧ
Ｄ８やＳＧ（１），ＣＧ（１）〜ＣＧ（８）が再び０ｖ
に固定される。

【００５６】その後、ビット線が全て０ｖとなると共
に、書込みパルス印加動作が終了する。この場合には、
選択ブロック内のワード線には０ｖ程度の電圧しか印加
されないため、メモリセルへのデータ書込みは行われな
い。また、信号ＣＰＷｓｅｔ１〜４の説明や“０”デー
タ書込みビット線のレベルが（８ｖ−ΔＶ）であるこ
と、Ｃell-p-wellが０．８ｖ程度となることについて
は、後に図１６を用いて説明する。

【００５７】次に、図５〜図９の回路図をもとに、図１
３と図１４に従って、書込みループ２回目以降の書込み
パルス印加動作の説明を行う。動作が始まると、信号Ｌ
Ｐ１は０ｖに固定されたままであり、信号ＰＲＯＧＲＡ
Ｍ，信号ＷＬＳＬＴ３，信号ＲＤＥＣＤが０ｖ→Ｖｃｃ
となる。また、各高電圧・中間電圧発生回路はデータ書
込み動作開始後は書込みベリファイ読出し動作中も含め
て（詳細は図１５、及び後述する書込みベリファイ読出
し動作の説明を参照）、電圧発生動作を継続しているた
め、Ｖｐｐ，Ｖｍｗ，Ｖｍｂは図１３の動作開始時から
それぞれ２０ｖ，１０ｖ，８ｖにある。

【００５８】また、この時には、ソース線の０ｖ→Ｖｃ
ｃの充電が開始されると共に、信号ＢＬＴＲ，ＢＬＣＤ
の０ｖ→１０ｖの充電が開始されるため、ビット線とビ
ット線制御回路中の書込みデータラッチ回路の接続が開
始され、ＶｍｂとＶＢＩＴＨと“０”データ書込みビッ
ト線が接続されることになり、“０”データ書込みビッ
ト線０ｖ→８ｖの充電が開始される。

【００５９】この状態をしばらく保った後、信号ＷＬＰ
ＨがＶｃｃとなると、ワード線制御回路からＣＧＤ３に
２０ｖ、ＣＧＤ１，ＣＧＤ２，ＣＧＤ４〜ＣＧＤ８に１
０ｖが出力され、同様にＳＧＤも１０ｖとなるため、Ｃ
Ｇ（３）が２０ｖ、ＳＧ（１），ＣＧ（１），ＣＧ
（２），ＣＧ（４）〜ＣＧ（８）が１０ｖとなる。この
場合には、ロウデコーダ電源ＶＰＰＲＷが図８の回路に
より２０ｖ＋３ｖ＝２３ｖまで昇圧され、またＣＧＤ３
とＣＧ（３）間のｎチャネルＭＯＳトランジスタのしき
い値電圧Ｖｔｈｎ＜３ｖの場合には、ＣＧＤ３からＣＧ
（３）に電位降下なしに電圧が転送される。

【００６０】このように、ＣＧＤｉ（ｉ＝１〜８）から
ＣＧ（ｉ）に電位降下なしに電圧を転送する観点から、
ＶＰＰＲＷ及びＣＧＤｉ（ｉ＝１〜８）とＣＧ（ｉ）の
間のトランジスタのゲートにＣＧＤｉより高い電圧を印
加するために、図８中の昇圧回路部８２が設けられてい
る。この状態がしばらく保たれ、メモリセルへのデータ
書込みが行われる、つまり“１”データ書込みビット線
に接続されたＮＡＮＤセル中の選択メモリセルのしきい
値電圧が上昇する。続いて、ＷＬＰＨが０ｖとなると、
ＣＧＤ１〜ＣＧＤ８やＳＧ（１），ＣＧ（１）〜ＣＧ
（８）が０ｖに放電された後、ビット線が全て０ｖとな
ると共に、書込みパルス印加動作が終了する。

【００６１】また、信号ＣＰＷｓｅｔ１〜４の説明やＣ
ell-p-wellの波形については、後に図１６を用いて説明
する。

【００６２】次に、図５〜図９の回路図をもとに、図１
５に従って、書込みベリファイ読出し動作の説明を行
う。動作が始まると、信号ＲＥＡＤが“Ｈ”となると共
に、ロウデコーダ電源ＶＰＰＲＷがＶｃｃからＶｃｃ＋
３ｖとなる。この時には、ＳＧ（１），ＣＧ（１），Ｃ
Ｇ（２），ＣＧ（４）〜ＣＧ（８）がＶｃｃまで充電さ
れ、またＣＧ（３）は０ｖに保たれる。

【００６３】また、ＶｒｅｆがＶｃｃ→１．５ｖとなる
ため、図６中のｐチャネルＭＯＳトランジスタＱp10 が
オン状態となり、また信号ＢＬＴＲがＶｃｃとなるた
め、Ｑp10,Ｑd1を介してのビット線充電が開始される。
但し、この時にはＱp10 のゲート電圧とソース電圧の差
がＶｃｃ−１．５ｖと小さいため、ビット線充電電流
（以後はリファレンス電流Ｉｒｅｆと称す）は小さい値
（例えば３μＡ程度）となる。

【００６４】この状態がしばらく保たれる。この時に
は、ＮＡＮＤセル中の７本の非選択ワード線ＣＧ
（１），ＣＧ（２），ＣＧ（４）〜ＣＧ（８）はＶｃ
ｃ、ＣＧ（３）は０ｖにあるため、選択メモリセルが
“０”データ（しきい値電圧が負）であるＮＡＮＤセル
ではビット線電位＝０．５ｖの時にセル電流Ｉｃｅｌｌ
＝Ｉｒｅｆ（ビット線電位＜０．５ｖではＩｒｅｆ＞Ｉ
ｃｅｌｌ、ビット線電位＞０．５ｖではＩｃｅｌｌ＞Ｉ
ｒｅｆ）となり、ビット線電位が０．５ｖに固定され
る。一方、選択メモリセルが“１”データ（しきい値電
圧が正）であるＮＡＮＤセルではＩｃｅｌｌが大変小さ
いため、ビット線電位がＶｃｃ程度の時もＩｒｅｆ＞Ｉ
ｃｅｌｌとなり、ビット線がＶｃｃまで充電される。

【００６５】続いて、信号ＢＬＳＥＮ１がＶｃｃとなっ
てビット線電位がセンスされる。通常、センスアンプの
回路しきい値電圧ＶｔｈＣは０．５ｖ＜ＶｔｈＣ＜Ｖｃ
ｃと設定されるため、選択メモリセルが“０”，“１”
に対応するビット線電位はそれぞれ“Ｌ”，“Ｈ”レベ
ルとセンスされる。引続いて、信号ＢＬＲＳＴがＶｃｃ
となるため、全てのビット線が０ｖまで低下すると共
に、信号ＲＥＡＤやワード線などが０ｖとなり、書込み
ベリファイ読出し動作が終了する。

【００６６】図１５中のＣＰＷｓｅｔ１〜４やＣell-p-
wellについても、図１６を用いて後ほど説明する。書込
みベリファイ読出し動作終了後、データ書込みが完了し
ているか否か、つまり“１”データ書込みを行うメモリ
セルのしきい値電圧が全て正で且つ書込み十分となって
いるか否かを調べ、書込み完了ならば終了し、未完了で
あれば、再度書込みパルス印加動作を行う。

【００６７】続いて、図１６を用いてＣＰＷｓｅｔ１〜
４やＣell-p-wellの動作について説明する。図１６
（ａ）は、セルアレイ・ロウデコーダ回路・ビット線制
御回路・ウェル電位制御回路の配置を、図１６（ｂ）は
ウェル電位制御回路の構成例を示している。通常、セル
アレイに対して、ロウデコーダ回路やビット線制御回路
は隣接して設けられるが、ウェル電位制御回路はセルア
レイより少し離れた位置にあり、従ってセルアレイとウ
ェル電位制御回路の間にはある程度の抵抗Ｒ１〜Ｒ４が
存在する。

【００６８】データ書込み動作中（書込みパルス印加動
作、書込みベリファイ読出し動作を含む）には、ｐ型ウ
ェルの設定電圧は０ｖ、つまりウェル電位制御回路の出
力ノードＣＰＷｓｅｔ１〜４は０ｖに固定されるが、抵
抗Ｒ１〜Ｒ４の影響で、ビット線やソース線の充放電の
際には、ビット線・ソース線とｐ型ウェル間の容量カッ
プリングによりＣell-p-wellが揺れることになる。この
影響による電圧の変動が図１２，１３，１５中のＣell-
p-well波形に示されている。

【００６９】図１２のループ１回目の書込みパルス印加
動作では、動作開始前に０ｖに固定されているＣell-p-
wellが、ビット線・ソース線充電開始と同時に上昇し、
ピーク時には０．８ｖまで達した後、ウェル電位制御回
路によりＣell-p-well電圧が低下し、ビット線・ソース
線の放電時にはＣell-p-wellは負（−０．５ｖ程度）に
なる。図１３のループ２回目以降の書込みパルス印加動
作では、動作開始時にＣell-p-wellが−０．５ｖ程度に
あるため、その後のビット線・ソース線充電時のピーク
レベルも０．３ｖ程度となり、動作の最後にはＣell-p-
wellは再び負となる。

【００７０】図１５の書込みベリファイ読出し動作で
は、動作開始時にはＣell-p-wellは−０．５ｖ程度にあ
る。動作開始後、ウェル電位制御回路からの電流やビッ
ト線の充電の影響によりＣell-p-wellは０ｖ程度まで上
昇するが、動作終了時には“０”データ書込みビット線
の０．５ｖ→０ｖ放電、“１”データ書込みビット線の
Ｖｃｃ→０ｖ放電により、Ｃell-p-wellも−０．５ｖ程
度まで低下する。従って、図１３中に示したように、ル
ープ２回目以降の書込みパルス印加動作開始時にはＣel
l-p-wellは−０．５ｖ程度となる。

【００７１】Ｃell-p-well電圧が０．８ｖ程度となる場
合（ループ１回目の書込みパルス印加動作の場合）に
は、０ｖに設定されている“１”データ書込みビット線
のビット線コンタクト部（図３（ａ）中の左端の１９ノ
ードや図４０（ａ）中の１９ノードに相当）とｐ型ウェ
ル（図３（ａ）中や図４０（ａ）中の１１ノード）で構
成されるｐｎ接合が順バイアス状態となり、ビット線コ
ンタクト部からｐ型ウェル内に大量の電子が注入される
（前記図４０（ａ）参照）。従って、こうした大量の電
子が“０”データ書込みビット線コンタクト部に流れ込
むと、ビット線レベルが８ｖから（８ｖ−ΔＶ）に低下
することになる。

【００７２】この結果、ループ１回目の書込みパルス印
加動作中に選択ワード線に２０ｖを印加する場合には、
“０”データ書込みセル（しきい値電圧を負に保つセ
ル）のワード線とソース・ドレイン間電位差が２０ｖ−
８ｖ＝１２ｖから（１２ｖ＋ΔＶ）に増加し、誤書込み
（しきい値が正となる）が発生する問題が生じる。ま
た、Ｃell-p-wellが設定値の０ｖより高い０．８ｖにあ
るため、セルアレイ内のフィールド反転電圧が低下し、
フィールド間リーク電流（ワード線が共通である隣接メ
モリセルのチャネル間を流れる電流）が流れることも
（前記図４０（ｂ）参照）、ビット線レベルが８ｖから
（８ｖ−ΔＶ）に低下する原因であり、やはり誤書込み
が発生する問題が起こる。

【００７３】Ｃell-p-well電圧が０．３ｖ程度の場合
（ループ２回目以降の場合）は、０．８ｖの場合に比べ
て、上記した電子注入の量が極めて少なくなると共に、
フィールド間リーク電流も大幅に低下するため、ビット
線レベルは８ｖから殆ど低下せず、上記誤書込み問題は
発生しない。従って、Ｃell-p-wellが０．８ｖ程度まで
上昇するループ１回目の誤書込みが極めて大きな問題で
ある。

【００７４】図３８，３９に示した従来方式では、ルー
プ１回目の書込みパルス印加動作中も選択ワード線に２
０ｖを印加するため、ループ１回目の誤書込みが問題と
なっていた。図１２に示した本実施形態では、ループ１
回目には選択ブロック内の選択ワード線に２０ｖを印加
せず、ワード線は０ｖ程度にあるため、誤書込みは発生
しない。また、ループ２回目以降には、Ｃell-p-wellが
０．３ｖ以下であるため、選択ワード線に２０ｖを印加
してデータ書込みを行っても問題ない。従って、上記実
施形態を用いることにより、データ書込み時の誤書込み
を防ぐことができる。

【００７５】また、図１２，１３から分かるように、
“０”データ書込みビット線の充電時間はループ１回目
においてはループ２回目以降に比べて極めて長くなって
いる。この原因としては、一つは上記したｐ型ウェルへ
の“１”データ書込みビット線からの電子注入とフィー
ルド間リーク電流のため、“０”データ書込みビット線
に電子が流れ込むことである。

【００７６】またもう一つの理由は、以下の通りであ
る。書込み用中間電圧である８ｖの主な負荷としては、
“０”データ書込みビット線やＶＢＩＴＨに加えて８ｖ
発生用回路中のキャパシタ（図９中のＣｌ−１〜Ｃｌ−
ｎに相当）がある。ループ１回目の動作開始時には
“０”データ書込みビット線・ＶＢＩＴＨ・キャパシタ
の全てがＶｃｃ以下であるため、全ての容量を充電せね
ばならず、従って充電時間が長くなる（図１２，３８中
の（☆）に相当）。

【００７７】一度データ書込み動作が開始すると、動作
終了まで８ｖ発生回路はオン状態にあるため、ループ２
回目以降の場合（図１３）には、上記した電子注入やフ
ィールド間リーク電流がないことに加えて、書込みパル
ス印加動作開始時からＶｍｂノードは８ｖにあり、従っ
て上記８ｖ発生回路内キャパシタも充電された状態にあ
る。このため、８ｖ充電の負荷容量が低下し、従ってビ
ット線への８ｖ充電の所要時間が短くなる（図１３，３
９中の（＊）に相当）。

【００７８】図３８の場合には、ループ１回目にはビッ
ト線充電が完了する前にワード線の１０ｖ，２０ｖ充電
が行われるため、（☆）の期間内で、かつ選択ワード線
が２０ｖにある時には“０”データ書込みビット線のレ
ベルが（８ｖ−ΔＶ）より更に低いレベルにあり、この
結果、上記誤書込みの問題が起こり易い。これに対し、
本実施形態の図１２の場合は、ループ１回目にはワード
線に高電圧が印加されないため、誤書込みの問題は生じ
ない。一方、ループ２回目以降は、選択ワード線が２０
ｖとなる前にビット線の８ｖへの充電が完了しているた
め、やはり誤書込みの問題は生じない。

【００７９】図１７に、ソース線制御回路の構成例を示
す。Ｖｃｃと接地間に、ｐチャネルＭＯＳトランジスタ
Ｑp31 とｎチャネルＭＯＳトランジスタＱn31 が直列接
続されている。Ｑp31 のゲートには信号ＰＲＯＧＲＡＭ
がインバータを介して入力され、Ｑn31 のゲートには信
号ＰＲＯＧＲＡＭとＥＲＡＳＥを入力したＮＯＲゲート
の出力が入力されている。そして、Ｑp31,Ｑn31 からな
るインバータ回路の出力端は、信号ＥＲＡＳＥをインバ
ータを介して入力するＭＯＳトランジスタＱd2を介して
ソース線に接続されている。この図１７より分かるよう
に、ソース線電圧Ｃell-Sourceは書込みパルス印加動作
中はＶｃｃに、書込みベリファイ読出し動作中は０ｖに
固定される。

【００８０】以上、第１の実施形態を用いて本発明の説
明を行ってきたが、本発明はこの実施形態に限定される
ものではなく、種々変更可能である。以下に、本発明の
他の実施形態の説明を行う。

【００８１】（第２の実施形態）図１８は、本発明の第
２の実施形態に係わるループ１回目の書込みパルス印加
動作のタイミング図である。

【００８２】先に説明した第１の実施形態中の図１２で
は、ワード線制御回路として図７（ａ）を用いた場合の
動作タイミングを示したが、例えば図７（ａ）に図７
（ｂ）を加えた回路を用いた場合にも本発明は有効であ
り、この場合にはループ１回目の書込みパルス印加動作
は図１８のようになる。図１２と図１８の違いは、信号
ＷＬＰＨがＶｃｃにある期間中にＳＧＤ，ＣＧＤ１〜８
がフローティング状態にある（図１２）か、０ｖに固定
された状態にある（図１８）かであり、従って図１８の
場合にはＳＧ（１），ＣＧ（１）〜ＣＧ（８）も０ｖ固
定状態となる。この場合にも、ワード線に高電圧が印加
されないため、ループ１回目の誤書込みを防止すること
ができる。

【００８３】また、第１及び第２の実施形態ではワード
線制御回路として図７（ａ）（ｂ）を用いて図１２、図
１８の動作を実現する場合を例にとって本発明の説明を
したが、図７（ａ）（ｂ）の代わりにそれぞれ図１９
（ａ）（ｂ）の回路を用いても図１２、図１８の動作を
実現できる。図１９の回路は、前記図７の回路でＶｍｗ
を与える回路７１とＶｐｐを与える回路７２において信
号ＬＰ１の入力を省略し、図７の回路の出力段に、信号
ＷＬＰＨ，ＬＰ１の入力により出力段とＣＧＤの接続を
オン・オフする回路７５を設けたものである。

【００８４】（第３の実施形態）図２０及び図２１は本
発明の第３の実施形態を説明するためのもので、図２０
はワード線制御回路を示す図、図２１はロウデコーダ電
源制御回路を示す図である。

【００８５】本実施形態では、ロウデコーダ電源制御回
路として、前記図８の代わりに図２１の回路を用い、ワ
ード線制御回路として図２０のように従来と同様のもの
を用いる。図２１では、図８における信号ＰＲＯＧＲＡ
Ｍ，ＲＥＡＤによりＶＰＰＲＷにＶｃｃを与える回路８
３の代わりに、信号ＰＲＯＧＲＡＭ，ＲＥＡＤ，ＬＰ１
によりＶＰＰＲＷにＶｃｃを与える回路８３′を設けて
いる。

【００８６】本実施形態の場合のループ１回目の書込み
パルス印加動作のタイミングを、図２２に示す。図２２
の方式では、ワード線制御回路の出力ノードＣＧＤ１〜
８には、ループ２回目ばかりではなくループ１回目にも
１０ｖや２０ｖを出力するが、ループ１回目にはＶＰＰ
ＲＷがＶｃｃレベルにしかないため、ＣＧＤｉとＣＧ
（ｉ）を接続するトランジスタのゲート電圧もＶｃｃと
なり、ワード線ＣＧ（１）〜ＣＧ（８）にはＶｃｃ−Ｖ
ｔｈｎ（ＶｔｈｎはＣＧＤｉとＣＧ（ｉ）を接続するト
ランジスタのしきい値電圧（図５参照））しか転送され
ない。

【００８７】この場合には、ループ１回目に“０”デー
タ書込みビット線電位が８ｖから低下しても、選択メモ
リセルのゲート電圧が（Ｖｃｃ−Ｖｔｈｎ）であるた
め、メモリセルのゲートとソース・ドレイン間の電位差
が１０ｖよりずっと小さくなり、誤書込みは発生しない
（通常、Ｖｃｃ＝３〜５ｖ）。従って、ループ１回目の
誤書込みを防ぐことができる。ループ２回目以降の書込
みパルス印加動作は図１３の動作と同じであり、Ｃell-
p-wellは０．３ｖ以下であるので、誤書込みは起こらな
い。

【００８８】（第４の実施形態）図２３は、本発明の第
４の実施形態に係わるワード線制御回路を示す図であ
る。図２３では、前記図７において信号ＲＥＡＤ，ＷＬ
ＳＬＴｉによりＣＧＤｉにＶｃｃ又は接地電位を与える
回路７４のうち、特にＶｃｃを与えるための回路に、信
号ＲＥＡＤ，ＷＬＳＬＴｉに加え信号ＬＰ１，ＷＬＰＨ
を入力し、ループ１回目にＶｃｃが出力されるようにし
ている。この場合のロウデコーダ電源制御回路は前記図
８と同じである。

【００８９】本実施形態の場合のループ１回目の書込み
パルス印加動作のタイミング図を、図２４に示す。この
方式の場合、ループ１回目には信号ＷＬＰＨがＶｃｃに
ある期間中にＣＧＤ１〜８をＶｃｃとし、２回目以降
（図１３と全く同じ動作）は１０ｖや２０ｖを充電す
る。この場合には、ループ１回目に“０”データ書込み
ビット線電位が８ｖから低下しても、選択メモリセルの
ゲート電圧がＶｃｃであるため、メモリセルのゲートと
ソース・ドレイン間の電位差が１０ｖよりずっと小さく
なり、誤書込みは発生しない。

【００９０】（第５の実施形態）図２５は、本発明の第
５の実施形態に係わるワード線制御回路を示す図であ
る。図２５は、前記図７の信号ＷＬＳＬＴｉ，ＷＬＰ
Ｈ，ＬＰ１によりＣＧＤｉ（ｉ＝１〜８）にＶｍｗを与
える回路７１において、入力信号の与え方を改良したも
のである。この場合のロウデコーダ電源制御回路は前記
図８と同じである。

【００９１】本実施形態の場合のループ１回目の書込み
パルス印加動作のタイミング図を図２６に示す。この方
式の場合、ループ１回目には信号ＷＬＰＨがＶｃｃにあ
る期間中にＣＧＤ１〜８を全て１０ｖ程度とし、２回目
以降（図１３と全く同じ動作）は選択ブロック中の非選
択ワード線に１０ｖ、選択ワード線に２０ｖを充電す
る。この場合には、ループ１回目に“０”データ書込み
ビット線電位が８ｖから低下しても、選択メモリセルの
ゲート電圧が１０ｖであるため、メモリセルのゲートと
ソース・ドレイン間の電位差が１０ｖ未満と小さく、誤
書込みは発生しない。

【００９２】（第６の実施形態）以上説明したように、
本発明はデータ書込み動作時における書込みパルス印加
動作中の選択ワード線電圧として、ループ１回目にルー
プ２回目以降より低い電圧を与えることにより、誤書込
みを防ぐことが特徴である。通常、ループ１回目の書込
みパルス印加動作中の選択ワード線電圧としては、デー
タ書込み動作中の非選択ワード線電圧（上記実施形態中
では、選択ブロック中では１０ｖ、非選択ブロック中で
はフローティング（普通０ｖ程度））の最高値（上記実
施形態中では１０ｖ）以下、より好ましくは電源電圧以
下のレベルに設定すれば誤書込みの心配はない。

【００９３】しかしながら、この値まで低下させる必要
は必ずしもなく、例えば図２７に示した動作をループ１
回目の書込みパルス印加動作に用いる場合、つまり選択
ブロック内選択ワード線電圧をループ１回目のみ１５ｖ
とし、２回目以降は２０ｖとする方式を用いても、ルー
プ１回目の選択ワード線電圧が５ｖ低下することにより
誤書込みマージンを大幅に改善でき、有効である。

【００９４】（各実施形態における選択ワード線電圧波
形の説明）上記実施形態中では、書込みパルス印加動作
時に選択ワード線に印加される電圧がループ回数に依存
せず実質的に一定（＝２０ｖ）の場合を例にとって本発
明の説明を行ってきた。上記実施形態を用いた場合のデ
ータ書込み動作中の選択ワード線電圧波形を図２８〜３
２に示す。図２８（ａ）は図３８，３９の従来方式を用
いた場合の波形に対応する。同様に、図２８（ｂ），
（ｃ），図２９（ｄ），（ｅ），（ｆ）はそれぞれ、図
１２、図１８、図２２、図２４、図２６の実施形態を用
いた場合の波形に相当する。

【００９５】上記従来例・実施形態以外に、データ書込
み動作中の選択ワード線電圧がループ回数増加と共に増
加する方式（書込み電圧ステップアップ方式）も従来か
ら用いられており、図３０（ｇ）の波形がこの動作に相
当する。この方式に対しても本発明を適用することは可
能であり、図３０（ｈ），（ｉ），図３１（ｊ）がその
一例である。図３０（ｈ）のように、ループ２回目以降
のループ毎の電圧の増加量（＝１ｖ）に比べてループ１
回目〜２回目の増加量を大きくする、つまりループ１回
目の選択ワード線電圧を特別に低くする方式を用いて
も、ループ１回目の選択セルのゲートとソース・ドレイ
ン電位差を小さくでき、誤書込みを防ぐことができる。
図３０（ｉ）は図２４の方式と書込み電圧ステップアッ
プ方式を組み合わせたもの、図３１（ｊ）は図１２の方
式と書込み電圧ステップアップ方式を組み合わせたもの
である。

【００９６】上記実施形態以外の方式を用いても、ルー
プ１回目の誤書込みを防ぐことができる。例えば、図３
２（ｍ）のように、ループ１回目の選択ワード線電圧を
低くする代わりに、ループ１回目に選択ワード線に高電
圧が印加される時間を特別に短くする方式である。この
方式を用いると、ゲートに高電圧が印加される時間を短
くすることにより、ループ１回目に選択メモリセルのゲ
ートとソース・ドレインの間の電位差が大きくなるとし
ても、電位差の大きい時間を極めて短くできる。従っ
て、選択メモリセルのしきい値上昇を防ぐことができ、
誤書込みを防ぐことができる。

【００９７】また、図３２（ｎ）のように、ループ１回
目の高電圧充電速度を低下させることでも、ループ１回
目の選択メモリセルのゲートに高電圧が印加される時間
の実効的な長さを大幅に短縮でき、従って誤書込みを防
ぐことができる。ループ１回目の高電圧充電速度を低下
させる方式を実現するワード線制御回路の構成例を図３
３に示す。これは、前記図１９に示す回路の出力段に、
時定数が大きな素子からなる出力回路７６を併設したも
のである。図３３（ａ）中の７６は、高抵抗とするため
にトランジスタをｎ個直列に接続してあるが、代わりに
図３３（ｂ）のように抵抗素子を用いることもできる。

【００９８】また、図３２（ｍ），（ｎ）と書込み電圧
ステップアップ方式を組み合わせたもの、つまり図３１
（ｋ），（ｌ）を用いる方式も有効である。

【００９９】（本発明の変形例）なお、本発明は上述し
た各実施形態に限定されるものではない。実施形態中で
は、データ書込み動作に本発明を適用した場合を例にと
って説明を行ったが、本発明は、例えばデータ消去動作
に適用することも可能である。

【０１００】また、実施形態では１個のＮＡＮＤセル中
で直列接続されたメモリセルの数が８個の場合について
説明したが、直列接続するメモリセルの数が８個ではな
く、例えば２，４，１６，３２，６４個などの場合にお
いても同様に本発明は適用可能である。また、実施形態
中では、ＮＡＮＤセル型ＥＥＰＲＯＭを例にとって説明
を行ったが、本発明は他のデバイス、例えばＮＯＲセル
型ＥＥＰＲＯＭ，ＤＩＮＯＲセル型ＥＥＰＲＯＭ，ＡＮ
Ｄセル型ＥＥＰＲＯＭ、選択トランジスタ付ＮＯＲセル
型ＥＥＰＲＯＭなどにおいても適用可能である。

【０１０１】図３４にＮＯＲセル型ＥＥＰＲＯＭにおけ
るメモリセルアレイの等価回路図を示す。また、図３５
にＤＩＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセルア
レイの等価回路図を示す。また、図３６にＡＮＤセル型
ＥＥＰＲＯＭにおけるメモリセルアレイの等価回路図を
示す。また、図３７に選択トランジスタ付ＮＯＲセル型
ＥＥＰＲＯＭにおけるメモリセルアレイの等価回路図を
示す。なお、ＤＩＮＯＲセル型ＥＥＰＲＯＭの詳細に関
しては、文献（H.Onoda et al.,IEDM Tech.Digest,199
2,pp.599-602 ）を、ＡＮＤセル型ＥＥＰＲＯＭの詳細
に関しては、文献（H.Kume et al.,IEDM Tech.Digest,1
992,pp.991-993）を参照されたい。また、実施形態では
電気的に書込み及び消去が可能な不揮発性半導体記憶装
置を例にとって説明を行ったが、本発明は他のデバイス
でも使用可能であり、例えばＥＰＲＯＭなど他の半導体
記憶装置のデバイスにておいても、同様に適用可能であ
る。

【０１０２】要するに本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することができる。

【０１０３】

【発明の効果】以上説明したように本発明によれば、デ
ータ書込み動作時における書込みパルス印加動作中の選
択ワード線電圧として、ループ１回目にループ２回目以
降より低い電圧を与えることにより、誤書込みを起こさ
ないデータ書込み動作を実現できる。従って、データ書
込み動作の信頼性を大幅に向上でき、信頼性の高い不揮
発性半導体記憶装置を実現できる。

【図面の簡単な説明】

【図１】第１の実施形態に係わるＮＡＮＤセル型ＥＥＰ
ＲＯＭの概略構成を示すブロック図。

【図２】第１の実施形態におけるＮＡＮＤセル構成を示
す平面図と等価回路図。

【図３】図２（ａ）のＡ−Ａ′及びＢ−Ｂ′断面図。

【図４】第１の実施形態におけるメモリセルアレイの等
価回路図。

【図５】第１の実施形態におけるロウデコーダ回路及び
メモリセルアレイの一部分を示す図。

【図６】第１の実施形態に係わるビット線制御回路の一
部分を示す図。

【図７】第１の実施形態に係わるワード線制御回路を示
す図。

【図８】第１の実施形態に係わるロウデコーダ電源制御
回路中の昇圧回路の構成例を示す図。

【図９】第１の実施形態に係わる高電圧・中間電圧発生
回路を示す図。

【図１０】第１の実施形態に係わる高電圧・中間電圧発
生回路の駆動信号波形を示す図。

【図１１】第１の実施形態に係わるデータ書込み動作の
アルゴリズムを示す図。

【図１２】第１の実施形態に係わるループ１回目の書込
みパルス印加動作のタイミングを示す図。

【図１３】第１の実施形態に係わるループ２回目以降の
書込みパルス印加動作のタイミングを示す図。

【図１４】第１の実施形態に係わる書込みパルス印加動
作のタイミングを示す図。

【図１５】第１の実施形態に係わる書込みベリファイ読
出し動作のタイミングを示す図。

【図１６】第１の実施形態に係わるウェル電位制御回路
の配置・構成例を示す図。

【図１７】第１の実施形態に係わるソース線制御回路を
示す図。

【図１８】第２の実施形態に係わるループ１回目の書込
みパルス印加動作のタイミングを示す図。

【図１９】第１，第２の実施形態に係わるワード線制御
回路の別の構成例を示す図。

【図２０】第３の実施形態に係わるワード線制御回路を
示す図。

【図２１】第３の実施形態に係わるロウデコーダ電源制
御回路を示す図。

【図２２】第３の実施形態に係わるループ１回目の書込
みパルス印加動作のタイミングを示す図。

【図２３】第４の実施形態に係わるワード線制御回路を
示す図。

【図２４】第４の実施形態に係わるループ１回目の書込
みパルス印加動作のタイミングを示す図。

【図２５】第５の実施形態に係わるワード線制御回路を
示す図。

【図２６】第５の実施形態に係わるループ１回目の書込
みパルス印加動作のタイミングを示す図。

【図２７】第６の実施形態に係わるループ１回目の書込
みパルス印加動作のタイミングを示す図。

【図２８】各実施形態におけるデータ書込み動作中の選
択ワード線電圧波形を示す図。

【図２９】各実施形態におけるデータ書込み動作中の選
択ワード線電圧波形を示す図。

【図３０】各実施形態におけるデータ書込み動作中の選
択ワード線電圧波形を示す図。

【図３１】各実施形態におけるデータ書込み動作中の選
択ワード線電圧波形を示す図。

【図３２】各実施形態におけるデータ書込み動作中の選
択ワード線電圧波形を示す図。

【図３３】ループ１回目の高電圧充電速度を低下させる
方式を実現するワード線制御回路の構成例を示す図。

【図３４】ＮＯＲセル型ＥＥＰＲＯＭにおけるメモリセ
ルアレイを示す等価回路図。

【図３５】ＤＩＮＯＲセル型ＥＥＰＲＯＭにおけるメモ
リセルアレイを示す等価回路図。

【図３６】ＡＮＤセル型ＥＥＰＲＯＭにおけるメモリセ
ルアレイを示す等価回路図。

【図３７】選択トランジスタ付ＮＯＲセル型ＥＥＰＲＯ
Ｍにおけるメモリセルアレイを示す等価回路図。

【図３８】従来例に係わるループ１回目の書込みパルス
印加動作のタイミングを示す図。

【図３９】従来例に係わるループ２回目以降の書込みパ
ルス印加動作のタイミングを示す図。

【図４０】従来の問題点を説明するためのもので、図２
（ａ）のＣ−Ｃ′及びＢ−Ｂ′断面に相当する図。

【符号の説明】

１…メモリセルアレイ２…ビット線制御回路３…カラムデコーダ４…アドレスバッファ５…ロウデコーダ回路６…データ入出力バッファ７…ウェル電圧制御回路８…ソース線制御回路９…ワード線制御回路１０…ロウデコーダ電源制御回路２０…高電圧・中間電圧制御回路

Claims

【特許請求の範囲】

【請求項１】不揮発性メモリセル又は該メモリセルを複
数個接続したメモリセルユニットがアレイ状に配列され
たメモリセルアレイと、前記メモリセルアレイのワード
線を選択するワード線選択手段とを具備し、前記ワード
線が選択された選択メモリセルにデータ書替えを行うた
めの電圧を印加する第１の動作と該選択メモリセルのデ
ータ書替え状態を調べる第２の動作とからなるループを
繰返してデータ書替えを行う不揮発性半導体記憶装置に
おいて、前記データ書替えにおけるループ１回目の第１の動作中
の所定期間だけ前記選択メモリセルのワード線をフロー
ティング状態に保持してなることを特徴とする不揮発性
半導体記憶装置。
【請求項２】不揮発性メモリセル又は該メモリセルを複
数個接続したメモリセルユニットがアレイ状に配列され
たメモリセルアレイと、前記メモリセルアレイのワード
線を選択するワード線選択手段とを具備し、前記ワード
線が選択された選択メモリセルにデータ書替えを行うた
めの電圧を印加する第１の動作と該選択メモリセルのデ
ータ書替え状態を調べる第２の動作とからなるループを
繰返してデータ書替えを行う不揮発性半導体記憶装置に
おいて、前記データ書替えにおけるループ１回目の第１の動作時
の前記選択メモリセルのワード線への印加電圧を、非選
択メモリセルのワード線の最高電圧値以下に設定してな
ることを特徴とする不揮発性半導体記憶装置。
【請求項３】不揮発性メモリセル又は該メモリセルを複
数個接続したメモリセルユニットがアレイ状に配列され
たメモリセルアレイと、前記メモリセルアレイのワード
線を選択するワード線選択手段とを具備し、前記ワード
線が選択された選択メモリセルにデータ書替えを行うた
めの電圧を印加する第１の動作と該選択メモリセルのデ
ータ書替え状態を調べる第２の動作とからなるループを
繰返してデータ書替えを行う不揮発性半導体記憶装置に
おいて、前記データ書替えにおけるループ２回目以降の第１の動
作中の前記選択メモリセルのワード線への印加電圧が実
質的に一定であり、かつループ１回目の第１の動作中の
前記選択メモリセルのワード線への印加電圧を、ループ
２回目以降の第１の動作中の印加電圧より低く設定して
なることを特徴とする不揮発性半導体記憶装置。
【請求項４】不揮発性メモリセル又は該メモリセルを複
数個接続したメモリセルユニットがアレイ状に配列され
たメモリセルアレイと、前記メモリセルアレイのワード
線を選択するワード線選択手段とを具備し、前記ワード
線が選択された選択メモリセルにデータ書替えを行うた
めの電圧を印加する第１の動作と該選択メモリセルのデ
ータ書替え状態を調べる第２の動作とからなるループを
繰返してデータ書替えを行う不揮発性半導体記憶装置に
おいて、前記データ書替えにおける第１の動作中の前記選択メモ
リセルのワード線への印加電圧がループ回数増加毎に増
加し、かつ該印加電圧のループ毎の増加量のうち、ルー
プ１回目からループ２回目への増加量を最も多くしてな
ることを特徴とする不揮発性半導体記憶装置。
【請求項５】不揮発性メモリセル又は該メモリセルを複
数個接続したメモリセルユニットがアレイ状に配列され
たメモリセルアレイと、前記メモリセルアレイのワード
線を選択するワード線選択手段とを具備し、前記ワード
線が選択された選択メモリセルにデータ書替えを行うた
めの電圧を印加する第１の動作と該選択メモリセルのデ
ータ書替え状態を調べる第２の動作とからなるループを
繰返してデータ書替えを行う不揮発性半導体記憶装置に
おいて、前記データ書替えにおける第１の動作中に前記選択メモ
リセルのワード線に高電圧が印加される時間がループ２
回目以降は実質的に一定であり、かつループ１回目の高
電圧印加時間をループ２回目以降に比べて短くしてなる
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】不揮発性メモリセル又は該メモリセルを複
数個接続したメモリセルユニットがアレイ状に配列され
たメモリセルアレイと、前記メモリセルアレイのワード
線を選択するワード線選択手段とを具備し、前記ワード
線が選択された選択メモリセルにデータ書替えを行うた
めの電圧を印加する第１の動作と該選択メモリセルのデ
ータ書替え状態を調べる第２の動作とからなるループを
繰返してデータ書替えを行う不揮発性半導体記憶装置に
おいて、前記データ書替えにおける第１の動作中の前記選択メモ
リセルのワード線への高電圧の充電速度がループ２回目
以降は実質的に一定であり、かつループ２回目以降に比
べてループ１回目の充電速度を遅くしてなることを特徴
とする不揮発性半導体記憶装置。
【請求項７】前記選択メモリセルのワード線の印加電圧
は、前記データ書替えにおけるループ１回目の第１の動
作中、非選択メモリセルのワード線の最高電圧以下のレ
ベルであることを特徴とする請求項１，３，４，５，６
のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】前記選択メモリセルのワード線の印加電圧
は、前記データ書替えにおけるループ１回目の第１の動
作中、電源電圧以下のレベルであることを特徴とする請
求項１〜６のいずれかに記載の不揮発性半導体記憶装
置。