JPH1196778A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH1196778A JPH1196778A JP26237797A JP26237797A JPH1196778A JP H1196778 A JPH1196778 A JP H1196778A JP 26237797 A JP26237797 A JP 26237797A JP 26237797 A JP26237797 A JP 26237797A JP H1196778 A JPH1196778 A JP H1196778A
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Abstract
(57)【要約】
【課題】 誤書込みを起こさないデータ書込み動作を実
現することができ、書込み動作の信頼性の向上をはか
る。 【解決手段】 不揮発性メモリセルを複数個直列接続し
たNANDセルがアレイ状に配列されたメモリセルアレ
イ1と、メモリセルアレイ1のビット線を選択するカラ
ムデコーダ3と、センス動作とビット線電圧設定動作を
行うビット線制御回路2と、メモリセルアレイ1のワー
ド線を選択するロウデコーダ回路5とを備え、選択メモ
リセルにデータ書替えを行うための電圧を印加する第1
の動作と選択メモリセルのデータ書替え状態を調べる第
2の動作を交互に繰返してデータ書替えを行う不揮発性
半導体記憶装置において、データ書替えにおける最初の
第1の動作中の一定期間だけ選択ワード線をフローティ
ング状態に保持する。
現することができ、書込み動作の信頼性の向上をはか
る。 【解決手段】 不揮発性メモリセルを複数個直列接続し
たNANDセルがアレイ状に配列されたメモリセルアレ
イ1と、メモリセルアレイ1のビット線を選択するカラ
ムデコーダ3と、センス動作とビット線電圧設定動作を
行うビット線制御回路2と、メモリセルアレイ1のワー
ド線を選択するロウデコーダ回路5とを備え、選択メモ
リセルにデータ書替えを行うための電圧を印加する第1
の動作と選択メモリセルのデータ書替え状態を調べる第
2の動作を交互に繰返してデータ書替えを行う不揮発性
半導体記憶装置において、データ書替えにおける最初の
第1の動作中の一定期間だけ選択ワード線をフローティ
ング状態に保持する。
Description
【0001】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に係わり、特にデータ書替え手段の改良をはかっ
た不揮発性半導体記憶装置に関する。
憶装置に係わり、特にデータ書替え手段の改良をはかっ
た不揮発性半導体記憶装置に関する。
【0002】
【従来の技術】従来、半導体記憶装置の一つとして、電
気的書替えを可能とした不揮発性半導体記憶装置(EE
PROM)が知られている。なかでも、メモリセルを複
数個直列接続してNANDセルを構成するNANDセル
型EEPROMは、高集積化ができるものとして注目さ
れている。
気的書替えを可能とした不揮発性半導体記憶装置(EE
PROM)が知られている。なかでも、メモリセルを複
数個直列接続してNANDセルを構成するNANDセル
型EEPROMは、高集積化ができるものとして注目さ
れている。
【0003】NANDセル型EEPROMの一つのメモ
リセルは、半導体基板上に絶縁膜を介して浮遊ゲート
(電荷蓄積層)と制御ゲートが積層されたFET−MO
S構造を有する。そして、複数個のメモリセルが隣接す
るもの同士でソース・ドレインを共用する形で直列接続
されてNANDセルを構成し、これを一単位としてビッ
ト線に接続するものである。このようなNANDセルが
マトリックス配列されてメモリセルアレイが構成され
る。また、メモリセルアレイは、p型ウェル(又はp型
基板)内に集積形成され、さらに複数のブロックに分け
られている。
リセルは、半導体基板上に絶縁膜を介して浮遊ゲート
(電荷蓄積層)と制御ゲートが積層されたFET−MO
S構造を有する。そして、複数個のメモリセルが隣接す
るもの同士でソース・ドレインを共用する形で直列接続
されてNANDセルを構成し、これを一単位としてビッ
ト線に接続するものである。このようなNANDセルが
マトリックス配列されてメモリセルアレイが構成され
る。また、メモリセルアレイは、p型ウェル(又はp型
基板)内に集積形成され、さらに複数のブロックに分け
られている。
【0004】メモリセルアレイの列方向に並ぶNAND
セルの一端側のドレインは、それぞれ選択トランジスタ
を介してビット線に共通接続され、他端側のソースはや
はり選択トランジスタを介して共通ソース線に接続され
ている。メモリセルトランジスタの制御ゲート及び選択
トランジスタのゲートは、メモリセルアレイの行方向に
それぞれ制御ゲート線(ワード線)、選択ゲート線とし
て共通接続される。
セルの一端側のドレインは、それぞれ選択トランジスタ
を介してビット線に共通接続され、他端側のソースはや
はり選択トランジスタを介して共通ソース線に接続され
ている。メモリセルトランジスタの制御ゲート及び選択
トランジスタのゲートは、メモリセルアレイの行方向に
それぞれ制御ゲート線(ワード線)、選択ゲート線とし
て共通接続される。
【0005】このNANDセル型EEPROMの動作
は、例えば次の通りである。データ書込みの動作は、ビ
ット線コンタクトから最も離れた位置のメモリセルから
順に行う。選択されたメモリセルの制御ゲートには高電
圧Vpp(=20v程度)を印加し、それよりビット線
コンタクト側にあるメモリセルの制御ゲート及び選択ゲ
ートには中間電位Vmw(=10v程度)を印加し、ビ
ット線にはデータに応じて0v又は中間電位Vmb(=
8v程度)を与える。
は、例えば次の通りである。データ書込みの動作は、ビ
ット線コンタクトから最も離れた位置のメモリセルから
順に行う。選択されたメモリセルの制御ゲートには高電
圧Vpp(=20v程度)を印加し、それよりビット線
コンタクト側にあるメモリセルの制御ゲート及び選択ゲ
ートには中間電位Vmw(=10v程度)を印加し、ビ
ット線にはデータに応じて0v又は中間電位Vmb(=
8v程度)を与える。
【0006】ビット線に0vが与えられた時、その電位
は選択メモリセルのドレインまで伝達されて、ドレイン
から浮遊ゲートに電子注入が生じる。これにより、その
選択されたメモリセルのしきい値は正方向にシフトす
る。この状態を例えば“1”とする。ビット線にVmb
が与えられた時は電子注入が起こらず、従ってしきい値
は変化せず、負に止まる。この状態は“0”である。
は選択メモリセルのドレインまで伝達されて、ドレイン
から浮遊ゲートに電子注入が生じる。これにより、その
選択されたメモリセルのしきい値は正方向にシフトす
る。この状態を例えば“1”とする。ビット線にVmb
が与えられた時は電子注入が起こらず、従ってしきい値
は変化せず、負に止まる。この状態は“0”である。
【0007】データ消去は、選択されたNANDセルブ
ロック内の全てのメモリセルに対して同時に行われる。
即ち、選択されたNANDセルブロック内の全ての制御
ゲートを0vとし、p型ウェル(又はp型基板)に20
v程度の高電圧を印加し、ビット線,ソース線,非選択
NANDセルブロック中の制御ゲート及び全ての選択ゲ
ート線をフローティング状態とする。これにより、選択
NANDセルブロック中の全てのメモリセルで浮遊ゲー
トの電子がp型ウェル(又はp型基板)に放出され、し
きい値電圧は負方向にシフトする。
ロック内の全てのメモリセルに対して同時に行われる。
即ち、選択されたNANDセルブロック内の全ての制御
ゲートを0vとし、p型ウェル(又はp型基板)に20
v程度の高電圧を印加し、ビット線,ソース線,非選択
NANDセルブロック中の制御ゲート及び全ての選択ゲ
ート線をフローティング状態とする。これにより、選択
NANDセルブロック中の全てのメモリセルで浮遊ゲー
トの電子がp型ウェル(又はp型基板)に放出され、し
きい値電圧は負方向にシフトする。
【0008】データ読出し動作は、選択されたメモリセ
ルの制御ゲートを0vとし、それ以外のメモリセルの制
御ゲート及び選択ゲートを電源電圧Vccとして、選択
メモリセルで電流が流れるか否かを検出することにより
行われる。
ルの制御ゲートを0vとし、それ以外のメモリセルの制
御ゲート及び選択ゲートを電源電圧Vccとして、選択
メモリセルで電流が流れるか否かを検出することにより
行われる。
【0009】以上の動作説明から明らかなように、NA
NDセル型EEPROMでは、データ書込み動作中に
“0”データ書込みを行うビット線にVccより高い8
v程度の電圧を充電する。
NDセル型EEPROMでは、データ書込み動作中に
“0”データ書込みを行うビット線にVccより高い8
v程度の電圧を充電する。
【0010】図38及び図39に、データ書込み動作の
動作タイミングを示す。図38はループ1回目の書込み
パルス印加動作のタイミング図、図39はループ2回目
以降の書込みパルス印加動作のタイミング図である(図
38及び図39の動作の詳細な説明は実施形態中を参
照)。
動作タイミングを示す。図38はループ1回目の書込み
パルス印加動作のタイミング図、図39はループ2回目
以降の書込みパルス印加動作のタイミング図である(図
38及び図39の動作の詳細な説明は実施形態中を参
照)。
【0011】従来のデータ書込み動作では、ループ1回
目の書込みパルス印加動作中の“0”データ書込みビッ
ト線充電やソース線充電の影響によりp型ウェルの電位
Cell-p-wellが0.8v程度まで上昇し、“1”データ
書込みビット線コンタクト部からp型ウェルへの電子注
入やセルアレイ中のフィールド反転による隣接NAND
セル間リーク電流により、“0”データ書込みビット線
電圧の充電速度の低下や充電レベルの低下(8v→[8
v−ΔV])が起こる。このため、“0”データを書込
むべきメモリセルの制御ゲートとドレイン間に本来の電
圧(20v−8v=12v)よりも高い電圧が加わり、
ループ1回目の書込みパルス印加動作中の誤書込みを招
いている。
目の書込みパルス印加動作中の“0”データ書込みビッ
ト線充電やソース線充電の影響によりp型ウェルの電位
Cell-p-wellが0.8v程度まで上昇し、“1”データ
書込みビット線コンタクト部からp型ウェルへの電子注
入やセルアレイ中のフィールド反転による隣接NAND
セル間リーク電流により、“0”データ書込みビット線
電圧の充電速度の低下や充電レベルの低下(8v→[8
v−ΔV])が起こる。このため、“0”データを書込
むべきメモリセルの制御ゲートとドレイン間に本来の電
圧(20v−8v=12v)よりも高い電圧が加わり、
ループ1回目の書込みパルス印加動作中の誤書込みを招
いている。
【0012】ここで、“1”データ書込みビット線コン
タクト部からp型ウェルへの電子注入の様子を図40
(a)に示す。また、セルアレイ中のフィールド反転に
よる隣接NANDセル間リーク電流の様子を図40
(b)に示す。図中の11はp型ウェル、12は素子分
離酸化膜、14は浮遊ゲート、16は制御ゲート、18
はビット線、19はn型拡散層である。
タクト部からp型ウェルへの電子注入の様子を図40
(a)に示す。また、セルアレイ中のフィールド反転に
よる隣接NANDセル間リーク電流の様子を図40
(b)に示す。図中の11はp型ウェル、12は素子分
離酸化膜、14は浮遊ゲート、16は制御ゲート、18
はビット線、19はn型拡散層である。
【0013】
【発明が解決しようとする課題】このように、従来のN
ANDセル型EEPROMにおいては、ループ1回目の
書込みパルス印加動作中に Cell-p-well電位が上昇し、
“0”データ書込みビット線電圧が低下するため、誤書
込みが発生するという問題があった。また、この問題は
NANDセルを用いたEEPROMに限るものではな
く、不揮発性メモリセルからなるNORセル,DINO
Rセル,ANDセル等を用いたものであれば同様に言え
ることであった。
ANDセル型EEPROMにおいては、ループ1回目の
書込みパルス印加動作中に Cell-p-well電位が上昇し、
“0”データ書込みビット線電圧が低下するため、誤書
込みが発生するという問題があった。また、この問題は
NANDセルを用いたEEPROMに限るものではな
く、不揮発性メモリセルからなるNORセル,DINO
Rセル,ANDセル等を用いたものであれば同様に言え
ることであった。
【0014】本発明は、上記の事情を考慮して成された
もので、その目的とするところは、誤書込みを起こさな
いデータ書込み動作を実現することができ、書込み動作
の信頼性の向上をはかり得る不揮発性半導体記憶装置を
提供することにある。
もので、その目的とするところは、誤書込みを起こさな
いデータ書込み動作を実現することができ、書込み動作
の信頼性の向上をはかり得る不揮発性半導体記憶装置を
提供することにある。
【0015】
(構成)上記課題を解決するために本発明は、次のよう
な構成を採用している。
な構成を採用している。
【0016】即ち本発明は、不揮発性メモリセル又は該
メモリセルを複数個接続したメモリセルユニットがアレ
イ状に配列されたメモリセルアレイと、前記メモリセル
アレイのワード線を選択するワード線選択手段とを具備
し、前記ワード線が選択された選択メモリセルにデータ
書替えを行うための電圧を印加する第1の動作と該選択
メモリセルのデータ書替え状態を調べる第2の動作とか
らなるループを繰返してデータ書替えを行う不揮発性半
導体記憶装置において、次の (1)〜(6) のいずれかを採
用したことを特徴とする。
メモリセルを複数個接続したメモリセルユニットがアレ
イ状に配列されたメモリセルアレイと、前記メモリセル
アレイのワード線を選択するワード線選択手段とを具備
し、前記ワード線が選択された選択メモリセルにデータ
書替えを行うための電圧を印加する第1の動作と該選択
メモリセルのデータ書替え状態を調べる第2の動作とか
らなるループを繰返してデータ書替えを行う不揮発性半
導体記憶装置において、次の (1)〜(6) のいずれかを採
用したことを特徴とする。
【0017】(1) データ書替えにおけるループ1回目の
第1の動作中の所定期間だけ選択メモリセルのワード線
をフローティング状態に保持してなる。
第1の動作中の所定期間だけ選択メモリセルのワード線
をフローティング状態に保持してなる。
【0018】(2) データ書替えにおけるループ1回目の
第1の動作時の選択メモリセルのワード線への印加電圧
を、非選択メモリセルのワード線の最高電圧値以下に設
定してなる。
第1の動作時の選択メモリセルのワード線への印加電圧
を、非選択メモリセルのワード線の最高電圧値以下に設
定してなる。
【0019】(3) データ書替えにおけるループ2回目以
降の第1の動作中の選択メモリセルのワード線への印加
電圧が実質的に一定であり、かつループ1回目の第1の
動作中の選択メモリセルのワード線への印加電圧を、ル
ープ2回目以降の第1の動作中の印加電圧より低く設定
してなる。
降の第1の動作中の選択メモリセルのワード線への印加
電圧が実質的に一定であり、かつループ1回目の第1の
動作中の選択メモリセルのワード線への印加電圧を、ル
ープ2回目以降の第1の動作中の印加電圧より低く設定
してなる。
【0020】(4) データ書替え手段における第1の動作
中の選択メモリセルのワード線への印加電圧がループ回
数増加毎に増加し、かつ該印加電圧のループ毎の増加量
のうち、ループ1回目からループ2回目への増加量を最
も多くしてなる。
中の選択メモリセルのワード線への印加電圧がループ回
数増加毎に増加し、かつ該印加電圧のループ毎の増加量
のうち、ループ1回目からループ2回目への増加量を最
も多くしてなる。
【0021】(5) データ書替えにおける第1の動作中に
選択メモリセルのワード線に高電圧が印加される時間が
ループ2回目以降は実質的に一定であり、かつループ1
回目の高電圧印加時間をループ2回目以降に比べて短く
してなる。
選択メモリセルのワード線に高電圧が印加される時間が
ループ2回目以降は実質的に一定であり、かつループ1
回目の高電圧印加時間をループ2回目以降に比べて短く
してなる。
【0022】(6) データ書替えにおける第1の動作中の
選択メモリセルのワード線への高電圧の充電速度がルー
プ2回目以降は実質的に一定であり、かつループ2回目
以降に比べてループ1回目の充電速度を遅くしてなる。
選択メモリセルのワード線への高電圧の充電速度がルー
プ2回目以降は実質的に一定であり、かつループ2回目
以降に比べてループ1回目の充電速度を遅くしてなる。
【0023】(作用)本発明においては、ループ1回目
の第1の動作中の所定期間だけ選択メモリセルのワード
線をフローティング状態に保持することにより、ループ
1回目の第1の動作において“0”を書込むべき選択メ
モリセルの制御ゲートとドレイン間に高電圧が加わるの
を防ぐことができ、これにより誤書込みを防止すること
ができる。
の第1の動作中の所定期間だけ選択メモリセルのワード
線をフローティング状態に保持することにより、ループ
1回目の第1の動作において“0”を書込むべき選択メ
モリセルの制御ゲートとドレイン間に高電圧が加わるの
を防ぐことができ、これにより誤書込みを防止すること
ができる。
【0024】また、ループ1回目の第1の動作時の選択
メモリセルのワード線への印加電圧を、非選択メモリセ
ルのワード線の最高電圧値以下に設定することにより、
上記と同様にループ1回目の第1の動作において“0”
を書込むべき選択メモリセルの制御ゲートとドレイン間
に高電圧が加わるのを防ぐことができる。
メモリセルのワード線への印加電圧を、非選択メモリセ
ルのワード線の最高電圧値以下に設定することにより、
上記と同様にループ1回目の第1の動作において“0”
を書込むべき選択メモリセルの制御ゲートとドレイン間
に高電圧が加わるのを防ぐことができる。
【0025】また、ループ2回目以降の第1の動作中の
選択メモリセルのワード線への印加電圧を実質的に一定
とし、かつループ1回目の第1の動作中の選択メモリセ
ルのワード線への印加電圧を、ループ2回目以降の第1
の動作中の印加電圧より低く設定することにより、上記
と同様にループ1回目の第1の動作において“0”を書
込むべき選択メモリセルの制御ゲートとドレイン間に高
電圧が加わるのを防ぐことができる。
選択メモリセルのワード線への印加電圧を実質的に一定
とし、かつループ1回目の第1の動作中の選択メモリセ
ルのワード線への印加電圧を、ループ2回目以降の第1
の動作中の印加電圧より低く設定することにより、上記
と同様にループ1回目の第1の動作において“0”を書
込むべき選択メモリセルの制御ゲートとドレイン間に高
電圧が加わるのを防ぐことができる。
【0026】また、第1の動作中の選択メモリセルのワ
ード線への印加電圧をループ回数増加毎に増加させ、か
つ該印加電圧のループ毎の増加量のうち、ループ1回目
からループ2回目への増加量を最も多くすることによ
り、上記と同様にループ1回目の第1の動作において
“0”を書込むべき選択メモリセルの制御ゲートとドレ
イン間に高電圧が加わるのを防ぐことができる。
ード線への印加電圧をループ回数増加毎に増加させ、か
つ該印加電圧のループ毎の増加量のうち、ループ1回目
からループ2回目への増加量を最も多くすることによ
り、上記と同様にループ1回目の第1の動作において
“0”を書込むべき選択メモリセルの制御ゲートとドレ
イン間に高電圧が加わるのを防ぐことができる。
【0027】また、第1の動作中に選択メモリセルのワ
ード線に高電圧が印加される時間をループ2回目以降は
実質的に一定とし、かつループ1回目の高電圧印加時間
をループ2回目以降に比べて短くすることにより、上記
と同様にループ1回目の第1の動作において“0”を書
込むべき選択メモリセルの制御ゲートとドレイン間に高
電圧が加わるのを防ぐことができる。
ード線に高電圧が印加される時間をループ2回目以降は
実質的に一定とし、かつループ1回目の高電圧印加時間
をループ2回目以降に比べて短くすることにより、上記
と同様にループ1回目の第1の動作において“0”を書
込むべき選択メモリセルの制御ゲートとドレイン間に高
電圧が加わるのを防ぐことができる。
【0028】また、第1の動作中の選択メモリセルのワ
ード線への高電圧の充電速度をループ2回目以降は実質
的に一定とし、かつループ2回目以降に比べてループ1
回目の充電速度を遅くすることにより、上記と同様にル
ープ1回目の第1の動作において“0”を書込むべき選
択メモリセルの制御ゲートとドレイン間に高電圧が加わ
るのを防ぐことができる。
ード線への高電圧の充電速度をループ2回目以降は実質
的に一定とし、かつループ2回目以降に比べてループ1
回目の充電速度を遅くすることにより、上記と同様にル
ープ1回目の第1の動作において“0”を書込むべき選
択メモリセルの制御ゲートとドレイン間に高電圧が加わ
るのを防ぐことができる。
【0029】このように本発明によれば、ループ1回目
の第1の動作において“0”を書込むべき選択メモリセ
ルの制御ゲートとドレイン間に高電圧が加わるのを防ぎ
誤書込みを防止することにより、データ書き込み動作の
信頼性の向上をはかることが可能となる。
の第1の動作において“0”を書込むべき選択メモリセ
ルの制御ゲートとドレイン間に高電圧が加わるのを防ぎ
誤書込みを防止することにより、データ書き込み動作の
信頼性の向上をはかることが可能となる。
【0030】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
参照して説明する。
【0031】(第1の実施形態)図1は、本発明の第1
の実施形態に係わるNANDセル型EEPROMの構成
を示すブロック図である。
の実施形態に係わるNANDセル型EEPROMの構成
を示すブロック図である。
【0032】メモリセルアレイ1に対して、データ読出
し・データ書込み・再書込み・書込みベリファイ読出し
及び消去ベリファイ読出しを行うためにビット線制御回
路2が設けられている。このビット線制御回路2はデー
タ入出力バッファ6につながり、アドレスバッファ4か
らのアドレス信号を受けるカラムデコーダ3の出力を入
力として受ける。また、メモリセルアレイ1に対して制
御ゲート及び選択ゲートを制御するためにロウデコーダ
回路(ワード線選択手段)5が設けられ、メモリセルア
レイ1が形成されるp型ウェルの電位Cell-p-wellを制
御するためのウェル電位制御回路7が設けられている。
また、セルアレイ内ソース線電圧Cell-Sourceを制御す
るためにソース線制御回路8が設けられている。
し・データ書込み・再書込み・書込みベリファイ読出し
及び消去ベリファイ読出しを行うためにビット線制御回
路2が設けられている。このビット線制御回路2はデー
タ入出力バッファ6につながり、アドレスバッファ4か
らのアドレス信号を受けるカラムデコーダ3の出力を入
力として受ける。また、メモリセルアレイ1に対して制
御ゲート及び選択ゲートを制御するためにロウデコーダ
回路(ワード線選択手段)5が設けられ、メモリセルア
レイ1が形成されるp型ウェルの電位Cell-p-wellを制
御するためのウェル電位制御回路7が設けられている。
また、セルアレイ内ソース線電圧Cell-Sourceを制御す
るためにソース線制御回路8が設けられている。
【0033】また、選択ブロック内のワード線(制御ゲ
ート線)の電位を制御するためにワード線制御回路9
が、ロウデコーダ電源(図5のVPPRWに相当)の電
位を制御するためにロウデコーダ電源制御回路10が設
けられている。さらに、書込み用高電圧・中間電圧や消
去用高電圧を発生し、消去動作中のp型ウェルや書込み
動作中のワード線・ビット線・ロウデコーダ電源に供給
するために、高電圧・中間電圧発生回路20が設けられ
ている。
ート線)の電位を制御するためにワード線制御回路9
が、ロウデコーダ電源(図5のVPPRWに相当)の電
位を制御するためにロウデコーダ電源制御回路10が設
けられている。さらに、書込み用高電圧・中間電圧や消
去用高電圧を発生し、消去動作中のp型ウェルや書込み
動作中のワード線・ビット線・ロウデコーダ電源に供給
するために、高電圧・中間電圧発生回路20が設けられ
ている。
【0034】ビット線制御回路2は主にCMOSフリッ
プフロップから成り、書込みのためのデータのラッチや
ビット線の電位を読むためのセンス動作、また書込み後
のベリファイ読出しのためのセンス動作、さらに再書込
みデータのラッチを行う。
プフロップから成り、書込みのためのデータのラッチや
ビット線の電位を読むためのセンス動作、また書込み後
のベリファイ読出しのためのセンス動作、さらに再書込
みデータのラッチを行う。
【0035】図2(a)(b)は、メモリセルアレイの
一つのNANDセル部分の平面図と等価回路図であり、
図3(a)(b)はそれぞれ図2(a)のA−A’及び
B−B’断面図である。素子分離酸化膜12で囲まれた
p型ウェル11に複数のNANDセルからなるメモリセ
ルアレイが形成されている。一つのNANDセルに着目
して説明すると、この実施形態では、8個のメモリセル
M1〜M8とその両端の選択トランジスタS1,S2が
直列接続されて一つのNANDセルを構成している。
一つのNANDセル部分の平面図と等価回路図であり、
図3(a)(b)はそれぞれ図2(a)のA−A’及び
B−B’断面図である。素子分離酸化膜12で囲まれた
p型ウェル11に複数のNANDセルからなるメモリセ
ルアレイが形成されている。一つのNANDセルに着目
して説明すると、この実施形態では、8個のメモリセル
M1〜M8とその両端の選択トランジスタS1,S2が
直列接続されて一つのNANDセルを構成している。
【0036】メモリセルはそれぞれ、基板11にゲート
絶縁膜13を介して浮遊ゲート14(141 ,14
2 …,148 )が形成され、この上にインター絶縁膜1
5を介して制御ゲート16(161 ,162 ,…,16
8 )が形成されて、構成されている。これらのメモリセ
ルのソース・ドレインであるn型拡散層19(190 ,
191 ,…,1910)は隣接するもの同士共用する形で
接続され、これによりメモリセルが直列接続されてい
る。
絶縁膜13を介して浮遊ゲート14(141 ,14
2 …,148 )が形成され、この上にインター絶縁膜1
5を介して制御ゲート16(161 ,162 ,…,16
8 )が形成されて、構成されている。これらのメモリセ
ルのソース・ドレインであるn型拡散層19(190 ,
191 ,…,1910)は隣接するもの同士共用する形で
接続され、これによりメモリセルが直列接続されてい
る。
【0037】NANDセルのドレイン側,ソース側には
それぞれ、メモリセルの浮遊ゲート,制御ゲートと同時
に形成された選択ゲート149 ,169 及び1410,1
610が設けられている。なお、選択ゲート149 ,16
9 及び1410,1610は共に、図示しない領域で1層目
と2層目とが導通接続されている。素子形成された基板
上はCVD酸化膜17により覆われ、この上にビット線
18が配設されている。ビット線18はNANDセルの
一端のドレイン側拡散層19にコンタクトさせている。
行方向に並ぶNANDセルの制御ゲート14は、共通に
制御ゲート線CG(1),CG(2),…,CG(8)
として配設されている。これら制御ゲート線はワード線
となる。選択ゲート149 ,199 及び1410,1610
もそれぞれ行方向に連続的に選択ゲート線SG1,SG
2として配設されている。
それぞれ、メモリセルの浮遊ゲート,制御ゲートと同時
に形成された選択ゲート149 ,169 及び1410,1
610が設けられている。なお、選択ゲート149 ,16
9 及び1410,1610は共に、図示しない領域で1層目
と2層目とが導通接続されている。素子形成された基板
上はCVD酸化膜17により覆われ、この上にビット線
18が配設されている。ビット線18はNANDセルの
一端のドレイン側拡散層19にコンタクトさせている。
行方向に並ぶNANDセルの制御ゲート14は、共通に
制御ゲート線CG(1),CG(2),…,CG(8)
として配設されている。これら制御ゲート線はワード線
となる。選択ゲート149 ,199 及び1410,1610
もそれぞれ行方向に連続的に選択ゲート線SG1,SG
2として配設されている。
【0038】図4は、このようなNANDセルがマトリ
クス配列されたメモリセルアレイの等価回路を示してい
る。同一のワード線や選択ゲート線を共有するNAND
セル群をブロックと呼び、図4中の破線で囲まれた領域
が1個のブロックに相当する。読出し・書込み等の動作
は、通常、複数のブロックのうち1個を選択(選択ブロ
ックと呼ぶ)して行われる。
クス配列されたメモリセルアレイの等価回路を示してい
る。同一のワード線や選択ゲート線を共有するNAND
セル群をブロックと呼び、図4中の破線で囲まれた領域
が1個のブロックに相当する。読出し・書込み等の動作
は、通常、複数のブロックのうち1個を選択(選択ブロ
ックと呼ぶ)して行われる。
【0039】なお、ここまでの基本構成は本実施形態に
限らず、後述する第2の実施形態以降も全く同じであ
る。
限らず、後述する第2の実施形態以降も全く同じであ
る。
【0040】図5に、本実施形態に係わるロウデコーダ
回路5及びメモリセルアレイ1の一部分を、図6にビッ
ト線制御回路2の一部分を、図7にワード線制御回路9
を、図8にロウデコーダ電源制御回路10を示す。ま
た、図9に高電圧・中間電圧発生回路20中に含まれる
昇圧回路の構成例を示す。高電圧・中間電圧発生回路2
0の中には、図9の昇圧回路としてVpp用,Vmw
用,Vmb用の3種類が少なくとも含まれている。ま
た、図10に昇圧回路(高電圧・中間電圧発生回路2
0,ロウデコーダ電源制御回路10における昇圧回路部
82など)の入力信号波形を示し、図11にデータ書込
み動作時のアルゴリズムを示す。
回路5及びメモリセルアレイ1の一部分を、図6にビッ
ト線制御回路2の一部分を、図7にワード線制御回路9
を、図8にロウデコーダ電源制御回路10を示す。ま
た、図9に高電圧・中間電圧発生回路20中に含まれる
昇圧回路の構成例を示す。高電圧・中間電圧発生回路2
0の中には、図9の昇圧回路としてVpp用,Vmw
用,Vmb用の3種類が少なくとも含まれている。ま
た、図10に昇圧回路(高電圧・中間電圧発生回路2
0,ロウデコーダ電源制御回路10における昇圧回路部
82など)の入力信号波形を示し、図11にデータ書込
み動作時のアルゴリズムを示す。
【0041】図5において、各ブロック毎にNANDセ
ルブロックデコード信号及びロウデコーダ起動信号RD
ECDがNANDゲート51及びNOTゲート52から
NORゲート53を介して入力され、電圧切換回路54
で電圧が切換えられる。電圧切換回路54からは、ノー
ドN1を経てロウデコーダ5a,5bに、そして複数の
メモリセルから構成されるメモリセルアレイ1に上記信
号が供給されるようになっている。
ルブロックデコード信号及びロウデコーダ起動信号RD
ECDがNANDゲート51及びNOTゲート52から
NORゲート53を介して入力され、電圧切換回路54
で電圧が切換えられる。電圧切換回路54からは、ノー
ドN1を経てロウデコーダ5a,5bに、そして複数の
メモリセルから構成されるメモリセルアレイ1に上記信
号が供給されるようになっている。
【0042】図6において、センスアンプ回路を構成す
るCMOSフリップフロップは、所定数のビット線BL
i毎に設けられ、Eタイプ,pチャネルMOSトランジ
スタQp5とEタイプ,nチャネルMOSトランジスタQ
n6により構成された信号同期式CMOSインバータと、
Eタイプ,pチャネルMOSトランジスタQp6とEタイ
プ,nチャネルMOSトランジスタQn7により構成され
た信号同期式CMOSインバータと、により構成されて
いる。このCMOSフリップフロップの出力ノードN3
とビット線BLiとの間は、信号BLCDにより制御さ
れるEタイプ,nチャネルMOSトランジスタQn16
と、信号BLTRにより制御されるDタイプ,nチャネ
ルMOSトランジスタQd1を介して接続されている。
るCMOSフリップフロップは、所定数のビット線BL
i毎に設けられ、Eタイプ,pチャネルMOSトランジ
スタQp5とEタイプ,nチャネルMOSトランジスタQ
n6により構成された信号同期式CMOSインバータと、
Eタイプ,pチャネルMOSトランジスタQp6とEタイ
プ,nチャネルMOSトランジスタQn7により構成され
た信号同期式CMOSインバータと、により構成されて
いる。このCMOSフリップフロップの出力ノードN3
とビット線BLiとの間は、信号BLCDにより制御さ
れるEタイプ,nチャネルMOSトランジスタQn16
と、信号BLTRにより制御されるDタイプ,nチャネ
ルMOSトランジスタQd1を介して接続されている。
【0043】CMOSフリップフロップの出力ノードN
3と接地電位の間には、トランジスタQn8,Qn10 が設
置されており、またCMOSフリップフロップの出力ノ
ードN4と接地電位の間には、トランジスタQn9,Qn1
0 が設置されている。トランジスタQn8,Qn9,Qn10
は、読み出し動作時や書き込み・消去ベリファイ動作時
にフリップフロップのデータをリセットしたり、ビット
線電位をセンスする際に使用される。
3と接地電位の間には、トランジスタQn8,Qn10 が設
置されており、またCMOSフリップフロップの出力ノ
ードN4と接地電位の間には、トランジスタQn9,Qn1
0 が設置されている。トランジスタQn8,Qn9,Qn10
は、読み出し動作時や書き込み・消去ベリファイ動作時
にフリップフロップのデータをリセットしたり、ビット
線電位をセンスする際に使用される。
【0044】また、Qn16 とQd1の接続点であるノード
N5と接地電位との間にはトランジスタQn11 が設置さ
れており、このQn11 はビット線を0Vに放電する際に
使用される。さらに、ノードN5とVccの間には、ト
ランジスタQp10 が設置されている。そして、トランジ
スタQp10 を介してビット線を充電する能力とNAND
セルを介してビット線を放電する能力の比により、NA
NDセル中の選択メモリセルのしきい値電圧を判定する
ようになっている。また、CMOSフリップフロップの
2つのノードN3,N4は、カラム選択信号CSLiに
より制御されるトランスファゲートであるトランジスタ
Qn14 ,Qn15 を介してそれぞれ入出力線I/O,/I
/Oに接続されている。
N5と接地電位との間にはトランジスタQn11 が設置さ
れており、このQn11 はビット線を0Vに放電する際に
使用される。さらに、ノードN5とVccの間には、ト
ランジスタQp10 が設置されている。そして、トランジ
スタQp10 を介してビット線を充電する能力とNAND
セルを介してビット線を放電する能力の比により、NA
NDセル中の選択メモリセルのしきい値電圧を判定する
ようになっている。また、CMOSフリップフロップの
2つのノードN3,N4は、カラム選択信号CSLiに
より制御されるトランスファゲートであるトランジスタ
Qn14 ,Qn15 を介してそれぞれ入出力線I/O,/I
/Oに接続されている。
【0045】図7のワード線制御回路は、信号WLSL
Ti,WLPH,LP1によりCGDi(i=1〜8)
にVmwを与える回路71と、信号WLSLTi,WL
PH,LP1によりCGDiにVppを与える回路72
と、信号PROGRAM,WLPHによりCGDiに接
地電位を与える回路73と、信号READ,WLSLT
iによりCGDiにVcc又は接地電位を与える回路7
4とからなる。
Ti,WLPH,LP1によりCGDi(i=1〜8)
にVmwを与える回路71と、信号WLSLTi,WL
PH,LP1によりCGDiにVppを与える回路72
と、信号PROGRAM,WLPHによりCGDiに接
地電位を与える回路73と、信号READ,WLSLT
iによりCGDiにVcc又は接地電位を与える回路7
4とからなる。
【0046】図8のロウデコーダ電源制御回路は、信号
PROGRAMによりVpp又はVccを出力する回路
81と、ロウデコーダ電源VPPRWをVppよりも高
くするための昇圧回路部82と、信号PROGRAM,
READによりVPPRWにVccを与える回路83と
から構成されている。
PROGRAMによりVpp又はVccを出力する回路
81と、ロウデコーダ電源VPPRWをVppよりも高
くするための昇圧回路部82と、信号PROGRAM,
READによりVPPRWにVccを与える回路83と
から構成されている。
【0047】高電圧・中間電圧発生回路20中に含まれ
る昇圧回路構成例を示したのが図9である。この回路
は、複数のトランジスタ,キャパシタからなり、キャパ
シタが接続されているノードがn個直列に接続されてい
ることから通常、段数nの昇圧回路、或いはn段の昇圧
回路と呼ばれる。そして、入力信号RNG,/RNGの
タイミングを制御することにより、Vccより高い電圧
を発生・供給するものとなっている。
る昇圧回路構成例を示したのが図9である。この回路
は、複数のトランジスタ,キャパシタからなり、キャパ
シタが接続されているノードがn個直列に接続されてい
ることから通常、段数nの昇圧回路、或いはn段の昇圧
回路と呼ばれる。そして、入力信号RNG,/RNGの
タイミングを制御することにより、Vccより高い電圧
を発生・供給するものとなっている。
【0048】本実施形態に係わるデータ書込み動作で
は、まずデータを書込むアドレス入力、書込みデータ入
力が行われる。データ入力直後には、“0”データ書込
みに対応するビット線制御回路では、図6中のN3,N
4はそれぞれVcc,0vに、また“1”データ書込み
に対応するビット線制御回路ではN3,N4がそれぞれ
0v,Vccに設定されている。続いて、データ書込み
動作が開始される。
は、まずデータを書込むアドレス入力、書込みデータ入
力が行われる。データ入力直後には、“0”データ書込
みに対応するビット線制御回路では、図6中のN3,N
4はそれぞれVcc,0vに、また“1”データ書込み
に対応するビット線制御回路ではN3,N4がそれぞれ
0v,Vccに設定されている。続いて、データ書込み
動作が開始される。
【0049】書込みパルス印加動作と書込みベリファイ
読出し動作を行った後、書込みベリファイ読出し動作時
の読出しデータを検査することにより、選択メモリセル
へのデータ書込みが完了したか否かを調べる。完了した
場合にはデータ書込み動作を終了する。完了していない
場合には完了するまで書込みパルス印加動作と書込みベ
リファイ読出し動作を繰返し行う。この繰返しを今後書
込みループと呼び、1回の書込みパルス印加動作と1回
の書込みベリファイ読出し動作のセットをループ1回と
呼ぶことにする。
読出し動作を行った後、書込みベリファイ読出し動作時
の読出しデータを検査することにより、選択メモリセル
へのデータ書込みが完了したか否かを調べる。完了した
場合にはデータ書込み動作を終了する。完了していない
場合には完了するまで書込みパルス印加動作と書込みベ
リファイ読出し動作を繰返し行う。この繰返しを今後書
込みループと呼び、1回の書込みパルス印加動作と1回
の書込みベリファイ読出し動作のセットをループ1回と
呼ぶことにする。
【0050】また、本実施形態及びこれ以降の実施形態
では、NANDセル内の8本のワード線のうちCG
(3)が選択される場合を例にとって説明するが、他の
7本が選択された場合も同様の動作が可能である。
では、NANDセル内の8本のワード線のうちCG
(3)が選択される場合を例にとって説明するが、他の
7本が選択された場合も同様の動作が可能である。
【0051】図12に、書込みループ1回目の書込みパ
ルス印加動作(最初の書込みパルス印加動作)時におけ
るメモリセルまわり及びロウデコーダ関係の動作タイミ
ング図を示す。同様に、図13に書込みループ2回目以
降の書込みパルス印加動作時におけるメモリセルまわり
及びロウデコーダ関係の動作タイミング図を示す。ま
た、図14に書込みパルス印加動作時のビット線制御回
路関係の動作タイミング図を、図15に書込みベリファ
イ読出し動作時の動作タイミング図を示す。なお、図1
2〜15のSG(1),SG(2),CG(1)〜CG
(8)は選択ブロック内の選択ゲート線・制御ゲート線
を表している。
ルス印加動作(最初の書込みパルス印加動作)時におけ
るメモリセルまわり及びロウデコーダ関係の動作タイミ
ング図を示す。同様に、図13に書込みループ2回目以
降の書込みパルス印加動作時におけるメモリセルまわり
及びロウデコーダ関係の動作タイミング図を示す。ま
た、図14に書込みパルス印加動作時のビット線制御回
路関係の動作タイミング図を、図15に書込みベリファ
イ読出し動作時の動作タイミング図を示す。なお、図1
2〜15のSG(1),SG(2),CG(1)〜CG
(8)は選択ブロック内の選択ゲート線・制御ゲート線
を表している。
【0052】次に、図5〜図9の回路図をもとに、図1
2と図14に従って、書込みループ1回目の書込みパル
ス印加動作の説明を行う。動作が始まると、信号LP1
(ループ1回目の書込みパルス印加動作時のみ“H”と
なる信号)、信号PROGRAM(書込みパルス印加動
作中に“H”となる信号)、信号WLSLT3(WLS
LTi(i=1〜8)はCG(i)選択時、かつPRO
GRAM若しくはREAD信号が“H”レベルにある時
に、“H”となる信号)、信号RDECD(ロウデコー
ダ起動信号)が0v→Vccとなる。
2と図14に従って、書込みループ1回目の書込みパル
ス印加動作の説明を行う。動作が始まると、信号LP1
(ループ1回目の書込みパルス印加動作時のみ“H”と
なる信号)、信号PROGRAM(書込みパルス印加動
作中に“H”となる信号)、信号WLSLT3(WLS
LTi(i=1〜8)はCG(i)選択時、かつPRO
GRAM若しくはREAD信号が“H”レベルにある時
に、“H”となる信号)、信号RDECD(ロウデコー
ダ起動信号)が0v→Vccとなる。
【0053】また、動作開始前にはVccに設定されて
いたVpp(書込み用高電圧発生回路出力ノード),V
mw(書込みパルス印加動作時に選択ブロック内非選択
ワード線に印加される中間電圧(10v)発生回路出力
ノード),Vmb(書込みパルス印加動作時に“0”デ
ータ書込みビット線に印加される中間電圧(8v)発生
回路出力ノード)の昇圧が開始される。
いたVpp(書込み用高電圧発生回路出力ノード),V
mw(書込みパルス印加動作時に選択ブロック内非選択
ワード線に印加される中間電圧(10v)発生回路出力
ノード),Vmb(書込みパルス印加動作時に“0”デ
ータ書込みビット線に印加される中間電圧(8v)発生
回路出力ノード)の昇圧が開始される。
【0054】この時には、ソース線の0v→Vccの充
電が開始されると共に、信号BLTR,BLCDの0v
→(8v−ΔV)の充電が開始されるため、ビット線と
ビット線制御回路中の書込みデータラッチ回路の接続が
開始される。このため、VmbとVBITHと“0”デ
ータ書込みビット線が接続されることになり、“0”デ
ータ書込みビット線0v→8vの充電が開始される。
電が開始されると共に、信号BLTR,BLCDの0v
→(8v−ΔV)の充電が開始されるため、ビット線と
ビット線制御回路中の書込みデータラッチ回路の接続が
開始される。このため、VmbとVBITHと“0”デ
ータ書込みビット線が接続されることになり、“0”デ
ータ書込みビット線0v→8vの充電が開始される。
【0055】この状態をしばらく保った後、信号WLP
HがVccとなると、ワード線制御回路からの電圧出力
が停止し、CGD1〜CGD8が0vのままフローティ
ング状態となり、同様にSGDもフローティング状態と
なるため、SG(1),CG(1)〜CG(8)も0v
のままフローティング状態となる。この状態がしばらく
保たれた後、WLPHが0vとなると、CGD1〜CG
D8やSG(1),CG(1)〜CG(8)が再び0v
に固定される。
HがVccとなると、ワード線制御回路からの電圧出力
が停止し、CGD1〜CGD8が0vのままフローティ
ング状態となり、同様にSGDもフローティング状態と
なるため、SG(1),CG(1)〜CG(8)も0v
のままフローティング状態となる。この状態がしばらく
保たれた後、WLPHが0vとなると、CGD1〜CG
D8やSG(1),CG(1)〜CG(8)が再び0v
に固定される。
【0056】その後、ビット線が全て0vとなると共
に、書込みパルス印加動作が終了する。この場合には、
選択ブロック内のワード線には0v程度の電圧しか印加
されないため、メモリセルへのデータ書込みは行われな
い。また、信号CPWset1〜4の説明や“0”デー
タ書込みビット線のレベルが(8v−ΔV)であるこ
と、Cell-p-wellが0.8v程度となることについて
は、後に図16を用いて説明する。
に、書込みパルス印加動作が終了する。この場合には、
選択ブロック内のワード線には0v程度の電圧しか印加
されないため、メモリセルへのデータ書込みは行われな
い。また、信号CPWset1〜4の説明や“0”デー
タ書込みビット線のレベルが(8v−ΔV)であるこ
と、Cell-p-wellが0.8v程度となることについて
は、後に図16を用いて説明する。
【0057】次に、図5〜図9の回路図をもとに、図1
3と図14に従って、書込みループ2回目以降の書込み
パルス印加動作の説明を行う。動作が始まると、信号L
P1は0vに固定されたままであり、信号PROGRA
M,信号WLSLT3,信号RDECDが0v→Vcc
となる。また、各高電圧・中間電圧発生回路はデータ書
込み動作開始後は書込みベリファイ読出し動作中も含め
て(詳細は図15、及び後述する書込みベリファイ読出
し動作の説明を参照)、電圧発生動作を継続しているた
め、Vpp,Vmw,Vmbは図13の動作開始時から
それぞれ20v,10v,8vにある。
3と図14に従って、書込みループ2回目以降の書込み
パルス印加動作の説明を行う。動作が始まると、信号L
P1は0vに固定されたままであり、信号PROGRA
M,信号WLSLT3,信号RDECDが0v→Vcc
となる。また、各高電圧・中間電圧発生回路はデータ書
込み動作開始後は書込みベリファイ読出し動作中も含め
て(詳細は図15、及び後述する書込みベリファイ読出
し動作の説明を参照)、電圧発生動作を継続しているた
め、Vpp,Vmw,Vmbは図13の動作開始時から
それぞれ20v,10v,8vにある。
【0058】また、この時には、ソース線の0v→Vc
cの充電が開始されると共に、信号BLTR,BLCD
の0v→10vの充電が開始されるため、ビット線とビ
ット線制御回路中の書込みデータラッチ回路の接続が開
始され、VmbとVBITHと“0”データ書込みビッ
ト線が接続されることになり、“0”データ書込みビッ
ト線0v→8vの充電が開始される。
cの充電が開始されると共に、信号BLTR,BLCD
の0v→10vの充電が開始されるため、ビット線とビ
ット線制御回路中の書込みデータラッチ回路の接続が開
始され、VmbとVBITHと“0”データ書込みビッ
ト線が接続されることになり、“0”データ書込みビッ
ト線0v→8vの充電が開始される。
【0059】この状態をしばらく保った後、信号WLP
HがVccとなると、ワード線制御回路からCGD3に
20v、CGD1,CGD2,CGD4〜CGD8に1
0vが出力され、同様にSGDも10vとなるため、C
G(3)が20v、SG(1),CG(1),CG
(2),CG(4)〜CG(8)が10vとなる。この
場合には、ロウデコーダ電源VPPRWが図8の回路に
より20v+3v=23vまで昇圧され、またCGD3
とCG(3)間のnチャネルMOSトランジスタのしき
い値電圧Vthn<3vの場合には、CGD3からCG
(3)に電位降下なしに電圧が転送される。
HがVccとなると、ワード線制御回路からCGD3に
20v、CGD1,CGD2,CGD4〜CGD8に1
0vが出力され、同様にSGDも10vとなるため、C
G(3)が20v、SG(1),CG(1),CG
(2),CG(4)〜CG(8)が10vとなる。この
場合には、ロウデコーダ電源VPPRWが図8の回路に
より20v+3v=23vまで昇圧され、またCGD3
とCG(3)間のnチャネルMOSトランジスタのしき
い値電圧Vthn<3vの場合には、CGD3からCG
(3)に電位降下なしに電圧が転送される。
【0060】このように、CGDi(i=1〜8)から
CG(i)に電位降下なしに電圧を転送する観点から、
VPPRW及びCGDi(i=1〜8)とCG(i)の
間のトランジスタのゲートにCGDiより高い電圧を印
加するために、図8中の昇圧回路部82が設けられてい
る。この状態がしばらく保たれ、メモリセルへのデータ
書込みが行われる、つまり“1”データ書込みビット線
に接続されたNANDセル中の選択メモリセルのしきい
値電圧が上昇する。続いて、WLPHが0vとなると、
CGD1〜CGD8やSG(1),CG(1)〜CG
(8)が0vに放電された後、ビット線が全て0vとな
ると共に、書込みパルス印加動作が終了する。
CG(i)に電位降下なしに電圧を転送する観点から、
VPPRW及びCGDi(i=1〜8)とCG(i)の
間のトランジスタのゲートにCGDiより高い電圧を印
加するために、図8中の昇圧回路部82が設けられてい
る。この状態がしばらく保たれ、メモリセルへのデータ
書込みが行われる、つまり“1”データ書込みビット線
に接続されたNANDセル中の選択メモリセルのしきい
値電圧が上昇する。続いて、WLPHが0vとなると、
CGD1〜CGD8やSG(1),CG(1)〜CG
(8)が0vに放電された後、ビット線が全て0vとな
ると共に、書込みパルス印加動作が終了する。
【0061】また、信号CPWset1〜4の説明やC
ell-p-wellの波形については、後に図16を用いて説明
する。
ell-p-wellの波形については、後に図16を用いて説明
する。
【0062】次に、図5〜図9の回路図をもとに、図1
5に従って、書込みベリファイ読出し動作の説明を行
う。動作が始まると、信号READが“H”となると共
に、ロウデコーダ電源VPPRWがVccからVcc+
3vとなる。この時には、SG(1),CG(1),C
G(2),CG(4)〜CG(8)がVccまで充電さ
れ、またCG(3)は0vに保たれる。
5に従って、書込みベリファイ読出し動作の説明を行
う。動作が始まると、信号READが“H”となると共
に、ロウデコーダ電源VPPRWがVccからVcc+
3vとなる。この時には、SG(1),CG(1),C
G(2),CG(4)〜CG(8)がVccまで充電さ
れ、またCG(3)は0vに保たれる。
【0063】また、VrefがVcc→1.5vとなる
ため、図6中のpチャネルMOSトランジスタQp10 が
オン状態となり、また信号BLTRがVccとなるた
め、Qp10,Qd1を介してのビット線充電が開始される。
但し、この時にはQp10 のゲート電圧とソース電圧の差
がVcc−1.5vと小さいため、ビット線充電電流
(以後はリファレンス電流Irefと称す)は小さい値
(例えば3μA程度)となる。
ため、図6中のpチャネルMOSトランジスタQp10 が
オン状態となり、また信号BLTRがVccとなるた
め、Qp10,Qd1を介してのビット線充電が開始される。
但し、この時にはQp10 のゲート電圧とソース電圧の差
がVcc−1.5vと小さいため、ビット線充電電流
(以後はリファレンス電流Irefと称す)は小さい値
(例えば3μA程度)となる。
【0064】この状態がしばらく保たれる。この時に
は、NANDセル中の7本の非選択ワード線CG
(1),CG(2),CG(4)〜CG(8)はVc
c、CG(3)は0vにあるため、選択メモリセルが
“0”データ(しきい値電圧が負)であるNANDセル
ではビット線電位=0.5vの時にセル電流Icell
=Iref(ビット線電位<0.5vではIref>I
cell、ビット線電位>0.5vではIcell>I
ref)となり、ビット線電位が0.5vに固定され
る。一方、選択メモリセルが“1”データ(しきい値電
圧が正)であるNANDセルではIcellが大変小さ
いため、ビット線電位がVcc程度の時もIref>I
cellとなり、ビット線がVccまで充電される。
は、NANDセル中の7本の非選択ワード線CG
(1),CG(2),CG(4)〜CG(8)はVc
c、CG(3)は0vにあるため、選択メモリセルが
“0”データ(しきい値電圧が負)であるNANDセル
ではビット線電位=0.5vの時にセル電流Icell
=Iref(ビット線電位<0.5vではIref>I
cell、ビット線電位>0.5vではIcell>I
ref)となり、ビット線電位が0.5vに固定され
る。一方、選択メモリセルが“1”データ(しきい値電
圧が正)であるNANDセルではIcellが大変小さ
いため、ビット線電位がVcc程度の時もIref>I
cellとなり、ビット線がVccまで充電される。
【0065】続いて、信号BLSEN1がVccとなっ
てビット線電位がセンスされる。通常、センスアンプの
回路しきい値電圧VthCは0.5v<VthC<Vc
cと設定されるため、選択メモリセルが“0”,“1”
に対応するビット線電位はそれぞれ“L”,“H”レベ
ルとセンスされる。引続いて、信号BLRSTがVcc
となるため、全てのビット線が0vまで低下すると共
に、信号READやワード線などが0vとなり、書込み
ベリファイ読出し動作が終了する。
てビット線電位がセンスされる。通常、センスアンプの
回路しきい値電圧VthCは0.5v<VthC<Vc
cと設定されるため、選択メモリセルが“0”,“1”
に対応するビット線電位はそれぞれ“L”,“H”レベ
ルとセンスされる。引続いて、信号BLRSTがVcc
となるため、全てのビット線が0vまで低下すると共
に、信号READやワード線などが0vとなり、書込み
ベリファイ読出し動作が終了する。
【0066】図15中のCPWset1〜4やCell-p-
wellについても、図16を用いて後ほど説明する。書込
みベリファイ読出し動作終了後、データ書込みが完了し
ているか否か、つまり“1”データ書込みを行うメモリ
セルのしきい値電圧が全て正で且つ書込み十分となって
いるか否かを調べ、書込み完了ならば終了し、未完了で
あれば、再度書込みパルス印加動作を行う。
wellについても、図16を用いて後ほど説明する。書込
みベリファイ読出し動作終了後、データ書込みが完了し
ているか否か、つまり“1”データ書込みを行うメモリ
セルのしきい値電圧が全て正で且つ書込み十分となって
いるか否かを調べ、書込み完了ならば終了し、未完了で
あれば、再度書込みパルス印加動作を行う。
【0067】続いて、図16を用いてCPWset1〜
4やCell-p-wellの動作について説明する。図16
(a)は、セルアレイ・ロウデコーダ回路・ビット線制
御回路・ウェル電位制御回路の配置を、図16(b)は
ウェル電位制御回路の構成例を示している。通常、セル
アレイに対して、ロウデコーダ回路やビット線制御回路
は隣接して設けられるが、ウェル電位制御回路はセルア
レイより少し離れた位置にあり、従ってセルアレイとウ
ェル電位制御回路の間にはある程度の抵抗R1〜R4が
存在する。
4やCell-p-wellの動作について説明する。図16
(a)は、セルアレイ・ロウデコーダ回路・ビット線制
御回路・ウェル電位制御回路の配置を、図16(b)は
ウェル電位制御回路の構成例を示している。通常、セル
アレイに対して、ロウデコーダ回路やビット線制御回路
は隣接して設けられるが、ウェル電位制御回路はセルア
レイより少し離れた位置にあり、従ってセルアレイとウ
ェル電位制御回路の間にはある程度の抵抗R1〜R4が
存在する。
【0068】データ書込み動作中(書込みパルス印加動
作、書込みベリファイ読出し動作を含む)には、p型ウ
ェルの設定電圧は0v、つまりウェル電位制御回路の出
力ノードCPWset1〜4は0vに固定されるが、抵
抗R1〜R4の影響で、ビット線やソース線の充放電の
際には、ビット線・ソース線とp型ウェル間の容量カッ
プリングによりCell-p-wellが揺れることになる。この
影響による電圧の変動が図12,13,15中のCell-
p-well波形に示されている。
作、書込みベリファイ読出し動作を含む)には、p型ウ
ェルの設定電圧は0v、つまりウェル電位制御回路の出
力ノードCPWset1〜4は0vに固定されるが、抵
抗R1〜R4の影響で、ビット線やソース線の充放電の
際には、ビット線・ソース線とp型ウェル間の容量カッ
プリングによりCell-p-wellが揺れることになる。この
影響による電圧の変動が図12,13,15中のCell-
p-well波形に示されている。
【0069】図12のループ1回目の書込みパルス印加
動作では、動作開始前に0vに固定されているCell-p-
wellが、ビット線・ソース線充電開始と同時に上昇し、
ピーク時には0.8vまで達した後、ウェル電位制御回
路によりCell-p-well電圧が低下し、ビット線・ソース
線の放電時にはCell-p-wellは負(−0.5v程度)に
なる。図13のループ2回目以降の書込みパルス印加動
作では、動作開始時にCell-p-wellが−0.5v程度に
あるため、その後のビット線・ソース線充電時のピーク
レベルも0.3v程度となり、動作の最後にはCell-p-
wellは再び負となる。
動作では、動作開始前に0vに固定されているCell-p-
wellが、ビット線・ソース線充電開始と同時に上昇し、
ピーク時には0.8vまで達した後、ウェル電位制御回
路によりCell-p-well電圧が低下し、ビット線・ソース
線の放電時にはCell-p-wellは負(−0.5v程度)に
なる。図13のループ2回目以降の書込みパルス印加動
作では、動作開始時にCell-p-wellが−0.5v程度に
あるため、その後のビット線・ソース線充電時のピーク
レベルも0.3v程度となり、動作の最後にはCell-p-
wellは再び負となる。
【0070】図15の書込みベリファイ読出し動作で
は、動作開始時にはCell-p-wellは−0.5v程度にあ
る。動作開始後、ウェル電位制御回路からの電流やビッ
ト線の充電の影響によりCell-p-wellは0v程度まで上
昇するが、動作終了時には“0”データ書込みビット線
の0.5v→0v放電、“1”データ書込みビット線の
Vcc→0v放電により、Cell-p-wellも−0.5v程
度まで低下する。従って、図13中に示したように、ル
ープ2回目以降の書込みパルス印加動作開始時にはCel
l-p-wellは−0.5v程度となる。
は、動作開始時にはCell-p-wellは−0.5v程度にあ
る。動作開始後、ウェル電位制御回路からの電流やビッ
ト線の充電の影響によりCell-p-wellは0v程度まで上
昇するが、動作終了時には“0”データ書込みビット線
の0.5v→0v放電、“1”データ書込みビット線の
Vcc→0v放電により、Cell-p-wellも−0.5v程
度まで低下する。従って、図13中に示したように、ル
ープ2回目以降の書込みパルス印加動作開始時にはCel
l-p-wellは−0.5v程度となる。
【0071】Cell-p-well電圧が0.8v程度となる場
合(ループ1回目の書込みパルス印加動作の場合)に
は、0vに設定されている“1”データ書込みビット線
のビット線コンタクト部(図3(a)中の左端の19ノ
ードや図40(a)中の19ノードに相当)とp型ウェ
ル(図3(a)中や図40(a)中の11ノード)で構
成されるpn接合が順バイアス状態となり、ビット線コ
ンタクト部からp型ウェル内に大量の電子が注入される
(前記図40(a)参照)。従って、こうした大量の電
子が“0”データ書込みビット線コンタクト部に流れ込
むと、ビット線レベルが8vから(8v−ΔV)に低下
することになる。
合(ループ1回目の書込みパルス印加動作の場合)に
は、0vに設定されている“1”データ書込みビット線
のビット線コンタクト部(図3(a)中の左端の19ノ
ードや図40(a)中の19ノードに相当)とp型ウェ
ル(図3(a)中や図40(a)中の11ノード)で構
成されるpn接合が順バイアス状態となり、ビット線コ
ンタクト部からp型ウェル内に大量の電子が注入される
(前記図40(a)参照)。従って、こうした大量の電
子が“0”データ書込みビット線コンタクト部に流れ込
むと、ビット線レベルが8vから(8v−ΔV)に低下
することになる。
【0072】この結果、ループ1回目の書込みパルス印
加動作中に選択ワード線に20vを印加する場合には、
“0”データ書込みセル(しきい値電圧を負に保つセ
ル)のワード線とソース・ドレイン間電位差が20v−
8v=12vから(12v+ΔV)に増加し、誤書込み
(しきい値が正となる)が発生する問題が生じる。ま
た、Cell-p-wellが設定値の0vより高い0.8vにあ
るため、セルアレイ内のフィールド反転電圧が低下し、
フィールド間リーク電流(ワード線が共通である隣接メ
モリセルのチャネル間を流れる電流)が流れることも
(前記図40(b)参照)、ビット線レベルが8vから
(8v−ΔV)に低下する原因であり、やはり誤書込み
が発生する問題が起こる。
加動作中に選択ワード線に20vを印加する場合には、
“0”データ書込みセル(しきい値電圧を負に保つセ
ル)のワード線とソース・ドレイン間電位差が20v−
8v=12vから(12v+ΔV)に増加し、誤書込み
(しきい値が正となる)が発生する問題が生じる。ま
た、Cell-p-wellが設定値の0vより高い0.8vにあ
るため、セルアレイ内のフィールド反転電圧が低下し、
フィールド間リーク電流(ワード線が共通である隣接メ
モリセルのチャネル間を流れる電流)が流れることも
(前記図40(b)参照)、ビット線レベルが8vから
(8v−ΔV)に低下する原因であり、やはり誤書込み
が発生する問題が起こる。
【0073】Cell-p-well電圧が0.3v程度の場合
(ループ2回目以降の場合)は、0.8vの場合に比べ
て、上記した電子注入の量が極めて少なくなると共に、
フィールド間リーク電流も大幅に低下するため、ビット
線レベルは8vから殆ど低下せず、上記誤書込み問題は
発生しない。従って、Cell-p-wellが0.8v程度まで
上昇するループ1回目の誤書込みが極めて大きな問題で
ある。
(ループ2回目以降の場合)は、0.8vの場合に比べ
て、上記した電子注入の量が極めて少なくなると共に、
フィールド間リーク電流も大幅に低下するため、ビット
線レベルは8vから殆ど低下せず、上記誤書込み問題は
発生しない。従って、Cell-p-wellが0.8v程度まで
上昇するループ1回目の誤書込みが極めて大きな問題で
ある。
【0074】図38,39に示した従来方式では、ルー
プ1回目の書込みパルス印加動作中も選択ワード線に2
0vを印加するため、ループ1回目の誤書込みが問題と
なっていた。図12に示した本実施形態では、ループ1
回目には選択ブロック内の選択ワード線に20vを印加
せず、ワード線は0v程度にあるため、誤書込みは発生
しない。また、ループ2回目以降には、Cell-p-wellが
0.3v以下であるため、選択ワード線に20vを印加
してデータ書込みを行っても問題ない。従って、上記実
施形態を用いることにより、データ書込み時の誤書込み
を防ぐことができる。
プ1回目の書込みパルス印加動作中も選択ワード線に2
0vを印加するため、ループ1回目の誤書込みが問題と
なっていた。図12に示した本実施形態では、ループ1
回目には選択ブロック内の選択ワード線に20vを印加
せず、ワード線は0v程度にあるため、誤書込みは発生
しない。また、ループ2回目以降には、Cell-p-wellが
0.3v以下であるため、選択ワード線に20vを印加
してデータ書込みを行っても問題ない。従って、上記実
施形態を用いることにより、データ書込み時の誤書込み
を防ぐことができる。
【0075】また、図12,13から分かるように、
“0”データ書込みビット線の充電時間はループ1回目
においてはループ2回目以降に比べて極めて長くなって
いる。この原因としては、一つは上記したp型ウェルへ
の“1”データ書込みビット線からの電子注入とフィー
ルド間リーク電流のため、“0”データ書込みビット線
に電子が流れ込むことである。
“0”データ書込みビット線の充電時間はループ1回目
においてはループ2回目以降に比べて極めて長くなって
いる。この原因としては、一つは上記したp型ウェルへ
の“1”データ書込みビット線からの電子注入とフィー
ルド間リーク電流のため、“0”データ書込みビット線
に電子が流れ込むことである。
【0076】またもう一つの理由は、以下の通りであ
る。書込み用中間電圧である8vの主な負荷としては、
“0”データ書込みビット線やVBITHに加えて8v
発生用回路中のキャパシタ(図9中のCl−1〜Cl−
nに相当)がある。ループ1回目の動作開始時には
“0”データ書込みビット線・VBITH・キャパシタ
の全てがVcc以下であるため、全ての容量を充電せね
ばならず、従って充電時間が長くなる(図12,38中
の(☆)に相当)。
る。書込み用中間電圧である8vの主な負荷としては、
“0”データ書込みビット線やVBITHに加えて8v
発生用回路中のキャパシタ(図9中のCl−1〜Cl−
nに相当)がある。ループ1回目の動作開始時には
“0”データ書込みビット線・VBITH・キャパシタ
の全てがVcc以下であるため、全ての容量を充電せね
ばならず、従って充電時間が長くなる(図12,38中
の(☆)に相当)。
【0077】一度データ書込み動作が開始すると、動作
終了まで8v発生回路はオン状態にあるため、ループ2
回目以降の場合(図13)には、上記した電子注入やフ
ィールド間リーク電流がないことに加えて、書込みパル
ス印加動作開始時からVmbノードは8vにあり、従っ
て上記8v発生回路内キャパシタも充電された状態にあ
る。このため、8v充電の負荷容量が低下し、従ってビ
ット線への8v充電の所要時間が短くなる(図13,3
9中の(*)に相当)。
終了まで8v発生回路はオン状態にあるため、ループ2
回目以降の場合(図13)には、上記した電子注入やフ
ィールド間リーク電流がないことに加えて、書込みパル
ス印加動作開始時からVmbノードは8vにあり、従っ
て上記8v発生回路内キャパシタも充電された状態にあ
る。このため、8v充電の負荷容量が低下し、従ってビ
ット線への8v充電の所要時間が短くなる(図13,3
9中の(*)に相当)。
【0078】図38の場合には、ループ1回目にはビッ
ト線充電が完了する前にワード線の10v,20v充電
が行われるため、(☆)の期間内で、かつ選択ワード線
が20vにある時には“0”データ書込みビット線のレ
ベルが(8v−ΔV)より更に低いレベルにあり、この
結果、上記誤書込みの問題が起こり易い。これに対し、
本実施形態の図12の場合は、ループ1回目にはワード
線に高電圧が印加されないため、誤書込みの問題は生じ
ない。一方、ループ2回目以降は、選択ワード線が20
vとなる前にビット線の8vへの充電が完了しているた
め、やはり誤書込みの問題は生じない。
ト線充電が完了する前にワード線の10v,20v充電
が行われるため、(☆)の期間内で、かつ選択ワード線
が20vにある時には“0”データ書込みビット線のレ
ベルが(8v−ΔV)より更に低いレベルにあり、この
結果、上記誤書込みの問題が起こり易い。これに対し、
本実施形態の図12の場合は、ループ1回目にはワード
線に高電圧が印加されないため、誤書込みの問題は生じ
ない。一方、ループ2回目以降は、選択ワード線が20
vとなる前にビット線の8vへの充電が完了しているた
め、やはり誤書込みの問題は生じない。
【0079】図17に、ソース線制御回路の構成例を示
す。Vccと接地間に、pチャネルMOSトランジスタ
Qp31 とnチャネルMOSトランジスタQn31 が直列接
続されている。Qp31 のゲートには信号PROGRAM
がインバータを介して入力され、Qn31 のゲートには信
号PROGRAMとERASEを入力したNORゲート
の出力が入力されている。そして、Qp31,Qn31 からな
るインバータ回路の出力端は、信号ERASEをインバ
ータを介して入力するMOSトランジスタQd2を介して
ソース線に接続されている。この図17より分かるよう
に、ソース線電圧Cell-Sourceは書込みパルス印加動作
中はVccに、書込みベリファイ読出し動作中は0vに
固定される。
す。Vccと接地間に、pチャネルMOSトランジスタ
Qp31 とnチャネルMOSトランジスタQn31 が直列接
続されている。Qp31 のゲートには信号PROGRAM
がインバータを介して入力され、Qn31 のゲートには信
号PROGRAMとERASEを入力したNORゲート
の出力が入力されている。そして、Qp31,Qn31 からな
るインバータ回路の出力端は、信号ERASEをインバ
ータを介して入力するMOSトランジスタQd2を介して
ソース線に接続されている。この図17より分かるよう
に、ソース線電圧Cell-Sourceは書込みパルス印加動作
中はVccに、書込みベリファイ読出し動作中は0vに
固定される。
【0080】以上、第1の実施形態を用いて本発明の説
明を行ってきたが、本発明はこの実施形態に限定される
ものではなく、種々変更可能である。以下に、本発明の
他の実施形態の説明を行う。
明を行ってきたが、本発明はこの実施形態に限定される
ものではなく、種々変更可能である。以下に、本発明の
他の実施形態の説明を行う。
【0081】(第2の実施形態)図18は、本発明の第
2の実施形態に係わるループ1回目の書込みパルス印加
動作のタイミング図である。
2の実施形態に係わるループ1回目の書込みパルス印加
動作のタイミング図である。
【0082】先に説明した第1の実施形態中の図12で
は、ワード線制御回路として図7(a)を用いた場合の
動作タイミングを示したが、例えば図7(a)に図7
(b)を加えた回路を用いた場合にも本発明は有効であ
り、この場合にはループ1回目の書込みパルス印加動作
は図18のようになる。図12と図18の違いは、信号
WLPHがVccにある期間中にSGD,CGD1〜8
がフローティング状態にある(図12)か、0vに固定
された状態にある(図18)かであり、従って図18の
場合にはSG(1),CG(1)〜CG(8)も0v固
定状態となる。この場合にも、ワード線に高電圧が印加
されないため、ループ1回目の誤書込みを防止すること
ができる。
は、ワード線制御回路として図7(a)を用いた場合の
動作タイミングを示したが、例えば図7(a)に図7
(b)を加えた回路を用いた場合にも本発明は有効であ
り、この場合にはループ1回目の書込みパルス印加動作
は図18のようになる。図12と図18の違いは、信号
WLPHがVccにある期間中にSGD,CGD1〜8
がフローティング状態にある(図12)か、0vに固定
された状態にある(図18)かであり、従って図18の
場合にはSG(1),CG(1)〜CG(8)も0v固
定状態となる。この場合にも、ワード線に高電圧が印加
されないため、ループ1回目の誤書込みを防止すること
ができる。
【0083】また、第1及び第2の実施形態ではワード
線制御回路として図7(a)(b)を用いて図12、図
18の動作を実現する場合を例にとって本発明の説明を
したが、図7(a)(b)の代わりにそれぞれ図19
(a)(b)の回路を用いても図12、図18の動作を
実現できる。図19の回路は、前記図7の回路でVmw
を与える回路71とVppを与える回路72において信
号LP1の入力を省略し、図7の回路の出力段に、信号
WLPH,LP1の入力により出力段とCGDの接続を
オン・オフする回路75を設けたものである。
線制御回路として図7(a)(b)を用いて図12、図
18の動作を実現する場合を例にとって本発明の説明を
したが、図7(a)(b)の代わりにそれぞれ図19
(a)(b)の回路を用いても図12、図18の動作を
実現できる。図19の回路は、前記図7の回路でVmw
を与える回路71とVppを与える回路72において信
号LP1の入力を省略し、図7の回路の出力段に、信号
WLPH,LP1の入力により出力段とCGDの接続を
オン・オフする回路75を設けたものである。
【0084】(第3の実施形態)図20及び図21は本
発明の第3の実施形態を説明するためのもので、図20
はワード線制御回路を示す図、図21はロウデコーダ電
源制御回路を示す図である。
発明の第3の実施形態を説明するためのもので、図20
はワード線制御回路を示す図、図21はロウデコーダ電
源制御回路を示す図である。
【0085】本実施形態では、ロウデコーダ電源制御回
路として、前記図8の代わりに図21の回路を用い、ワ
ード線制御回路として図20のように従来と同様のもの
を用いる。図21では、図8における信号PROGRA
M,READによりVPPRWにVccを与える回路8
3の代わりに、信号PROGRAM,READ,LP1
によりVPPRWにVccを与える回路83′を設けて
いる。
路として、前記図8の代わりに図21の回路を用い、ワ
ード線制御回路として図20のように従来と同様のもの
を用いる。図21では、図8における信号PROGRA
M,READによりVPPRWにVccを与える回路8
3の代わりに、信号PROGRAM,READ,LP1
によりVPPRWにVccを与える回路83′を設けて
いる。
【0086】本実施形態の場合のループ1回目の書込み
パルス印加動作のタイミングを、図22に示す。図22
の方式では、ワード線制御回路の出力ノードCGD1〜
8には、ループ2回目ばかりではなくループ1回目にも
10vや20vを出力するが、ループ1回目にはVPP
RWがVccレベルにしかないため、CGDiとCG
(i)を接続するトランジスタのゲート電圧もVccと
なり、ワード線CG(1)〜CG(8)にはVcc−V
thn(VthnはCGDiとCG(i)を接続するト
ランジスタのしきい値電圧(図5参照))しか転送され
ない。
パルス印加動作のタイミングを、図22に示す。図22
の方式では、ワード線制御回路の出力ノードCGD1〜
8には、ループ2回目ばかりではなくループ1回目にも
10vや20vを出力するが、ループ1回目にはVPP
RWがVccレベルにしかないため、CGDiとCG
(i)を接続するトランジスタのゲート電圧もVccと
なり、ワード線CG(1)〜CG(8)にはVcc−V
thn(VthnはCGDiとCG(i)を接続するト
ランジスタのしきい値電圧(図5参照))しか転送され
ない。
【0087】この場合には、ループ1回目に“0”デー
タ書込みビット線電位が8vから低下しても、選択メモ
リセルのゲート電圧が(Vcc−Vthn)であるた
め、メモリセルのゲートとソース・ドレイン間の電位差
が10vよりずっと小さくなり、誤書込みは発生しない
(通常、Vcc=3〜5v)。従って、ループ1回目の
誤書込みを防ぐことができる。ループ2回目以降の書込
みパルス印加動作は図13の動作と同じであり、Cell-
p-wellは0.3v以下であるので、誤書込みは起こらな
い。
タ書込みビット線電位が8vから低下しても、選択メモ
リセルのゲート電圧が(Vcc−Vthn)であるた
め、メモリセルのゲートとソース・ドレイン間の電位差
が10vよりずっと小さくなり、誤書込みは発生しない
(通常、Vcc=3〜5v)。従って、ループ1回目の
誤書込みを防ぐことができる。ループ2回目以降の書込
みパルス印加動作は図13の動作と同じであり、Cell-
p-wellは0.3v以下であるので、誤書込みは起こらな
い。
【0088】(第4の実施形態)図23は、本発明の第
4の実施形態に係わるワード線制御回路を示す図であ
る。図23では、前記図7において信号READ,WL
SLTiによりCGDiにVcc又は接地電位を与える
回路74のうち、特にVccを与えるための回路に、信
号READ,WLSLTiに加え信号LP1,WLPH
を入力し、ループ1回目にVccが出力されるようにし
ている。この場合のロウデコーダ電源制御回路は前記図
8と同じである。
4の実施形態に係わるワード線制御回路を示す図であ
る。図23では、前記図7において信号READ,WL
SLTiによりCGDiにVcc又は接地電位を与える
回路74のうち、特にVccを与えるための回路に、信
号READ,WLSLTiに加え信号LP1,WLPH
を入力し、ループ1回目にVccが出力されるようにし
ている。この場合のロウデコーダ電源制御回路は前記図
8と同じである。
【0089】本実施形態の場合のループ1回目の書込み
パルス印加動作のタイミング図を、図24に示す。この
方式の場合、ループ1回目には信号WLPHがVccに
ある期間中にCGD1〜8をVccとし、2回目以降
(図13と全く同じ動作)は10vや20vを充電す
る。この場合には、ループ1回目に“0”データ書込み
ビット線電位が8vから低下しても、選択メモリセルの
ゲート電圧がVccであるため、メモリセルのゲートと
ソース・ドレイン間の電位差が10vよりずっと小さく
なり、誤書込みは発生しない。
パルス印加動作のタイミング図を、図24に示す。この
方式の場合、ループ1回目には信号WLPHがVccに
ある期間中にCGD1〜8をVccとし、2回目以降
(図13と全く同じ動作)は10vや20vを充電す
る。この場合には、ループ1回目に“0”データ書込み
ビット線電位が8vから低下しても、選択メモリセルの
ゲート電圧がVccであるため、メモリセルのゲートと
ソース・ドレイン間の電位差が10vよりずっと小さく
なり、誤書込みは発生しない。
【0090】(第5の実施形態)図25は、本発明の第
5の実施形態に係わるワード線制御回路を示す図であ
る。図25は、前記図7の信号WLSLTi,WLP
H,LP1によりCGDi(i=1〜8)にVmwを与
える回路71において、入力信号の与え方を改良したも
のである。この場合のロウデコーダ電源制御回路は前記
図8と同じである。
5の実施形態に係わるワード線制御回路を示す図であ
る。図25は、前記図7の信号WLSLTi,WLP
H,LP1によりCGDi(i=1〜8)にVmwを与
える回路71において、入力信号の与え方を改良したも
のである。この場合のロウデコーダ電源制御回路は前記
図8と同じである。
【0091】本実施形態の場合のループ1回目の書込み
パルス印加動作のタイミング図を図26に示す。この方
式の場合、ループ1回目には信号WLPHがVccにあ
る期間中にCGD1〜8を全て10v程度とし、2回目
以降(図13と全く同じ動作)は選択ブロック中の非選
択ワード線に10v、選択ワード線に20vを充電す
る。この場合には、ループ1回目に“0”データ書込み
ビット線電位が8vから低下しても、選択メモリセルの
ゲート電圧が10vであるため、メモリセルのゲートと
ソース・ドレイン間の電位差が10v未満と小さく、誤
書込みは発生しない。
パルス印加動作のタイミング図を図26に示す。この方
式の場合、ループ1回目には信号WLPHがVccにあ
る期間中にCGD1〜8を全て10v程度とし、2回目
以降(図13と全く同じ動作)は選択ブロック中の非選
択ワード線に10v、選択ワード線に20vを充電す
る。この場合には、ループ1回目に“0”データ書込み
ビット線電位が8vから低下しても、選択メモリセルの
ゲート電圧が10vであるため、メモリセルのゲートと
ソース・ドレイン間の電位差が10v未満と小さく、誤
書込みは発生しない。
【0092】(第6の実施形態)以上説明したように、
本発明はデータ書込み動作時における書込みパルス印加
動作中の選択ワード線電圧として、ループ1回目にルー
プ2回目以降より低い電圧を与えることにより、誤書込
みを防ぐことが特徴である。通常、ループ1回目の書込
みパルス印加動作中の選択ワード線電圧としては、デー
タ書込み動作中の非選択ワード線電圧(上記実施形態中
では、選択ブロック中では10v、非選択ブロック中で
はフローティング(普通0v程度))の最高値(上記実
施形態中では10v)以下、より好ましくは電源電圧以
下のレベルに設定すれば誤書込みの心配はない。
本発明はデータ書込み動作時における書込みパルス印加
動作中の選択ワード線電圧として、ループ1回目にルー
プ2回目以降より低い電圧を与えることにより、誤書込
みを防ぐことが特徴である。通常、ループ1回目の書込
みパルス印加動作中の選択ワード線電圧としては、デー
タ書込み動作中の非選択ワード線電圧(上記実施形態中
では、選択ブロック中では10v、非選択ブロック中で
はフローティング(普通0v程度))の最高値(上記実
施形態中では10v)以下、より好ましくは電源電圧以
下のレベルに設定すれば誤書込みの心配はない。
【0093】しかしながら、この値まで低下させる必要
は必ずしもなく、例えば図27に示した動作をループ1
回目の書込みパルス印加動作に用いる場合、つまり選択
ブロック内選択ワード線電圧をループ1回目のみ15v
とし、2回目以降は20vとする方式を用いても、ルー
プ1回目の選択ワード線電圧が5v低下することにより
誤書込みマージンを大幅に改善でき、有効である。
は必ずしもなく、例えば図27に示した動作をループ1
回目の書込みパルス印加動作に用いる場合、つまり選択
ブロック内選択ワード線電圧をループ1回目のみ15v
とし、2回目以降は20vとする方式を用いても、ルー
プ1回目の選択ワード線電圧が5v低下することにより
誤書込みマージンを大幅に改善でき、有効である。
【0094】(各実施形態における選択ワード線電圧波
形の説明)上記実施形態中では、書込みパルス印加動作
時に選択ワード線に印加される電圧がループ回数に依存
せず実質的に一定(=20v)の場合を例にとって本発
明の説明を行ってきた。上記実施形態を用いた場合のデ
ータ書込み動作中の選択ワード線電圧波形を図28〜3
2に示す。図28(a)は図38,39の従来方式を用
いた場合の波形に対応する。同様に、図28(b),
(c),図29(d),(e),(f)はそれぞれ、図
12、図18、図22、図24、図26の実施形態を用
いた場合の波形に相当する。
形の説明)上記実施形態中では、書込みパルス印加動作
時に選択ワード線に印加される電圧がループ回数に依存
せず実質的に一定(=20v)の場合を例にとって本発
明の説明を行ってきた。上記実施形態を用いた場合のデ
ータ書込み動作中の選択ワード線電圧波形を図28〜3
2に示す。図28(a)は図38,39の従来方式を用
いた場合の波形に対応する。同様に、図28(b),
(c),図29(d),(e),(f)はそれぞれ、図
12、図18、図22、図24、図26の実施形態を用
いた場合の波形に相当する。
【0095】上記従来例・実施形態以外に、データ書込
み動作中の選択ワード線電圧がループ回数増加と共に増
加する方式(書込み電圧ステップアップ方式)も従来か
ら用いられており、図30(g)の波形がこの動作に相
当する。この方式に対しても本発明を適用することは可
能であり、図30(h),(i),図31(j)がその
一例である。図30(h)のように、ループ2回目以降
のループ毎の電圧の増加量(=1v)に比べてループ1
回目〜2回目の増加量を大きくする、つまりループ1回
目の選択ワード線電圧を特別に低くする方式を用いて
も、ループ1回目の選択セルのゲートとソース・ドレイ
ン電位差を小さくでき、誤書込みを防ぐことができる。
図30(i)は図24の方式と書込み電圧ステップアッ
プ方式を組み合わせたもの、図31(j)は図12の方
式と書込み電圧ステップアップ方式を組み合わせたもの
である。
み動作中の選択ワード線電圧がループ回数増加と共に増
加する方式(書込み電圧ステップアップ方式)も従来か
ら用いられており、図30(g)の波形がこの動作に相
当する。この方式に対しても本発明を適用することは可
能であり、図30(h),(i),図31(j)がその
一例である。図30(h)のように、ループ2回目以降
のループ毎の電圧の増加量(=1v)に比べてループ1
回目〜2回目の増加量を大きくする、つまりループ1回
目の選択ワード線電圧を特別に低くする方式を用いて
も、ループ1回目の選択セルのゲートとソース・ドレイ
ン電位差を小さくでき、誤書込みを防ぐことができる。
図30(i)は図24の方式と書込み電圧ステップアッ
プ方式を組み合わせたもの、図31(j)は図12の方
式と書込み電圧ステップアップ方式を組み合わせたもの
である。
【0096】上記実施形態以外の方式を用いても、ルー
プ1回目の誤書込みを防ぐことができる。例えば、図3
2(m)のように、ループ1回目の選択ワード線電圧を
低くする代わりに、ループ1回目に選択ワード線に高電
圧が印加される時間を特別に短くする方式である。この
方式を用いると、ゲートに高電圧が印加される時間を短
くすることにより、ループ1回目に選択メモリセルのゲ
ートとソース・ドレインの間の電位差が大きくなるとし
ても、電位差の大きい時間を極めて短くできる。従っ
て、選択メモリセルのしきい値上昇を防ぐことができ、
誤書込みを防ぐことができる。
プ1回目の誤書込みを防ぐことができる。例えば、図3
2(m)のように、ループ1回目の選択ワード線電圧を
低くする代わりに、ループ1回目に選択ワード線に高電
圧が印加される時間を特別に短くする方式である。この
方式を用いると、ゲートに高電圧が印加される時間を短
くすることにより、ループ1回目に選択メモリセルのゲ
ートとソース・ドレインの間の電位差が大きくなるとし
ても、電位差の大きい時間を極めて短くできる。従っ
て、選択メモリセルのしきい値上昇を防ぐことができ、
誤書込みを防ぐことができる。
【0097】また、図32(n)のように、ループ1回
目の高電圧充電速度を低下させることでも、ループ1回
目の選択メモリセルのゲートに高電圧が印加される時間
の実効的な長さを大幅に短縮でき、従って誤書込みを防
ぐことができる。ループ1回目の高電圧充電速度を低下
させる方式を実現するワード線制御回路の構成例を図3
3に示す。これは、前記図19に示す回路の出力段に、
時定数が大きな素子からなる出力回路76を併設したも
のである。図33(a)中の76は、高抵抗とするため
にトランジスタをn個直列に接続してあるが、代わりに
図33(b)のように抵抗素子を用いることもできる。
目の高電圧充電速度を低下させることでも、ループ1回
目の選択メモリセルのゲートに高電圧が印加される時間
の実効的な長さを大幅に短縮でき、従って誤書込みを防
ぐことができる。ループ1回目の高電圧充電速度を低下
させる方式を実現するワード線制御回路の構成例を図3
3に示す。これは、前記図19に示す回路の出力段に、
時定数が大きな素子からなる出力回路76を併設したも
のである。図33(a)中の76は、高抵抗とするため
にトランジスタをn個直列に接続してあるが、代わりに
図33(b)のように抵抗素子を用いることもできる。
【0098】また、図32(m),(n)と書込み電圧
ステップアップ方式を組み合わせたもの、つまり図31
(k),(l)を用いる方式も有効である。
ステップアップ方式を組み合わせたもの、つまり図31
(k),(l)を用いる方式も有効である。
【0099】(本発明の変形例)なお、本発明は上述し
た各実施形態に限定されるものではない。実施形態中で
は、データ書込み動作に本発明を適用した場合を例にと
って説明を行ったが、本発明は、例えばデータ消去動作
に適用することも可能である。
た各実施形態に限定されるものではない。実施形態中で
は、データ書込み動作に本発明を適用した場合を例にと
って説明を行ったが、本発明は、例えばデータ消去動作
に適用することも可能である。
【0100】また、実施形態では1個のNANDセル中
で直列接続されたメモリセルの数が8個の場合について
説明したが、直列接続するメモリセルの数が8個ではな
く、例えば2,4,16,32,64個などの場合にお
いても同様に本発明は適用可能である。また、実施形態
中では、NANDセル型EEPROMを例にとって説明
を行ったが、本発明は他のデバイス、例えばNORセル
型EEPROM,DINORセル型EEPROM,AN
Dセル型EEPROM、選択トランジスタ付NORセル
型EEPROMなどにおいても適用可能である。
で直列接続されたメモリセルの数が8個の場合について
説明したが、直列接続するメモリセルの数が8個ではな
く、例えば2,4,16,32,64個などの場合にお
いても同様に本発明は適用可能である。また、実施形態
中では、NANDセル型EEPROMを例にとって説明
を行ったが、本発明は他のデバイス、例えばNORセル
型EEPROM,DINORセル型EEPROM,AN
Dセル型EEPROM、選択トランジスタ付NORセル
型EEPROMなどにおいても適用可能である。
【0101】図34にNORセル型EEPROMにおけ
るメモリセルアレイの等価回路図を示す。また、図35
にDINORセル型EEPROMにおけるメモリセルア
レイの等価回路図を示す。また、図36にANDセル型
EEPROMにおけるメモリセルアレイの等価回路図を
示す。また、図37に選択トランジスタ付NORセル型
EEPROMにおけるメモリセルアレイの等価回路図を
示す。なお、DINORセル型EEPROMの詳細に関
しては、文献(H.Onoda et al.,IEDM Tech.Digest,199
2,pp.599-602 )を、ANDセル型EEPROMの詳細
に関しては、文献(H.Kume et al.,IEDM Tech.Digest,1
992,pp.991-993)を参照されたい。また、実施形態では
電気的に書込み及び消去が可能な不揮発性半導体記憶装
置を例にとって説明を行ったが、本発明は他のデバイス
でも使用可能であり、例えばEPROMなど他の半導体
記憶装置のデバイスにておいても、同様に適用可能であ
る。
るメモリセルアレイの等価回路図を示す。また、図35
にDINORセル型EEPROMにおけるメモリセルア
レイの等価回路図を示す。また、図36にANDセル型
EEPROMにおけるメモリセルアレイの等価回路図を
示す。また、図37に選択トランジスタ付NORセル型
EEPROMにおけるメモリセルアレイの等価回路図を
示す。なお、DINORセル型EEPROMの詳細に関
しては、文献(H.Onoda et al.,IEDM Tech.Digest,199
2,pp.599-602 )を、ANDセル型EEPROMの詳細
に関しては、文献(H.Kume et al.,IEDM Tech.Digest,1
992,pp.991-993)を参照されたい。また、実施形態では
電気的に書込み及び消去が可能な不揮発性半導体記憶装
置を例にとって説明を行ったが、本発明は他のデバイス
でも使用可能であり、例えばEPROMなど他の半導体
記憶装置のデバイスにておいても、同様に適用可能であ
る。
【0102】要するに本発明は、その要旨を逸脱しない
範囲で、種々変形して実施することができる。
範囲で、種々変形して実施することができる。
【0103】
【発明の効果】以上説明したように本発明によれば、デ
ータ書込み動作時における書込みパルス印加動作中の選
択ワード線電圧として、ループ1回目にループ2回目以
降より低い電圧を与えることにより、誤書込みを起こさ
ないデータ書込み動作を実現できる。従って、データ書
込み動作の信頼性を大幅に向上でき、信頼性の高い不揮
発性半導体記憶装置を実現できる。
ータ書込み動作時における書込みパルス印加動作中の選
択ワード線電圧として、ループ1回目にループ2回目以
降より低い電圧を与えることにより、誤書込みを起こさ
ないデータ書込み動作を実現できる。従って、データ書
込み動作の信頼性を大幅に向上でき、信頼性の高い不揮
発性半導体記憶装置を実現できる。
【図面の簡単な説明】
【図1】第1の実施形態に係わるNANDセル型EEP
ROMの概略構成を示すブロック図。
ROMの概略構成を示すブロック図。
【図2】第1の実施形態におけるNANDセル構成を示
す平面図と等価回路図。
す平面図と等価回路図。
【図3】図2(a)のA−A′及びB−B′断面図。
【図4】第1の実施形態におけるメモリセルアレイの等
価回路図。
価回路図。
【図5】第1の実施形態におけるロウデコーダ回路及び
メモリセルアレイの一部分を示す図。
メモリセルアレイの一部分を示す図。
【図6】第1の実施形態に係わるビット線制御回路の一
部分を示す図。
部分を示す図。
【図7】第1の実施形態に係わるワード線制御回路を示
す図。
す図。
【図8】第1の実施形態に係わるロウデコーダ電源制御
回路中の昇圧回路の構成例を示す図。
回路中の昇圧回路の構成例を示す図。
【図9】第1の実施形態に係わる高電圧・中間電圧発生
回路を示す図。
回路を示す図。
【図10】第1の実施形態に係わる高電圧・中間電圧発
生回路の駆動信号波形を示す図。
生回路の駆動信号波形を示す図。
【図11】第1の実施形態に係わるデータ書込み動作の
アルゴリズムを示す図。
アルゴリズムを示す図。
【図12】第1の実施形態に係わるループ1回目の書込
みパルス印加動作のタイミングを示す図。
みパルス印加動作のタイミングを示す図。
【図13】第1の実施形態に係わるループ2回目以降の
書込みパルス印加動作のタイミングを示す図。
書込みパルス印加動作のタイミングを示す図。
【図14】第1の実施形態に係わる書込みパルス印加動
作のタイミングを示す図。
作のタイミングを示す図。
【図15】第1の実施形態に係わる書込みベリファイ読
出し動作のタイミングを示す図。
出し動作のタイミングを示す図。
【図16】第1の実施形態に係わるウェル電位制御回路
の配置・構成例を示す図。
の配置・構成例を示す図。
【図17】第1の実施形態に係わるソース線制御回路を
示す図。
示す図。
【図18】第2の実施形態に係わるループ1回目の書込
みパルス印加動作のタイミングを示す図。
みパルス印加動作のタイミングを示す図。
【図19】第1,第2の実施形態に係わるワード線制御
回路の別の構成例を示す図。
回路の別の構成例を示す図。
【図20】第3の実施形態に係わるワード線制御回路を
示す図。
示す図。
【図21】第3の実施形態に係わるロウデコーダ電源制
御回路を示す図。
御回路を示す図。
【図22】第3の実施形態に係わるループ1回目の書込
みパルス印加動作のタイミングを示す図。
みパルス印加動作のタイミングを示す図。
【図23】第4の実施形態に係わるワード線制御回路を
示す図。
示す図。
【図24】第4の実施形態に係わるループ1回目の書込
みパルス印加動作のタイミングを示す図。
みパルス印加動作のタイミングを示す図。
【図25】第5の実施形態に係わるワード線制御回路を
示す図。
示す図。
【図26】第5の実施形態に係わるループ1回目の書込
みパルス印加動作のタイミングを示す図。
みパルス印加動作のタイミングを示す図。
【図27】第6の実施形態に係わるループ1回目の書込
みパルス印加動作のタイミングを示す図。
みパルス印加動作のタイミングを示す図。
【図28】各実施形態におけるデータ書込み動作中の選
択ワード線電圧波形を示す図。
択ワード線電圧波形を示す図。
【図29】各実施形態におけるデータ書込み動作中の選
択ワード線電圧波形を示す図。
択ワード線電圧波形を示す図。
【図30】各実施形態におけるデータ書込み動作中の選
択ワード線電圧波形を示す図。
択ワード線電圧波形を示す図。
【図31】各実施形態におけるデータ書込み動作中の選
択ワード線電圧波形を示す図。
択ワード線電圧波形を示す図。
【図32】各実施形態におけるデータ書込み動作中の選
択ワード線電圧波形を示す図。
択ワード線電圧波形を示す図。
【図33】ループ1回目の高電圧充電速度を低下させる
方式を実現するワード線制御回路の構成例を示す図。
方式を実現するワード線制御回路の構成例を示す図。
【図34】NORセル型EEPROMにおけるメモリセ
ルアレイを示す等価回路図。
ルアレイを示す等価回路図。
【図35】DINORセル型EEPROMにおけるメモ
リセルアレイを示す等価回路図。
リセルアレイを示す等価回路図。
【図36】ANDセル型EEPROMにおけるメモリセ
ルアレイを示す等価回路図。
ルアレイを示す等価回路図。
【図37】選択トランジスタ付NORセル型EEPRO
Mにおけるメモリセルアレイを示す等価回路図。
Mにおけるメモリセルアレイを示す等価回路図。
【図38】従来例に係わるループ1回目の書込みパルス
印加動作のタイミングを示す図。
印加動作のタイミングを示す図。
【図39】従来例に係わるループ2回目以降の書込みパ
ルス印加動作のタイミングを示す図。
ルス印加動作のタイミングを示す図。
【図40】従来の問題点を説明するためのもので、図2
(a)のC−C′及びB−B′断面に相当する図。
(a)のC−C′及びB−B′断面に相当する図。
1…メモリセルアレイ 2…ビット線制御回路 3…カラムデコーダ 4…アドレスバッファ 5…ロウデコーダ回路 6…データ入出力バッファ 7…ウェル電圧制御回路 8…ソース線制御回路 9…ワード線制御回路 10…ロウデコーダ電源制御回路 20…高電圧・中間電圧制御回路
Claims (8)
- 【請求項1】不揮発性メモリセル又は該メモリセルを複
数個接続したメモリセルユニットがアレイ状に配列され
たメモリセルアレイと、前記メモリセルアレイのワード
線を選択するワード線選択手段とを具備し、前記ワード
線が選択された選択メモリセルにデータ書替えを行うた
めの電圧を印加する第1の動作と該選択メモリセルのデ
ータ書替え状態を調べる第2の動作とからなるループを
繰返してデータ書替えを行う不揮発性半導体記憶装置に
おいて、 前記データ書替えにおけるループ1回目の第1の動作中
の所定期間だけ前記選択メモリセルのワード線をフロー
ティング状態に保持してなることを特徴とする不揮発性
半導体記憶装置。 - 【請求項2】不揮発性メモリセル又は該メモリセルを複
数個接続したメモリセルユニットがアレイ状に配列され
たメモリセルアレイと、前記メモリセルアレイのワード
線を選択するワード線選択手段とを具備し、前記ワード
線が選択された選択メモリセルにデータ書替えを行うた
めの電圧を印加する第1の動作と該選択メモリセルのデ
ータ書替え状態を調べる第2の動作とからなるループを
繰返してデータ書替えを行う不揮発性半導体記憶装置に
おいて、 前記データ書替えにおけるループ1回目の第1の動作時
の前記選択メモリセルのワード線への印加電圧を、非選
択メモリセルのワード線の最高電圧値以下に設定してな
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項3】不揮発性メモリセル又は該メモリセルを複
数個接続したメモリセルユニットがアレイ状に配列され
たメモリセルアレイと、前記メモリセルアレイのワード
線を選択するワード線選択手段とを具備し、前記ワード
線が選択された選択メモリセルにデータ書替えを行うた
めの電圧を印加する第1の動作と該選択メモリセルのデ
ータ書替え状態を調べる第2の動作とからなるループを
繰返してデータ書替えを行う不揮発性半導体記憶装置に
おいて、 前記データ書替えにおけるループ2回目以降の第1の動
作中の前記選択メモリセルのワード線への印加電圧が実
質的に一定であり、かつループ1回目の第1の動作中の
前記選択メモリセルのワード線への印加電圧を、ループ
2回目以降の第1の動作中の印加電圧より低く設定して
なることを特徴とする不揮発性半導体記憶装置。 - 【請求項4】不揮発性メモリセル又は該メモリセルを複
数個接続したメモリセルユニットがアレイ状に配列され
たメモリセルアレイと、前記メモリセルアレイのワード
線を選択するワード線選択手段とを具備し、前記ワード
線が選択された選択メモリセルにデータ書替えを行うた
めの電圧を印加する第1の動作と該選択メモリセルのデ
ータ書替え状態を調べる第2の動作とからなるループを
繰返してデータ書替えを行う不揮発性半導体記憶装置に
おいて、 前記データ書替えにおける第1の動作中の前記選択メモ
リセルのワード線への印加電圧がループ回数増加毎に増
加し、かつ該印加電圧のループ毎の増加量のうち、ルー
プ1回目からループ2回目への増加量を最も多くしてな
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項5】不揮発性メモリセル又は該メモリセルを複
数個接続したメモリセルユニットがアレイ状に配列され
たメモリセルアレイと、前記メモリセルアレイのワード
線を選択するワード線選択手段とを具備し、前記ワード
線が選択された選択メモリセルにデータ書替えを行うた
めの電圧を印加する第1の動作と該選択メモリセルのデ
ータ書替え状態を調べる第2の動作とからなるループを
繰返してデータ書替えを行う不揮発性半導体記憶装置に
おいて、 前記データ書替えにおける第1の動作中に前記選択メモ
リセルのワード線に高電圧が印加される時間がループ2
回目以降は実質的に一定であり、かつループ1回目の高
電圧印加時間をループ2回目以降に比べて短くしてなる
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項6】不揮発性メモリセル又は該メモリセルを複
数個接続したメモリセルユニットがアレイ状に配列され
たメモリセルアレイと、前記メモリセルアレイのワード
線を選択するワード線選択手段とを具備し、前記ワード
線が選択された選択メモリセルにデータ書替えを行うた
めの電圧を印加する第1の動作と該選択メモリセルのデ
ータ書替え状態を調べる第2の動作とからなるループを
繰返してデータ書替えを行う不揮発性半導体記憶装置に
おいて、 前記データ書替えにおける第1の動作中の前記選択メモ
リセルのワード線への高電圧の充電速度がループ2回目
以降は実質的に一定であり、かつループ2回目以降に比
べてループ1回目の充電速度を遅くしてなることを特徴
とする不揮発性半導体記憶装置。 - 【請求項7】前記選択メモリセルのワード線の印加電圧
は、前記データ書替えにおけるループ1回目の第1の動
作中、非選択メモリセルのワード線の最高電圧以下のレ
ベルであることを特徴とする請求項1,3,4,5,6
のいずれかに記載の不揮発性半導体記憶装置。 - 【請求項8】前記選択メモリセルのワード線の印加電圧
は、前記データ書替えにおけるループ1回目の第1の動
作中、電源電圧以下のレベルであることを特徴とする請
求項1〜6のいずれかに記載の不揮発性半導体記憶装
置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26237797A JPH1196778A (ja) | 1997-09-26 | 1997-09-26 | 不揮発性半導体記憶装置 |
US09/152,069 US6108238A (en) | 1997-09-11 | 1998-09-11 | Programmable semiconductor memory device having program voltages and verify voltages |
KR1019980037886A KR19990029775A (ko) | 1997-09-11 | 1998-09-11 | 불휘발성 반도체 기억 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26237797A JPH1196778A (ja) | 1997-09-26 | 1997-09-26 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1196778A true JPH1196778A (ja) | 1999-04-09 |
Family
ID=17374917
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26237797A Pending JPH1196778A (ja) | 1997-09-11 | 1997-09-26 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1196778A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7286402B2 (en) | 2000-06-09 | 2007-10-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
JP2008204545A (ja) * | 2007-02-20 | 2008-09-04 | Toshiba Corp | 不揮発性半導体メモリ |
JP2010118110A (ja) * | 2008-11-12 | 2010-05-27 | Toshiba Corp | 半導体記憶装置 |
-
1997
- 1997-09-26 JP JP26237797A patent/JPH1196778A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7286402B2 (en) | 2000-06-09 | 2007-10-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
US7580285B2 (en) | 2000-06-09 | 2009-08-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
US7800973B2 (en) | 2000-06-09 | 2010-09-21 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
US7974148B2 (en) | 2000-06-09 | 2011-07-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
US8130589B2 (en) | 2000-06-09 | 2012-03-06 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
US8493814B2 (en) | 2000-06-09 | 2013-07-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device using only single-channel transistor to apply voltage to selected word line |
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