KR19990029775A - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

Info

Publication number
KR19990029775A
KR19990029775A KR1019980037886A KR19980037886A KR19990029775A KR 19990029775 A KR19990029775 A KR 19990029775A KR 1019980037886 A KR1019980037886 A KR 1019980037886A KR 19980037886 A KR19980037886 A KR 19980037886A KR 19990029775 A KR19990029775 A KR 19990029775A
Authority
KR
South Korea
Prior art keywords
voltage
memory cell
word line
loop
nonvolatile semiconductor
Prior art date
Application number
KR1019980037886A
Other languages
English (en)
Inventor
히로시 나까무라
가즈시 아끼따
다께아끼 사또
Original Assignee
오카모토 세이시
도시바 마이크로일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP24692697A external-priority patent/JP3378478B2/ja
Priority claimed from JP26237797A external-priority patent/JPH1196778A/ja
Application filed by 오카모토 세이시, 도시바 마이크로일렉트로닉스 가부시키가이샤 filed Critical 오카모토 세이시
Publication of KR19990029775A publication Critical patent/KR19990029775A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells

Abstract

본 발명의 불휘발성 반도체 기억 장치는, 재기록 가능한 복수의 불휘발성의 메모리 셀을 포함하는 메모리 셀 유닛이 어레이형으로 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 동일행의 메모리 셀에 공통으로 접속된 워드선과, 상기 메모리 셀 어레이의 동일열의 메모리 셀 유닛에 공통으로 접속된 데이타선과, 선택된 메모리 셀에 데이타 재기록을 행하기 위한 전압을 인가하는 제1 동작과 상기 전압이 인가된 메모리 셀의 데이타 재기록 상태를 검증하는 제2 동작을 교대로 반복함에 따라 선택된 메모리 셀의 데이타 재기록을 행하는 시퀀스 동작을 제어하는 시퀀스 제어 수단과, 상기 제1 동작의 기간 중의 적어도 일부 기간에 상당하는 제1 기간 동안 데이타 재기록의 대상인 메모리 셀에 대응하는 워드선에 전원 전압보다 높은 제1 전압을 인가하는 전압 인가 수단을 구비하고, 상기 시퀀스 동작중의 상기 제1 기간을 제외한 기간 중 적어도 일부에 상당하는 제2 기간에 상기 제1 전압 레벨의 설정치가 상기 제1 기간의 전압 레벨의 측정치와 다른 값으로 설정되는 것을 특징으로 한다.

Description

불휘발성 반도체 기억 장치
본 발명은 불휘발성 반도체 기억 장치에 관한 것이다. 특히 데이타 기록용, 소거용의 고전압을 발생시키는 회로에 관한 것으로, 예를 들어, NAND 셀, AND 셀, DINOR 셀형의 EEPROM 등의 불휘발성 반도체 메모리에 사용되는 고전압을 발생시키는 회로에 관한 것이다. 또한, 본 발명은 특히 데이타 재기록 수단을 개선시킨 불휘발성 반도체 기억 장치에 관한 것이다.
종래, 반도체 기억 장치 중 하나로서, 전기적 재기록이 가능한 EEPROM이 알려져 있고, 그 중에서도 고집적화가 가능한 것으로서는 메모리 셀을 복수개 직렬 접속한 셀 블럭(NAND 셀)의 어레이를 채용한 NAND 셀형의 EEPROM이 주목되고 있다.
NAND 셀형의 EEPROM에 있어서, 하나의 메모리 셀은 소스·드레인 영역이 형성된 반도체 기판 상에 절연방지할 통해 부유 게이트(전하 축적층)와 제어 게이트가 적층된 FETMOS 구조를 갖는다.
그리고, 복수개의 메모리 셀이 인접하는 것끼리 소스·드레인을 공용하는 형으로 직렬 접속된 NAND 셀이 구성된다. NAND 셀의 한 측의 드레인은 선택 게이트 트랜지스터를 통해 비트선에 접속되고, 다른 측의 소스는 드레인과 동일하게 선택 게이트 트랜지스터를 통해 공통 소스선에 접속된다.
이와 같은 NAND 셀의 복수개가 매트릭스형으로 배열된 EEPROM의 셀 어레이가 구성된다. 이 경우, 각 비트선은 열 방향으로 설치되고, 각 메모리 트랜지스터의 제어 게이트는 행 방향으로 연속적으로 설치되어 제어 게이트선(워드선)이 되고, 각 선택 게이트 트랜지스터의 게이트는 행 방향으로 연속적으로 설치되어 선택 게이트선이 된다.
또한, 통상, 메모리 셀 어레이는 n형 실리콘 기판 상의 p웰 또는 p형 실리콘 기판 내의 n웰 내의 p웰 내에 설치되어 있다. 또한, 메모리 셀 어레이 내의 NAND 셀은 소자 분리 절연막으로 둘러싸인 영역에 형성되어 있다. 또한, 주변 회로는 상기 메모리 셀 어레이와는 다른 p웰 내에 설치되어 있다.
상기 셀 트랜지스터는 각각 보유하는 데이타에 따라 임계값을 갖는다. NAND형 플래시 메모리의 경우는 통상, 셀 트랜지스터가 공핍형(D형)으로 되어 있는 상태를 소거 상태로 정의하고, 셀 트랜지스터가 증강형(E형)으로 되어 있는 상태를 기록 상태로 정의하고 있다.
또한, 소거 상태의 셀 트랜지스터의 임계값을 정방향으로 시프트시키는 것을 「기록 동작」이라 칭하고, 기록 상태의 셀 트랜지스터의 임계값을 부방향으로 시프트시키는 것을 「소거 동작」이라 칭한다.
다음에는, 이와 같은 NAND 셀에 대한 데이타의 기록, 소거, 데이타의 판독에 대한 종래 동작예에 대해 기술하기로 한다.
NAND 셀에 대한 데이타의 기록은 비트선에서 먼 쪽의 셀 트랜지스터부터 순차 행해진다. 셀 트랜지스터가 예를 들어, N채널인 경우를 설명하기로 한다. 비트선에는 데이타의 기록(셀 트랜지스터의 임계값을 시프트시킴) / 비기록(셀 트랜지스터의 임계값을 시프트시키지 않음)에 따라 기준 전압 0V / 기록 비선택 전압(예를 들어, 전원 전압 Vcc)이 인가된다.
또한, 선택 셀 트랜지스터의 제어 게이트에는 셀의 임계값을 시프트시키는 데 필요한 전계를 얻는 것이 가능한 승압된 기록 전압 Vppw(20V 정도)가 인가된다. 이 선택된 셀 트랜지스터보다 비트선 콘택트측에 있는 비선택 셀 트랜지스터의 제어 게이트 및 선택 게이트 트랜지스터의 게이트에는 셀의 임계값을 시프트시키지 않고 비트선의 전압을 선택 셀 트랜지스터에 전달하는 데 필요한 중간 전압 Vmw(기록 전압 Vpp와 접지 전위 간의 거의 중간 전압, 10V정도)이 인가된다.
이로써 선택 셀 트랜지스터에서는, 비트선의 인가 전압이 드레인까지 전달되어, 비트선 인가 전압이 0V인 경우에는 부유 게이트로의 전자 주입이 발생하므로, 임계값이 정방향으로 이동한다. 이에 대해, 비트선의 인가 전압이 Vcc인 경우에는 부유 게이트로의 전자 주입이 발생하지 않으므로 임계값이 변화되지 않고 부상태로 된다.
본 예에서는, 전자의 임계값이 정인 상태를 1 데이타, 후자의 임계값이 부인 상태를 0 데이타라 칭한다.
NAND 셀에 대한 데이타의 소거는, 선택된 NANd 셀 블럭 내의 모든 셀 트랜지스터에 대해 동시에 행해진다. 즉, 선택된 NAND 셀 내의 셀 트랜지스터의 제어 게이트에 0V가 인가되고, p웰(또는 p형 기판), 비선택 NAND 셀 내 모든 셀 트랜지스터의 제어 게이트에 대해 셀 데이타를 소거시키는 데 필요한 승압된 소거 전압(예를 들어, 상기 기록 전압 Vppw와 동전위인 전압)이 인가된다.
이 때, 비트선에는 상기 p웰과 동전위의 소거 전압이 인가된다(또는 개방 상태로 된다). 또한, 모든 선택 게이트선에는 선택 게이트 트랜지스터의 게이트가 파괴되지 않는 전압(예를 들어, 상기 p웰과 동전위인 소거 전압)이 인가된다. 또한, 공통 소스선에는 상기 p웰과 동전위인 소거 전압이 인가된다(또는 개방 상태로 된다).
이에 따라 선택된 NAND 셀 내의 모든 셀 트랜지스터에 있어서 부유 게이트의 전자가 게이트 절연방지할 통해 p웰로 방출되어, 임계값이 부방향으로 이동한다.
NAND 셀에 대한 데이타의 판독은 선택된 셀 트랜지스터의 제어 게이트에 0V, 이것 이외의 셀 트랜지스터의 제어 게이트 및 선택 트랜지스터의 게이트에는 예를 들어, 전원 전압 Vcc 또는 이것보다 높은 전압 Vh가 인가되고, 선택 셀 트랜지스터에 전류가 흐르는지의 여부가 감지 증폭기(sense amplifier)에 의해 검출된다.
이 경우, 선택 셀 트랜지스터 이외의 모든 트랜지스터(비선택 셀 트랜지스터를 포함)가 온되어 있고, 선택 셀 트랜지스터가 기록 상태일 때에는, 이 선택 셀 트랜지스터는 비도통 상태로 되므로 비트선의 전위는 변화하지 않는다. 셀 트랜지스터가 소거 상태인 때에는, 이 선택 셀 트랜지스터는 도통 상태로 되므로 비트선은 방전되어 비트 전위가 저하된다.
또한, EEPROM은 고속 동작 및 고 신뢰성을 얻기 위해, 기록후의 셀 트랜지스터의 임계값 분포를 좁게 제어할 필요가 있고, 상술한 바와 같이 기록을 행할 때마다 기록된 내용을 판독하고(기록 검증 판독), 기록해야 할 내용과 비교하고, 기록된 내용이 불충분하면 다시 기록을 계속한다. 기록된 내용이 기록해야 할 내용과 일치한 것을 확인함으로써 기록이 종료된다.
이상의 설명으로부터 알 수 있는 바와 같이, NAND 셀형의 EEPROM에서는 기록 동작 및 판독 동작 시에 비선택 메모리 셀은 전송 게이트로서 작용한다. 이러한 점으로부터, 기록이 행해진 메모리 셀의 임계값 전압에는 제한이 부가된다. 예를 들어, 1 데이타가 기록된 메모리 셀의 임계값 전압의 바람직한 범위는 이전의 전원 전압(예를 들어, 3.3V)보다 높은 전압 Vh가 예를 들어, 4.5V인 경우에는, 0.5 내지 3.0V 정도가 된다.
게다가, 데이타 기록 후의 시간 경과에 따른 변화, 메모리 셀의 제조 파라미터의 변동이나 전원 전위의 변동을 고려하면, 데이타 기록 후의 메모리 셀의 임계값 전압의 분포는 상기 범위 0.5 내지 3.0V 보다 좁은 범위인 것이 요구된다.
그런데, 상기 NAND 셀형의 EEPROM에서, 데이타의 기록 전압 및 기록 시간을 고정하여 모든 메모리 셀을 동일 조건에서 기록을 행할 경우에는 1 데이타가 기록된 메모리 셀의 임계값 전압을 허용 범위 내로 만드는 것은 곤란하다. 그 이유는, 상술한 바와 같이, 메모리 셀의 특성은 예를 들어, 제조 프로세스의 변동에 의해 차가 발생되므로 기록이 용이한 특성의 메모리 셀과 기록이 곤란한 특성의 메모리 셀이 혼재하고 있기 때문이다.
이와 같은 사정을 감안하여, 각 메모리 셀의 임계값 전압이 원하는 범위 내에 있도록 기록을 행하기 위해 기록 동작의 검증(verify)을 행하는 과정에서 기록 시간을 조정하면서 기록하는 방식(인텔리젼트(intelligent) 방식)이 제안되어 있다(일본 특개평 5-144277호 공개 참조).
상기와 같은 기록 시간을 조절하여 검증을 행하면서 기록하는 방법의 알고리즘은 데이타 기록 동작 시에 기록 펄스 인가 동작과 기록 검증 동작을 교대로 반복하여 행한다. (도 15에 대해서는 종래 기술로서 참조되어 있지 않으므로, 여기서는 생략하기로 한다).
도 1은 상기 기록 방식에 따른 종래의 NAND 셀형의 EEPROM에 있어서의 기록 펄스 인가 동작과 기록 검증 동작의 타이밍을 나타낸다.
도 1에서, CG(선택)는 선택 블럭 내의 8개 제어 게이트선 중 선택된 1개의 제어 게이트선을 나타내고, CG(비선택)는 선택 블럭 내의 선택된 제어 게이트선 이외의 7개 제어 게이트선을 나타낸다. 또한, SG1은 선택 불럭 내의 비트선측의 선택 게이트 트랜지스터의 게이트에 접속되어 있는 선택 게이트선을 나타내고, SG2는 소스선측의 선택 게이트 트랜지스터의 게이트에 접속되어 있는 선택 게이트선을 나타낸다.
Cell-p-well은 메모리 셀 어레이가 구성되어 있는 p웰(p-well)을 나타내고, Cell-Source는 메모리 셀 어레이 내의 소스선을 나타내고, BL(1 기록)은 1 데이타 기록에 대응하는 전압이 인가된 비트선을 나타내고, BL(0 기록)은 0 데이타 기록에 대응하는 전압이 인가된 비트선을 나타낸다.
Vpp는 기록용 고전압 발생 회로의 승압 출력 노드를 나타내고, Vm은 기록용 중간 전압 발생 회로의 승압 출력 노드를 나타내고, Vread는 판독용 고전압 발생 회로의 승압 출력 노드를 나타낸다.
도 1에서 도시된 바와 같이, 기록 펄스 인가 동작이 시작되면, 우선, SG1, Cell-Source, 0 데이타 기록 비트선에 대해 Vcc 전위로의 충전이 행해지고, 이어서 선택 블럭 내의 CG(비선택)가 기록 중간 전위 Vmw(10V 정도)로 층전된다. 그 후, 선택 블럭 내의 CG(선택)가 기록 전압 Vppw(20V 정도)로 충전되어, 이 상태가 한 동안 보존된다. 이 동안, 1 데이타 기록 비트선에서 1 데이타 기록 셀로 1 데이타의 기록이 행해진다.
그 후, CG(선택), CG(비선택), SG1, Cell-Source, 0 데이타 기록 비트선이 0V로 방전된다. 이 때, Vpp 노드의 전압은 CG(선택)와 Vpp 노드의 트랜지스터나 PN 접합을 통한 용량 결합(capacitive coupling)에 의해 일시적으로 저하한 후에 재충전된다. 동일하게, Vm 노드의 전압은 CG(비선택)와 Vm 노드의 트랜지스터나 PN 접합을 통한 용량 결합에 의해 일시적으로 저하한 후에 재충전된다.
이어서, 기록 검증 동작이 시작되면, CG(비선택), SG1, SG2가 Vh(4.5V정도), CG(선택)가 0.5V로 설정된 후, 선택 셀 트랜지스터의 판독이 행해진다. 그 후, 비트선이나 CG(비선택), SG1, SG2, CG(선택)가 0V로 방전되어 검증 동작이 종료된다.
그러나, 종래의 동작에서는 메모리 셀로의 기록용 고전압 비인가 시의 Vpp 노드의 용량이 메모리 셀로의 기록용 고전압 인기 시의 Vpp 노드의 용량보다 작아지므로 기록용 고전압의 리미트(limit) 전압이 인가 시와 비인가 시에 서로 다르다.
즉, 메모리 셀로의 기록용 고전압 비인가 시의 기록용 고전압 레벨 Vpp가 메모리 셀로의 기록용 고전압 인가 시의 기록용 고전압 레벨 Vppw보다도 높게 되므로, 메모리 셀로의 기록용 고전압 비인가 시에 트랜지스터에 걸리는 전압 스트레스가 크게 되어 신뢰성을 저하시킨다라는 문제가 있다.
또한, 상기 전압 스트레스를 없애기 위해, 메모리 셀로의 기록용 고전압 인가 시의 고전압을 발생시키지 않도록 하면, 메모리 셀로의 기록용 고전압 인가 시의 기록용 고전압의 충전 속도가 저하하여, 데이타 기록 속도 저하를 초래한다는 문제가 있다.
이러한 문제는, 기록 검증 판독 동작보다도 데이타 기록 동작시의 쪽이 Vpp 노드로부터 기록용 고전압을 공급하는 노드수가 많기 때문에 데이타 기록 동작 시에 특히 중요하게 된다.
또한, 이상의 동작 설명으로부터 알 수 있는 바와 같이, NAND 셀형의 EEPROM에서는, 데이타 기록 동작 중에 0 데이타 기록을 행하는 비트선에 Vcc 보다 높은 예를 들어, 10V 정도의 전압을 충전한다.
도 2 및 도 3에서는 데이타 기록 동작의 동작 타이밍을 도시한다. 도 2는 루프(loop) 1회째의 기록 펄스 인가 동작의 타이밍도이고, 도 3은 루프 2회째 이후의 기록 펄스 인가 동작의 타이밍도이다. (도 2 및 도 3의 동작에 대한 상세한 설명은 실시예 중의 설명을 참조하기 바람).
종래의 데이타 동작에서는, 루프 1회째의 기록 펄스 인가 동작 중의 0 데이타 기록 비트선 충전이나 소스선 충전의 영향에 의해 p형 웰의 전위 Cell-p-well이 0.8V 정도까지 상승하고, 1 데이타 기록 비트선 콘택트부로부터 p형 웰로의 전자 주입이나 셀 어레이 중의 필드 반전에 의한 인접 NAND 셀 간의 누설(leak) 전류에 의해, 0 데이타 기록 비트선 전압의 충전 속도의 저하나 충전 레벨의 저하(8V 내지 [8V-△V])가 발생한다. 이 때문에, 0 데이타를 기록해야 할 메모리 셀의 제어 게이트와 드레인 간에 본래의 전압(20V-8V=12V) 보다도 높은 전압이 가해져 루프 1회째의 기록 펄스 인가 동작 중의 오기록을 초래한다.
여기서, 1 데이타 기록 비트선 콘택트부로부터 p형 웰로의 전자 주입의 모양을 도 4a에서 도시한다. 또한, 셀 어레이 중의 필드 반전에 의한 NAND 셀 간의 누설 전류의 모양을 도 4b에서 도시한다. 도면 중 참조 부호(11)는 p형 웰을, 참조 부호(12)는 소자 분리 산화방지할, 참조 부호(14)는 부유 게이트를, 참조 부호(16)는 제어 게이트를, 참조 부호(18)은 비트선을, 참조 부호(19)는 n형 확산층을 나타낸다.
상기한 바와 같이, 종래의 NAND 셀형 등의 EEPROM에 있어서는 메모리 셀로의 기록용 고전압 비인가 시의 기록용 고전압 레벨 Vpp가 필요 이상으로 높게 되어 트랜지스터로의 전압 스트레스를 크게 하여 결국에는 신뢰성이 저하한다라는 문제가 있다.
이와 같이, 종래의 NAND 셀형의 EEPROM에 있어서는, 루프 1회째의 기록 펄스 인가 동작 중에 Cell-p-well 전위가 상승하여, 0 데이타 기록 비트선 전압이 자하하기 때문에, 오기록이 발생한다는 문제가 있다. 또한 이 문제는 NAND 셀을 사용한 EEPROM에 한정되지 않고 불휘발성 메모리로 이루어지는 NOR 셀, DINOR 셀, AND 셀 등을 사용한 것이면 마찬가지이다.
본 발명의 목적은 기록용 고전압 충전 속도의 저하, 즉 데이타 기록 동작 속도의 저하를 초래하지 않고, 메로리 셀로의 기록용 고전압 비인가 시에 트랜지스터에 걸리는 전압 스트레스를 종래보다 대폭으로 저감시킬 수 있고, 디바이스의 신뢰성을 대폭으로 개선시킬 수 있는 불휘발성 반도체 기억 장치를 제공하는 것에 있다.
본 발명의 다른 목적은 오기록을 초래하지 않는 데이타 기록 동작을 실현할 수 있고, 기록 동작의 신뢰성의 향상을 꾀할 수 있는 불휘발성 반도체 기억 장치를 제공하는 것에 있다.
상기 과제를 해결하기 위해, 본 발명은 다음과 같은 구성을 채용하고 있다.
본 발명의 제1 불휘발성 반도체 기억 장치는, 재기록 가능한 불휘발성의 메모리 셀을 포함하는 메모리 셀 유닛이 어레이 형으로 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 동일 행의 메모리 셀에 공통으로 접속된 워드선과, 상기 메모리 셀 어레이의 동일열의 메모리 셀 유닛에 공통으로 접속된 데이타선과, 선택된 메모리 셀에 데이타 재기록을 행하기 위한 전압을 인가하는 제1 동작과 상기 전압이 인가된 메모리 셀의 데이타 재기록 상태를 검증하는 제2 동작을 교대로 반복함으로써 선택된 메모리 셀의 데이타 재기록을 행하는 시퀀스 동작을 제어하는 시퀀스 제어 수단과, 상기 제 1동작의 기간 중 적어도 일부 기간에 상당하는 제1 기간에 데이타 재기록의 대상인 메모리 셀에 대응하는 워드선에 전원 전압보다 높은 제1 전압을 인가하는 전압 인가 수단을 구비하고, 상기 시퀀스 동작 중 상기 제1 기간을 제외한 기간 내 적어도 일부에 상당하는 제2 기간에 상기 제1 전압 레벨의 설정치가 상기 제1 기간의 전압 레벨의 측정치와 다른 값으로 설정된다.
상술한 바와 같이 본 발명에 의하면, 데이타 기록 동작 중에 기록 펄스 인가 동작과 기록 검증 동작을 반복하는 불휘발성 반도체 기억 장치에 있어서, 셀 트랜지스터로의 기록용 고전압 비인가 시의 고전압의 리미터 전압 설정치를 셀 트랜지스터로의 기록용 고전압 인가 시의 리미터 전압 설정치와 다른 값으로 설정하는 전압 변경 설정 수단을 구비하므로, 셀 트랜지스터로의 기록용 고전압 인가 시의 고전압 설정값보다 기록용 고전압 비인가 시의 고전압 설정값을 낮게 설정함으로써, 기록용 고전압 충전 속도의 저하, 즉 데이타 기록 동작 속도의 저하를 초래하지않고 비인가 시의 기록용 고전압 레벨을 인가 시의 레벨보다 낮게 설정할 수 있다. 따라서, 트랜지스터 등에 걸리는 전압 스트레스를 종래보다 저감시킬 수 있어 신뢰성이 높은 메모리 칩을 실현할 수 있다.
본 발명의 제2 불휘발성 반도체 기억 장치는, 불휘발성 메모리 셀 또는 상기 메모리 셀을 복수개 접속한 메모리 셀 유닛이 어레이형으로 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 워드선을 선택하는 워드선 선택 수단으로 구비하고, 상기 워드선이 선택된 선택 메모리 셀에 데이타 재기록을 행하기 위한 전압을 인가하는 제1 동작과 상기 선택 메모리 셀의 데이타 재기록 상태를 조사하는 제2 동작으로 이루어지는 루프를 반복하여 데이타 재기록을 행하는 불휘발성 반도체 기억 장치에 있어서, 다음 (1) 내지 (6) 중 어느 것을 채용한 것을 특징으로 한다.
(1) 데이타 재기록에 있어서의 루프 1회째의 제1 동작 중의 소정 기간만 선택 메모리 셀의 워드선을 플로팅 상태로 유지한다.
본 발명에서는, 루프 1회째의 제1 동작 중의 소정 기간만 선택 메모리 셀의 워드선을 플로팅 상태로 보유함으로써, 루프 1회째의 제1 동작에 있어서, 0을 기록해야 할 선택 메모리 셀의 제어 게이트와 드레인 간에 고전압이 걸리는 것을 방지할 수 있어 이에 의해 오기록을 방지할 수 있다.
(2) 데이타 재기록에 있어서의 루프 1회째의 제1 동작시의 선택 메모리 셀의 워드선으로의 인가 전압을 비선택 메모리 셀의 워드선의 최고 전압값 이하로 설정한다.
또한, 루프 1회째의 제1 동작 시의 선택 메모리 셀의 워드선으로의 인가 전압을 비선택 메모리 셀의 워드선의 최고 전압치 이하로 설정함으로써, 상기와 마찬가지로 루프 1회째의 제1 동작에서 0을 기록해야 할 선택 메모리 셀의 제어 게이트와 드레인 간에 고전압이 걸리는 것을 방지할 수 있다.
(3) 데이타 재기록에 있어서의 루프 2회째 이후의 제1 동작 중의 선택 메모리 셀의 워드선으로의 인가 전압이 실질적으로 일정하고, 또한 루프 1회째의 제1 동작 중의 선택 메모리 셀의 워드선으로의 인가 전압을 루프 2회째 이후의 제1 동작 중의 인가 전압보다 낮게 설정한다.
또한, 루프 2회째 이후의 제1 동작 중의 선택 메모리 셀의 워드선으로의 인가 전압을 실질적으로 일정하게 하고, 또한 루프 1회째의 제1 동작 중의 선택 메모리 셀의 워드선으로의 인가 전압을 루프 2회째 이후의 제1 동작 중의 인가 전압보다 낮게 설정함으로써, 상기와 마찬가지로 루프 1회째의 제1 동작에서 0을 기록해야 할 선택 메모리 셀의 제어 게이트와 드레인 간에 걸리는 고전압을 방지할 수 있다.
(4) 데이타 재기록 수단에 있어서의 제1 동작 중의 선택 메모리 셀의 워드선으로의 인가 전압이 루프 횟수 증가 마다 증가하고, 또한 상기 인가 전압의 루프마다의 증가량 중 루프 1회째에서 루프 2회째로의 증가량을 가장 많게 한다.
또한, 제1 동작 중의 선택 메모리 셀의 워드선으로의 인가 전압을 루프 횟수 중가마다 증가시키고, 또한 상기 인가 전압의 루프마다의 증가량 중 루프 1회째에서 루프 2회째로의 증가량을 가장 많이 함으로써, 상기와 마찬가지로 루프 1회째의 제1 동작에서 0을 기록해야 할 선택 메모리 셀의 제어 게이트와 드레인 간에 걸리는 고전압을 방지할 수 있다.
(5) 데이타 재기록에 있어서의 제1 동작 중에 선택 메모리 셀의 워드선에 고전압이 인가되는 시간이 루프 2회째 이후는 실질적으로 일정하고, 또한 루프 1회째의 고전압 인가 시간을 루프 2회째 이후에 비해 짧게 한다.
또한, 제1 동작 중에 선택 메모리 셀의 워드선에 고전압이 안가되는 시간을 루프 2회째 이후는 실질적으로 일정하게 하고, 또한 루프 1회째의 고전압 인가 시간을 루프 2회째 이후에 비해 짧게 함으로써, 상기와 마찬가지로 루프 1회째의 제1 동작에서 0을 기록해야 할 선택 메모리 셀의 제어 게이트와 드레인 간에 걸리는 고전압을 방지할 수 있다.
(6) 데이타 재기록에 있어서의 제1 동작 중에 선택 메모리 셀의 워드선으로의 고전압의 충전 속도가 루프 2회째 이후는 실질적으로 일정하고, 또한 루프 1회째의 충전 속도를 루프 2회째 이후에 비해 느리게 한다.
또한, 제1 동작 중의 선택 메모리 셀의 워드선에 고전압의 충전 속도를 루프 2회째 이후는 실질적으로 일정하게 하고, 또한 루프 1회째의 충전 속도를 루프 2회째 이후에 비해 느리게 함으로써, 상기와 마찬가지로 루프 1회째의 제1 동작에서 0을 기록해야 할 선택 메모리 셀의 제어 게이트와 드레인 간에 걸리는 고전압을 방지할 수 있다.
이와 같이 본 발명에 의하면, 루프 1회째의 제1 동작에서 0을 기록해야 할 선택 메모리 셀의 제어 게이트와 드레인 간에 고전압이 걸리는 것을 방지함으로써, 데이타 기록 동작의 신뢰성 향상을 도모할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 데이타 기록 동작시에 있어서의 기록 펄스 인가 동작 중의 선택 워드선 전압으로서, 루프 1회째에 루프 2회째 이후보다 낮은 전압을 제공함으로써 오기록을 일으키지 않는 데이타 기록 동작을 실현할 수 있다. 따라서, 데이타 기록 동작의 신뢰성을 대폭으로 향상시킬 수 있어, 신뢰성이 높은 불휘발성 반도체 기억 장치를 실현할 수 있다.
도 1은 도 15에서 도시한 기록 방식에 따른 종래의 NAND 셀형의 EEPROM에 있어서의 기록 펄스 인가 동작과 기록 검증 동작의 일례를 나타낸 타이밍 파형도.
도 2는 종래예에 따른 루프 1회째의 기록 펄스 인가 동작의 타이밍도.
도 3은 종래예에 따른 루프 2회째 이후의 기록 펄스 인가 동작의 타이밍도.
도 4a 및 도 4b는 종래 문제점을 설명하기 위한 도면.
도 5a 및 도 5b는 본 발명의 불휘발성 반도체 기억 장치의 제1 실시예에 따른 일괄 소거 가능한 NAND 셀형의 EEPROM의 전체 구성을 개략적으로 나타낸 블럭도 및 그 일부를 취출하여 개략적 구성을 나타낸 블럭도.
도 6a 및 도 6b는 도 5a 및 도5b의 메모리 셀 어레이 중 1개의 NAND 셀 유닛을 추출하여 나타낸 평면도 및 등가 회로도.
도 7a 및 도 7b는 도 6a의 7A-7A 및 7B-7B를 따라 절취한 구조의 일례를 나타낸 단면도.
도 8은 도 5a 및 도 5b의 메모리 셀 어레이의 일부(복수의 NAND 셀 유닛)를 추출하여 도시한 등가 회로도.
도 9는 도 5a 및 도 5b의 각 고전압을 발생 회로에 사용되는 승압 회로의 구성예를 나타낸 회로도.
도 10a 및 도 10b는 도 9의 승압 회로에 구동 신호 RING, /RING을 공급하기 위한 링 발진기의 일례를 나타낸 회로도 및 동작 파형도.
도 11은 도 9의 승압 회로의 출력 노드에 접속되는 전압 레벨 설정 회로(전압 리미터 회로)의 일례로서 대표적으로 Vpp 레벨 설정 회로(Vpp 리미터 회로)의 구성을 나타낸 회로도.
도 12a 내지 도 12c는 도 11의 회로에 있어서의 기록용 고전압의 리미트 전압 설정치, 리미트 전압 및 충전 속도의 관계를 나타낸 특성도.
도 13은 도 5a 및 도 5b의 행 디코더와 메모리 셀 어레이의 접속 관계의 일례를 나타낸 회로도.
도 14a 내지 도 14d는 도 13의 제어 게이트선의 방전 동작 시의 방전 경로 및 방전 경로 중의 트랜지스터의 전압 인가 상태를 설명하는 회로도.
도 15는 도 5a 및 도 5b의 NAND 셀형의 EEPROM에 있어서 기록 시간을 조절하여 검증을 행하면서 메모리 셀에 데이타를 기록할 때의 동작 알고리즘의 일례를 나타낸 흐름도.
도 16은 도 15에서 도시한 기록 방식에 의한 본 발명의 실시예에 있어서의 기록 펄스 인가 동작과 기록 검증 동작의 일례를 나타낸 타이밍 파형도.
도 17은 본 발명의 제1 실시예에 있어서 셀 트랜지스터로의 고전압 인가 기간 중의 리미트 전압 설정치보다 낮게 설정하는 방식을 설명하기 위해, 종래예의 리미트 전압 설정치가 동일한 경우와 대비하여 신호 PGM1 내지 PGM5를 나타낸 타이밍 파형도.
도 18은 도 17에서 도시한 실시예의 동작과 대비하기 위해, 종래예의 리미트 전압 설정치가 동일한 경우의 동작의 일례를 나타낸 파형도.
도 19a 내지 도 19c는 본 발명의 제2 실시예 및 제3 실시예로서, 실제의 디바이스에서 Vppw 레벨의 시간 폭을 Vppv 레벨의 시간 폭에 비해 길게 한 경우에 있어서의 셀 트랜지스터로의 데이타 기록 동작 시의 Vpp 노드의 전위를 나타낸 파형도.
도 20a 및 도 20b는 도 16에 도시한 실시예의 동작과 대비하기 위해, 종래 예에 있어서 Vppw 레벨의 시간폭을 Vppv 레벨의 시간폭에 비해 길게 한 경우 에 있어서의 셀 트랜지스터로의 데이타 기록 동작 시의 Vpp 노드의 전위를 나타낸 파형도.
도 21a 및 도 21b는 본 발명의 제4 실시예로서, 루프 횟수의 증가와 동시에 기록 펄스폭이 넓어지는 경우, 제5 실시예로서 셀 트랜지스터로의 기록용 고전압 인가 시, 비인가 시의 전압 레벨 설정치가 높아지고, 또한, VppwiVppvi가 유지되는 경우에 있어서의 셀 트랜지스터로의 데이타 기록 동작 시의 Vpp 노드의 전위를 나타낸 파형도.
도 22는 도 19b의 기록 방식을 실현하기 위한 제어 신호 PGM1 내지 PGM5를 나타낸 타이밍 파형도.
도 23은 도 19c의 기록 방식을 실현하기 위한 제어 신호 PGM1 내지 PGM5를 나타낸 타이밍 파형도.
도 24는 도 21b의 기록 방식을 실현하기 위한 제어 신호 PGM1 내지 PGM5를 나타낸 타이밍 파형도.
도 25는 본 발명의 제6 실시예로서 Vpp 노드나 Vm 노드의 전위가 저하하는 동작이 3회인 경우에 있어서의 기록 펄스 인가 동작과 기록 검증 동작의 타이밍을 나타낸 파형도.
도 26은 본 발명의 제7 실시예로서 도 16 중의 (i) 내지 (v)의 기간과 (ii) 내지 (vi)의 기간에 기록용 고전압, 중간 전압의 리미트 전압 설정치를 다른 기간에 비해 낮게 하는 방식을 이용하는 경우에 있어서의 기록 펄스 인가 동작과 기록 검증 동작의 타이밍을 나타낸 파형도,
도 27은 본 발명의 제8 실시예로서 도 16 중의 (v) 내지 (iii)의 기간과 (vi) 내지 (iv)의 기간에 기록용 고전압, 중간 전압의 리미트 전압 설정치를 다른 기간에 비해 낮게 하는 방식을 이용하는 경우에 있어서의 기록 펄스 인가 동작과 기록 검증 동작의 타이밍을 나타낸 파형도.
도 28은 선택 트랜지스터를 갖지 않는 NOR형 EEPROM의 메모리 셀 어레이의 일부를 나타낸 회로도.
도 29는 선택 트랜지스터가 부가된 NOR형 EEPROM의 메모리 셀 어레이의 일부를 나타낸 회로도,
도 30은 DINOR형 EEPROM의 메모리 셀 어레이의 일부를 나타낸 회로도.
도 31은 AND형 EEPROM의 메모리 셀 어레이의 일부를 나타낸 회로도.
도 32는 제9 실시예에 따른 NAND셀형 EEPROM의 개략 구성을 나타낸 블럭도.
도 33은 제9 실시예에 있어서의 행 디코더 회로 및 메모리 셀 어레이의 일부분을 나타낸 도면.
도 34는 제9 실시예에 따른 비트선 제어 회로의 일부분을 나타낸 도면.
도 35a 및 도 35b는 제9 실시예에 따른 워드선 제어 회로를 나타낸 도면.
도 36은 제9 실시예에 따른 행 디코더 전원 제어 회로 중의 승압 회로의 구성예를 나타낸 도면.
도 37은 제9 실시예에 따른 고전압·중간 전압 발생 회로를 나타낸 도면.
도 38은 제9 실시예에 따른 고전압·중간 전압 발생 회로의 구동 신호 파형을 나타낸 도면.
도 39는 제9 실시예에 따른 데이타 기록 동작의 알고리즘을 나타낸 도면.
도 40은 제9 실시예에 따른 루프 1회째의 기록 펄스 인가 동작의 타이밍을 나타낸 도면.
도 41은 제9 실시예에 따른 루프 2회째 이후의 기록 펄스 인가 동작의 타이밍을 나타낸 도면.
도 42는 제9 실시예에 따른 기록 펄스 인가 동작의 타이밍을 나타낸 도면.
도 43은 제9 실시예에 따른 기록 검증 판독 동작의 타이밍을 나타낸 도면.
도 44a 및 도 44b는 제9 실시예에 따른 웰 전위 제어 회로의 배치·구성예를 나타낸 도면.
도 45는 제9 실시예에 따른 소스선 제어 회로를 나타낸 도면.
도 46은 제10 실시예에 따른 루프 1회째의 기록 펄스 인가 동작의 타이밍을 나타낸 도면.
도 47a 및 도 47b는 제1 및 제10 실시예에 따른 워드선 제어 회로의 다른 구성예를 나타낸 도면.
도 48은 제11 실시예에 따른 워드선 제어 회로를 나타낸 도면.
도 49는 제11 실시예에 따른 행 디코더 전원 제어 회로를 나타낸 도면.
도 50은 제11 실시예에 따른 루프 1회째의 기록 펄스 인가 동작의 타이밍을 나타낸 도면.
도 51은 제12 실시예에 따른 워드선 제어 회로를 나타낸 도면.
도 52는 제12 실시예에 따른 루프 1회째의 기록 펄스 인가 동작의 타이밍을 나타낸 도면.
도 53은 제13 실시예에 따른 워드선 제어 회로를 나타낸 도면.
도 54는 제13 실시예에 따른 루프 1회째의 기록 펄스 인가 동작의 타이밍을 나타낸 도면.
도 55는 제14 실시예에 따른 루프 1회째의 기록 펄스 인가 동작의 타이밍을 나타낸 도면.
도 56a 내지 도 56n은 각 실시예에 있어서의 데이타 기록 동작 중의 선택 워드선 전압 파형을 나타낸 도면.
도 57a 및 도 57b는 루프 1회째의 고전압 충전 속도를 저하시키는 방식을 실현하는 워드선 제어 회로의 구성예를 나타낸 도면.
도면의 주요 부분에 대한 부호의 설명
1: 메모리 셀 어레이
2: 비트선 제어 회로
3: 열 디코더
4: 어드레스 버퍼
5: 행 디코더
6: 데이타 입출력 버퍼
7: 기판 전위 제어 회로
50: 승압 회로
60: 링 발진기
70: 전압 레벨 설정 회로
이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 5a는 본 발명의 제1 실시예에 따른 NAND 셀형의 EEPROM의 전체 구성을 개략적으로 나타낸 블럭도이고, 도 5a의 일부를 추출하여 그 개략적 구성을 도 5b에 도시한다.
도 5a에 있어서, 메모리 셀 어레이(1)는 NAND 셀의 양단측에 각각 선택 게이트가 직렬로 접속된 NAND 셀 유닛이 전체로서 행렬형으로 배열되어 형성되어 있다.
이 메모리 셀 어레이(1)에 있어서, 복수의 워드선 WL은 동일행의 셀 트랜지스터의 각 제어 게이트에 공통으로 1개씩 접속되고, 각 NAND 셀의 일단측 드레인에 접속된 선택 게이트는 데이타선으로서의 비트선 BL에 접속되고, 각 NAND 셀의 타단측 소스에 접속된 선택 게이트는 공통 소스선에 접속되어 있다.
비트선 제어 회로(2)는 상기 메모리 셀 어레이(1)에 대해 열 선택을 행하는 열 선택 스위치와, 메모리 셀 어레이에 대해 기록 데이타의 랫치 동작, 비트선 전위를 판독하기 위한 감지(sense) 동작, 기록 후의 검증 판독을 위한 감지 동작, 재기록 데이타의 랫치동작을 행하는 감지 증폭기·기록 데이타 랫치 회로와, 각 비트선에 각각 소요의 전압을 공급하는 비트선 드라이버 등에 의해 구성되어 있고, 데이타 입출력 버퍼(6)에 접속되어 있다.
열 디코더(열 선택 회로: 3)는 어드레스 버퍼(4)로부터의 열 어드레스 신호를 디코드하고, 디코드 출력에 의해 상기 duf 선택 스위치를 제어한다.
행 디코더(행 선택 회로: 5)는 상기 어드레스 버퍼(4)로부터의 행 어드레스 신호를 디코드하는 디코더 회로와, 이 디코더 회로의 디코드 출력에 따라 워드선 WL 및 선택 게이트선에 각각 소요의 소정의 전압을 공급하는 워드선 드라이버 로 구성되어 있다.
상기 행 디코더(5)의 워드선 드라이버는 전원 전압 Vcc, 기준 전압(0V) 외에, 후술하는 고전압 발생 회로로부터 기록용 고전압, 기록용 중간 전압, 판독 고전압이 공급된다. 또한, 상기 비트선 제어 회로(2)의 비트선 드라이버는 전원 전압 Vcc와 기준 전압(0V)이 공급된다.
기판 전위 제어 회로(7)는 메모리 셀 어레이(1)가 형성되는 p형 기판(또는 p 웰)의 전위를 제어하기 위해 설치되어 있다.
3개의 고전압 발생 회로(21, 22, 23)는 각각 대응하여 메모리 셀로의 데이타 기록을 행할 때에 필요한 기록용 고전압(내지 20v), 기록용 중간 전압(내지 10V), 기록 검증 및 판독을 행할 때에 필요한 판독용 고전압(내지 4.5V)를 발생시키기 위해 칩 내부에 설치된 것이다.
제어 회로(11)는 칩 내부의 동작을 제어함과 동시에 외부와의 인터페이스를 취하기 위해 설치되어 있고, NAND 셀에 대한 소거/소거 검증/기록/기록 검증/판독동작을 제어하기 위한 시퀀스 제어 수단(예를 들면 프로그래머블 로직 어레이)이 포함되어 있다.
또한, 각 고전압 발생 회로(21, 22, 23)는 거의 동일하게 구성되고, 각각 도 5b에서 도시한 바와 같이, 승압 회로(50), 링 발진기(60), 전압 레벨 설정 회로(전압 리미터 회로; 70) 등으로 구성된다.
도 6a 및 도 6b는 상기 메모리 셀 어레이의 1개의 NAND 셀 유닛을 추출하여나타낸 평면도 및 등가 회로도이다.
도 7a 및 도 7b는 각각 도 6a 중의 7A-7A 및 7B- 7B를 따라 절취한 구조의 일례를 나타낸 단면도이다.
도 8은 상기 메모리 셀 어레이의 일부(복수의 NAND 셀 유닛)을 추출하여 나타낸 등가 회로도이다.
도 6a 내지 도 8에 있어서, 예를 들면 n형 실리콘 기판 상에 p웰(11)이 설치되어 있고, 이 p웰(11) 상의 소자 분리 절연막(예를 들면 필드 산화막: 12)으로 둘러싸인 영역에 복수의 NAND 셀 유닛으로 이루어지는 메모리 셀 어레이가 형성되어 있다.
1개의 NAND 셀 유닛에 주목하면, 각각 부유 게이트와 제어 게이트를 갖는 N 채널의 MOSFET로 이루어지는 여러개(본 예에서는 8개)의 셀 트랜지스터 M1 내지 M8가 직렬로 접속되어 이루어지고, 상기 셀 트랜지스터를 사이에 두도록 2개의 선택 게이트 트랜지스터 S1, S2가 직렬로 접속되어 있다.
바꾸어 말하면, 상기 NAND 셀 유닛은 임계치가 제1 범위 및 제2 범위를 취함으로써 정보를 기억하는 MOS 트랜지스터로 이루어지는 메모리 셀이 여러개 직렬로 접속되고, 그 양단에 대응하여 선택 게이트 트랜지스터 S1, S2가 접속되어 있다.
또, 주변 회로는 상기 NAND 셀 유닛과는 다른 p웰 상에 설치된다. 또한, 상기 n형 실리콘 기판을 대신하여 p형 실리콘 기판을 사용하고, 이 p형 실리콘 기판내에 n웰을 설치하고, 이 n웰 내에 p웰을 설치하고, 이 p웰 상에 NAND 셀 유닛을 형성하여도 좋다.
상기 NAND 셀의 각 셀 트랜지스터는 p 웰(11) 상에 형성된 열산화막으로 이루어지는 제1 게이트 절연막(13)과, 이 제1 게이트 절연막(13) 상 및 상기 필드 산화막(12)의 일부 상에 형성된 제1층 다결정 실리콘막으로 이루어지는 부유 게이트(14i) (i=1,2,3, … 8)와, 이 부유 게이트(14i) 상에 형성된 열산화막으로 이루어지는 제3 게이트 절연막(15)과, 이 제3 게이트 절연막(15) 상에 형성된 제2층 다결정 실리콘막 또는 다결정 실리콘막과 실리사이드막과의 적층막으로 이루어지는 제어 게이트(16i)(i=1, 2, 3, … 8)와, 상기 부유 게이트(14i)의 하측의 p웰(11) 표면의 채널 영역을 사이에 두도록 형성된 n형 확산층으로 이루어지는 소스/드레인 영역(19i)(i=1, 2, 3…, 9)을 갖는다.
이 경우, 8개의 셀 트랜지스터 M1 내지 M8의 각 소스/드레인 영역(19i)은 직선형으로 배열되어 있고, 이 배열 방향에 있어서 인접하는 셀 트랜지스터끼리로 소스/드레인 영역(19i)이 공유되어 있고, 이에 따라 NAND 셀의 8개의 셀 트랜지스터 M1 내지 M8은 직렬로 접속되어 있다. 또한, 상기 제어 게이트(16i)는 셀 트랜지스터의 배열 방향에 직교하는 방향으로 연속적으로 배치되어 제어 게이트선(워드선) CG(i) = 1, 2, 3, …8)으로 된다.
또한, NAND 셀의 일단측(비트선측)의 셀 트랜지스터 M1의 드레인(191)은 게이트 전극(149, 169)을 갖는 제1 선택 게이트 트랜지스터 S1을 통해 비트선(18)에 접속되고, NAND 셀의 타단측(소스선측)의 셀 트랜지스터 M8의 소스(1910)는 게이트 전극(1410, 1610)을 갖는 제2 선택 게이트 트랜지스터 S2를 통해 공통 소스선에 접속되어 있다.
여기서, 상기 게이트 전극(149, 169)은 비어홀(via hole) 내의 도전체(도시하지 않음)를 통해 접속되어 있고, 마찬가지로, 상기 게이트 전극(1410, 1610)은 비어홀 내의 도전체(도시하지 않음)를 통해 접속되어 있다.
그리고, 상기 비트선측의 선택 게이트 트랜지스터 S1의 게이트에 접속되어 있는 게이트 전극(169)은 상기 워드선을 따라 연속적으로 배치되어 선택 게이트선SG1로 된다. 또한, 상기 소스선측의 선택 게이트 트랜지스터 S2의 게이트에 접속되어 있는 게이트 전극(1610)은 상기 워드선을 따라 연속적으로 배치되어 선택 게이트선 SG2로 된다.
도 8에 있어서, 동일한 워드선이나 선택 게이트선을 공유하는 NAND 셀군을 블럭이라 부르고, 도 8에서 파선으로 둘러싸인 영역이 1개의 블럭에 상당한다. 판독·기록 등의 동작은 통상, 복수의 블럭 중 1개를 선택(선택 블럭이라 칭함)하여 행해진다.
또, 지금까지의 기본 구성은 본 실시예에 한하지 않고, 후술하는 각 실시예도 완전히 동일하다.
도 9는 도 5a 및 도 5b 중의 각 고전압 발생 회로(21, 22, 23)에 각각 사용되는 승압 회로(50)의 구성예를 나타내고 있다.
이 승압 회로는 예를 들면 차지 펌프(charge pump) 회로를 이용하여 구성되고, 전원 전압Vcc를 승압하여 고전압을 얻는다. 즉, 고전압을 발생하지 않을 때에는, 제어 신호/OSC가 H 레벨(Vcc)에 있고, 승압 회로의 출력 노드(Vpp, Vm, Vread)에는, 공핍(D)형 NMOS 트랜지스터 Qd10을 통해 Vcc가 출력된다. 고전압 발생 시에는, 상기 신호/OSC를 L 레벨로 하여 상기 트랜지스터 Qd10을 비도통 상태로 함과 동시에, 구동 신호 RING, /RING을 입력함으로써, 출력 노드(Vpp, Vm, Vread)에 기록용 고전압, 기록용 중간 전압, 판독용 고전압을 출력한다.
도 10a 및 도 10b는 도 5a 및 도 5b 중의 각 고전압 발생 회로(21, 22, 23)에 각각 이용되는 링 발진기(60)의 구성예 및 구동 신호의 파형예를 나타내고 있다.
이 링 발진기는 소정 주기로 발진하고, 2상의 구동 신호 RNG, /RNG를 상기 승압 회로에 공급한다.
도 11은 도 5a 및 도 5b 중의 각 고전압 발생 회로(21, 22, 23)에 각각 이용되는 전압 레벨 설정 회로(전압 리미터 회로: 70)의 구성예를 나타내고 있다. 여기서는 대표적으로 Vpp 레벨 설정 회로(Vpp 리미터 회로)를 나타내고 있다.
이 전압 레벨 설정 회로는 상기 승압 회로에서 얻어진 고전압을 원하는 임의의 일정치로 제한하도록, 예를 들면 도 5a 및 도 5b의 제어 회로(11) 내의 상기 시퀀스 제어수단에 의해 제어되는 것으로, 그 상세한 설명은 후술하기로 한다.
도 12a 내지 도 12c는 도 11의 Vpp 레벨 설정 회로에서의 리미트 전압의 충전 속도 의존성을 나타낸다.
도 13은 도 5a 및 도 5b 중의 행 디코더(5)와 메모리 셀 어레이(1)와의 접속예를 나타낸다.
도 13에 있어서, 신호 RDENB는 블럭 선택 기동 신호이고, 3개의 신호 RA1, RA2, RA3은 선택 블럭 중에서는 전부 H 레벨이고, 비선택 블럭 중에서는 적어도 하나는 L 레벨이다.
신호 입력 노드 CGi(i=1, 2, 3, …8)와 제어 게이트선 CG(i) (1=1, 2, 3, …8)와의 사이, 신호 입력 노드 SGD와 선택 게이트선 SG1과의 사이, 신호 입력 노드 SGS와 선택 게이트선 SG2와의 사이에는, 각각 CMOS 전송 게이트가 삽입되어 있다. 이 CMOS 전송 게이트의 NMOS 트랜지스터 Qn 및 PMOS 트랜지스터 Qp는, 노드 N1, N2로부터 상보적인 제어 신호가 공급된다.
기록 동작 시에는, 선택 블럭 내에서는 상기 노드 N1, N2는 대응하여 Vpp 노드와 동전위, 즉 0V이므로, 선택 게이트선 SG1, 제어 게이트선 CG(i), 선택 게이트선 SG2의 전위가 각각 대응하여 선택 게이트 트랜지스터 S1, 셀 트랜지스터 M1 내지 M8, 선택 게이트 트랜지스터 S2에 전송되고, 선택 셀 트랜지스터의 기록 동작이 행해진다.
또한, 기록 동작 시에는, 노드 VUSS의 전위는 0V이므로, 비선택 블럭 내에서는, 상기 노드 N1, N2는 각각 대응하여 0V, Vpp 노드와 동전위이기 때문에, SG1, CG1, SG2는 전부 0V이고, 셀 트랜지스터의 기록은 행해지지 않는다.
또한, 도 13 중에 점선으로 나타낸 HV 영역 내에 있는 모든 P 채널 트랜지스터는 Vpp 노드의 전위로 설정된 n웰 내에 형성되어 있고, 또한, 상기 노드 N1, N2 중 어느 하나는 반드시 Vpp 노드와 동전위이다.
이 경우, HV 영역 내에 있는 회로는 메모리 셀 어레이 중의 블럭수(일반적으로는, 수백 내지 수천개)와 동일 갯수 존재하므로, Vpp 노드에 접속되는 총 용량은 큰 값(수백 내지 수천 pF 정도)로 되고, 이 총 용량값은 제어 게이트 1개의 용량보다 훨씬 크다.
도 14a는 도 13 중의 선택된 제어 게이트선인 CG(선택)에 접속된 행 디코더중의 트랜지스터의 충방전 경로의 일례를 나타내고 있다.
도 14b는 도 14a 중의 CG(선택)가 20V에서 0V까지 방전될 때의 p채널 트랜지스터의 용량 결합을 나타내고 있다.
도 14c는 도 14a 중의 CG(선택)가 20V에서 0V까지 방전될 때의 n채널 트랜지스터의 용량 결합을 나타내고 있다.
도 14d는 도 13 중에서 선택되어 있지 않는 제어 게이트선인 CG(비선택)에 접속된 행 디코더 중의 트랜지스터의 충방전 경로의 일례를 나타내고 있다.
이들 용량 결합에 대해서는 후에 상세히 설명하기로 한다.
다음에, 도 5a 및 도 5b의 NAND형 EEPROM에서의 데이타 기록 동작에 대해 도 15, 도 16을 참조하면서 설명하기로 한다.
도 15는, 도 5a 및 도 5b의 NAND형 EEPROM에서 메모리 셀에 데이타를 기록할 때의 동작 알고리즘의 일례를 나타낸다.
데이타 기록 동작이 개시되면, 우선, 칩 외부로부터 새로이 기록하는 데이타가 칩 내부에 입력되고, 이어서 기록 펄스 인가 동작이 개시된다. 계속해서, 기록검증 동작이 행해지고, 기록 검증 동작으로 판독된 데이타에 기초하여 데이타 기록이 완료했는지의 여부가 판정된다.
데이타 기록이 완료한 경우에는 데이타 기록 동작은 종료하고, 미완료의 경우에는 기록 펄스 인가 동작 이후가 기록이 완료할 때까지 반복된다. 이 기록 펄스 인가 동작과 기록 검증 동작을 반복한 횟수를 이하의 설명에서는 기록 루프 횟수, 또는 단순히 루프 횟수라고 부르기로 한다.
도 16은 도 15에 도시한 기록 방식을 이용한 본 발명의 실시예에 있어서의 기록 펄스 인가 동작과 기록 검증 동작의 타이밍의 일례를 나타낸다.
도 16에 있어서, CG(선택)는 선택 블럭 내의 8개의 제어 게이트선 중 선택된 1개의 제어 게이트선을 나타내고, CG(비선택)는 선택 블럭 내의 선택된 제어 게이트선 이외의 7개의 제어 게이트선의 동작 타이밍을 나타내고 있다. 또한, SG1은 선택블럭 내의 비트선측의 선택 게이트선을 나타내고, SG2는 선택 블럭 내의 소스선측의 선택 게이트선의 동작 타이밍을 나타내고 있다.
Cell-p-well은 메모리 셀 어레이가 구성되어 있는 p웰(p-well)을 나타내고, Cell-Source는 메모리 셀 어레이 내의 소스선을 나타내며, BL(1 기록)은 1 데이타 기록에 대응하는 비트선을 나타내고, BL(0기록)은 0 데이타 기록에 대응하는 비트선을 나타내고 있다.
Vpp 노드는 기록용 고전압 발생 회로(21)의 승압 출력 노드를 나타내고, Vm 노드는 기록용 중간 전압 발생 회로(22)의 승압 출력 노드를 나타내며, Vread 노드는 판독용 고전압 발생 회로(23)의 승압 출력 노드를 나타내고 있다.
도 16에 도시한 바와 같이, 기록 데이타 입력의 종료 직후에, 즉 루프 횟수 1회째의 기록 펄스 인가 동작 직전에는 Vpp노드, Vm 노드의 전위는 모두 Vcc이다. 루프 횟수 1회째의 기록 펄스 인가 동작이 개시되면, 우선, 선택 게이트선 SG1, Cell -Source 및 BL (0 기록)이 0V→Vcc로 된다.
계속해서, 기록용 중간 전압 발생 회로(22)가 기록용 중간 전압 Vmw의 발생·공급을 개시하고, Vm 노드에 대한 기록용 중간 전압 Vmw로의 충전이 시작된다. 동시에, 선택 블럭 내의 CG(비선택)의 기록용 중간 전압 Vmw로의 충전도 시작된다.
Vm 노드와 CG(비선택)로의 기록용 중간 전압 Vmw의 충전이 완료하면, 다음에, 기록용 고전압 발생 회로(21)가 기록용 고전압 Vppw의 발생·공급을 개시하고, 선택 블럭 내의 CG(선택) 및 Vpp 노드에 대한 기록용 고전압 Vppw로의 충전이 시작된다.
CG(선택) 및 Vpp 노드로의 기록용 고전압 Vppw의 충전이 완료한 후, 이 상태가 일정 시간 유지되고, 메모리 셀에 데이타가 기록된다. 이 때에는, 데이타 1 을 기록하는 메모리 셀에서는, 메모리 셀의 게이트 전극(선택된 제어 게이트선)에 기록용 고전압 Vppw(내지 20V)가 인가되고, 소스·드레인·채널부에는 0V가 인가되어 있다. 이에 따라, 게이트·소스 사이나 게이트·드레인 사이에 20V 정도라는 큰 전위차가 있으므로, 터널 전류에 의해 메모리 셀의 소스·드레인·채널 영역으로부터 메모리 셀의 부유 게이트로 전자가 주입된다. 그 결과, 메모리 셀의 임계치 전압이 마이너스에서 플러스로 변화함으로써 데이타 1이 기억된다.
또한, 데이타 0을 기록하는 메모리 셀에서는, 메모리 셀의 게이트 전극(선택제어 게이트선)에 기록용 고전압 Vppw(내지 20V)가 인가된다. 또한, 소스·드레인·채널부는 승압되어 10V 정도의 전압으로 되어 있기 때문에, 게이트·소스 사이나 게이트·드레인 사이에는 10V 정도밖에 전위차가 존재하지 않으므로 터널 전류가 흐르지 않는다. 따라서, 메모리 셀의 임계치 전압은 마이너스로 유지되어, 데이타 0이 보존된다. 또, 데이타 0을 기록하는 메모리 셀에 있어서, 소스·드레인·채널부가 10V 정도로 되는 이유에 대해서는 후술하기로 한다.
일정 시간 경과 후, CG(선택), CG(비선택), SG1, Cell-Source, BL(0 기록)이 0V까지 방전되고, 루프 횟수 1회째의 기록 펄스 인가 동작이 종료한다.
이 때, Vpp 노드나 Vm 노드로의 기록용 고전압, 중간 전압의 출력·공급은 계속되어 있지만, 기록용 고전압으로 충전되어 있던 CG(선택)나 기록용 중간 전압으로 충전되어 있던 CG(비선택)의 노드의 방전에 따라, Vpp 노드나 Vm 노드의 전압 레벨이 저하한다(도 16 중의 (i)와 (ii)의 부분을 참조).
이 현상에 대해, 도 14a 내지 도 14d를 참조하여 상세히 설명하기로 한다. 지금, 도 14a에 도시한 바와 같이, CG(선택)이 20V에서 0V까지 방전될 때에는, 도 14b에 도시한 바와 같이, 상기 CG(선택)에 접속된 CMOS 전송 게이트의 p채널 트랜지스터 Qp의 소스·드레인·채널부도 20V→ 0V로 되고, 이 때에는, n-well전위가 p 채널 트랜지스터 Qp의 소스·드레인·채널부와의 용량 결합(p+와 n-well로 구성되는 PN 접합을 통한 용량 결합)에 의해 일시적으로 저하한다.
마찬가지로, 이 때에는, 도 14c에 도시한 바와 같이, 상기 CG(선택)에 접속된 CMOS 전송 게이트의 n채널 트랜지스터 Qn의 소스·드레인·채널부도 20V→0V로 되고, n채널 트랜지스터 Qn의 게이트 전극의 전위가 소스·드레인·채널부와의 용량 결합(게이트 산화방지할 통한 용량 결합)에 의해 일시적으로 저하한다.
이와 같이, 기록용 고전압 20V에 있는 n-well이나 n채널 트랜지스터 Qn의 게이트 전극이 용량 결합에 의해 일시적으로 저하하므로, 기록용 고전압도 이 영향을 받아 일시적으로 저하한다.
통상, CG (선택)의 방전 경로에는 더 많은 트랜지스터가 개재되므로, 상기 용량 결합에 의한 기록용 고전압 레벨의 일시적 저하의 현상은 무시할 수 없다. 즉, 전압 저하량은 작지 않고, 또한, 전압 저하나 재충전의 현상은 기록용 고전압의 파형으로 나타난다(도 16 중의 (i)의 부분을 참조).
기록용 중간 전압에 대해서도, 상기와 마찬가지로, 도 14d에 도시한 바와 같이, CG(비선택)에 접속된 트랜지스터를 통해 CG(비선택)의 방전 시에 일시적으로 저하한다(도 16 중 Vm 노드의 파형의 (ii)의 부분을 참조).
그런데, 이상의 설명은 기록 펄스 인가 동작의 동작 타이밍에 관한 것이지만 이하, 기록 검증 동작의 타이밍에 대해 도 16을 참조하면서 설명하기로 한다.
기록 검증 동작이 시작되면, 우선, 전압 레벨이 저하한 Vpp 노드나 Vm 노드의 재충전이 행해진다. 계속해서, 선택 블럭 내의 CG(선택)이 0V→0.5V, 선택 블럭내의 CG(비선택), SG1 및 SG2가 0V→Vh (Vcc보다 높은 전압 레벨)로 된다.
이 때, 판독용 고전압 발생 회로(23)에 의해 발생되는 고전압 Vh가 Vread 노드에 공급됨과 동시에, Vread 노드가 CG(비선택), SG1 및 SG2와 접속됨으로써, Vh로의 충전 동작이 행해진다. 또한, 동시에 선택된 셀 트랜지스터의 데이타를 판정하기 위해 비트선으로의 전하 공급이 개시된다.
이 전하 공급에 의한 전류(기준 전류 Iref)와 비교하여 NAND 셀을 흐르는 셀 전류 Icell의 쪽이 큰 경우(메모리 셀 데이타가 0의 경우)에는, 비트선의 전압은 L 레벨(예를 들면 0V 정도)로 유지된다.
상기와는 반대로, 기준 전류 Iref보다 셀 전류 Icell의 쪽이 작은 경우(메모리 셀데이타가 L의 경우)에는, 비트선의 전압은 H 레벨(예를 들면 Vcc 정도의 전압)까지 충전된다.
계속해서, 비트선의 전압의 레벨이 H 인지 L인지의 판정이 행해짐으로써, 메모리 셀의 데이타가 판독된다.
다음에, CG(선택), CG(비선택), 선택 블럭 내의 SG1, SG2 및 모든 비트선이 0V로 설정됨과 동시에, Vread 노드가 Vcc에 설정된 후, 기록 검증 동작이 종료된다.
다음에, 기록 검증 동작에서 판독된 데이타를 기초하여 데이타 기록이 완료했는지의 여부가 판정된다. 즉, 1 데이타를 기록해야 할 모든 메모리 셀에, 1 데이타가 기록되었는지의 여부가 판정된다(이 동작에 관한 파형 표시는 도 16에는 생략하였다). 판정 결과, 데이타 기록이 미완료인 경우에는, 계속해서 기록 펄스 인가 동작이 행해진다(도 15 참조).
루프 횟수가 2회째 이상인 경우의 기록 펄스 인가 동작은, 루프 횟수 1회째의 기록 펄스 인가 동작과 비교하여, Vpp 노드 및 Vm 노드의 파형만 다르다. 이것은, 루프 횟수가 2회째 이후의 경우에는, 기록용 고전압 발생 회로(21)와 기록용 중간 전압 발생 회로(22)가 기록 펄스 인가 동작 전부터 Vcc보다 높은 전압을 출력하고 있기 때문이다.
루프 횟수가 2회째 이후의 기록 펄스 인가 동작에서는, CG(비선택)의 0V에서 Vm 노드로의 충전 동작의 개시 시에는, 개시 직전에 전위가 Vmv로 있던 Vm 노드와 개시 직전에 0V 전위로 있던 7개의 CG(비선택)가 접속되므로, Vm 노드의 전압 레벨이 일시적으로 저하한다(도 16의 (iv)에 상당).
마찬가지로, CG(선택)의 0V에서 Vpp로의 충전 동작의 개시 시에, 개시 직전에 전위가 Vppv로 있던 Vpp 노드와 개시 직전에 전위가 0V로 있던 1개의 CG(선택)가 접속되므로, Vpp 노드의 전압 레벨이 일시적으로 저하한다(도 16의 (iii)의 부분에 상당).
루프 횟수 2회째 이후의 기록 펄스 인가 동작은 상기한 Vpp 노드 및 Vm 노드의 동작 타이밍을 제외하고 루프 횟수 1회째의 기록 펄스 인가 동작과 동일한 동작 타이밍므로, 여기서는 설명을 생략하기로 한다.
다음에, 상술한 바와 같이 데이타 0을 기록하는 메모리 셀에서 소스·드레인·채널부가 10V 정도로 되는 이유를 설명하기로 한다.
도 16 중에 도시한 바와 같이, 기록 펄스 인가 동작이 개시되면, 우선, SG1, Cell-Source 및 BL(0 기록)이 0V→Vcc로 된다. 이 때에는, 도 7a 및 도 7b의 확산층(199)은 Vcc, 확산층(191)은 (Vcc-Vthsg)에 있고(단, Vthsg는 게이트 전극 149을 갖는 선택 게이트 트랜지스터(도 6b 중의 S1에 상당)의 임계 전압), 상기 확산층(191)의 전압이 높으므로, 선택 게이트 트랜지스터 S1은 오프 상태에 있다.
이 때에는, 선택 트랜지스터 S2는, 그 게이트 전압이 0V이고, 오프 상태이므로, 확산층(191내지 198, 1910)은 플로팅 상태에 있다.
계속해서, CG(비선택)가 0V→Vmw (∼10V), CG(선택)가 0V→Vppw(∼20V)로 되면, 플로팅 상태에 있는 상기 확산층(191내지 198, 1910)의 전압이나 셀 트랜지스터 M1 내지 M8의 채널부 전압은 CG(비선택)나 CG(선택)와의 용량 결합에 의해 10V 정도로 상승한다(8개의 CG 중, 7개가 0V→Vmw가 되므로 10V 정도로 된다).
이 때, 10V 정도까지 상승한 상기 확산층(191내지 198, 1910)이나 셀 트랜지스터 M1 내지 M8의 채널부는 플로팅 상태에 있으므로, 미소한 누설 전류가 존재하더라도 용이하게 전위의 저하가 발생된다. 또, 선택 게이트 트랜지스터 S2를 통한 누설 전류를 완전히 없애기 위해, 기록 펄스 인가 동작 중에는 Cell-Source 전위를 Vcc로 하는 방식을 이용하고 있다.
또한, 도 16 중에 도시한 바와 같이, 기록 펄스 인가 동작 중에, CG(선택)의 충전 전에 CG(비선택)의 충전을 행함으로써, 이하에 설명하는 바와 같은 위험성을 피하고 있다.
즉, CG(비선택)의 충전 전에 CG(선택)의 충전을 행하면, 기록 데이타가 0인 셀 트랜지스터에 있어서, 소스·드레인·채널부가 상기한 바와 같은 CG선과의 용량 결합에 의해 10V 정도까지 상승하기 전에 게이트 전극에 20V 정도의 전압(Vppw)이 인가되게 된다(8개의 CG 중 1개밖에 충전되지 않으므로, 셀 트랜지스터의 소스·드레인·채널부의 전위 상승량이 작아진다). 따라서, 부유 게이트와 셀 트랜지스터의 소스·드레인·채널부 사이에 걸리는 전계가 높아져서, 이 셀 트랜지스터의 부유 게이트에 전자가 주입될 위험성(즉 이 셀 트랜지스터에 잘못하여, 1 데이타가 기록될 위험성)이 높아진다.
또한, CG (선택)의 충전과 CG (비선택)의 충전을 동시에 행하는 경우에는, 기록용 고전압 발생 회로(21) 및 기록용 중간 전압 발생 회로(22)의 전류 공급 능력의 차이나 미묘한 동작 타이밍의 어긋남 등의 영향에 의해, CG(선택)의 쪽이 고속으로 충전되는 경우도 고려된다. 이 경우에는, CG(비선택)의 충전 전에 CG(선택)의 충전을 행하는 경우와 마찬가지로, 셀 트랜지스터에 잘못된 데이타가 기록될 위험성이 높아진다.
다음에, 상기한 바와 같은 도 16에 도시한 실시예에 따른 기록 펄스 인가 동작 및 기록 검증 동작의 동작이 도 1에 도시한 종래예의 기록 펄스 인가동작 및 기록 검증 동작과 비교하여 우수한 점에 대해 설명하기로 한다.
도 16에 도시한 실시예에 따른 동작 파형이 도 1에 도시한 종래예의 동작 파형과 비교하여 다른 부분은, Vpp 노드의 파형과 Vm 노드의 파형 2개이다. 즉, 기록 검증 판독 동작 개시 시부터 다음의 기록 펄스 인가 동작이 시작할 때까지의 Vpp 노드의 전압 레벨 Vppv, Vm 노드의 전압 레벨 Vmv는, 도 16에서는Vppw Vppv, Vmw Vmv로 되어 있는데 대해, 도 1에서는 Vppw Vppv, Vmw Vmv로 되어 있다.
Vpp 노드, Vm 노드의 전압 스트레스(상기 노드에 접속되어 있는 트랜지스터에 걸리는 전압 스트레스)는, 전압이 높을수록 커진다. 도 16에서는, 기록 펄스 인가 동작 중의 Vpp 노드의 전압 레벨이 Vppw일 때가 Vpp 노드의 전압 스트레스가 최대, 또한, 기록 펄스 인가 동작 중의 Vm 노드의 전압 레벨이 Vmw인 때가 Vm 노드의 전압 스트레스가 최대로 된다. 이에 대해, 도 1에서는, 기록 검증 동작 중의 Vpp 노드의 전압 레벨이 Vppv인 때가 Vpp 노드의 전압 스트레스가 최대로 되고, 또한, 기록 검증 동작 중의 Vm 노드의 전압 레벨이 Vmv인 때가 Vm 노드의 전압 스트레스가 최대로 된다.
여기서, 셀 트랜지스터에 데이타를 기록하는 속도 (1 데이타 기록 셀의 채널부로부터 부유 게이트로의 터널 전류)가 동일한 경우에는, Vppw(도 16) = Vppw (도 1), Vmv(도 16) = Vmv(도 1)로 된다. 따라서, 도 16에 도시한 실시예의 동작과 도 1에 도시한 종래예의 동작을 비교하면, 도 1에서는 Vppw Vppv, Vmw Vmv인데 대해, 도 16에서는 Vppv Vppw, Vmv Vmw이므로, Vpp 노드나 Vm 노드에 걸리는 전압 스트레스는 도 16의 쪽이 도 1보다도 훨씬 작아진다.
이하, 도 16에 도시한 실시예의 동작에 있어서의 Vppv 노드나 Vmv 노드의 전압 레벨을, 도 1에 도시한 종래예의 동작에 있어서의 것과 다르게 되도록 설정 제어하는 방법을 상세히 설명하기로 한다.
도 11에 도시한 Vpp 레벨 설정 회로(Vpp 리미터 회로)는 전압 발생 회로부, 전압 비교 회로부, 기준 전압 발생 회로부(도시하지 않음) 등으로 구성되어 있다.
즉, 전압 발생 회로부는 Vpp 노드와 0V의 기준 전압 사이에 직렬 접속된 복수개의 전압 분할용의 저항 Ri(본 예에서는 R1 내지 R7) 및 1개의 NMOS 트랜지스터 Qn6과, 일부의 저항(본 예에서는 R3 내지 R7)의 일단측에 각각의 일단이 접속되고, 타단이 공통 접속된 복수개의 NMOS 스위치용 트랜지스터 Qni(본 예에서는 Qn1 내지 Qn5)로 구성되어 있다.
상기 저항 R1 내지 R7의 저항치는 NMOS 트랜지스터 Qn1 내지 Qn6의 게이트 전압이 Vcc 시의 저항치보다 충분히 크게 설정되어 있다. 또한, 통상, R1 내지 R7의 저항은 폴리실리콘 배선이나 확산층(n+나 p+등)에 의해 구성되므로, 용량을 갖게 된다. 여기서, 저항 R1 내지 R7이 갖는 용량을 C1 내지 C7로 나타내고 있다.
상기 NMOS 스위치용 트랜지스터 Qn1 내지 Qn5의 게이트에는 각각 대응하여 제어 신호 PGMi (본 예에서는 PGM5 내지 PGM1)이 공급된다. 또한, 상기 NMOS 트랜지스터 Qn6의 게이트에는 제어 신호 OSC가 공급된다.
또한, 전압 비교 회로부는 P채널 QMOSFET(29, 30) 및 N채널의 MOSFET(31, 32, 33)로 이루어지는 차동형의 연산 증폭 회로이고, 전압 발생 회로의 노드 Nsence의 전압이 구동용 MOSFET의 한쪽인 N채널의 MOSFET(31)의 게이트에 공급된다. 그리고, 구동용 MOSFET의 다른쪽의 N채널의 MOSFET(32)의 게이트에는 기준 전압 발생 회로에서 발생되는 기준 전압 Vref가 공급되고, 이 전압비교 회로에서 노드 Nsence의 전압과 기준 전압 Vref가 비교된다.
또, 전압 비교 회로부 내의 N채널의 MOSFET(33)의 게이트에는 제어 신호 OSC가 공급되고, 이 신호 OSC가 H 레벨로 되어 MOSFET(33)가 도통한 때에, 전압 비교 회로의 비교 동작이 행해진다. 또한, 이 신호 OSC의 논리 레벨은, 이 EEPROM에서의 데이타의 기록/판독 제어 신호 R/W에 기초하여 설정된다. 또한, 상기 기준 전압 Vref는, 예를 들면 전원 전압 Vcc가 분할됨으로써 발생된다.
또한, 상기 전압 비교 회로부의 출력 노드 Nact의 신호와 제어 신호 OSC가 2입력 NAND 회로(71)에 입력한다. 이 NAND 회로의 출력이 인버터 회로(72)에 의해 반전되어 출력 신호 VPPGEN으로 된다.
도 11의 Vpp 레벨 설정 회로에 의하면, Vpp 노드의 전압과 기준 전압 Vss 사이의 전위차가 저항 R1 내지 R7에 의해 복수로 분할되고, NMOS 스위치용 트랜지스터 Qn1 내지 Qn5 중 어느 하나의 NMOS 스위치용 트랜지스터가 제어 신호 PGM5 내지 PGM1에 따라 도통 제어됨으로써, 분할된 복수의 전압 중 어느 하나가 선택된다.
따라서, 제어 신호 PGM1 내지 PGM5의 설정 변경에 의해 리미트 전압 설정치가 조절 가능해진다. 이 경우, 리미트 전압의 설정치는 설정치 제어 신호 PGM1 내지 PGM5의 레벨에 의해 변화한다. 예를 들면, 신호 PGM5=Vcc인 때에는, 리미트 전압 설정치=Vref×(R1+R2)/R2로 된다. 또한, 신호 PGM5= 0V, PGM4=Vcc인 때에는, 리미트 전압 설정치=Vref×(R1+R2+R3)/(R2+R3)로 된다.
또, 도 11에 있어서, 제어 신호 OSC는 도 9의 승압 회로 중에 나타낸 제어 신호/OSC의 반전 신호이고, 승압 회로로부터 Vcc보다 높은 전압을 출력하는 동작 시에는 H 레벨(Vcc)로 되고, 승압 회로로부터 Vcc보다 높은 전압을 출력하지않을 (Vcc 전압으로 설정된다) 때에는 L레벨이 된다.
이제, 도 9의 승압 회로가 Vcc보다 높은 전압을 발생하기 전에는, 도 11의 Vpp 노드의 전위는 도 9의 승압 회로로부터 출력하는 Vcc이고, 상기 제어 신호OSC가 0V이다. 그 때문에, 출력 신호 VPPGEN은 0V에 있다. 이 때에는, 상기 구동 신호 RNG, /RNG는 각각 0V, Vcc로 고정되어 있다. 따라서, 도 9의 승압 회로는 동작하지 않고, Vpp 노드와 Vcc 전원이 D형 NMOS 트랜지스터 Qd10을 통해 접속되어 있다.
이에 대해 상기 제어 신호 OSC가 0V→Vcc로 되면, 노드 Nsense의 전위가 L 레벨로 되기 때문에, 상기 출력 신호 VPPGEN이 Vcc로 되고, 구동 신호 RNG, /RNG는 H 레벨과 L 레벨을 왕복하는 파형으로 된다. 이 때문에, 도 9의 승압회로는 동작을 개시하여 Vcc보다 높은 전압을 발생한다.
이에 따라, Vpp 노드의 전압 레벨이 높아지면, 전압 발생 회로부의 노드 Nsense의 레벨도 높아져서, 이에 따라 노드 Nsense의 전위 Vref가 되면 전압 비교 회로부의 출력 노드 Nact가 L 레벨로 된다. 이에 따라, 출력 신호 VPPGEN은 0V, 구동 신호 RNG, /RNG는 각각 0V, Vcc로 고정된다. 이 때에는, 승압 회로로부터의 고전압의 출력은 정지하고, Vpp 노드는 이 시점에서의 전압(리미트 전압)이 유지된다.
이 후, Vpp 노드의 전압 레벨의 저하를 야기하는 요인으로서는, Vpp 노드로부터 상기 저항 R1 내지 R7이나 NMOS 트랜지스터 Qn1 내지 Qn6을 통해 0V로 흐르는 누설 전류를 고려할 수 있다. 그러나, 이 누설 전류는 통상, 매우 작아지도록 설정할 수 있으므로 문제는 되지 않는다. 또한, 다른 경로를 통한 누설 전류는 더욱 작게 설정할 수 있다. 따라서, 승압 회로로부터의 고전압 출력 정지 후의 Vpp 노드나 선택 셀 트랜지스터의 게이트 전극의 전압 레벨은 Vpp 노드의 리미트 전압에서 거의 변화하지 않고 일정하게 된다(도 16을 참조).
즉, 도 11에 도시한 Vpp 레벨 설정 회로는, 상기한 바와 같은 동작 방식에 의해 기록용 고전압의 전압 레벨(즉, 기록 펄스 인가 동작 시의 선택 셀 트랜지스터의 게이트 전극에 인가되는 전압의 레벨)을 제어하는 것이 가능하다.
또, 도 9, 도 10a 및 도 11에 도시한 각 회로를 이용한 경우에는, 도 11의 전압 발생 회로부의 노드 Nsense의 전압 Vref로 되는 순간에 승압 회로로부터의 고전압 출력의 발생이 멈춘다. 그러나, Vpp 노드와 상기 노드 Nsensc 사이에는, 저항 R1과 그것이 갖는 용량 C1이 존재하므로, 노드 Nsense의 전위 변화는 Vpp 노드에 대한 응답 시간이 필요하다. 즉, Vpp 노드가 리미트 전압 설정치에 도달한 순간으로부터 어떤 응답 시간의 경과 후에, 노드 Nsense의 전압 Vrcf로 되고, 고전압 출력의 발생이 멈춘다.
이 때문에, 도 12a 내지 도 12c에 도시한 바와 같이, 고전압 출력의 충전 속도에 의해 리미트 전압이 변하는, 즉, 상기 응답 시간 tr 기간의 고전압 상승량 △Vpp(도 12a 내지 도 12c의 △Vppa, △Vppb, △Vppc에 상당)의 차이분만큼 리미트 전압이 변한다.
즉, 충전 속도가 빠를수록 고전압 상승량 △Vpp는 커진다(△Vppa△Vppb△Vppc의 특성에 대응한다). 충전 속도나 △Vpp는 고전압 발생 회로의 능력(전류공급 능력)이 일정하면, 부하 용량(Vpp 노드 용량)에 반비례한다.
통상, 셀 트랜지스터로의 고전압 인가 기간 중의 Vpp 노드의 용량은 셀 트랜지스터로의 고전압 비인가 기간 중의 Vpp 노드의 용량보다 크므로, 셀 트랜지스터로의 고전압 인가 기간 중의 Vpp 노드의 충전은 셀 트랜지스터로의 고전압 비인가 기간 중의 Vpp 노드의 충전보다 고속으로 된다.
이상의 설명을 요약하면, 도 1에 도시한 종래 예의 동작에서는, 기록 펄스 인가 동작, 기록 검증 동작을 통해 리미트 전압 설정치가 동일하고, 셀 트랜지스터로의 고전압 인가 기간 중의 리미트 전압 Vppw에 비해, 셀 트랜지스터로의 고전압 비인가 기간 중의 리미트 전압 Vppv의 쪽이 레벨이 높다.
이에 대해, 도 16에 도시한 실시예의 동작에서는, 셀 트랜지스터로의 고전압 비인가 기간 중의 리미트 전압 설정치를 셀 트랜지스터로의 고전압 인가 기간 중의 리미트 전압 설정치보다 낮게 설정함으로써, 셀 트랜지스터로의 고전압 인가 기간 중의 리미트 전압 Vppw에 비해 셀 트랜지스터로의 고전압 비인가 기간 중의 리미트 전압 Vppv를 낮은 레벨로 설정하는 것이 가능하게 되어 있다.
여기서, 본 발명의 실시예에 있어서 셀 트랜지스터로의 고전압 인가 기간중보다 비인가 기간 중에 리미트 전압 설정치를 보다 낮게 설정하는 방식의 동작 파형의 일례를 도 17에 도시한다. 또한, 참고를 위해, 종래예의 리미트 전압 설정치가 동일한 경우의 동작 파형의 일례를 도 18에 도시하였다.
즉, 본 발명의 실시예에서는, 셀 트랜지스터로의 고전압 인가 기간 중에는, Vrex(R1+R2)/R2의 리미트 전압 설정치에, 셀 트랜지스터로의 고전압 비인가 기간 중에는, Vref×(R1 + R2 + R3 + R4 + R5 + R6 +R7)/(R2 + R3 + R4 + R5 + R6 + R7)의 리미트 전압 설정치( Vref×(R1+R2)/R2)로 설정하고 있다. 이 경우에는, 셀 트랜지스터로의 고전압 인가 중과 비인가 기간 중의 리미트 전압 설정치의 차가 △Vpp보다 큰 경우에는, VppwVppv를 실현할 수 있다.
또, 셀 트랜지스터로의 고전압 비인가 기간 중에 Vpp 노드를 Vcc보다 높은 전압으로 유지하는 것의 의미로서는, 기록 펄스 인가 동작 중의 셀 트랜지스터로의 고전압 인가 개시 시의 기록용 고전압의 충전의 고속화를 꾀하는 것이다. 예를 들면 셀 트랜지스터로의 고전압 비인가 기간 중의 Vpp 노드의 용량이 고전압 인가 기간 중의 Vpp 노드의 용량에 비해 작은 경우에서도, 셀 트랜지스터로의 고전압 인가 개시 전에 기록용 고전압을 충전하고 있으면, 충전하고 있지 않는 경우와 비교하여 고전압 인가 개시 시의 기록용 고전압의 충전이 고속화된다.
따라서, 본 발명을 셀 트랜지스터로의 고전압 인가 기간 중에 Vpp 노드를 전압 스트레스 상 문제 없는 레벨(즉, Vppw 이하의 레벨)까지 충전해 두는 경우에 적용함으로써, 기록용 고전압의 충전 시간을 길게 하지 않고(즉 데이타 기록 동작 속도를 저하시키지 않고) 전압 스트레스가 작은 디바이스(즉, 신뢰성이 높은 디바이스)를 실현할 수 있다.
이상에서는 기록용 고전압에 대해, 종래예의 동작에서는 Vppw Vppv로 되고, 실시예의 동작에서는 Vppw Vppv로 되는 이유에 대해 설명을 행하였지만, 기록용 중간 전압에 대해서도 동일한 방법에 의해, 종래예의 동작에서는 Vmw Vmv로 되지만, 본 실시예에서는 Vmw Vmv로 할 수 있다.
또한, 상기한 실시예에서는, 셀 트랜지스터로의 고전압 인가 중과 비인가기간 중의 리미트 전압 설정치의 차를 △Vpp보다 크게 함으로써 Vppw Vppv를 실현하는 경우를 나타내었지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 셀 트랜지스터로의 고전압 비인가 기간 중의 리미트 전압 설정치를 인가 기간 중의 설정치보다 낮게 하는 방식을 이용할 수 있는 경우에는 유효하다.
예를 들면, 셀 트랜지스터로의 고전압 인가 중과 비인가 기간 중의 리미트 전압 설정치의 차를 △Vpp와 동일한 값으로 설정하여 Vppw=Vppv를 실현하는 경우나, 예를 들면 셀 트랜지스터로의 고전압 인가 중과 비인가 기간 중의 리미트 전압 설정치의 차를 △Vpp보다 작게 하여 V ppw Vppv로 하는 경우에서도, 종래의 방식에 비해 Vppv - Vppw의 값을 작게 한다. 이와 같이 함으로써, 셀 트랜지스터로의 고전압 비인가 기간 중의 전압 스트레스를 감소시킬 수 있는 경우 등에서도 본 발명은 유효하게 된다.
이상, 셀 트랜지스터로의 고전압 비인가 기간 중의 리미트 전압 설정치를 인가 기간 중의 리미트 전압 설정치보다 낮게 함으로써, 데이타 기록 동작 속도를 저하시키지 않고, 셀 트랜지스터로의 고전압 비인가 기간 중의 전압 스트레스를 감소시켜, 신뢰성이 높은 디바이스를 실현하는 방식을 설명하였다.
또한, 상기 실시예에서는, 1회의 기록 펄스 인가 동작에 있어서, 선택셀 트랜지스터의 게이트 전극에 기록용 고전압을 인가하는 시간(기록 펄스폭)이 루프 횟수에 의존하지 않고 일정하고, 또한 기록용 고전압 레벨도 루프 횟수에 의존하지 않고 일정한 경우를 예로 들어 설명하였지만, 본 발명은 상기 실시예에 한정되는 것 이 아니라, 여러가지로 변경 가능하다.
도 19a 내지 도 19c는 실제의 디바이스에 있어서, Vppw 레벨의 시간폭을 Vppv 레벨의 시간폭에 비해 길게 한 경우에 있어서의 셀 트랜지스터로의 데이타 기록 동작 시의 Vpp 노드의 파형도를 나타낸다.
즉, 도 19a는 제2 실시예로서, 루프 횟수에 의존하지 않고 기록용 고전압레벨이나 기록 펄스폭이 일정하게 유지되어 있는 경우를 나타내고 있다.
또한, 도 19b 및 도 19c는 제3 실시예로서, 루프 횟수의 증가와 동시에 셀 트랜지스터에 인가되는 기록용 고전압 레벨이 높아지는 스텝 (step up)업 방식이고, 또한, 셀 트랜지스터로의 기록용 고전압 비인가 시의 고전압 레벨이 루프 횟수에 의존하지 않고 일정(Vppv=Vppv1)한 경우이며, 셀 트랜지스터로의 기록용 고전압 인가 시의 고전압 레벨의 설정치를 루프 횟수가 증가할 때마다 증가시키는 방식을 이용한경우를 나타내고 있다.
또, 도 19b와 도 19c의 차이는 루프 횟수 1회째의 Vppw의 전압 레벨(Vpw1)과 루프 1횟수째의 Vppv의 전압 레벨(Vppvi)과의 대소 관계가, 도 1b에서는 Vppw1Vppv1, 도 19c에서는 Vppw1 Vppv1로 되어 있는 것이다.
즉, 도 19c에서는 루프 횟수 1회째에 한정되며, 셀 트랜지스터로의 기록용 고전압의 인가 시, 비인가 시의 동안의 리미트 전압 설정치가 동일하므로, Vppw1 Vppv1로 된다. 이 경우에서도, 루프 횟수 2회째 이후에서는 Vppw1(i= 2, 3, 4, … ) Vppv1로 되므로, 셀 트랜지스터로의 기록용 고전압 비인가 시의 전압 스트레스는 문제로 되지 않는다.
또, 참고로, 도 19a에 도시한 동작과 대비하기 위해, 종래예에 있어서 Vppw 레벨의 시간 폭을 Vppv 레벨의 시간 폭에 비해 길게 한 경우에 있어서의 셀 트랜지스터로의 데이타 기록 동작 시의 Vpp 노드의 파형을 도 20a에 도시하였다.
또한, 도 19b 및 도 19c와 대비하기 위해 종래예에 있어서 Vppw 레벨의 시간 폭을 Vppv 레벨의 시간 폭에 비해 길게 한 경우에 있어서의 셀 트랜지스터로의 데이타 기록 동작 시의 Vpp 노드의 파형을 도 20b에 도시하였다.
도 21a는 제4 실시예로서 루프 횟수의 증가와 함께 기록 펄스폭이 넓어지는 경우에서의 셀 트랜지스터로의 데이타 기록 시의 Vpp 노드의 파형도를 나타낸다.
도 21b는 제5 실시예로서, 루프 횟수의 증가와 함께 셀 트랜지스터로의 기록용 고전압 인가 시, 비인가 시의 전압 레벨 설정치가 높아지는 스텝 업 방식이고, 또한, Vppwi Vppvi (i=1, 2, 3,… )가 유지되는 경우에 있어서의 셀 트랜지스터로의 데이타 기록 동작 시의 Vpp 노드의 파형도를 나타낸다.
상기한 도 19b 및 도 19c, 도 21b와 같이, 루프 횟수의 증가와 함께 기록용 고전압 레벨이 증가하는 방식은 도 11에 도시한 Vpp 레벨 설정 회로를 이용함으로써 용이하게 실현 가능하다.
도 22, 도 23, 도 24는 각각 대응하여 도 19b 및 도 19c, 도 21b의 방식을 실현하기 위한 제어 신호 PGM1 내지 PGM5의 동작 타이밍을 나타낸다.
도 22에 도시한 제어 신호 PGM1 내지 PGM5의 동작 타이밍에 의하면, 도 11에 도시한 Vpp 레벨 설정 회로를 이용하여 5종류의 기록용 고전압(4회의 기록 전압의 증가)이 실현 가능하다. 이 경우, Vppv 레벨의 설정치로서 리미트 전압의 설정 가능한 최저치를 이용하고, Vppw 레벨의 설정치로서 상기 최저치보다 높은 전압레벨을 이용하고 있다.
도 23에 도시한 제어 신호 PGM1 내지 PGM5의 동작 타이밍에 의하면, 도 11에 도시한 Vpp 레벨 설정 회로를 이용하여 6종류의 기록용 고전압(5회의 기록 전압의 증가)이 실현 가능하다. 이 경우, 리미트 전압 설정 가능한 최저치를, Vppv 레벨의 설정치로서 이용함과 동시에 루프 1회째의 Vppw 레벨의 설정치로서도 이용하고 있다.
도 24에 도시한 제어 신호 PGM1 내지 PGM5의 동작 타이밍에 의하면, 도 11에 도시한 Vpp 레벨 설정 회로를 이용하여 5종류의 기록용 고전압(4회의 기록 전압의 증가)이 실현 가능하다. 이 경우, 각 루프마다의 Vppv 레벨의 설정치를, Vppw 레벨의 설정치보다 1스텝 낮은 설정치로 설정하고 있다.
상기한 도 22나 도 24의 방식을 이용하면, 루프 1회째에 있어서도 Vppv Vppw이므로, 도 23의 방식과 비교하여 루프 1회째의 Vppv에 의한 전압 스트레스를 대폭 저감할 수 있다고 하는 특징이 있다. 이에 대해, 도 23의 방식을 이용하면, 도22 및, 도 24의 방식과 동일한 Vpp 레벨 설정 회로를 이용한 경우에서도, 셀 트랜지스터에 인가하는 기록용 고전압의 범위가 도 22 및 도 24의 경우에 비해 넓다(기록 전압의 증가 횟수가 많다)고 하는 특징이 있다.
또한, 특히 도 24의 방식에서는, Vppv 레벨의 설정치를 Vppw의 설정치에 대해, 각 루프에서 항상 1스텝만큼 낮게 설정하고 있다. 따라서, 기록용 고전압이 Vpp 레벨 설정 회로의 설정 가능한 최고치 또는 그것에 가까운 Vppw 레벨로 설정되는 경우에서도, 셀 트랜지스터로의 고전압 인가 개시 시에 Vpp 노드를 빠르게 충전할 수 있다고 하는 특징이 있다. 따라서, 도 22, 도 23 및 도 24의 방식은 각각의 특징으로부터 어떤 방식이 적절할지는 용도에 따라 변한다.
기록용 중간 전압의 레벨 설정에 대해서도, 상기된 기록용 고전압의 경우와 마찬가지로, 상기 각 실시예에 준하여 실시할 수 있다.
또, 상기 각 실시예에서는, 기록 펄스 인가 동작과 기록 검증 동작을 합해 Vpp 노드나 Vm 노드의 전위가 저하하는 동작이 2회(도 16에서의 (i)와 (iii)의 타이밍, 또는 (ii)와 (iv)의 타이밍) 있는 경우를 예로 들어 설명을 행했지만, Vpp 노드나 Vm 노드의 전위가 저하하는 동작이 3회 이상 있는 경우에도 본 발명은 유효하다.
도 25는, 제6 실시예로서, Vpp 노드나 Vm 노드의 전위가 저하하는 동작이 3회인 경우의 동작 파형을 나타낸다.
여기서는, 도 16에 도시한 동작 파형중의 (i)와 (iii)의 타이밍 외에, (v)의 타이밍 (즉, CG (비선택), SG1, SG2를 Vh → 0V로 할때)에, 도 14d를 참조하여 상술한 바와 동일한 이유에 의해, Vpp 노드의 전위 저하나 Vm 노드의 전위 저하가 발생하는 경우를 도시하고 있고, 이러한 경우에도 본 발명은 유효하다.
또한, 도 25는 동작 파형 중의 (i) 내지 (iii)의 기간의 기록용 고전압 리미트 전압의 설정치를 Vpp 노드의 전위가 Vppw로 되는 기간에 비해 낮아짐과 함께, (ii) 내지 (iv)의 기간의 기록용 중간 전압 리미트 전압의 설정치를 Vm 노드의 전위가 Vmw로 되어 있는 기간에 비해 낮게 하는 방식을 나타내고 있다.
이 방식은 도 16에 도시된 동작 파형중의 (i) 내지 (iii)의 기간의 Vpp 노드의 용량이 Vpp 노드의 전위가 Vppw로 되어 있는 기간의 Vpp 노드의 용량에 비해 특히 작고, 또한 (ii) 내지 (iv) 기간의 Vm 노드의 용량이 Vm 노드의 전위가 Vmw로 되어 있는 기간의 Vm 노드의 용량에 비해 특히 작은 경우에는, 특히 유효하다.
한편, 도 26은 제7 실시예로서 동작 파형중의 (i) 내지 (v)의 기간과 (ii) 내지 (vi)의 기간에 기록용 고전압, 중간 전압의 리미트 전압 설정치를 다른 기간에 비해 낮게 하는 방식을 나타내고 있다.
이 방식은 도 16에 도시된 동작 파형 중의 (i) 내지 (v)의 기간이 그 밖의 기간에 비해 Vpp 노드의 용량이 특히 작고, 그 밖의 기간은 Vpp 노드의 용량은 동일한 정도이고, 또한 (ii) 내지 (vi)의 기간이 그 밖의 기간에 비해 Vm 노드의 용량이 특히 작고, 그 밖의 기간은 Vm 노드의 용량은 동일한 정도인 경우에 유효하다.
또한 도 27은 제8 실시예로서 동작 파형중의 (v) 내지 (iii)의 기간과 (vi) 내지 (iv)의 기간에 기록용 고전압, 중간 전압의 리미트 전압 설정치를 다른 기간에 비해 낮게 하는 방식을 나타내고 있다.
이 방식은 도 16에 도시된 동작 파형중의 (v) 내지 (iii)의 기간이 그 밖의 기간에 비해 Vpp 노드의 용량이 특히 작고, 그 밖의 기간은 Vpp 노드의 용량은 동일한 정도이고, 또한 (vi) 내지 (iv)의 기간이 그 밖의 기간에 비해 Vm 노드의 용량이 특히 작고, 그 밖의 기간은 Vm 노드의 용량은 동일한 정도인 경우에 유효하다.
이와 같이, 셀 트랜지스터로의 기록용 고전압 인가시의 기록용 고전압 리미트 전압 설정치에 대해 셀 트랜지스터로의 기록용 고전압 비인가시의 모든 기간에 걸쳐 기록용 고전압 리미트 전압 설정치를 낮게 설정하는 경우에 한하지 않고, 셀 트랜지스터로의 기록용 고전압 비인가시의 일부 기간에 걸쳐 기록용 고전압 리미트 전압 설정치를 낮게 설정하는 경우에도 본 발명은 유효하다.
또한, 본 발명을 이용함에 따라, 셀 트랜지스터로의 고전압 인가시에 비해 비인가시의 일부의 기간만 Vpp 레벨을 저하시키고, 다른 기간은 종래의 방식과 마찬가지로 Vpp 레벨이 높은 레벨로 되는 경우라도, 트랜지스터로의 전압 스트레스 저감을 실현할 수 있으므로, 본 발명은 유효하다.
즉, 상기 실시예의 NAND 셀형의 EEPROM 에서는, 셀 트랜지스터로의 기록용 고전압 비인가시의 일부 또는 모든 기간의 기록용 고전압 리미트 전압 설정치를 셀 트랜지스터로의 기록용 고전압 인가시의 기록용 고전압 리미트 전압 설정치와는 다르게 설정하는 수단을 구비하고 있고, 상기 기록용 고전압 리미트 전압 설정치를 기록용 고전압 인가시의 기록용 고전압 리미트 전압 설정치보다 낮게 설정하는 것이 가능하다.
따라서, 데이타 기록 동작중에서의 기록용 고전압 충전 속도의 저하, 즉 데이타 기록 동작 속도의 저하를 초래하지 않고, 셀 트랜지스터로의 기록용 고전압 비인가시에 트랜지스터에 걸리는 전압 스트레스를 종래보다 대폭으로 저감시킬 수 있어, 디바이스의 신뢰성을 대폭으로 개선할 수 있다.
또, 상기 실시예에서는, 하나의 NAND 셀 중에서 직렬 접속된 셀 트랜지스터의 수가 8개인 경우에 대해 설명했지만, 직렬 접속되는 셀 트랜지스터의 수는 8개에 한하지 않고, 2, 4, 16, 32, 64개등의 경우에서도 상기 실시예에 준하여 본 발명을 적용할 수 있다.
또한, 본 발명은 상기 실시예와 같은 NAND 형 EEPROM에 한하지 않고, 다른 EEPROM(NOR 형 EEPROM, DINOR 형 EEPROM, AND 형 EEPROM 등)에도 상기 실시예에 준하여 적용 가능하다.
도 28은 선택 트랜지스터를 구비하지 않은 NOR 형 EEPROM의 메모리 셀 어레이의 일부를 도시하는 등가 회로도이다.
이 메모리 셀 어레이에서는, 비트선 BLi와 이에 직교하는 소스선 사이에, 워드선 WLi에 의해 제어되는 하나의 셀 트랜지스터가 접속되어 있다.
도 29는 선택 트랜지스터를 갖는 NOR 형 EEPROM의 메모리 셀 어레이의 일부를 도시하는 등가 회로도이다.
이 메모리 셀 어레이에서는, 비트선 BLi과 이것에 직교하는 소스선 사이에 워드선 WL에 의해 제어되는 하나의 셀 트랜지스터와 선택 게이트선 ST에 의해 제어되는 하나의 선택 게이트 트랜지스터가 직렬로 접속되어 있다.
도 30은 DlNOR 형 EEPROM의 메모리 셀 어레이의 일부를 도시하는 등가 회로도이다.
이 메모리 셀 어레이에서는, 하나의 로컬 비트선(서브 비트선) LB와 소스선 사이에 워드선 Wi에 의해 제어되는 하나의 셀 트랜지스터가 병렬로 접속되어 있고, 상기 로컬 비트선 LB는 선택 게이트선 ST에 의해 제어되는 비트선측 선택 게이트 트랜지스터를 통해 비트선 BLi에 접속되어 있다. 또, DINOR 형 EEPROM의 상세한 내용은, 예를 들면“H. Onoda et al, IEDM Tech Digest, 1992, pp 599-602에 개시되어 있다.
도 31은 AND 형 EEPROM의 메모리 셀 어레이의 일부를 도시하는 등가 회로도이다.
이 메모리 셀 어레이에서는, 비트선 BLi와 소스선 사이에, 제1 선택 게이트선ST1에 의해 제어되는 비트선측 선택 게이트 트랜지스터와, 각각 대응하여 워드선Wi에 의해 제어되는 상호 병렬 접속된 복수의 셀 트랜지스터와, 제2 선택 게이트선 ST2에 의해 제어되는 소스선측 선택 게이트 트랜지스터가 직렬로 접속되어 있다. 또, AND 형 EEPROM의 상세한 내용은, 예를 들면 H. Kume et al., IEDM Tech Digest, 1992. pp. 991-993에 개시되어 있다.
도 32는 본 발명의 제9 실시예에 따른 NAND 셀형 EEPROM의 구성을 도시하는 블럭도이다. 도 5a와 동일한 부분에는 동일한 부호를 붙이고 있다.
메모리 셀 어레이(1)에 대해, 데이타 판독·데이타 기록·재기록·기록 검증 판독 및 소거 검증 판독을 행하기 위해 비트선 제어 회로(2)가 설치되어 있다. 이 비트선 제어 회로(2)는 데이타 입출력 버퍼(6)에 접속되고, 어드레스 버퍼(4)로부터의 어드레스 신호를 수신하는 열 디코더(3)의 출력을 입력으로서 수신한다. 또한, 메모리 셀 어레이(1)에 대해 제어 게이트 및 선택 게이트를 제어하기 위해 행 디코더 회로(워드선 선택 수단: 5)가 설치되고, 메모리 셀 어레이(1)가 형성되는 p 형 웰의 전위 Cell-p-well을 제어하기 위한 웰 전위 제어 회로(7)가 설치되어 있다. 또한, 셀 어레이 내 소스선 전압 Cell-Source를 제어하기 위해 소스선 제어 회로(31)가 설치되어 있다.
또한, 선택 블럭 내의 워드선(제어 게이트선)의 전위를 제어하기 위해 워드선 제어 회로(32)가 행 디코더 전원(도 33의 VPPRW에 상당)의 전위를 제어하기 위해 행 디코더 전원 제어 회로(10)가 설치되어 있다. 또한, 기록용 고전압·중간 전압이나 소거용 고전압을 발생시키고, 소거 동작중의 p 형 웰이나 기록 동작중의 워드선·비트선·행 디코더 전원에 공급하기 위해 고전압·중간 전압 발생 회로(30)가 설치되어 있다.
비트선 제어 회로(2)는 주로 CMOS 플립플롭으로 이루어지고, 기록을 위한 데이타의 랫치나 비트선의 전위를 판독하기 위한 감지 동작, 또한 기록 후의 검증 판독을 위한 감지 동작, 그리고 재기록 데이타의 랫치를 행한다.
도 33에 본 실시예에 따른 행 디코더 회로(5) 및 메모리 셀 어레이(1)의 일부분을 나타내고, 도 34에 비트선 제어 회로(2)의 일부분을 도시하고, 도 35a 및 도 35b에 워드선 제어 회로(32)를 도시하고, 도 36에 행 디코더 전원 제어 회로(10)를 도시한다. 또한, 도 37에 고전압·중간 전압 발생 회로(30) 중에 포함되는 승압 회로의 구성예를 나타낸다. 고전압·중간 전압 발생 회로(30) 중에는 도 37의 승압 회로로서 Vpp용, Vmw용, Vmb 용의 3종류가 적어도 포함되어 있다. 또한, 도 38에 승압 회로(고전압·중간 전압 발생 회로(30), 행 디코더 전원 제어 회로(10)에서의 승압 회로부(82) 등)의 입력 신호 파형을 나타내고, 도 39에 데이타 기록 동작시의 알고리즘을 도시한다.
도 33에서, 각 블럭마다 NAND 셀 블럭 디코드 신호 및 행 디코더 기동 신호RDECD가 NAND 게이트(51) 및 NOT 게이트(52)로부터 NOR 게이트(53)를 통해 입력되고, 전압 전환 회로(54)에서 전압이 전환된다. 전압 전환 회로(54)로부터는, 노드 N1을 거쳐 행 디코더(5a, 5b)에, 그리고 복수의 메모리 셀로 구성되는 메모리 셀 어레이(1)에 상기 신호가 공급되도록 되어 있다.
도 34에서, 감지 증폭기 회로를 구성하는 CMOS 플립플롭은, 소정수의 비트선 BLi 마다 설치되고, E 타입의 p 채널 MOS 트랜지스터 Qp5와, E 타입의 n 채널 MOS 트랜지스터 Qn6에 의해 구성된 신호 동기식 CMOS 인버터와, E 타입의 p 채널 MOS 트랜지스터 Qp6과 E 타입의 n 채널 MOS 트랜지스터 Qn7에 의해 구성된 신호 동기식 CMOS 인버터에 의해 구성되어 있다. 이 CMOS 플립플롭의 출력 노드 N3과 비트선 BLi 사이는 신호 BLCD에 의해 제어되는 E 타입의 n 채널 MOS 트랜지스터 Qn16과, 신호BLTR에 의해 제어되는 D 타입의 n 채널 MOS 트랜지스터 Qd1을 통해 접속되어 있다.
CMOS 플립플롭의 출력 노드 N3과 접지 전위 사이에는 트랜지스터 Qn8, Qn10이 설치되어 있다. CMOS 플립플롭의 출력 노드 N4와 접지 전위 사이에는 트랜지스터 Qn9, Qn10이 설치되어 있다. 트랜지스터 Qn8, Qn9, Qn10이 판독 동작 시나 기록·소거 검증 동작시에 플립플롭의 데이타를 리셋트하거나, 비트선 전위를 감지 할 때에 사용된다.
또한, Qn16과 Qd1의 접속점인 노드 N5와 접지 전위 사이에는 트랜지스터 Qn11이 설치되어 있고, 이 Qn11은 비트선을 0V로 방전할 때에 사용된다. 또한, 노드 N5와 Vcc 사이에는, 트랜지스터 Qp10이 설치되어 있다. 그리고, 트랜지스터 Qp10을 통해 비트선을 충전하는 능력과 NAND 셀을 통해 비트선을 방전하는 능력의 비에 따라 NAND 셀 중의 선택 메모리 셀 임계치 전압이 판정된다. 또한, CMOS 플립플롭의 2개의 노드 N3, N4는 열 선택 신호 CSLi에 의해 제어되는 전송 게이트인 트랜지스터 Qn14, Qn15를 통해 각각 입출력선 I/O, /I/O에 접속되어 있다.
도 35a 및 도 35b의 워드선 제어 회로는 신호 WLSLTi, WLPH, LP1에 의해 CGDi(i=1 내지 8)에 Vmw를 제공하는 회로(71)와, 신호 WLSLTi, WLPH, LP1에 의해 CGDi에 Vpp를 제공하는 회로(72)와, 신호 PROGRAM, WLPH에 의해 CGDi에 접지 전위를 제공하는 회로(73)와, 신호 READ, WLSLTi에 의해 CGDi에 Vcc 또는접지 전위를 제공하는 회로(74)로 이루어진다.
도 36의 행 디코더 전원 제어 회로는 신호 PROGRAM에 의해 Vpp 또는 Vcc을 출력하는 회로(81)와, 행 디코더 전원 VPPRW를 Vpp보다도 높게 하기 위한 승압 회로부(82)와, 신호 PROGRAM, READ에 의해 VPPRW에 Vcc를 제공하는 회로(83)로 구성되어 있다.
고전압·중간 전압 발생 회로(30) 중에 포함되는 승압 회로 구성예를 도시한 것이 도 37이다. 이 회로는 복수의 트랜지스터와 캐패시터로 이루어지고, 캐패시터가 접속되어 있는 노드가 n 개 직렬로 접속되어 있기 때문에 통상, 단수 n의 승압 회로, 또는 n 단의 승압 회로라고 칭한다. 그리고, 입력 신호 RNG, /RNG의 타이밍을 제어함으로써, Vcc보다 높은 전압을 발생·공급하게 되어 있다.
본 실시예에 따른 데이타 기록 동작에서는, 우선 데이타를 기록하는 어드레스 입력, 기록 데이타 입력이 행해진다. 데이타 입력 직후에는, 0 데이타 기록에 대응하는 비트선 제어 회로에서는, 도 34중의 N3, N4는 각각 Vcc, 0V로, 또한 1 데이타 기록에 대응하는 비트선 제어 회로에서는 N3, N4가 각각 0V, Vcc로 설정되어 있다. 이어서, 데이타 기록 동작이 개시된다.
기록 펄스 인가 동작과 기록 검증 판독 동작을 행한 후에, 기록 검증 판독 동작시의 판독 데이타를 검사함으로써, 선택 메모리 셀로의 데이타 기록이 완료했는지의 여부를 조사한다. 완료한 경우에는 데이타 기록 동작을 종료한다. 완료하지 않은 경우에는 완료할 때까지 기록 펄스 인가 동작과 기록 검증 판독 동작을 반복하여 행한다. 이 반복을 이후 기록 루프라고 하고, 1회의 기록 펄스 인가 동작과 1회의 기록 검증 판독 동작의 셋트를 루프 1회라고 하기로 한다.
또한, 본 실시예 및 이 이후 실시예에서는, NAND 셀 내의 8개의 워드선 중 CG(3)가 선택되는 경우를 예로 들어 설명했지만, 다른 7개가 선택된 경우에도 동일한 동작이 가능하다.
도 40에 기록 루프 1회째의 기록 펄스 인가 동작(최초의 기록 펄스 인가 동작)시에서의 메모리 셀 주위 및 행 디코더 관계의 동작 타이밍도를 나타낸다. 마찬가지로, 도 41에 기록 루프 2회째 이후의 기록 펄스 인가 동작시에서의 메모리 셀 주위 및 행 디코더 관계의 동작 타이밍도를 도시한다. 또한, 도 42에 기록 펄스 인가 동작시의 비트선 제어 회로 관계의 동작 타이밍도를 도시하고, 도 43에 기록 검증 판독 동작시의 동작 타이밍도를 도시한다. 또, 도 40 내지 도 43의 SG(1), SG(2), CG(1) 내지 CG(8)는 선택 블럭 내의 선택 게이트선·제어 게이트선을 나타내고 있다.
이어서, 도 33 내지 도 37의 회로도를 기초하여, 도 40과 도 42에 따라 기록 루프 1회째의 기록 펄스 인가 동작의 설명을 행한다. 동작이 시작되면, 신호 LP1(루프 1회째의 기록 펄스 인가 동작시에만 H가 되는 신호), 신호 PROGRAM(기록 펄스 인가 동작 중에“H가 되는 신호), 신호 WLSLT3 (WLSLTi(I=i 내지 8)는 CG (i) 선택 시, 또한 PROGRAM 또는 READ 신호가 H 레벨에 있을 때에, H가 되는 신호), 신호 RDECD(행 디코더 기동 신호)가 0V→Vcc가 된다.
또한, 동작 개시 이전에는 Vcc로 설정되어 있던 Vpp(기록용 고전압 발생 회로 출력 노드), Vmw (기록 펄스 인가 동작시에 선택 블럭 내 비선택 워드선에 인가되는 중간 전압(10V) 발생 회로 출력 노드), Vmb (기록 펄스 인가 동작시에 0 데이타 기록 비트선에 인가되는 중간 전압 (8V) 발생 회로 출력 노드)의 승압이 개시된다.
이 때에는, 소스선의 0V→Vcc의 충전이 개시됨과 함께, 신호 BLTR, BLCD의 0V→(8V-△V)의 충전이 개시되기 때문에, 비트선과 비트선 제어 회로중의 기록 데이타 랫치 회로의 접속이 개시된다. 이 때문에, Vmb와 VBITH와 0 데이타 기록 비트선이 접속됨에 따라, 0 데이타 기록 비트선 0V→8V의 충전이 개시된다.
이 상태를 잠시 유지한 후, 신호 WLPH가 Vcc로 되면, 워드선 제어 회로로부터의 전압 출력이 정지하고, CGD1 내지 CGD8이 0V인 채 플로팅 상태가 되고, 마찬가지로 SGD도 플로팅 상태가 되기 때문에, SG(1), CG(1) 내지 CG(8)도 0V인 채 플로팅 상태가 된다. 이 상태가 잠시 유지된 후, WLPH가 0V가 되면, CGD1 내지 CGD8이나 SG(1), CG(1) 내지 CG(8)가 다시 0V로 고정된다.
그 후, 비트선이 전부 0V로 됨과 함께, 기록 펄스 인가 동작이 종료한다. 이 경우에는, 선택 블럭 내의 워드선에는 0V 정도의 전압밖에 인가되지 않기 때문에, 메모리 셀로의 데이타 기록은 행해지지 않는다. 또한, 신호 CPWset1 내지 4의 설명이나 0 데이타 기록 비트선의 레벨이 (8V-△V)인 것, Cell-p-well이 0.8V 정도가 되는 것에 대해서는, 나중에 도 44a 및 도 44b를 이용하여 설명하기로 한다.
이어서, 도 33 내지 도 37의 회로도를 토대로, 도 41과 도 42에 따라 기록 루프 2회째 이후의 기록 펄스 인가 동작의 설명을 행한다. 동작이 시작되면, 신호 LP1은 0V로 고정된 상태이고, 신호 PROGRAM, 신호 WLSLT3, 신호 RDECD가 0V→Vcc 가 된다. 또한, 각 고전압·중간 전압 발생 회로는 데이타 기록 동작 개시 후에는 기록 검증 판독 동작 중에도 포함시켜(상세한 내용은 도 43, 및 후술하는 기록 검증 판독 동작의 설명을 참조), 전압 발생 동작을 계속하기 때문에, Vpp, Vmw, Vmb는 도 41의 동작 개시때부터 각각 20V, 10V, 8V에 있다.
또한, 이 때에는 소스선의 0V→Vcc의 충전이 개시됨과 함께, 신호 BLTR, BLCD의 0V→10V의 충전이 개시되기 때문에, 비트선과 비트선 제어 회로 중의 기록 데이타 랫치 회로의 접속이 개시되고, Vmb와 VBITH와 0 데이타 기록 비트선이 접속됨에 따라, 0 데이타 기록 비트선 0V→8V의 충전이 개시된다.
이 상태를 잠시 유지한 후, 신호 WLPH가 Vcc로 되면, 워드선 제어 회로로부터 CGD3에 20V가 출력되고, CGD1, CGD2, CGD4 내지 CGD8에 10V가 출력된다. 마찬가지로 SGD도 10V가 되기 때문에, CG(3)가 20V, SG (1), CG (1), CG (2), CG (4) 내지 CG (8)가 10V가 된다. 이 경우에는, 행 디코더 전원 VPPRW가 도 36의 회로에 의해 20V+3V=23V까지 승압되고, 또한 CGD3과 CG(3) 사이의 n채널 MOS 트랜지스터 임계치 전압 Vthn3V인 경우에는, CGD3으로부터 CG(3)에 전위 강하없이 전압이 전송된다.
이와 같이, CGDi(i=1내지 8)로부터 CG(i)에 전위 강하없이 전압을 전송하는 관점에서, VPPRW 및 CGDi(I=1 내지 8)와 CG(i) 사이의 트랜지스터의 게이트에 CGDi보다 높은 전압을 인가하기 위해, 도 36중의 승압 회로부(82)가 설치되어 있다. 이 상태가 잠시 유지되고, 메모리 셀로의 데이타 기록이 행해진다. 즉 1 데이타 기록 비트선에 접속된 NAND 셀 중의 선택 메모리 셀 임계치 전압이 상승한다. 계속해서, WLPH가 0V로 되면, CGD1 내지 CGD8이나 SG(1), CG(1) 내지 CG(8)가 0V로 방전된 후, 비트선이 모두 0V로 됨과 함께, 기록 펄스 인가 동작이 종료한다.
신호 CPWset1 내지 4의 설명이나 Cell-p-well의 파형에 대해서는, 나중에 도 44a 및 도 44b를 이용하여 설명하기로 한다.
이어서, 도 33 내지 도 37의 회로도를 기초하여, 도 43에 따라 기록 검증 판독 동작의 설명을 행하기로 한다. 동작이 시작되면, 신호 READ가 H로 됨과 동시에, 행 디코더 전원 VPPRW가 Vcc로부터 Vcc+3V가 된다. 이 때에는, SG(1), CG(1), CG(2), CG(4) 내지 CG(8)가 Vcc까지 충전되고, 또한 CG(3)는 0V로 유지된다.
또한, Vref가 Vcc→1.5V가 되기 때문에, 도 34 중의 p 채널 MOS 트랜지스터 Qp10이 온상태가 되고, 또한 신호 BLTR이 Vcc가 되기 때문에, Qp10, Qd1을 통한 비트선 충전이 개시된다. 단, 이 때에는 Qp10의 게이트 전압과 소스 전압의 차가 Vcc-1.5V로 작기 때문에, 비트선 충전 전류(이후에는 기준 전류 lref라고 칭함)는 작은 값(예를 들면 3㎂ 정도)이 된다.
이 상태가 잠시 유지된다. 이때에는, NAND 셀 중의 7개의 비선택 워드선CG(1), CG(2), CG(4) 내지 CG(8)는 Vcc, CG(3)는 0V로 있기 때문에, 선택 메모리 셀이 0 데이타(임계치 전압이 마이너스)인 NAND 셀에서는 비트선 전위=0.5V일 때에 셀 전류가 lcell=lref(비트선 전위0.5V에서는 lreflcell, 비트선 전위0.5V에서는 lcelllrcf)이 되고, 비트선 전위가 0.5V로 고정된다. 한편, 선택 메모리 셀이 1 데이타 (임계치 전압이 플러스)인 NAND 셀에서는 lcell이 대단히 작기 때문에, 비트선 전위가 Vcc 정도일 때에도 1reflcell이 되고, 비트선이 Vcc까지 충전된다.
계속해서, 신호 BLSEN1이 Vcc가 되어 비트선 전위가 감지 된다. 통상, 감지 증폭기의 회로 임계치 전압 VthC는 0.5VVthCVcc로 설정되기 때문에, 선택 메모리 셀이 0, 1에 대응하는 비트선 전위는 각각 L, H 레벨로 감지된다. 이어서, 신호 BLRST가 Vcc로 되기 때문에, 모든 비트선이 0V까지 저하함과 동시에, 신호READ나 워드선 등이 0V가 되고, 기록 검증 판독 동작이 종료한다.
도 43중의 CPWset1 내지 4나 Cell-p-well에 대해서도, 도 44a 및 도 44b를 이용하여 나중에 설명하기로 한다. 기록 검증 판독 동작 종료 후, 데이타 기록이 완료했는지의 여부(즉 1 데이타 기록을 행하는 메모리 셀의 임계치 전압이 전부 플러스이고 또한 기록이 충분하게 되어 있는지의 여부)를 조사하고, 기록 완료이면 종료하고, 미완료이면 재차 기록 펄스 인가 동작을 행한다.
이어서, 도 44a 및 도 44b를 이용하여 CPWset1 내지 4나 Cell-p-well의 동작에 대해 설명하기로 한다. 도 44a는, 셀 어레이·행 디코더 회로·비트선 제어 회로·웰 전위 제어 회로의 배치를 도시하고, 도 44b는 웰 전위 제어 회로의 구성예를 도시하고 있다. 통상, 셀 어레이에 대해, 행 디코더 회로나 비트선 제어 회로는 인접하여 설치되지만, 웰 전위 제어 회로는 셀 어레이보다 조금 떨어진 위치에 있다. 따라서 셀 어레이와 웰 전위 제어 회로 사이에는 어느 정도의 저항 R1 내지 R4가 존재한다.
데이타 기록 동작 중(기록 펄스 인가 동작, 기록 검증 판독 동작을 포함함)에는, p 형 웰의 설정 전압은 0V (즉 웰 전위 제어 회로의 출력 노드 CPWset1 내지 4는 0V)로 고정된다. 그러나, 저항 R1 내지 R4의 영향으로, 비트선이나 소스선의 충방전할 때에는, 비트선, 소스선과 p 형 웰사이의 용량 결합에 의해 Cell-p-well이 변동하게 된다. 이 영향에 따른 전압의 변동이 도 40, 도 41, 도 44a 및 도 44b의 Cell-p-well 파형에 도시되어 있다.
도 40의 루프 1회째의 기록 펄스 인가 동작에서는, 동작 개시전에 0V로 고정되어 있는 Cell-p-Well이, 비트선, 소스선 충전 개시와 동시에 상승하고, 피크시에는 0.8V까지 도달한다. 그 후, 웰 전위 제어 회로에 의해 Cell-p-well 전압이 저하하고, 비트선·소스선의 방전시에는 Cell-p-well은 마이너스(-0.5V 정도)가 된다. 도 41의 루프 2회째 이후의 기록 펄스 인가 동작에서는, 동작 개시시에 CclI-p-well이 -0.5V정도에 있기 때문에, 그 후의 비트선·소스선 충전시의 피크 레벨도 0.3V정도가 되고, 동작의 마지막에는 Cell-p-well은 다시 마이너스가 된다.
도 43의 기록 검증 판독 동작에서는, 동작 개시시에는 Cell-p-well은 -0.5V 정도에 있다. 동작 개시 후, 웰 전위 제어 회로로부터의 전류나 비트선의 충전의 영향에 따라 Cell-p-well은 0V정도까지 상승하지만, 동작 종료시에는 0 데이타 기록 비트선의 0.5V→0V 방전, 및 1 데이타 기록 비트선의 Vcc→0V 방전에 의해, Cell-p-well도 -0.5V 정도까지 저하한다. 따라서, 도 41중에 도시된 바와 같이 루프2회째 이후의 기록 펄스 인가 동작 개시시에는 Cell-p-well은 -0. 5V 정도가 된다.
Cell-p-well 전압이 0.8V정도가 되는 경우(루프 1회째의 기록 펄스 인가 동작의 경우)에는, 0V로 설정되어 있는 1 데이타 기록 비트선의 비트선 컨택트부(도 7a의 좌측의 19노드나 도 4a의 19노드에 상당)와 p 형 웰(도 7a나 도 4a의 11노드)로 구성되는 pn 접합이 순바이어스 상태가 되어, 비트선 컨택트부에서 p 형 웰 내에 대량의 전자가 주입된다(도 4a 참조). 따라서, 이러한 대량의 전자가 0 데이타 기록 비트선 컨택트부로 유입되면, 비트선 레벨이 8V로부터 (8V-△V)로 저하하게 된다.
이 결과, 루프 1회째의 기록 펄스 인가 동작 중에 선택 워드선에 20V를 인가하는 경우에는, 0 데이타 기록 셀(임계치 전압을 마이너스로 유지하는 셀)의 워드선과 소스·드레인 간 전위차가 20V-8V=12V로부터 (12V+△V)로 증가하고, 오기록(임계치가 플러스가 됨)이 발생하는 문제가 생긴다. 또한, Cell-p-well이 설정치인 0V보다 높은 0.8V에 있기 때문에, 셀 어레이 내의 필드 반전 전압이 저하하고, 필드간 누설 전류(워드선이 공통인 인접 메모리 셀의 채널 사이를 흐르는 전류)가 흐르는 것도(도 4b 참조), 비트선 레벨이 8V로부터 (8V-△V)로 저하하는 원인으로서, 역시 오기록이 발생하는 문제가 생긴다.
Cell-p-well 전압이 0.3V 정도인 경우(루프 2회째 이후의 경우)는, 0.8V의 경우에 비해, 상기된 전자 주입의 량이 매우 적어짐과 함께, 필드간 누설 전류도 대폭으로 저하하기 때문에, 비트선 레벨은 8V로부터 거의 저하하지 않고, 상기 오기록 문제는 발생하지 않는다. 따라서, Cell-p-well이 0.8V 정도까지 상승하는 루프 1회째의 오기록이 매우 큰 문제이다.
도 2, 및도 3에 도시된 종래 방식에서는, 루프 1회째의 기록 펄스 인가 동작 중에도 선택 워드선에 20V를 인가하기 때문에, 루프 1회째의 오기록이 문제로 되었다. 도 40에 도시된 본 실시예에서는, 루프 1회째에는 선택 블럭 내의 선택 워드선에 20V를 인가하지 않고, 워드선은 0V정도에 있기 때문에, 오기록은 발생하지 않는다. 또한, 루프 2회째 이후에는 Cell-p-well이 0.3V 0이하이기 때문에, 선택 워드수에 20V를 인가하여 데이타 기록을 행해도 문제가 없다. 따라서, 상기 실시예를 이용함에 따라, 데이타 기록시의 오기록을 방지할 수 있다.
또한, 도 40 및 도 41로부터 알 수 있듯이, 0 데이타 기록 비트선의 충전 시간은 루프 1회째에서는 루프 2회째 이후에 비해 매우 길어지고 있다. 이 원인으로서는, 하나는 상기한 p 형 웰로의 1 데이타 기록 비트선으로부터의 전자 주입과 필드간 누설 전류 때문에, 0 데이타 비트선에 전자가 유입되는 것이다.
또 하나의 이유는 디음과 같다. 기록용 중간 전압인 8V의 주된 부하로서는, 0 데이타 기록 비트선이나 VBITH에 더해져 8V 발생용 회로중의 캐패시터(도 37중의 Cl-1 내지 Cl-n 에 상당)가 있다. 루프 1회째의 동작 개시시에는 0 데이타 기록 비트선·VBITH·캐패시터 모두가 Vcc이하이기 때문에, 모든 용량을 충전해야 하여, 따라서 충전 시간이 길어진다 (도 40, 도 2의 (☆)에 상당).
일단 데이타 기록 동작이 개시하면, 동작 종료까지 8V 발생 회로는 온상태에 있기 때문에, 루프 2회째 이후의 경우(도 41)에는, 상기된 전자 주입이나 필드간 누설 전류가 없는 것 이외에 기록 펄스 인가 동작 개시때부터 Vmb 노드는 8V에 있고, 따라서 상기 8V 발생 회로내 캐패시터도 충전된 상태에 있다. 이 때문에, 8V 충전의 부하 용량이 저하하고, 따라서 비트선로의 8V 충전의 소요 시간이 짧아진다 (도 41, 도 3중의 (*)에 상당).
도 2의 경우에는, 루프 1회째에는 비트선 충전이 완료하기 전에 워드선의 10V, 20V 충전이 행해지기 때문에, (☆)의 기간 내에서, 또한 선택 워드선이 20V로 있을 때에는 0 데이타 기록 비트선의 레벨이 (8V-△V)보다 더욱 낮은 레벨에 있고, 이 결과 상기 오기록의 문제가 발생하기 쉽다. 이에 대해, 본 실시예의 도 40의 경우에는, 루프 1회째에는 워드선에 고전압이 인가되지 않기 때문에, 오기록의 문제는 생기지 않는다. 한편, 루프 2회째 이후에는 선택 워드선이 20V가 되기 전에 비트선의 8V로의 충전이 완료하기 때문에, 역시 오기록의 문제는 발생하지 않는다.
도 45에, 소스선 제어 회로의 구성예를 도시한다. Vcc와 접지간에, p 채널 MOS 트랜지스터 Qp31과 n 채널 MOS 트랜지스터 Qn31이 직렬 접속되어 있다. Qp31의 게이트에는 신호 PROGRAM이 인버터를 통해 입력되고, Qn31의 게이트에는 신호 PROGRAM과 ERASE를 입력한 NOR 게이트의 출력이 입력되어 있다. 그리고, Qp31, Qn31로 이루어지는 인버터 회로의 출력단은 신호 ERASE를 인버터를 통해 입력하는 MOS 트랜지스터 Qd2를 통해 소스선에 접속되어 있다. 도 45로부터 알 수 있듯이, 소스선 전압 Cell-Source는 기록 펄스 인가 동작 중에는 Vcc로, 기록 검증 판독 동작 중에는 0V로 고정된다.
도 46은, 본 발명의 제10 실시예에 따른 루프 1회째의 기록 펄스 인가 동작의 타이밍도이다.
먼저 설명한 제9 실시예 중의 도 40에서는, 워드선 제어 회로로서 도 35 a를 이용한 경우의 동작 타이밍을 나타냈지만, 예를 들면 도 35a에 도 35b를 더한 회로를 이용한 경우에도 본 발명은 유효하다. 이 경우에는 루프 1회째의 기록 펄스 인가 동작은 도 46과 같다. 도 40과 도 46의 차이는, 신호 WLPH가 Vcc에 있는 기간 중에 SGD, CGD1 내지 8이 플로팅 상태에 있는지(도 40), 0V로 고정된 상태에 있는지(도 46)이다. 따라서 도 46의 경우에는 SG(1), CG(1) 내지 CG(8)도 0V로 고정 상태가 된다. 이 경우에도, 워드선에 고전압이 인가되지 않기 때문에, 루프 1회째의 오기록을 방지할 수 있다.
또한, 제9 실시예 및 제10 실시예에서는 워드선 제어 회로로서 도 35a 및 도 35b를 이용하여 도 40 및 도 46의 동작을 실현하는 경우를 예로 들어 본 발명의 설명을 했지만, 도 35a 및 도 35b를 대신하여 각각 도 47a 및 도 47b의 회로를 이용해도 도 40 및 도 46의 동작을 실현할 수 있다. 도 47a 및 도 47b의 회로는 도 35a 및 도 35b의 회로에서 Vmw를 제공하는 회로(71)와 Vpp를 제공하는 회로(72)에서 신호 LP1의 입력을 생략하고, 도 35a 및 도 35b의 회로의 출력단에, 신호 WLPH, LP1의 입력에 의해 출력단과 CGD의 접속을 온·오프하는 회로(75)를 설치한 것이다.
도 48 및 도 49는 본 발명의 제11 실시예를 설명하기 위한 도면이다. 도 48은 워드선 제어 회로를 도시하는 도면, 도 49는 행 디코더 전원 제어 회로를 도시하는 도면이다.
본 실시예에서는, 행 디코더 전원 제어 회로로서 도 36을 대신하여 도 49의 회로를 사용하고, 워드선 제어 회로로서 도 48과 마찬가지로 종래와 같은 것을 사용한다. (도 48은 종래 기술로서 취급해도 되지만) 도 49에서는 도 36에서의 신호 PROGRAM, READ에 의해 VPPRW에 Vcc를 제공하는 회로(83)를 대신하여, 신호 PROGRAM, READ, LP1에 의해 VPPRW에 Vcc를 제공하는 회로(83')를 설치하고 있다.
본 실시예의 경우의 루프 1회째의 기록 펄스 인가 동작의 타이밍을 도 50에 도시한다. 도 50의 방식에서는, 워드선 제어 회로의 출력 노드 CGD1 내지 CGD8에는, 루프 2회째뿐만 아니라 루프 1회째에도 10V나 20V를 출력한다. 그러나 루프 1회째에는 VPPRW가 Vcc 레벨밖에 없기 때문에, CGDi와 CG(i)을 접속하는 트랜지스터의 게이트 전압도 Vcc가 되고, 워드선CG(1) 내지 CG(8)에는 Vcc-Vthn (Vthn은 CGDi와 CG(i)를 접속하는 트랜지스터 임계치 전압(도 33 참조))밖에 전송되지 않는다.
이 경우에는, 루프 1회째에 0 데이타 기록 비트선 전위가 8V로부터 저하해도, 선택 메모리 셀의 게이트 전압이 (Vcc-Vthn)이기 때문에, 메모리 셀의 게이트와 소스, 드레인사이의 전위차가 10V보다 훨씬 작아져, 오기록은 발생하지 않는다(통상, Vcc=3 내지 5V). 따라서, 루프 1회째의 오기록을 방지할 수 있다. 루프 2회째 이후의 기록 펄스 인가 동작은 도 41의 동작과 동일하고, Cell-p-well은 0.3V 이하 이므로, 오기록은 발생하지 않는다.
도 51은 본 발명의 제12 실시예에 따른 워드선 제어 회로를 도시하는 도면이다. 도 51에서는 도 35a 및 도 35b에서 신호 READ, WLSLTi에 의해 CGDi 에 Vcc 또는 접지 전위를 제공하는 회로(74) 중, 특히 Vcc를 제공하기 위한 회로에 신호 READ, WLSLTi 이외에 신호 LP1, WLPH를 입력하고, 루프 1회째에 Vcc가 출력되도록 하고 있다. 이 경우의 행 디코더 전원 제어 회로는 도 36과 동일하다.
본 실시예의 경우의 루프 1회째의 기록 펄스 인가 동작의 타이밍도를 도 52에 도시한다. 이 방식의 경우, 루프 1회째에는 신호 WLPH가 Vcc에 있는 기간 중에 CGD1 내지 8을 Vcc로 하고, 2회째 이후(도 41과 완전히 동일한 동작)에는 10V나 20V를 충전한다. 이 경우에는, 루프 1회째에 0 데이타 기록 비트선 전위가 8V로부터 저하해도, 선택 메모리 셀의 게이트 전압이 Vcc이기 때문에, 메모리 셀의 게이트와 소스·드레인 사이의 전위차가 10V보다 훨씬 작게 되어, 오기록은 발생하지 않는다.
도 53은 본 발명의 제13 실시예에 따른 워드선 제어 회로를 도시하는 도면이다. 도 53은 도 35a 및 도 35b의 신호 WLSLTi, WLPH, LP1에 의해 CGDi(i=1 내지 8)에 Vmw를 제공하는 회로(71)에서, 입력 신호의 제공하는 방법을 개량한 것이다. 이 경우의 행 디코더 전원 제어 회로는 도 36과 동일하다.
본 실시예의 경우의 루프 1회째의 기록 펄스 인가 동작의 타이밍도를 도 54에 도시한다. 이 방식의 경우, 루프 1회째에는 신호 WLPH가 Vcc에 있는 기간 중에 CGD1 내지 CGD8을 모두 10V 정도로 하고, 루프 2회째 이후(도 41과 완전히 동일한 동작)에는 선택 블럭 중의 비선택 워드선에 10V, 선택 워드선에 20V를 충전한다. 이 경우에는, 루프 1회째에 0 데이타 기록 비트선 전위가 8V로부터 저하해도 선택 메모리 셀의 게이트 전압이 10V이기 때문에, 메모리 셀의 게이트와 소스, 드레인 사이의 전위차가 10V미만으로 작아, 오기록은 발생하지 않는다.
이상 설명한 바와 같이, 본 발명은 데이타 기록 동작시에서의 기록 펄스 인가 동작 중의 선택 워드선 전압으로서, 루프 1회째에 루프 2회째 이후보다 낮은 전압을 제공함으로써, 오기록을 방지하는 것이 특징이다. 통상, 루프 1회째의 기록 펄스 인가 동작 중의 선택 워드선 전압으로서는, 데이타 기록 동작 중의 비선택 워드선 전압(상기 실시예 중에서는, 선택 블럭 중에서는 10V, 비선택 블럭 중에서는 플로팅(보통 0V정도))의 최고치(상기 실시예 중에서는 10V)이하, 보다 바람직하게는 전원 전압 이하의 레벨로 설정하면 오기록의 염려는 없다.
그러나, 이 값까지 저하시킬 필요는 반드시 없고, 예를 들면 제14 실시예로서 도 55에 도시한 동작을 루프 1회째의 기록 펄스 인가 동작에 이용하는 경우, 즉 선택 블럭 내 선택 워드선 전압을 루프 1회째만 15V로 하고, 2회째 이후에는 20V로 하는 방식을 이용해도 루프 1회째의 선택 워드선 전압이 5V 저하함에 따라 오기록 마진을 대폭으로 개선할 수 있어, 유효하다.
각 실시예에서의 선택 워드선 전압 파형의 설명을 행하기로 한다.
상기 각 실시예 중에서는, 기록 펄스 인가 동작시에 선택 워드선에 인가되는 전압이 루프 횟수에 의존하지 않고 실질적으로 일정한(=20V) 경우를 예로 들어 본 발명의 설명을 행하였다. 상기 실시예를 이용한 경우의 데이타 기록 동작 중의 선택 워드선 전압 파형을 도 56a 내지 도 56n에 도시한다. 도 56a는 도 2, 도 3의 종래 방식을 이용한 경우의 파형에 대응한다. 마찬가지로, 도 56b 내지 도 56f는 각각 도 40, 도 46, 도 50, 도 52, 도 54의 실시예를 이용한 경우의 파형에 상당한다.
상기 종래 예·실시예 이외에, 데이타 기록 동작 중의 선택 워드선 전압이 루프 횟수 증가와 함께 증가하는 방식(기록 전압 스텝 업 방식)도 종래부터 이용되고 있고, 도 56g의 파형이 이 동작에 상당한다. 이 방식에 대해서도 본 발명을 적용하는 것은 가능하고, 도 56h, 도 56i, 도 56j가 그 일례이다. 도 56h와 같이, 루프 2회째 이후의 루프마다의 전압의 증가량(=1V)에 비해 루프 1회째 내지 2회째의 증가량을 크게 하고, 즉 루프 1회째의 선택 워드선 전압을 특별히 낮게 하는 방식을 이용해도 루프 1회째의 선택 셀의 게이트와 소스·드레인 전위차를 작게 할 수 있어, 오기록을 방지할 수 있다. 도 56i는 도 52의 방식과 기록 전압 스텝 업 방식을 조합한 것이고, 도 56j는 도 40의 방식과 기록 전압 스텝업 방식을 조합한 것이다.
상기 실시예이외의 방식을 이용해도, 루프 1회째의 오기록을 방지할 수 있다. 예를 들면, 도 56m과 같이, 루프 1회째의 선택 워드선 전압을 낮게 하는 대신에 루프 1회째에 선택 워드선에 고전압이 인가되는 시간을 특별히 짧게 하는 방식이다. 이 방식을 이용하면, 게이트에 고전압이 인가되는 시간을 짧게 함으로써, 루프 1회째에 선택 메모리 셀의 게이트와 소스·드레인 사이의 전위차가 커진다고 해도, 전위차가 큰 시간을 매우 짧게 할 수 있다. 따라서, 선택 메모리 셀 임계치 상승을 방지할 수 있고, 오기록을 방지할 수 있다.
또한, 도 56n과 마찬가지로 루프 1회째의 고전압 충전 속도를 저하시키는 것이라도, 루프 1회째의 선택 메모리 셀의 게이트에 고전압이 인가될 때의 실효적인 길이를 대폭으로 단축할 수 있고, 따라서 오기록을 방지할 수 있다. 루프 1회째의 고전압 충전 속도를 저하시키는 방식을 실현하는 워드선 제어 회로의 구성예를 도 57a 및 도 57b에 도시한다. 이것은 도 47a 및 도 47b에 도시하는 회로의 출력단에, 시상수가 큰 소자로 이루어지는 출력 회로(76)를 병렬로 설치한 것이다. 도 57a 중의 참조 번호(76)는, 고저항으로 하기 위해 트랜지스터를 n개 직렬로 접속되어 있지만, 그 대신 도 57b와 같이 저항 소자를 이용할 수도 있다.
또한, 도 56m, 도 56n과 기록 전압 스텝 업 방식을 조합한 것, 즉 도 56k, 도 56l을 이용하는 방식도 유효하다.
본 발명은 상술된 각 실시예에 한정되는 것이 아니다. 실시예 중에서는 데이타 기록 동작에 본 발명을 적용한 경우를 예로 들어 설명을 행했지만, 본 발명은 예를 들면 데이타 소거 동작에 적용하는 것도 가능하다.
또한, 실시예에서는 하나의 NAND 셀 중에서 직렬 접속된 메모리 셀의 수가 8개인 경우에 대해 설명했지만, 직렬 접속하는 메모리 셀의 수가 8개가 아니고, 예를 들면 2, 4, 16, 32, 64개등의 경우에도 마찬가지로 본 발명은 적용 가능하다. 또한, 실시예 중에서는 NAND 셀 형 EEPROM을 예로 들어 설명을 행했지만, 본 발명은 다른 디바이스, 예를 들면 NOR 셀형 EEPROM (도 28 참조), 선택 트랜지스터를 갖는 NOR 셀 형 EEPROM(도 29 참조), DINOR 셀 형 EEPROM(도 30 참조), AND 셀 형 EEPROM(도 31 참조)등에서도 적용 가능하다.
실시예에서는 전기적으로 기록 및 소거가 가능한 불휘발성 반도체 기억 장치를 예로 들어 설명을 행했지만, 본 발명은 다른 디바이스라도 사용 가능하고, 예를 들면 EPROM 등 다른 반도체 기억 장치의 디바이스에 있어서도, 마찬가지로 적용 가능하다.
요컨대 본 발명은 그 취지를 일탈하지 않은 범위 내에서, 여러가지로 변형하여 실시할 수 있다.

Claims (31)

  1. 불휘발성 반도체 기억 장치에 있어서,
    재기록 가능한 복수의 불휘발성의 메모리 셀을 포함하는 메모리 셀 유닛이 어레이형으로 배열된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 동일행의 메모리 셀에 공통으로 접속된 워드선과,
    상기 메모리 셀 어레이의 동일열의 메모리 셀 유닛에 공통으로 접속된 데이타선과,
    선택된 메모리 셀에 데이타 재기록을 행하기 위한 전압을 인가하는 제1 동작과 상기 전압이 인가된 메모리 셀의 데이타 재기록 상태를 검증하는 제2 동작을 교대로 반복함으로써 선택된 메모리 셀의 데이타 재기록을 행하는 시퀀스 동작을 제어하는 시퀀스(sequence) 제어 수단과,
    상기 제1 동작의 기간 중 적어도 일부 기간에 상당하는 제1 기간 동안 데이타 재기록의 대상인 메모리 셀에 대응하는 워드선에 전원 전압보다 높은 제1 전압을 인가하는 전압 인가 수단을 구비하고,
    상기 시퀀스 동작 중 상기 제1 기간을 제외한 기간 중 적어도 일부에 상당하는 제2 기간 동안 상기 제1 전압 레벨의 설정치가 상기 제1 기간의 전압 레벨의 설정치와 다른 값으로 설정되는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제2 기간의 상기 제1 전압 레벨의 설정치가 상기 제1 기간의 전압 레벨의 설정치보다 낮은 값으로 설정되는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 기간은 상기 제2 동작의 기간을 포함하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제2 기간은 상기 시퀀스 동작 중 상기 제1 기간을 제외한 전(全) 기간인
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 동작과 상기 제2 동작을 반복하는 시퀀스 동작 동안, 상기 제1 동작이 횟수를 거듭할 때마다 상기 제1 기간에 있어서의 상기 제1 전압의 레벨이 높아지고, 또한 상기 시퀀스 동작에 있어서의 1회째의 상기 제1 기간 중 상기 제1 전압 레벨의 설정치가 1회째의 상기 제2 기간 중 상기 제1 전압 레벨의 설정치와 동일하고, 2회째 이후에는 상기 제1 기간 중 상기 제1 전압 레벨의 설정치가 상기 제2 기간의 상기 제1 전압 레벨의 설정치보다 높은 값이 되도록 제어되는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 동작과 상기 제2 동작을 반복하는 시퀀스 동작 동안, 상기 제1 동작이 횟수를 거듭할 때마다 상기 제1 기간에 있어서의 상기 제1 전압의 레벨을 높게 하고, 또한 상기 시퀀스 동작에 있어서의 1회째의 상기 제1 기간 중 상기 제1 전압 레벨의 설정치가 1회째인 상기 제2 기간 중 상기 제1 전압 레벨의 설정치보다 높은 값이 되도록 제어되는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 제1 동작과 상기 제2 동작을 반복하는 시퀀스 동작 동안 상기 제1 동작이 횟수를 거듭할 때마다 상기 제1 기간에 있어서의 상기 제1 전압의 레벨을 높게 하고, 또한 상기 제1 동작이 횟수를 거듭할 때마다 상기 제2 기간에 있어서의 상기 제1 전압의 레벨을 높게 하도록 제어되는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  8. 제1항 또는 제2항에 있어서,
    상기 제1 전압을 인가하는 기간은 상기 제1 동작의 횟수에 의존하지 않고 실질적으로 일정한
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  9. 제1항 또는 제2항에 있어서,
    상기 제1 전압을 인가하는 기간은 상기 제1 동작의 횟수를 거듭할 때마다 길어지는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  10. 제1항 또는 제2항에 있어서,
    전원 전압을 승압하여 고전압을 얻는 승압 회로와,
    상기 승압 회로의 출력단에 접속되고, 제어 신호 입력에 따라 상기 승압 회로의 출력 전압을 임의의 값으로 제한하는 전압 레벨 설정 회로를
    더 구비하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 전압 레벨 설정 회로는 전압 발생 회로부 및 전압 비교 회로부를 구비하고,
    상기 전압 발생 회로부는 상기 승압 회로의 출력 노드와 기준 전압 사이에 직렬 접속된 복수개의 전압 분할용 저항 및 게이트에 인에이블 제어 신호가 공급되는 적어도 하나의 MOS 트랜지스터와,
    상기 복수개의 전압 분할용 저항 중 적어도 일부 저항의 직렬 접속점에 각각의 한 단이 접속되고 다른 단이 공통 접속되고, 각각 다른 제어 신호 입력에 의해 제어되는 복수개의 MOS 스위치 소자를 구비하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 전압 비교 회로부는 차동쌍을 이루는 구동용 MOS 트랜지스터 중 한 쪽 트랜지스터의 게이트에 상기 전압 발생 회로부에서 생성된 전압이 입력되고, 다른 쪽 MOS 트랜지스터의 게이트에 기준 전압이 입력되는 차동 증폭 회로와,
    상기 차동 증폭 회로의 정전류원으로서 접속되고, 게이트에 상기 인에이블 제어 신호가 공급되는 MOS 트랜지스터를 구비하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  13. 제11항 또는 제12항에 있어서,
    상기 전압 발생 회로부의 제어 신호 입력의 타이밍은 상기 시퀀스 제어 수단에 의해 제어되는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  14. 불휘발성 반도체 기억 장치에 있어서,
    불휘발성 메모리 셀 또는 상기 메모리 셀을 복수개 접속한 메모리 셀 유닛이 어레이형으로 배열된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 워드선을 선택하는 워드선 선택 수단을 구비하고,
    상기 워드선이 선택된 선택 메모리 셀에 데이타 재기록을 행하기 위한 전압을 인가하는 제1 동작과 상기 선택 메모리 셀의 데이타 재기록 상태를 조사하는 제2 동작으로 이루어지는 루프를 반복하여 데이타 재기록이 행해지고,
    상기 데이타 재기록에 있어서의 루프 1회째의 제1 동작 중 소정 기간만큼 상기 선택 메모리 셀의 워드선을 플로팅 상태로 유지하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  15. 불휘발성 반도체 기억 장치에 있어서,
    불휘발성 메모리 셀 또는 상기 메모리 셀을 복수개 접속한 메모리 셀 유닛이 어레이형으로 배열된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 워드선을 선택하는 워드선 선택 수단을 구비하고,
    상기 워드선이 선택된 선택 메모리 셀에 데이타 재기록을 행하기 위한 전압을 인가하는 제1 동작과 상기 선택 메모리 셀의 데이타 재기록 상태를 조사하는 제2 동작으로 이루어지는 루프를 반복하여 데이타 재기록이 행해지고,
    상기 데이타 재기록에 있어서의 루프 1회째의 제1 동작 중 상기 선택 메모리 셀의 워드선으로의 인가 전압이 비선택 메모리 셀의 워드선의 최고 전압치 이하로 설정되는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  16. 불휘발성 반도체 기억 장치에 있어서,
    불휘발성 메모리 셀 또는 상기 메모리 셀을 복수개 접속한 메모리 셀 유닛이 어레이형으로 배열된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 워드선을 선택하는 워드선 선택 수단을 구비하고,
    상기 워드선이 선택된 선택 메모리 셀에 데이타 재기록을 행하기 위한 전압을 인가하는 제1 동작과 상기 선택 메모리 셀의 데이타 재기록 상태를 조사하는 제2 동작으로 이루어지는 루프를 반복하여 데이타 재기록이 행해지고,
    상기 데이타 재기록에 있어서의 루프 2회째 이후의 제1 동작 중 상기 선택 메모리 셀의 워드선으로의 인가 전압은 실질적으로 일정하고,
    루프 1회째의 제1 동작 중 상기 선택 메모리 셀의 워드선으로의 인가 전압은 루프 2회째 이후의 제1 동작 중 인가 전압보다 낮게 설정되는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  17. 불휘발성 반도체 기억 장치에 있어서,
    불휘발성 메모리 셀 또는 상기 메모리 셀을 복수개 접속된 메모리 셀 유닛이 어레이형으로 배열된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 워드선을 선택하는 워드선 선택 수단을 구비하고,
    상기 워드선이 선택된 선택 메모리 셀에 데이타 재기록을 행하기 위한 전압을 인가하는 제1 동작과 상기 선택 메모리 셀의 데이타 재기록 상태를 조사하는 제2 동작으로 이루어지는 루프를 반복하여 데이타 재기록이 행해지고,
    상기 데이타 재기록에 있어서의 제1 동작 중 상기 선택 메모리 셀의 워드선으로의 인가 전압은 루프 횟수 증가마다 증가하고, 또한 상기 인가 전압의 루프마다의 증가량 중 루프 1회째에서 루프 2회째로의 증가량을 가장 많게 하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  18. 불휘발성 반도체 기억 장치에 있어서,
    불휘발성 메모리 셀 또는 상기 메모리 셀을 복수개 접속한 메모리 셀 유닛이 어레이형으로 배열된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 워드선을 선택하는 워드선 선택 수단을 구비하고,
    상기 워드선이 선택된 선택 메모리 셀에 데이타 재기록을 행하기 위한 전압을 인가하는 제1 동작과 상기 선택 메모리 셀의 데이타 재기록 상태를 조사하는 제2 동작으로 이루어지는 루프를 반복하여 데이타 재기록이 행해지고,
    상기 데이타 재기록에 있어서의 제1 동작 동안 상기 선택 메모리 셀의 워드선에 고전압이 인가되는 시간은 루프 2회째 이후는 실질적으로 일정하고, 또한 루프 1회째의 고전압 인가 시간을 루프 2회째 이후에 비해 짧게 하는
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  19. 불휘발성 반도체 기억 장치에 있어서,
    불휘발성 메모리 셀 또는 상기 메모리 셀을 복수개 접속한 메모리 셀 유닛이 어레이형으로 배열된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 워드선을 선택하는 워드선 선택 수단을 구비하고,
    상기 워드선이 선택된 선택 메모리 셀에 데이타 재기록을 행하기 위한 전압을 인가하는 제1 동작과 상기 선택 메모리 셀의 데이타 재기록 상태를 조사하는 제2 동작으로 이루어지는 루프를 반복하여 데이타 재기록이 행해지고,
    상기 데이타 재기록에 있어서의 제1 동작 중 상기 선택 메모리 셀의 워드선으로의 고전압의 충전 속도는 루프 2회째 이후에는 실질적으로 일정하고, 또한 루프 1회째의 충전 속도는 루프 2회째 이후에 비해 느린
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  20. 제14항에 있어서,
    상기 선택 메모리 셀의 워드선의 인가 전압은 상기 데이타 재기록에 있어서의 루프 1회째의 제1 동작 중 비선택 메모리 셀의 워드선의 최고 전압 이하의 레벨인
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  21. 제15항에 있어서,
    상기 선택 메모리 셀의 워드선의 인가 전압은 상기 데이타 재기록에 있어서의 루프 1회째의 제1 동작 중 비선택 메모리 셀의 워드선의 최고 전압 이하의 레벨인
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  22. 제16항에 있어서,
    상기 선택 메모리 셀의 워드선의 인가 전압은 상기 데이타 재기록에 있어서의 루프 1회째의 제1 동작 중 비선택 메모리 셀의 워드선의 최고 전압 이하의 레벨인
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  23. 제17항에 있어서,
    상기 선택 메모리 셀의 워드선의 인가 전압은 상기 데이타 재기록에 있어서의 루프 1회째의 제1 동작 중 비선택 메모리 셀의 워드선의 최고 전압 이하의 레벨인
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  24. 제18항에 있어서,
    상기 선택 메모리 셀의 워드선의 인가 전압은 상기 데이타 재기록에 있어서의 루프 1회째의 제1 동작 중 비선택 메모리 셀의 워드선의 최고 전압 이하의 레벨인
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  25. 제19항에 있어서,
    상기 선택 메모리 셀의 워드선의 인가 전압은 상기 데이타 재기록에 있어서의 루프 1회째의 제1 동작 중 비선택 메모리 셀의 워드선의 최고 전압 이하의 레벨인
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  26. 제14항에 있어서,
    상기 선택 메모리 셀의 워드선의 인가 전압은 상기 데이타 재기록에 있어서의 루프 1회째의 제1 동작 중 전원 전압 이하의 레벨인
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  27. 제15항에 있어서,
    상기 선택 메모리 셀의 워드선의 인가 전압은 상기 데이타 재기록에 있어서의 루프 1회째의 제1 동작 중 전원 전압 이하의 레벨인
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  28. 제16항에 있어서,
    상기 선택 메모리 셀의 워드선의 인가 전압은 상기 데이타 재기록에 있어서의 루프 1회째의 제1 동작 중 전원 전압 이하의 레벨인
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  29. 제17항에 있어서,
    상기 선택 메모리 셀의 워드선의 인가 전압은 상기 데이타 재기록에 있어서의 루프 1회째의 제1 동작 중 전원 전압 이하의 레벨인
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  30. 제18항에 있어서,
    상기 선택 메모리 셀의 워드선의 인가 전압은 상기 데이타 재기록에 있어서의 루프 1회째의 제1 동작 중 전원 전압 이하의 레벨인
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
  31. 제19항에 있어서,
    상기 선택 메모리 셀의 워드선의 인가 전압은 상기 데이타 재기록에 있어서의 루프 1회째의 제1 동작 중 전원 전압 이하의 레벨인
    것을 특징으로 하는 불휘발성 반도체 기억 장치.
KR1019980037886A 1997-09-11 1998-09-11 불휘발성 반도체 기억 장치 KR19990029775A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP97-246926 1997-09-11
JP24692697A JP3378478B2 (ja) 1997-09-11 1997-09-11 不揮発性半導体記憶装置およびその動作方法
JP26237797A JPH1196778A (ja) 1997-09-26 1997-09-26 不揮発性半導体記憶装置
JP97-262377 1997-09-26

Publications (1)

Publication Number Publication Date
KR19990029775A true KR19990029775A (ko) 1999-04-26

Family

ID=26537976

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980037886A KR19990029775A (ko) 1997-09-11 1998-09-11 불휘발성 반도체 기억 장치

Country Status (2)

Country Link
US (1) US6108238A (ko)
KR (1) KR19990029775A (ko)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04123471A (ja) * 1990-09-14 1992-04-23 Oki Electric Ind Co Ltd 半導体記憶装置のデータ書込みおよび消去方法
US5555204A (en) * 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP2002133885A (ja) * 2000-10-30 2002-05-10 Toshiba Corp 不揮発性半導体記憶装置
KR100385226B1 (ko) * 2000-11-22 2003-05-27 삼성전자주식회사 프로그램 디스터브를 방지할 수 있는 플래시 메모리 장치및 그것을 프로그램하는 방법
ATE389937T1 (de) * 2000-12-15 2008-04-15 Halo Lsi Design & Device Tech Schnelles programmier- und programmierverifikationsverfahren
JP4907011B2 (ja) * 2001-04-27 2012-03-28 株式会社半導体エネルギー研究所 不揮発性メモリとその駆動方法、及び半導体装置
US6522580B2 (en) * 2001-06-27 2003-02-18 Sandisk Corporation Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states
JP2003030994A (ja) * 2001-07-18 2003-01-31 Fujitsu Ltd 半導体記憶装置および半導体記憶装置の駆動方法
US6894931B2 (en) * 2002-06-20 2005-05-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US7233522B2 (en) * 2002-12-31 2007-06-19 Sandisk 3D Llc NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same
US7505321B2 (en) * 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US6859397B2 (en) * 2003-03-05 2005-02-22 Sandisk Corporation Source side self boosting technique for non-volatile memory
KR100546343B1 (ko) * 2003-07-18 2006-01-26 삼성전자주식회사 플래시 메모리 장치의 프로그램 방법
US7023739B2 (en) * 2003-12-05 2006-04-04 Matrix Semiconductor, Inc. NAND memory array incorporating multiple write pulse programming of individual memory cells and method for operation of same
US20050128807A1 (en) * 2003-12-05 2005-06-16 En-Hsing Chen Nand memory array incorporating multiple series selection devices and method for operation of same
US7221588B2 (en) * 2003-12-05 2007-05-22 Sandisk 3D Llc Memory array incorporating memory cells arranged in NAND strings
GB2429315B (en) * 2004-05-12 2008-03-19 Spansion Llc Semiconductor device and its control method
WO2006001058A1 (ja) * 2004-06-25 2006-01-05 Spansion Llc 半導体装置及びソース電圧制御方法
US7457156B2 (en) * 2004-09-02 2008-11-25 Micron Technology, Inc. NAND flash depletion cell structure
JP4870409B2 (ja) * 2004-10-26 2012-02-08 三星電子株式会社 不揮発性メモリ装置及びそれのプログラム方法
US7457166B2 (en) * 2005-03-31 2008-11-25 Sandisk Corporation Erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
US7522457B2 (en) * 2005-03-31 2009-04-21 Sandisk Corporation Systems for erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
JP4846314B2 (ja) * 2005-09-22 2011-12-28 株式会社東芝 半導体記憶装置
US7130222B1 (en) * 2005-09-26 2006-10-31 Macronix International Co., Ltd. Nonvolatile memory with program while program verify
JP2007102848A (ja) * 2005-09-30 2007-04-19 Toshiba Corp 半導体集積回路装置
US7760552B2 (en) * 2006-03-31 2010-07-20 Semiconductor Energy Laboratory Co., Ltd. Verification method for nonvolatile semiconductor memory device
US7440326B2 (en) * 2006-09-06 2008-10-21 Sandisk Corporation Programming non-volatile memory with improved boosting
WO2008047416A1 (fr) * 2006-10-18 2008-04-24 Spansion Llc Circuit de détection de tension
US7596031B2 (en) * 2006-10-30 2009-09-29 Sandisk Corporation Faster programming of highest multi-level state for non-volatile memory
KR101177286B1 (ko) * 2007-08-29 2012-08-24 삼성전자주식회사 비휘발성 메모리 소자의 프로그램 방법
US7978520B2 (en) 2007-09-27 2011-07-12 Sandisk Corporation Compensation of non-volatile memory chip non-idealities by program pulse adjustment
US8116140B2 (en) * 2010-04-09 2012-02-14 Sandisk Technologies Inc. Saw-shaped multi-pulse programming for program noise reduction in memory
US8385132B2 (en) * 2010-12-22 2013-02-26 Sandisk Technologies Inc. Alternate bit line bias during programming to reduce channel to floating gate coupling in memory
US9881674B2 (en) * 2014-12-11 2018-01-30 Micron Technology, Inc. Sequential write and sequential write verify in memory device
KR102414186B1 (ko) 2016-04-04 2022-06-28 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US11043823B2 (en) * 2017-04-06 2021-06-22 Tesla, Inc. System and method for facilitating conditioning and testing of rechargeable battery cells
US10176880B1 (en) * 2017-07-01 2019-01-08 Intel Corporation Selective body reset operation for three dimensional (3D) NAND memory
CN113838514B (zh) * 2020-04-28 2024-02-27 长江存储科技有限责任公司 存储器件及其擦除和验证方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5357462A (en) * 1991-09-24 1994-10-18 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
KR0172401B1 (ko) * 1995-12-07 1999-03-30 김광호 다수상태 불휘발성 반도체 메모리 장치
KR0185611B1 (ko) * 1995-12-11 1999-04-15 김광호 불휘발성 반도체 메모리장치의 고전압 레벨 최적화 회로 및 그 방법

Also Published As

Publication number Publication date
US6108238A (en) 2000-08-22

Similar Documents

Publication Publication Date Title
KR19990029775A (ko) 불휘발성 반도체 기억 장치
US6574147B2 (en) Electrically erasable and programmable nonvolatile semiconductor memory with automatic write-verify controller
KR100515867B1 (ko) 불휘발성 반도체 메모리
CN100555461C (zh) 高速可写半导体存储器装置
JP4170604B2 (ja) 不揮発性半導体メモリ
KR100332001B1 (ko) 반도체불휘발성기억장치
US9601206B2 (en) Semiconductor memory system including a plurality of semiconductor memory devices
US5774397A (en) Non-volatile semiconductor memory device and method of programming a non-volatile memory cell to a predetermined state
US6154391A (en) Nonvolatile semiconductor memory device
US6031764A (en) Nonvolatile semiconductor memory device
US20050007821A1 (en) Non-volatile semiconductor memory device and data programming method
US7339833B2 (en) Non-volatile semiconductor memory device
JPH07169284A (ja) 不揮発性半導体記憶装置
US6134157A (en) Nonvolatile semiconductor memory device capable of preventing data from being written in error
CN107093461B (zh) 快闪存储器装置及其抹除方法
JP3576763B2 (ja) 半導体記憶装置
JP3624098B2 (ja) 不揮発性半導体記憶装置
JP3600461B2 (ja) 半導体回路
JP2000021186A (ja) 不揮発性半導体記憶装置
JP3378478B2 (ja) 不揮発性半導体記憶装置およびその動作方法
JPH1196778A (ja) 不揮発性半導体記憶装置
JP2004030897A (ja) 半導体記憶装置
JP3529965B2 (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20131119

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20141120

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20151201

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20161129

Year of fee payment: 17

EXPY Expiration of term