KR0185611B1 - 불휘발성 반도체 메모리장치의 고전압 레벨 최적화 회로 및 그 방법 - Google Patents

불휘발성 반도체 메모리장치의 고전압 레벨 최적화 회로 및 그 방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야.
불휘발성 반도체 메모리장치의 고전압 레벨 최적화 회로 및 그 방법
2. 발명이 해결하려고 하는 기술적 과제.
메모리 쎌의 소거나 프로그램 동작 모우드에서 필요한 고전압 레벨을 최적화하여 소거 또는 프로그램동작에 걸리는 시간을 최적화할 수 있는 불휘발성 반도체 메모리장치를 제공함에 있다.
3. 발명의 해결방법의 요지.
이이피롬은 소거 또는 프로그램동작이 반복될 때마다 소거전압 또는 프로그램 전압을 시작레벨부터 점차높여 공급하기 위한 승압레벨 제어신호를 출력하는 루프횟수 계수회로와, 상기 승압레벨 제어신호에 응답하여 출력고전압이 점차 높아지는 고전압 발생회로와, 커팅가능한 다수의 퓨즈소자들을 가지며 동작 테스트 모우드시 인가되는 어드레스에 응답하여 상기 시작레벨을 변화시키기 위한 다수의 트리밍용 신호들을 상기 루프횟수 계수회로에 제공하며 상기 퓨즈소자들중 테스트의 결과로써 선택된 퓨즈의 커팅에 의해 실제의 동작모우드시 설정된 모우드의 동작시간에 적합한 시작레벨을 고정적으로 셋팅하기 위한 셋팅용 신호를 상기 어드레스에 응답하여 상기 루프횟수 계수회로에 제공하는 셋팅수단을 가진다.
4. 발명의 중요한 용도.
컴퓨터등에 사용되는 영구 메모리.

Description

불휘발성 반도체 메모리장치의 고전압 레벨 최적화 회로 및 그 방법
제1도는 본 발명의 실시예에 따른 고전압 레벨 최적화 회로의 블록도.
제2도는 본 발명의 실시예에 따른 최적화 테스트의 동작제어 흐름도.
제3도는 본 발명의 실시예에 따른 메모리의 프로그램 동작에 대한 플로우 챠트.
제4a, 4b 및 제5도는 제1도중 트리밍 어드레스 레지스터의 구체회로도.
제6도는 제1도중 트리밍 카운터의 구체회로도.
제7도는 제1도중 트리밍 디코더의 구체회로도.
제8도는 제1도중 고전압 발생부의 구체회로도.
제9, 10도는 본 발명의 실시예에 따른 프로그램 횟수 및 고전압 레벨의 셋팅을 관련 회로들과 함께 설명하기 위해 도시된 동작들의 타이밍도.
제11도는 종래의 낸드 구조의 메모리 쎌들을 가지는 메모리 쎌 어레이의 일부분의 등가회로도.
본 발명을 불휘발성 반도체 메모리 장치에 관한 것으로 특히 불휘발성 반도체 메모리 장치의 고전압 레벨 최적화 회로 및 그 방법에 관한 것이다.
통상적으로, 낸드구조로된 쎌들을 가지는 EEPROM의 메모리 쎌 어레이는 행과 열의 매트릭스형으로 배열된 다수의 낸드쎌 유닛을 가지고 있다. 제11도는 통상의 낸드구조로된 쎌들을 가지는 메모리 쎌 어레이의 일부분의 등가회로도이다. 도면을 참조하면, 낸드 쎌 유닛들 NU1∼NUm의 각각은 드레인이 대응 비트라인에 접속된 제1선택트랜지스터(120)와 소오스가 공통 소오스라인 CSL에 접속된 제2선택트랜지스터(121)를 가지고 있다. 제1선택트랜지스터(120)의 소오스와 제2선택트랜지스터(121)의 드레인 사이에는 메모리 쎌 트랜지스터들(이하 메모리 쎌들이라 칭함) M1∼M8의 드레인 소오스 통로들(또는 채널들)이 직렬로 접속되어 있다. 동일열들에 배열된 제1선택트랜지스터들(120)의 게이트들과 메모리 쎌들 M1∼M8의 제어게이트들과 제2선택트랜지스터들(121)의 게이트들은 제1선택라인 SL1과 워드라인들 WL1∼WL8과 제2선택라인 SL2과 각각 접속되어 있다. 상기 제1 및 제2 선택트랜지스터들(120)과 (121) 및 메모리 쎌들 M1∼M8은 반도체 기판의 주표면에 형성된 P형 웰내에 형성된다. 각 낸드쎌 유닛의 제1선택트랜지스터(120)의 소오스와 메모리 쎌 M1의 드레인의 소오스 드레인 공통영역과 메모리 쎌들 M1∼M8의 소오스 드레인 공통 영역들 및 제2선택트랜지스터(121)의 드레인과 메모리 쎌 M8의 소오스의 드레인 소오스 공통 영역은 상기 P형 웰 내에 형성된다. 메모리 쎌들 M1∼M8의 각각의 채널 위에는 텐넬 산화막을 통하여 폴리 실리콘의 플로팅게이트가 형성되고 이 플로팅 게이트 위에는 중간 유전체 막을 통하여 폴리 실리콘 또는 고융점 금속의 실리사이드로 형성된 플로팅 게이트가 형성된다. 제1선택트랜지스터들(120)의 상기 P형 웰 내에 있는 드레인 영역들은 개구들을 통하여 고융점 금속 실리사이드 또는 금속으로 형성된 대응 비트라인들과 각각 접속되고, 제2선택트랜지스터들(121)의 상기 P형 웰 내에 형성된 소오스 영역은 고융점 금속 실리사이드 또는 금속으로 형성된 공통 소오스라인 CSL과 접속된다. 이들 메모리 쎌들을 프로그램 즉 데이터를 기입하기전에 소거가 행해진다.
메모리 쎌들의 소거는 상기 P형 웰 영역으로 소거전압, 예컨대 약 20볼트의 전압을 인가하고 워드라인들 WL1∼WL8로 기준전압, 예컨대 접지전압을 인가하는것에 의해 이루어진다. 그러므로 플로팅 게이트들에 저정된 전자들은 턴넬 산화막들을 통하여 상기 P형 웰 영역으로 빠져나오면서 메모리 쎌들은 인한스멘트 모우드의 트랜지스터들로 변경된다. 소거된 메모리 쎌들은 데이터 1을 저장하고 있다고 가정한다.
선택된 워드라인과 접속된 메모리 쎌들의 프로그램 즉 데이터 0의 기입은 상기 선택된 워드라인상에 프로그램전압, 예컨대 18볼트의 전압을 인가하고 데이터 0이 기입되는 메모리 쎌들의 소오스들과 드레인들을 기준전압, 예컨대 접지전압을 인가하는것에 의해 행해진다. 그러면 프로그램되는 메모리 쎌들의 플로팅 게이트는 턴넬 산화막들을 통하여 전자들을 축적하고 이들 메모리 쎌들은 디플레숀 모우드의 트랜지스터들로 변경된다.
상기와 같은 프로그램후, 선택된 메모리 쎌들의 설계된 일정 드레쉬홀드 전압값을 갖도록 성공적으로 프로그램되었는지를 검사하는 프로그램 검증동작이 행해진다. 그러한 소거, 프로그램 및 프로그램검증 기술은 본원 출원인에게 양도되고 1994년 8월 19일자로 공개된 한국공개특허번호 94-18870호에 개시되어 있다.
최근의 EEPROM의 용량은 점점 더 고밀도로 되어 가고 있고 따라서 상기 게이트 산화막과 상기 중간절연막의 폭과 두께, 채널영역의 폭과 길이 등과 같은 메모리 쎌의 크기도 줄어 가고 있다. 그러나 제조공정의 변하는 상기 게이트 산화막과 상기 중간 절연막 및 채널영역의 폭과 두께의 균일성을 보장할 수 없다. 그러므로 프로그램된 메모리 쎌들의 드레쉬 홀드 전압들은 불균일하게 된다. 만약 프로그램된 메모리 쎌들중 어느 하나라도 원하는 드레쉬 홀드 전압데 도달하지 못하면, 에러 데이터가 판독된다. 그러한 문제들을 해결하기 위하여, 선택된 메모리 쎌들이 성공적으로 프로그램되었는가를 판단하기 위한 프로그램 검증장치가 제안된 바 있다. 예를 들어 그러한 프로그램 검증기술은 전술한 한국공개특허번호 제94-18870호에 개시된바 있다.
상기한 바와 같은 소거 및 프로그램 동작 모우드를 가지는 불휘발성 반도체 메모리 장치에서, 소거나 프로그램 모우드를 수행하는데 걸리는 시간은 그러한 모우드에서 필요한 전압을 발생시키기 위한 내부의 고전압 발생기의 고전압 레벨과 메모리 쎌들의 턴넬 옥사이드 두께에 따른 커플링 비율에 의존한다. 이러한 고전압 레벨의 변화 및 제조공정시의 커플링 비율의 변화에 따라 메모리의 소거 또는 프로그램시간은 변화되는데, 이 변화는 메모리 장치의 성능을 저하시키는 요인이 된다. 여기서, 소거 또는 프로그램 시간의 변화는 상기 고전압 레벨이 변화에 민감하게 직결되므로 이 고전압 레벨을 보다 최적화 하는 것은 메모리 칩의 신뢰성 및 성능향상에 도움을 주는 것임을 알 수 있다. 다시 말하면, 메모리의 소거 또는 프로그램시간을 보다 단축하기 위해서는 처음에 인가해주는 시작 고전압 레벨을 충분한 레벨로서 바로 인가해주고 이를 단계적으로 올려주는 작업이 필요해진다.
따라서 본 발명의 목적은 메모리 쎌의 소거나 프로그램 동작 모우드에서 필요한 시작 고전압 레벨을 최적화하여 소거 또는 프로그램동작에 걸리는 시간을 최적화할 수 있는 불휘발성 반도체 메모리장치의 고전압 레벨 최적화 회로 및 그에 따른 방법을 제공함에 있다.
본 발명의 다른 목적은 소거 및 프로그램시 최적화된 고전압 레벨을 얻을 수 있어 제품의 신뢰성을 높일 수 있는 불휘발성 반도체 메모리를 제공함에 있다.
본 발명의 또다른 목적은 공정의 변화에 관계없이 소거 및 프로그램 시간의 변하를 최소화할 수 있는 불휘발성 반도체 메모리를 제공함에 있다.
상기와 같은 본 발명의 목적들을 달성하기 위하여 본 발명은 동일 메모리 쎌에 대한 소거 및 소거검증동작 또는 프로그램 및 프로그램 검증동작이 연속적으로 이루어지는 이이피롬에 있어서, 상기 소거 또는 프로그래동작이 반복될 때마다 소거 전압 또는 프로그램 전압을 시작레벨부터 점차높여 공급하기 위한 승압레벨 제어신호를 출력하는 루프횟수 계수회로와, 상기 승압레벨 제어시호에 응답하여 출력고전압이 점차 높아지는 고전압 발생회로와, 커팅가능한 다수의 퓨즈소자들을 변화시키기 위한 다수의 트리밍용 신호들을 상기 루프횟수 계수회로에 제공하며 상기 퓨즈소자들중 테스트의 결과로서 선택된 퓨즈의 커팅에 의해 실제의 동작모우드시 설정된 모우드의 동작시간에 적합한 시작레벨을 고정적으로 셋팅하기 위한 셋팅용 신호를 상기 어드레스에 응답하여 상기 루프횟수 계수회로에 제공하는 셋팅수단을 가짐을 특징으로 한다.
여기서, 상기 이이피롬은 다수의 플로팅 게이트형의 메모리쎌들과, 선택된 복수개의 메모리 쎌들을 프로그램하기 위한 프로그램수단과, 상기 선택된 복수개의 메모리 쎌들의 성공적으로 프로그램되었는가를 판단하기 위한 프로그램 검증수단을 가지는 불휘발성 반도체 메모리 장치일 수 있다.
상기 고전압 발생회로는 프로그램시 고전압인 프로그램 전압을 발생하기 위한 차아지 펌프와, 선택된 메모리쎌들이 성공적으로 프로그램되지 아니하였을때마다 상기 프로그램 전압이 소정 전압의 범위내에서 순차 증가하도록 상기 프로그램 전압의 레벨을 검출하기 위한 레벨검출기와, 상기 검출된 레벨과 기준전압과를 비교하고 비교신호를 발생하기 위한 차동증폭기 구조의 비교부와, 상기 비교부로부터 비교신호에 응답하여 상기 차아지 펌프를 활성화하기 위한 고전압 제어부로 이루어진다.
이하 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명에서에서 -1.8볼트의 드레쉬홀드 전압을 가지는 디플레숀 모우드의 N채널트랜지스터들(이하 D형 트랜지스터들이라 칭함)과 약 0.7볼트의 드레쉬홀드 전압을 가지는 인한스멘트 모우드의 N채널 모오스 트랜지스터들(이하 N형 트랜지스터들이라 칭함)과 약 -0.9볼트의 드레쉬홀드 전압을 가지는 P채널 모오스 트랜지스터들(이하 P형 트랜지스터들이라 칭함)이 사용된다.
제1도에 본 발명의 실시예에 따른 고전압 레벨 최적화 회로의 블록도가 도시되어 있다. 도면중 트리밍 카운터 202 및 트리밍 디코더 203는 소거 또는 프로그램동작이 반복될 때마다 소거전압 또는 프로그램 전압을 시작레벨부터 점차높여 공급하기 위한 승압레벨 제어신호를 출력하는 루프횟수 계수회로로서 작용한다. 차아지펌프 30, 레벨 검출기 40, 비교부 60, 및 제어부 70는 상기 고전압 발생회로에 포함된다. 트리밍 어드레스 레지스터 201는 커팅가능한 다수의 퓨즈소자들을 가지며 동작 테스트 모우드시 인가되는 어드레스에 응답하여 상기 시작레벨을 변화시키기 위한 다수의 트리밍용 신호들을 상기 루프횟수 계수회로에 제공하며 상기 퓨즈소자들중 테스트의 결과로써 선택된 퓨즈의 커팅에 의해 실제의 동작모우드시 설정된 모우드의 동작시간에 적합한 시작레벨을 고정적으로 셋팅하기 위한 셋팅용 신호를 상기 어드레스에 응답하여 상기 루프횟수 계수회로에 제공하는 상기 셋팅수단으로서 작용한다. 상기 레지스터 201는 어드레스 버퍼 10를 통해 인가되는 어드레스를 수신한다. 상기 트리밍 카운터 202는 프로그램의 횟수를 카운팅 하기 위해 프로그램 루프 펄스를 반도체 메모리 장치의 프로그램 판단회로로부터 수신한다.
제4a, 4b 및 제5도에는 제1도중 트리밍 어드레스 레지스터 201의 구체회로도가 도시된다. 제4a도는 다수의 카운팅신호들 TRDpgm0-2을 발생하는 회록블럭이다. 3부분으로 구성된 각각의 블록은 회로구성은 동일하지만 인가되는 어드레스가 각기 다르다. 첫번째 블록에는 어드레스 A4가, 두번째 블록에는 A5가 세번째 블록에는 A6가 각기 인가된다. 각각의 블록은 칩 인에이블 신호를 수신하는 인버터 I1, 퓨즈 F1, 엔모오스 트랜지스터 N1, 디플리션 모우드 트랜지스터 D1, 노아 게이트 NOR1, 인버터 I11, 어드레스를 수신하는 인버터 I12, 신호 Shvrst를 수신하는 인버터 I13, 및 전송 게이트 PT1, 2로 구성된다. 제4b도에는 신호 Φlchpgn를 발생하는 블록이 도시된다. 이는 3입력 낸드 게이트 NAND1와, 상기 신호 Shvrst를 인버팅하는 인버터 I1, 및 낸드 게이트 NAND2로 구성된다. 제5도에는 상기 제4a, 4b의 블록에서 제공되는 신호들을 수신하여 상기 카운팅 신호들 TRDpgm0-2을 생성하는 레지스터 블록 500, 501, 502이 도시된다. 상기 레지스터 블록은 3부분으로 나누어지며 각각의 블록구성은 동일하다. 각각의 블록은 인버터 510, 노아 게이트 511, 래치구성을 이루는 두개의 노아게이트 512, 513, 및 상기 래치의 출력을 반전하는 인버터 514로 구성된다.
제6도에는 제1도중 트리밍 카운터 202의 구체회로도가 도시된다. 도면중 상부에는 하나의 2진 단위 카운터의 구성이 나타나 있고 하부에는 카운터를 구성하는 각단(또는 스테이지)의 연결관계를 나타내고 있다. 하나의 단위 카운터의 구성은 루프 펄스 OSP에 입력이 연결된 인버터 I1, 게이트 단자로 각기 상기 인버터 I1의 출력과 상기 펄스 OSP를 수신하는 전송 게이트들 PT1-4, 각종 신호 Sapgm, TRDpgmi, TRDload를 수신하는 낸드 게이트 NA1-4, 인버터 I2들로 구성되어 출력 신호 RVpgmi 및 그 상보신호를 생성한다. 본 실시예에서는 상기 단위 카운터를 4단으로 구성하였는데, 그 연결관계는 하부에 도시된 바와 같은 카운터 블록 600-603으로 이루어진다.
제7도에는 제1도중 트리밍 디코더 203의 구체회로도가 도시된다. 본 발명의 실시예에 따라 다수의 트리밍용 신호 TRMpgm1-7를 발생하는 노아 게이트들 NOR1-7 및 트리밍용 신호 TRMpgm8을 발생하는 인버터 I1, 2 래치를 구성하는 노아 게이트 NO1, 2로 구성된다. 상기 디코더 203는 제1도의 레벨 검출기 40에 상기 신호들을 제공한다.
제8도에는 제1도중 고전압 발생회로 22의 구체회로도가 도시된다. 고전압 발생회로 22는 프로그램시 고전압인 프로그램 전압을 발생하기 위한 차아지 펌프 30와, 선택된 메모리쎌들이 성공적으로 프로그램되지 아니하였을때마다 상기 프로그램 전압이 소정 전압의 범위내에서 순차 증가하도록 상기 프로그램 전압의 레벨을 검출하기 위한 레벨검출기 40와, 상기 검출된 레벨과 기준전압과를 비교하고 비교신호를 발생하기 위한 차동증폭기 구조의 비교부 60와, 상기 비교부로부터 비교신호에 응답하여 상기 차아지 펌프를 활성화하기 위한 고전압 제어부 70로 구성된다.
상기 차아지 펌프 30는 소거나 프로그램 동작중 고전압 제어부 70로 부터 차이지 펌핑신호 ΦPpgm와 그 상보신호에 응답하여 프로그램 전압 Vpgm을 발생하는 작용을 한다. 상기 차아지 펌프 30는 차아지 펌핑방식을 사용하면서 전원공급전압 Vcc보다 높은 고전압의 프로그램전압 Vpgm을 발생하기 위한 통상의 회로이다. 상기 차아지 펌프는 노오드(1)에 Vcc-V소의 초기전압을 제공하기 위한 N형 트랜지스터(17)와, 노오드(1)과 출력 노오트(2) 사이에 채널들이 직렬로 접속된 N형 트랜지스터들(11)∼(16)과, 이 N형 트랜지스터들(11)∼(16)의 게이트들에 각각 접속된 모오스 캐패시터들(3)∼(8)로 구성된다. 상기 N형 트랜지스터들(11)∼(16)의 게이트들은 이들의 드레인들과 각각 접속되어 있고, 홀수번째 모오스 캐패시터들(3, 5, 7)의 드레인 소오스 공통점들과 짝수번째 모오스 캐패시터들(4, 6, 8)의 드레인 소오스 공통점들은 상기 차아지 펌핑신호 ΦPpgm와 이 상보신호에 각각 접속되어 있다.
상기 차아지 펌프 30의 출력 노오드(2)와 전원공급전압 Vcc사이에 D형 트랜지스터 DT의 채널이 직렬로 접속되어 있고, 상기 D형 트랜지스터의 게이트 및 드레인은 프로그램 제어신호 PGM와 전원공급전압 Vcc에 각각 접속되어 있다. 상기 D형 트랜지스터는 프로그램동작 종료시 상기 차이지 펌프 30로 부터의 프로그램 전압 Vpgm을 저원공급전압 Vcc로 방전하는 작용을 한다.
프로그램동작중 프로그램전압 Vpgm을 순차적으로 증가하기 위한 제1도의 레벨검출기 40는 상기 출력노오드(2)에 접속된다. 상기 검출기 40는 기준전압 Vss 예컨대 접지전압과 출력노오드(2)사이에 N형 트랜지스터(31)의 채널과 저항들 R1∼R8과 Rd과 Ru이 직렬로 연결되어 있고, 상기 N형 트랜지스터(31)의 게이트는 인버어터(32)를 통해 프로그램 제어신호 PGM와 접속된다. 상기 저항들 R8-1사이에는 트랜지스터들(33-39)의 채널들이 각각 연결되어 있다. 상기 트랜지스터들(33)∼(39)의 게이트들은 상기 트리밍신호들 TRMpgm1-8이 각각 접속되어 있다. 상기 트랜지스터들은 상기 저항들 R1-8을 순차로 바이패스하기 위한 바이패스수단들이다.
제8도에 도시된 제1도의 비교부 60는 프로그램 동작중 상기 접속노오드(N2)의 전압과 기준전압과 기준전압 Vpref을 비교하는 작용을 한다. 상기 비교부 60는 기준전압 Vss와 공통노오드(46)사이에 트랜지스터(46)사이에 트랜지스터(66)의 채널이 접속되고 이 트랜지스터(66)의 게이트는 인버어터(67)를 통해 프로그램 제어신호 PGM가 접속된다. 전원공급전압 Vcc와 상기 공통노오드(46)사이에는 P형 트랜지스터(69)와 N형 트랜지스터(64)의 채널들이 직렬로 접속된 제2가지가 병렬로 접속되어 있다. 상기 P형 트랜지스터들(68, 69)의 게이트들은 공통으로 접속된다. 상기 N형 트랜지스터(64)의 게이트에 상기 기준전압 Vpref이 인가된다. 상기 비교부 60는 전압 Vd〉Vpref일때 L상태를 출력하고 Vd〈Vpref일때 H상태를 출력한다.
고전압 제어부 70는 상기 비교부 60와 상기 차아지 펌프 30사이에 접속되고 상기 프로그램 전압 Vpgm이 소정의 일정 전압레벨을 유지하도록 제어하는 작용을 한다. 상기 제어부 70는 상기 비교부 60의 출력단에 한 입력단자에 접속되고 프로그램 제어신호 PGM가 인버어터(72)를 통해 타 입력단자에 접속된 낸드게이트(74)를 가지고 있다. 낸드게이트들(78)와 (80)의 제1입력단자들은 상기 낸드게이트(74)의 출력을 인버어터(76)를 통해 입력하고 이들의 제2입력단자들은 도시하지 아니한 링발진기로부터의 클럭펄스 ø(스캔)와 ø(스캔)를 각각 입력한다. (ø(스캔)는 ø(스캔)의 상보신호임) 상기 클럭펄스는 약 8MHZ의 주파수를 갖는다. 상기 낸드게이트들(78)과 (80)의 출력들은 인버어터들(82)과 (84)을 통해 차아지 펌프신호 ΦPpgm와 이 상보신호를 각각 출력한다.
Vd〉Vpref일때 상기 고전압 제어부 70는 비활성화되고 Vd〈Vpref일때 활성화된다. 그러므로 프로그램전압 Vpgm이 증가할때 Vd도 증가한다. 따라서 고전압 제어부는 비활성화되고 이에 의해 차아지 펌프 30는 프로그램전압 Vpgm을 감소시킨다. 마찬가지로 프로그램 전압 Vpgm이 감소하면, 상기 차아지 펌프 30는 상기 프로그램 전압 Vpgm을 증가시킨다. 그러므로 상기 프로그램전압 Vpgm은 설정된 전압레벨을 유지한다.
제3도에는 본 발명의 실시예에 따라 적용되는 반도체 메모리의 프로그램 동작에 대한 플로우 챠트가 도시된다. 제2도에는 본 발명의 실시예에 따른 최적화 테스트의 동작제어 흐름도가 나타나 있다.
제9, 10도는 본 발명의 실시예에 따른 프로그램 회수 및 고전압 레벨의 셋팅을 관련회로들과 함께 설명하기 위해 도시된 동작들의 타이밍도이다.
이하에서는 상기한 바와 같은 본 발명의 실시예의 구성에 의거하여 소거 및 프로그램시 최적화된 고전압 레벨을 얻는 동작을 예를들어 설명한다. 또한, 설명의 편으상 프로그램동작에 한정하여 설명하기로 한다.
먼저, 제3도를 참조하면, 제301단계에서 메모리 쎌로의 프로그램을 위해 반도체 메모리 장치내의 페이지 버퍼에는 예를들어 512바이트를 데이터를 로딩하기 위한 코멘드 80h가 인가되고 데이터가 들어오면, 제302단계에서 상기 페이지 버퍼에는 512바이트의 데이터가 로딩된다. 이어서, 제303단계에서 프로그램 코멘드 10h가 인가되면 제304단계에서 단위 프로그램 동작이 시작된다. 연속하여 제305단계에서 프로그램 검증이 이루어지며, 제306단계에서 검증의 결과가 체크된다. 따라서, 어느 하나의 메모리 쎌이 불충분하게 프로그램되었을 경우에 제308단계에서 루프의 횟수를 체크하여 정해진 검증횟수 이내이면 제309단계에서 횟수를 1증가 후 제310단계의 승압 프로그램전압으로 제304단계를 반복한다. 만약, 횟수가 증가하여 정해진 횟수에 도달해도 문턱전압이 프로그램시 정해진 셀 전압으로 가지않으면 제31단계로 간다. 제306단계에서 프로그램 검증이 성공적으로 되어 패스되면 제307단계로 간다. 여기서, 프로그램동작시에 프로그램 전압은 제310단계에 의해 단계적으로 ΔV만큼 증가됨을 알 수 있다. 본 발명에서는 이러한 프로그램 전압의 증가에 있어 테스트 모우드시에 여러가지의 레벨로서 시작 프로그램 전압레벨을 변화시킨 후 최적의 시작 레벨을 찾은 후에 퓨즈를 커팅하여 실제의 동작 모우시 최적의 시작 레벨로 부터 증가시켜나감에 의해 메모리 쎌이 최적의 시간내에 프로그램될 수 있게 하는 것이다.
상기의 설명이 보다 잘 이해될 수 있게 하기 위해, 제2도를 참조하면, 퓨즈를 커팅전 즉, 테스트시에 행하는 프로그램 테스트 동작에 대한 플로우가 도시된다. 제2도에서는 프로그램하는데 걸리는 목표 프로그램 시간을 최대 200마이크로 초라고 가정한다. 제201단계에서 트리밍을 위한 어드레스가 제1도의 어드레스 버퍼 10를 통해 어드레스 레지스터 201에 제공되는 단계이다. 이 어드레스는 제4도의 어드레스 입력단으로 인가된다. 이 것은 제10도의 타임구간 T11에서 이루어진다. 만약 테스트를 하기 위한 메모리 칩의 프로그램 타임이 예를들어 300마이크로 초를 가진다면 상기 프로그램 전압을 상향으로 조정하기 위한 어드레스를 인가해주어야 한다. 상기 어드레스의 인가 후 제202단계에서 고전압 시작레벨 셋팅 코멘드가 D5h로서 인가되면 제203단계의 자동 프로그램 모우드가 설정된다. 여기서, 상기 셋팅 동작은 제10도의 타임구간 T22에서 이루어지며, 자동 프로그램 모우드는 구간 T33에서 이루어진다. 제204단계는 상기 프로그램 모우드의 완료시 걸리는 프로그램 시간이 상기 설정된 시간이내에 있는 가를 체크하는 단계이다. 만약 상기 목표 프로그램시간 이내로 프로그램이 되었으면 제205단계가 수행되고, 아니면 제207단계가 수행된다. 상기 단계 205는 리셋 코멘드 F5h를 인가하는 단계이다. 만약, 목표 프로그램시간내에 프로그램이 수행되지 않으면 상기 어드레스는 제207단계에서 변경되고 제201단계가 수행되다. 즉, 이는 최적의 시작 레벨을 어드레스의 논리를 변경시켜 찾는 작업에 해당한다. 제205단계의 완료 후에는 실제의 프로그램 모우드시에 프로그래 시작전압 레벨을 고정하기 위한 퓨즈 커팅이 제206단계에서 진행된다. 상기 퓨즈의 커팅은 레이저 등의 광선에 의해 이루어지며, 이에 따라 제4a도내의 퓨즈들 중 대응 퓨즈가 커팅된다. 따라서, 상기한 제2도의 플로우시져에 의해 본 발명에서는 실제의 프로그램 시작시 최적화된 프로그램 시작전압을 항상 고정적으로 칩에 제공할 수 있으며, 이 시작 레벨은 상기한 바와 같이 검증의 횟수가 증가시마다 일정한 레벨로 단계적으로 상승된다.
본 발명의 실시예의 보다 구체적인 설명을 위해 이하에서는 제9도 및 제10도를 참조한다. 또한, 목표 프로그램 시간 및 테스트하기 위한 메모리 칩의 측정 프로그램 시간은 상기한 가정과 동일하며, 시작 레벨은 15.5볼트로 하고 0.5볼트 상황으로 조정시 200마이크로 초로 시간이 변화된다고 가정한다. 제9도에서, 구간 T1의 파워 업동안에 제4도에 인가되는 신호 Shvrst가 로우에서 하이로 천이하며, 제4b도의 신호 Φhvset는 로우를 유지한다. 따라서, 신호 Φlchpgm는 하이로 인에이블되어, 예비 카운팅 신호들 PTRDgpm0-2은 제9도의 파형신호들과 같이 각기 논리 레벨 H, H, L로 된다. 그러면, 카운팅 신호들 TRDpgm0-2의 논리는 LLH로 된다. 이 상태에서, 자동 프로그램 코멘드 신호 Sapgm가 프로그램 루프 제1구간 T2에서 하이로 천이되면 제6도의 신호 TRDload가 인에이블되어 2진 카운터의 출력 신호들 RVpgm0-3은 각기 제9도의 파형과 같이 논리 L, L, H, L로 된다. 따라서, 제7도의 트리밍 디코더 203의 출력신호중 TRMpgm4만이 하이로 활성화 된다. 이때 출력되는 프로그램 전압 Vpgm은 제8도에서 [(R5+R6+R7+R8+Rd+Ru)*Vpref] / (R5+R6+R7+R8+Rd) = 15.5V로 설정된다.
제9도의 신호파형 OSP는 제6도의 신호 OSP로서 제공되는 루프 펄스 신호이다. 상기 신호는 루프 횟수가 1회증가시 마다 발생되므로, 상기 신호의 천이 후에 상기 구간 T2에서 상기 2진 카운터의 출력 신호들 RVpgm0-3은 각기 논리 H, L, H, L로 된다. 따라서, 제7도의 트리밍 디코더 203의 출력신호중 TRMpgm5만이 하이로 활성화된다. 이때 제8도의 프로그램 전압 Vpgm은 [(R6+R7+R8+Rd+Ru)*Vpref] / (R6+R7+R8+Rd) = 16V로 설정된다. 즉, 루프횟수가 1회증가시 제2구간 T3에서는 0.5볼트 상향으로 조정설정된다. 따라서, 제9도에 으해 프로그램동작시에 프로그램 전압은 상기 제3도의 제310단계에 설명된 바와 같이 단계적으로 0.5볼트 만큼 증가됨을 알 수 있다.
이하에서는 프로그램 전압레벨을 변화시킨 후 최적의 시작 레벨을 찾은 후에 퓨즈를 커팅하여 실제의 동작 모우시 최적의 시작 레벨로 부터 증가시켜 나가도록 하는 것을 제10도를 참조하여 설명한다.
목표 프로그램시간을 만나기 위해 시작 레벨을 16볼트로서 주기 위해, 제4도의 어드레스 A2, A3, A4, A5, A6를 각기 H, H, H, L, H로서 인가한다. 따라서, 제4도의 예비 카운팅 신호들 PTRDgpm0-2은 제10도의 파형신호들과 같이 각기 논리 레벨 L, H, L로 된다. 그러면, 카운팅 신호들 TRDpgm0-2의 논리는 H, L, H로 된다. 이 상태에서, 자동 프로그램 코멘드 신호 Sapgm가 프로그램 루프 구간 T33에서 하이로 천이되면 제6도의 신호 TRDload가 인에이블되어 2진 카운터의 출력 신호들 RVpgm0-3은 각기 제10도의 파형과 같이 논리 H, L, H, L로 된다. 따라서, 제7도의 트리밍 디코더 203의 출력신호중 TRMpgm5만이 하이로 활성화 된다. 이때 출력되는 프로그램 전압 Vpgm은 제8도에서 [(R6+R7+R8+Rd+Ru)*Vpref] / (R6+R7+R8+Rd) = 16V로 설정된다. 즉, 16볼트를 프로그램시 시작 레벨로서 셋팅하고 횟수 증가시마다 0.5볼트씩 단계적으로 상승시키는 것이다. 따라서, 이 경우는 예비 카운팅 신호들 PTRDpgm0-2이 제10도의 파형신호들과 같이 각기 논리 레벨 L, H, L을 가지는 경우이므로, 커팅을 해야할 퓨즈는 신호 PTRDpgm0를 출력하는 블록내의 퓨즈이다. 이 퓨즈를 레이저로 커팅해두면 실제의 동작시에 항상 16볼트로 시작 레벨이 출발되어 그로부터 소정볼트만큼 소정횟수내에서 단계적으로 증가된다.
전술한 바와같이 본 발명에 따른 회로는 메모리 쎌의 소거나 프로그램 동작 모우드에서 필요한 시작 고전압 레벨을 최적화하여 소거 또는 프로그램동작에 걸리는 시간을 최적화하는 효과를 가진다. 즉, 처음에 인가해주는 시작 고전압 레벨을 충분한 레벨로서 바로 인가해주고 이를 단계적으로 올려주는 방식을 취함으로써 메모리의 소거 또는 프로그램시간이 보다 단축되는 것이다. 따라서, 소거 및 프로그램시 최적화된 고전압 레벨을 얻을 수 있어 제품의 신뢰성을 높일 수 있는 이점이 있다.

Claims (7)

  1. 다수의 플로팅게이트형의 메모리쎌들과, 선택된 복수개의 메모리쎌들을 프로그램하기 위한 프로그램수단과, 상기 선택된 복수개의 메모리쎌들의 성공적으로 프로그램되었는지를 판단하기 위한 프로그램 검증수단을 가지는 불휘발성 반도체 메모리에 있어서, 상기 프로그램동작이 반복될 때마다 프로그램 시작레벨부터 점차높여 공급하기 위한 승압레벨 제어신호를 출력하는 루프횟수 계수회로와; 상기 승압레벨 제어신호에 응답하여 출력고전압이 점차 높아지는 고전압 발생회로와; 커팅가능한 다수의 퓨즈소자들을 가지며, 동작 테스트 모우드시 인가되는 어드레스에 응답하여 상기 시작레벨을 변화시키기 위한 다수의 트리밍용 신호들을 상기 루프횟수 계수회로에 제공하며, 상기 퓨즈소자들중 테스트의 결과로써 선택된 퓨즈의 커팅에 의해 실제의 동작모우드시 설정된 모우드의 동작시간에 적합한 시작레벨을 고정적으로 셋팅하기 위한 셋팅용 신호를 상기 어드레스에 응답하여 상기 루프횟수 계수회로에 제공하는 셋팅부를 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 동일 메모리 쎌에 대한 소거 및 소거검증동작 또는 프로그램 및 프로그램 검증동작이 연속적으로 이루어지는 이이피롬에 있어서, 상기 소거 또는 프로그램동작이 반복될 때마다 소거전압 또는 프로그램 전압을 시작레벨부터 점차높여 공급하기 위한 승압레벨 제어신호를 출력하는 루프횟수 계수회로와, 상기 승압레벨 제어신호에 응답하여 출력고전압이 점차 높아지는 고전압 발생회로와, 커팅가능한 다수의 퓨즈소자들을 가지며 동작 테스트 모우드시인가되는 어드레스에 응답하여 상기 시작레벨을 변화시키기 위한 다수의 트리밍용 신호들을 상기 루프횟수 계수회로에 제공하며 상기 퓨즈소자들중 테스트의 결과로써 선택된 퓨즈의 커팅에 의해 실제의 동작모우드시 설정된 모우드의 동작시간에 적합한 시작레벨을 고정적으로 셋팅하기 위한 셋팅용 신호를 상기 어드레스에 응답하여 상기 루프횟수 계수회로에 제공하는 셋팅수단을 가짐을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서, 상기 이이피롬은 다수의 플로팅 게이트형의 메모리쎌들과, 선택된 복수개의 메모리 쎌들을 프로그램하기 위한 프로그램수단과, 상기 선택된 복수개의 메모리 쎌들이 성공적으로 프로그램되었는가를 판단하기 위한 프로그램 검증수단을 가지는 불휘발성 반도체 메모리 장치임을 특징으로 하는 반도체 메모리.
  4. 제2항에 있어서, 상기 고전압 발생회로는 프로그램시 고전압인 프로그램 전압을 발생하기 위한 차아지 펌프와, 선택된 메모리쎌들이 성공적으로 프로그램되지 아니하였을때마다 상기 프로그램 전압이 소정 전압의 범위내에서 순차 증가하도록 상기 프로그램 전압의 레벨을 검출하기 위한 레벨검출기와, 상기 검출된 레벨과 기준전압과를 비교하고 비교신호를 발생하기 위한 차동증폭기 구조의 비교부와, 상기 비교부로부터 비교신호에 응답하여 상기 차이지 펌프를 활성화하기 위한 고전압 제어부로 이루어짐을 특징으로 하는 반도체 메모리.
  5. 제2항에 있어서, 상기 루프횟수 계수회로는 2진 카운터로 이루어진 4단의 트리밍 카운터 및 상기 카운터에 연결된 트리밍 디코더로 구성됨을 특징으로 하는 반도체 메모리.
  6. 제2항에 있어서, 상기 셋팅 수단은 퓨즈 및 어드레스를 수신하는 인버터를 가지는 제1블럭과, 내부신호 Φlchpgm생성하는 제2블럭과, 카운팅 신호들 TRDpgm0-2을 생성하는 제3블럭으로 구성됨을 특징으로 하는 반도체 메모리.
  7. 프로그램전압이 발생되는 프로그램 동작과 프로그램 검증동작이 연속적으로 행해지는 불휘발성 반도체 메모리의 프로그램전압 발생방법에 있어서, 프로그램 전압을 소정 전압의 범위내에서 순차적으로 증가시킨 후 일정레벨을 유지하되, 실제의 동작모우드시 설정된 모우드의 동작시간에 적합한 시작레벨이 고정적으로 셋팅되어 있게 한 것을 특징으로 하는 프로그램 전압 발생방법.
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US08/762,495 US5801989A (en) 1995-12-11 1996-12-09 Method and apparatus for optimizing erase and program times for a non-volatile memory device
JP33126696A JP3648003B2 (ja) 1995-12-11 1996-12-11 不揮発性半導体メモリにおける高電圧発生方法と高電圧レベルの最適化回路及び最適化方法

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7489557B2 (en) 2006-12-13 2009-02-10 Samsung Electronics Co., Ltd. Methods for reducing write time in nonvolatile memory devices and related devices
US7529134B2 (en) 2005-09-01 2009-05-05 Samsung Electronics Co., Ltd. Flash memory devices configured to be programmed using variable initial program loops and related devices

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5687114A (en) 1995-10-06 1997-11-11 Agate Semiconductor, Inc. Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell
JP3114630B2 (ja) * 1996-10-03 2000-12-04 日本電気株式会社 不揮発性半導体メモリおよび書込み読出し方法
US5870335A (en) 1997-03-06 1999-02-09 Agate Semiconductor, Inc. Precision programming of nonvolatile memory cells
US6487116B2 (en) 1997-03-06 2002-11-26 Silicon Storage Technology, Inc. Precision programming of nonvolatile memory cells
US6052314A (en) * 1997-05-22 2000-04-18 Rohm Co., Ltd. EEPROM device
US6108238A (en) * 1997-09-11 2000-08-22 Kabushiki Kaisha Toshiba Programmable semiconductor memory device having program voltages and verify voltages
EP0913832B1 (en) * 1997-11-03 2003-07-23 STMicroelectronics S.r.l. Method for multilevel programming of a nonvolatile memory, and a multilevel nonvolatile memory
EP1088311B1 (de) * 1998-06-24 2002-05-22 Infineon Technologies AG Elektronische prüfungsspeichereinrichtung
US6282145B1 (en) 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
IT1313401B1 (it) * 1999-11-23 2002-07-23 St Microelectronics Srl Sistema per la gestione del trimming di fusibili integrati inserito in una struttura di scan test.
US6327183B1 (en) 2000-01-10 2001-12-04 Advanced Micro Devices, Inc. Nonlinear stepped programming voltage
US6269025B1 (en) 2000-02-09 2001-07-31 Advanced Micro Devices, Inc. Memory system having a program and erase voltage modifier
US6246610B1 (en) 2000-02-22 2001-06-12 Advanced Micro Devices, Inc. Symmetrical program and erase scheme to improve erase time degradation in NAND devices
US6219276B1 (en) * 2000-02-25 2001-04-17 Advanced Micro Devices, Inc. Multilevel cell programming
US6304487B1 (en) 2000-02-28 2001-10-16 Advanced Micro Devices, Inc. Register driven means to control programming voltages
US6295228B1 (en) 2000-02-28 2001-09-25 Advanced Micro Devices, Inc. System for programming memory cells
US6246611B1 (en) 2000-02-28 2001-06-12 Advanced Micro Devices, Inc. System for erasing a memory cell
US6396742B1 (en) 2000-07-28 2002-05-28 Silicon Storage Technology, Inc. Testing of multilevel semiconductor memory
US6738289B2 (en) * 2001-02-26 2004-05-18 Sandisk Corporation Non-volatile memory with improved programming and method therefor
KR100581512B1 (ko) * 2002-01-18 2006-05-22 삼성전자주식회사 캠코더의 무빙 데크 플레이트
KR100469153B1 (ko) * 2002-08-30 2005-02-02 주식회사 하이닉스반도체 강유전체 메모리 장치
JP4040405B2 (ja) 2002-09-20 2008-01-30 富士通株式会社 不揮発性半導体記憶セルの制御方法、および不揮発性半導体記憶装置
JP2004220711A (ja) * 2003-01-16 2004-08-05 Nec Micro Systems Ltd 半導体集積回路装置
KR100928738B1 (ko) * 2004-08-30 2009-11-27 스펜션 엘엘씨 반도체 장치, 반도체 장치의 테스트 방법 및 데이터 기록방법
US7656710B1 (en) 2005-07-14 2010-02-02 Sau Ching Wong Adaptive operations for nonvolatile memories
US7023737B1 (en) * 2005-08-01 2006-04-04 Sandisk Corporation System for programming non-volatile memory with self-adjusting maximum program loop
US7230854B2 (en) * 2005-08-01 2007-06-12 Sandisk Corporation Method for programming non-volatile memory with self-adjusting maximum program loop
KR100729359B1 (ko) * 2005-09-23 2007-06-15 삼성전자주식회사 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
US7457178B2 (en) * 2006-01-12 2008-11-25 Sandisk Corporation Trimming of analog voltages in flash memory devices
EP1850347A1 (en) * 2006-04-28 2007-10-31 Deutsche Thomson-Brandt Gmbh Method and device for writing to a flash memory
ATE511693T1 (de) * 2006-09-12 2011-06-15 Sandisk Corp Nichtflüchtiger speicher und verfahren für reduzierten lösch-/schreibzyklus während des abgleichs von eiingangsprogrammierungsspannung
US7599223B2 (en) * 2006-09-12 2009-10-06 Sandisk Corporation Non-volatile memory with linear estimation of initial programming voltage
US7606091B2 (en) * 2006-09-12 2009-10-20 Sandisk Corporation Method for non-volatile memory with reduced erase/write cycling during trimming of initial programming voltage
US7453731B2 (en) * 2006-09-12 2008-11-18 Sandisk Corporation Method for non-volatile memory with linear estimation of initial programming voltage
US7606077B2 (en) * 2006-09-12 2009-10-20 Sandisk Corporation Non-volatile memory with reduced erase/write cycling during trimming of initial programming voltage
JP4819951B2 (ja) * 2006-09-12 2011-11-24 サンディスク コーポレイション 初期プログラミング電圧の線形推定のための不揮発性メモリおよび方法
JP4908161B2 (ja) * 2006-11-16 2012-04-04 株式会社東芝 電源回路および半導体記憶装置
US7551482B2 (en) * 2006-12-27 2009-06-23 Sandisk Corporation Method for programming with initial programming voltage based on trial
US7570520B2 (en) * 2006-12-27 2009-08-04 Sandisk Corporation Non-volatile storage system with initial programming voltage based on trial
US8000151B2 (en) 2008-01-10 2011-08-16 Micron Technology, Inc. Semiconductor memory column decoder device and method
KR100953045B1 (ko) * 2008-05-23 2010-04-14 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
JP5072723B2 (ja) * 2008-06-11 2012-11-14 株式会社東芝 不揮発性半導体記憶装置
JP5217848B2 (ja) * 2008-09-29 2013-06-19 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
KR100974216B1 (ko) * 2008-10-14 2010-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 트리밍 회로
CN103700404A (zh) * 2012-09-27 2014-04-02 扬州稻源微电子有限公司 Eeprom的擦写操作方法、擦写控制电路以及rifd标签芯片
CN117789798B (zh) * 2023-12-28 2024-05-28 湖南进芯电子科技有限公司 一种Flash状态转换时间可调的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5440505A (en) * 1994-01-21 1995-08-08 Intel Corporation Method and circuitry for storing discrete amounts of charge in a single memory element
WO1995024057A2 (en) * 1994-03-03 1995-09-08 Rohm Corporation Low voltage one transistor flash eeprom cell using fowler-nordheim programming and erase
US5511021A (en) * 1995-02-22 1996-04-23 National Semiconductor Corporation Method for programming a single EPROM or flash memory cell to store multiple levels of data that utilizes a forward-biased source-to-substrate junction

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7529134B2 (en) 2005-09-01 2009-05-05 Samsung Electronics Co., Ltd. Flash memory devices configured to be programmed using variable initial program loops and related devices
US7489557B2 (en) 2006-12-13 2009-02-10 Samsung Electronics Co., Ltd. Methods for reducing write time in nonvolatile memory devices and related devices

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