KR0159455B1 - 반도체 집적회로장치 - Google Patents

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KR0159455B1
KR0159455B1 KR1019950005056A KR19950005056A KR0159455B1 KR 0159455 B1 KR0159455 B1 KR 0159455B1 KR 1019950005056 A KR1019950005056 A KR 1019950005056A KR 19950005056 A KR19950005056 A KR 19950005056A KR 0159455 B1 KR0159455 B1 KR 0159455B1
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야스오 이토
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사토 후미오
가부시키가이샤 도시바
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Abstract

[목적]
EEPROM에서의 최적치를 갖는 데이터를 기입용 및 소거용의 전압을 칩내에서 거의 자동적이면서 안정하게 발생할 수 있고, 제조후에서의 데이터 기입용 및 소거용의 전압의 설정·검사등에 요하는 시간의 단축을 도모한다.
[구성]
메모리셀에 대한 데이터의 기입 혹은 소거를 행한 후에 검증독출을 행하는 일련의 제어를 기입 혹은 소거가 올바르게 이루어질 때까지 필요에 따라 반복한 경우의 일련의 제어의 실행횟수를 나타내는 검증횟수 데이터를 필요에 따라 반복한 경우의 일련의 제어의 실행횟수를 나타내는 검증횟수 데이터를 보존하는 회로(86)와, 이 검증횟수 데이터를 미리 설정된 소정의 횟수를 나타내는 설정회수 데이터와 비교하여 비교결과에 따라 제어데이터에 의해 기입전압 혹은 소거전압용의 승압회로의 출력전압을 변화시킴과 더불어 그 제어데이터를 불휘발적으로 기억하는 회로(87,77,55,54,17)를 구비한 것을 특징으로 한다.

Description

반도체 집적회로 장치
제1도는 본 발명의 제1실시예에 따른 NAND셀형 EEPROM의 일부를 나타낸 회로도.
제2도는 제1도중의 기입전압발생용의 고전압발생회로의 일예를 나타낸 회로도.
제3도는 제1도중의 소거전압발생용의 고전압발생회로의 일예를 나타낸 회로도.
제4도는 제1도중의 중간전압발생용의 고전압발생회로의 일예를 나타낸 회로도.
제5도는 제1도중의 독출전압발생용의 고전압발생회로의 일예를 나타낸 회로도.
제6도는 제1도중의 각 고전압발생회로를 제어하기 위한 제어신호(SW0~SW7,SE0~SE7,SM0~SM7,SR0~SR7)의 발생회로의 일예를 나타낸 회로도.
제7도는 제2도의 기입전압발생용의 고전압발생회로에서 발생하는 기입전압의 최적치를 나타내는 제어데이터를 설정·기억하기 위한 제어회로의 일예를 나타낸 블럭도.
제8도는 제7도의 제어회로에 의한 기입전압설정을 위한 제어동작의 흐름의 일예를 나타낸 플로우차트.
제9도는 제7도중의 데이터 테이블에서의 입력[기입횟수의 계수치(n)]과 제어데이터출력기입전압(VPP) 설정치)과의 관계의 일에를 나타낸 도면.
제10도는 제7도중의 데이터 테이블에서의 입력[기입횟수의 계수치(n)]과 제어데이터출력(기입전압(VPP) 설정치)과의 관계의 다른 예를 나타낸 도면.
제11도는 NAND셀형의 EEPROM의 하나의 메모리셀을 나타낸 단면도.
제12도는 제11도의 메모리셀을 사용한 NAND셀의 회로도.
제13도는 종래의 고전압발생회로의 회로도.
제14도는 제13도의 고전압발생회로에서 사용되는 2상(相)의 클럭신호의 파형도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 메모리셀 어레이 11 : 메모리셀
12 : 선택게이트 13 : 어드레스 디코드회로
14 : 디코더 15 : 워드선 드라이버
16 : 비트선 드라이버 17,17a,18,18a : 고전압발생회로.
19 : 링발진기 20 : 승압회로
21 : 전압제한회로 22 : 전압설정회로
50 : 외부단자 51 : 레지스터
52 : 커맨드 디코더 53 : 제어회로
54 : 디코더 55 : 기억회로
77 : 기입회로 81 : 기입펄스 발생회로
82 : 센스앰프 85 : 데이터 비교회로
86 : 기입횟수 카운터회로 87 : 데이터 테이블
BL : 비트선 WL : 워드선
R9~R1 : 전압분할용 저항
[산업상의 이용분야]
본 발명은 메모리셀을 포함하고, 특히 데이터 기입용, 소거용의 고전압을 안정하게 발생하는 회로를 포함한 반도체 집적회로장치에 관한 것이다.
[종래의 기술]
EEPROM중에서 고집적화가 가능한 것으로서 메모리셀을 복수개 직렬접속한 NAND셀형의 EEPROM이 알려져 있다. 이 EEPROM에 있어서, 하나의 메모리셀은 제11도에 나타낸 바와 같이 반도체기판(90)에 소오스(91)와 드레인(92)을 형성하고, 더욱이 기판(90)상에 절연막을 매개해서 부유게이트(93)와 제어게이트(94)를 적층한 MOSFEt구조를 갖는다. 그리고, 제12도에 나타낸 바와 같이 복수개의 메모리셀(95)이 인접하는 것끼리에서 그 소오스, 드레인을 공용하는 형태로 직렬접속되어 NAND셀을 구성한다. NAND셀의 일단측 드레인은 선택게이트(96)를 매개해서 비트선(BL)에 접속되고, 타단측 소오스는 역시 선택게이트(97)를 매개해서 공통소오스선(S)에 접속되어 있다. 그리고, 이러한 메모리셀이 복수개 매트릭스형상으로 배열되어 EEPROM이 구성되고, 각 메모리셀의 제어게이트는 행방향으로 연속적으로 배설되어 워드선(WL)으로 된다.
다음에, 이러한 NAND셀형의 EEPROM에서의 종래의 데이터의 기입, 소거, 데이터의 독출동작에 대해 설명한다.
NAND셀에 대한 데이터의 기입은, 비트선(BL)으로부터 먼 쪽의 메모리셀로부터 순차적으로 행해진다. NAND셀의 메모리셀이 예컨대 n채널인 경우를 설명하면, 선택된 메모리셀의 제어게이트에는 승압된 기입전압(VPP; 20V정도)이 인가되고, 이 선택된 메모리셀보다 비트선측에 있는 비선택 메모리셀의 제어게이트 및 선택게이트에는 중간전압(VM; 10V정도)이 인가되며, 비트선(BL)에는 데이터에 따라 0V(예컨대 데이터 0) 또는 중간전압(VM; 예컨대 데이터 1)이 인가된다. 이 때, 비트선(BL)의 전압은 비선택 메모리셀을 전송되어 선택 메모리셀의 드레인까지 전달된다. 기입데이터가 0일 때는, 선택 메모리셀의 부유게이트(93)와 드레인(92)과의 사이에 고전계가 가해지고, 이 드레인(92)으로부터 선택 메모리셀의 부유게이트(93)로 전자가 터널주입되어 선택 메모리셀의 문턱치가 정방향으로 이동한다. 기입데이터가 1일 때에는 선택 메모리셀의 문턱치는 변화하지 않는다.
NAND셀에 대한 데이터의 소거는, NAND셀내의 모든 메모리셀에 대해 동시에 행해진다. 즉, 모든 메모리셀의 제어게이트(94), 모든 선택게이트(96,97)의 게이트에 0V가 인가되고, 도시하지 않은 p형 웰 및 n형 기판에 대해 승압된 소거전압(VE; 20V정도)이 인가된다. 이에 따라 모든 메모리셀에 있어서 부유게이트(93)의 전자가 p형 웰로 방출되어 문턱치가 부방향으로 이동한다.
NAND셀에 대한 데이터의 독출은, 선택된 메모리셀의 제어게이트(94)에 0V의 기준전압이 인가되고, 그 이외의 메모리셀의 제어게이트(94) 및 선택게이트(96,97)의 게이트에는 전원전압(Vcc; 예컨대 3.3V)이 인가되며, 선택 메모리셀에서 전류가 흐르는가 흐르지 않는가가 도시하지 않은 센스앰프에 의해 검출됨으로써 행해진다.
그런데, NAND셀형의 EEPROM에 있어서, 상기와 같은 기입전압(VPP), 중간전압(VM) 및 소거전압(VE)은 각각 전원전압(Vcc; 3.3V)을 승압하여 고전압을 얻는 고전압발생회로에 의해 형성된다. 이 고전압발생회로는, 종래 제13도에 나타낸 바와 같이 다단 종속접속된 우수개의 챠지펌프(charge pump)회로(101)로 이루어진 승압회로(102)와, 이 승압회로(102)내의 최종단의 챠지펌프회로에 접속된 전압제한회로(103)로 구성되어 있다.
상기 각 챠지펌프회로(102)는 각각 소오스, 드레인간의 일단 및 게이트가 3.3V의 전원전압(Vcc)에 접속된 MOSFET(104)와, 이 MOSFET(104)의 소오스, 드레인간의 타단에 소오스, 드레인간의 일단 및 게이트가 접속된 MOSFET(105) 및, 상기 MOSFET(104)의 소오스, 드레인간의 타단에 일단이 접속된 캐패시터(106)로 구성되어 있고, 전단의 MOSFET(105)의 소오스, 드레인간의 타단이 다음단의 MOSFET(105)의 소오스, 드레인간의 일단에 접속됨으로써, 복수개의 챠지펌프회로(101)가 종속접속되어 있다. 또, 각 챠지펌프회로(101)내의 캐패시터(106)의 타단에는 링발진기 등의 발진회로에서 얻어지는 제14도에 나타낸 바와 같은 2상(相)의 클럭신호(Ф1,Ф2)가 교대로 공급되고 있다.
상기 전압제한회로(103)는 직렬접속된 복수개(이 예에서는 2개)의 제너다이오드(107)로 구성되어 있다. 여기에서, 제너다이오드 1개당의 제너항복전압(VZ)이 예컨대 10V라고 하면, 전압제한회로(103)의 제한전압은 제18도와 같이 제너다이오드가 2개 설치되어 있는 경우에는 VPP 및 소거전압(VE)용의 20V로 되고, 1개의 경우에는 중간전압(VM)용의 10V로 된다.
그런데, 상기와 같은 NAND셀형의 EEPROM에 있어서, 데이터의 기입을 행하는 경우에, 사용되는 기입전압(VPP)이 높을수록 데이터의 기입에 요하는 시간을 단축할 수 있다. 그러나, 종래에는 이 전압을 무턱대고 높게 할 수 업고, 상한이 있었다. 그 이유는 다음과 같다.
만약 데이터의 기입시에 VPP를 너무 높게 하여 NAND셀에서 직렬접속된 복수개의 메모리셀의 도중의 메모리셀의 문턱치가 정방향으로 너무 이동하면, 데이터의 독출시에 이 메모리셀이 비선택 메모리셀로 되어 그 제어게이트에 3.3V의 전원전압이 인가되더라도 이 비선택 메모리셀이 온상태로는 되지 않아 선택 메모리셀로부터 데이터가 독출되지 않게 된다는 문제가 생긴다. 즉, 기입전압(VPP)을 너무 높게 하면, 데이터의 기입시에 과기록(over write)이 생긴다.
이러한 과기록은 외부의 온도변동에 의해서도 생긴다. 즉, 상기 제18도와 같은 구성의 고전압발생회로에 있어서, 어떤 온도 아래에서는 정규의 기입전압인 20V가 얻어져도 외부의 온도가 변동하여 제너다이오드(107)의 제너항복전압이 상승하면, VPP의 값도 상승한다. 따라서, 기입전압(VPP)이 20V일 때에 예컨대 100μ초의 기입시간에서 정규의 문턱치의 이동량이 얻어지고 있던 것이, VPP가 23V로 상승함으로써 100μ초의 기입시간에서는 문턱치의 이동량이 커져버린다.
이러한 과기록의 문제를 해결하기 위해, 인텔리전트 기록(intelligent write)방식이 개발되었다. 이 방식은, 기입전압(VPP)을 조금씩 상승시켜 데이터의 기입을 복수회에 걸쳐 행하는 것으로, 데이터의 기입 및 기입후의 독출동작을 반복하여 행하는 것이다. 그리고 독출된 데이터가 기입데이터와 같아진 때에 기입동작을 종료시킨다.
한편, 상기와 같은 NAND셀형의 EEPROM에 있어서, 기입전압(VPP)이나 소거전압(VE)을 최적치로 설정하는 것이 곤란하였다. 즉, EEPROM의 제조시에서의 메모리셀의 터널산화막두께나 부유게이트·제어게이트간의 층간절연막의 가공의 오차, 혹은 메모리셀 트랜지스터의 가공오차 등에 의해 기입, 소거시에서의 터널산화막과 층간절연막과의 용량결합비가 변동하므로, 기입전압(VPP)이나 소거전압(VE)의 최적치는 제조로트(lot)마다, 반도체 웨이퍼마다, 더 나아가서는 반도체 칩마다 다른 상태로 된다. 이러한 VPP나 VE 의 최적치의 설정이 곤란해진다는 문제는, 금후 메모리셀의 미세화가 진행됨에 따라 점점 현저해질 것이라고 예상된다.
또한, 본원 발명자들은 이미 VPP나 VE의 안정화를 도모하기 위해 VPP나 VE의 온도의존성을 억제할 수 있는 회로라던가. EEPROM의 제조후에 외부로부터 VPP나 VE를 조정할 수 있는 회로를 제안했지만, 이들 제안은 상기한 바와 같은 문제를 해결하기에는 반드시 충분한 것은 아니다.
[발명이 해결하고자 하는 과제]
본 발명은 상기한 사정을 감안하여 이루어진 것으로, 최적치를 갖는 데이터 기입용 및 소거용의 전압을 칩내에서 거의 자동적이면서 안정하게 발생할 수 있고, 제조후에서의 데이터 기입용 및 소거용의 전압의 설정·검사 등에 요하는 시간의 단축을 도모할 수 있으며, 필요에 따라 데이터 기입용 및 소거용의 전압치를 용이하게 변경할 수 있는 반도체 집적회로장치를 제공함에 그 목적이 있다.
[과제를 해결하기 위한 수단]
상기 목적을 달성하기 위해 제1발명의 반도체 집적회로장치는, 전원전압을 승압하는 승압수단과, 이 승압수단의 출력단에 접속되어 상기 승압수단의 출력전압을 임의의 값으로 설정하는 전압설정수단, 부유게이트 및 제어게이트를 갖춘 MOSFET로 이루어지고, 상기 전압설정수단에 의해 설정된 전압이 사용됨으로써 데이터의 기입 혹은 소거가 행해지는 메모리셀, 상기 메모리셀에 대한 데이터의 기입 혹은 소거를 행한 후에 상기 메모리셀의 기억 데이터의 독출을 행함으로써 상기 데이터의 기입 혹은 소거가 올바르게 이루어져 있는가 어떤가를 검증하는 일련의 제어를 행하고, 이 일련의 제어를 상기 기입 혹은 소거가 올바르게 이루어질 때까지 필요에 따라 반복하며, 상기 일련의 제어의 실행횟수를 나타내는 검증횟수 데이터를 보존하는 검증제어수단, 이 검증제어수단에서 보존된 검증횟수 데이터를 미리 설정된 소정의 횟수를 나타내는 설정횟수 데이터와 비교하여 비교결과에 따라 상기 전압설정수단을 제어함으로써 상기 승압 수단의 출력전압을 변화시키는 전압제어수단 및, 이 전압제어수단에 의해 상기 전압설정수단을 제어하기 위한 제어데이터를 불휘발적으로 기억하는 기억수단을 구비한 것을 특징으로 한다.
제2발명의 반도체 집적회로장치는, 전원전압을 승압하는 승압수단과, 이 승압수단의 출력단에 일단이 접속되어 상기 승압수단의 출력전압을 일정치로 제한하는 전압제한수단, 이 전압제한수단의 타단에 접속되어 이 전압제한수단의 타단의 전압을 임의로 설정하는 전압설정수단, 각각 부유게이트 및 제어게이트를 갖춘 복수의 MOSFET가 직렬접속되어 구성된 NAND형 메모리셀, 이 메모리셀의 각 제어게이트에 접속된 워드선 및, 상기 승압수단의 출력단에 접속되어 이 출력단에 발생하는 전압을 어드레스입력에 따라 상기 워드선에 선택적으로 공급제어하는 어드레스 디코드수단을 구비한 것을 특징으로 한다.
제3의 반도체 집적회로장치는, 전원전압을 승압하여 소정의 중간전위를 발생하는 중간전위 발생수단과, 이 중간전위 발생수단의 출력전압을 제어데이터에 기초하여 임의의 값으로 설정하는 전압설정수단, 이 전압설정수단에 장치외부로부터 인가되는 제어데이터 또는 장치내부에 불휘발적으로 기억된 제어데이터를 선택적으로 공급하는 선택수단, 부유게이트 및 제어게이트를 갖춘 MOSFET로 이루어진 메모리셀이 매트릭스형상으로 배열된 메모리셀 어레이, 이 메모리셀 어레이의 메모리셀을 선택제어하기 위한 복수의 워드선 및, 상기 메모리셀 어레이의 메모리셀과의 사이에서 데이터를 주고 받기 위한 복수의 비트선을 구비하고, 상기 메모리셀 어레이에 대한 데이터의 기입시 혹은 독출시에 소정의 비트선 혹은 워드선에 상기 중간전위 발생수단의 출력전압이 공급되는 것을 특징으로 한다.
[작용]
상기와 같이 구성된 제1발명의 반도체 집적회로장치에 의하면, 메모리셀에 대한 데이터의 기입 혹은 소거를 행한 후에 상기 메모리셀의 기억데이터의 독출을 행함으로써 데이터의 기입 혹은 소거가 올바르게 이루어져 있는가 어떤가를 검증하는 일련의 제어를 행하고, 이 일련의 제어를 기입 혹은 소거가 올바르게 이루어질 때까지 필요에 따라 반복하며, 일련의 제어의 실행횟수(검증횟수)를 보존한다.
그리고, 상기 검증횟수를 소정의 설정횟수와 비교하고, 비교결과에 따라 전압설정수단을 제어하기 위한 제어데이터를 설정하여 상기 승압수단의 출력전압(기입전압 혹은 소거전압)이 최적치로 되도록 자동적으로 조정제어함과 더불어, 이 제어데이터를 불휘발성 기억수단에 기억해둔다. 이 경우, 검증횟수가 설정횟수보다 많으면 기입 혹은 소거의 능력을 높게 하기 위해 상기 승압수단의 출력전압이 높아지도록 제어하고, 검증횟수가 설정횟수보다 적으면 기입 혹은 소거의 능력을 낮게 하기 위해 상기 승압수단의 출력전압이 낮아지도록 제어함으로써, 승압수단의 출력전압이 최적치로 되도록 자동적으로 제어하는 것이 가능하게 된다. 이후는, 이 기억한 제어데이터에 기초하여 기입전압 혹근 소거전압을 자동적으로 최적치로 설정할 수 있으므로, 제조후에서의 기입전압 혹은 소거전압의 조정·검사 등에 요하는 시간의 단축을 도모하는 것이 가능하게 된다.
또, 필요에 따라 횟수비교결과와 제어데이터설정치와의 대응관계를 변경함으로써, 기입전압 혹은 소거전압의 값을 용이하게 변경하는 것이 가능하게 된다.
제2발명의 반도체 집적회로장치에 의하면, 제1발명의 반도체 집적회로장치에서의 승압수단의 출력전압이 NAND형 메모리셀의 워드선에 공급됨으로써, NAND형 메모리셀에서의 데이터의 기입시에 워드선전압의 값의 최적화를 도모할 수 있다.
제3발명의 반도체 집적회로장치에 의하면, 메모리셀 어레이에 대한 데이터의 기입시에, 기입이 행해지지 않은 비트선 및 선택되지 않은 워드선에 공급되는 중간전위를 최적치로 설정하는 것이 가능하게 된다. 또, 상기 메모리셀 어레이에 대한 데이터의 독출시에, 선택되지 않은 워드선에 공급되는 중간전위를 최적치로 설정하는 것이 가능하게 된다.
[실시예]
이하, 도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
제1도는 본 발명을 NAND셀형의 EEPROM에 실시한 본 발명의 제1실시예의 구성을 나타낸 회로도이다.
제1도에 있어서, 메모리셀 어레이(10)는 제12도를 참조하여 전술한 바와 같이 각각 부유게이트와 제어게이트를 갖춘 N채널 MOSFET로 이루어진 메모리셀(11)이 복수개 직렬로 접속되어 이루어진 NAND셀과, 이 NAND셀의 양단측에 직렬로 접속된 N채널 MOSFET로 이루어진 2개의 선택게이트(12)가 전체적으로 매트릭스형상으로 배열되어 형성되어 있다.
복수의 워드선(WL)은 동일행의 메모리셀(11)의 각 제어게이트에 공통으로 1개씩 접속되고, 각 NAND셀의 일단측 드레인에 접속된 선택게이트(12)는 비트선(BL)에, 각 NAND셀의 타단측 소오스에 접속된 선택게이트(12)는 공통소오스선(S)에 접속되어 있다.
어드레스 디코드회로(13)는, 입력 어드레스신호를 디코드하는 디코더(14)와, 이 디코더(14)의 출력에 따라 상기 워드선(WL)에 소정의 전압을 공급하는 워드선 드라이버(15)로 구성되어 있고, 데이터의 기입시, 소거시 및 데이터의 독출시에 각각 어드레스신호에 기초하여 상기 복수의 워드선(WL)을 선택구동한다.
상기 워드선 드라이버(15)에는, 예컨대 3.3V의 전원전압(Vcc) 및 0V의 기준전압 외에, 예컨대 20V의 기입전압(VPP), 예컨대 22V의 소거전압(VE), 예컨대 10V의 중간전압(VM), 데이터의 독출시에 비선택 메모리셀의 제어게이트에 인가하기 위한 낮은 중간전위(예컨대 4V)의 독출전압(VRE)이 공급된다. 비트선 드라이버(6)는, 전원전압(Vcc) 및 중간전압(VM)이 공급된다.
4개의 고전압발생회로(17,17a,18,18a)는 각각 대응하여 상기 기입전압(VPP), 소거전압(VE), 중간전압(VM), 독출전압(VRE)을 발생하는 것으로, 이들은 거의 동일하게 구성되어 있다.
여기에서, 상기 4개의 고전압발생회로중 기입전압(VPP) 발생용의 고전압발생회로(17)를 대표적으로 설명한다. 이 기입전압(VPP) 발생용의 고전압발생회로(17)는 링발진기(19), 승압회로(20), 전압제한회로(21) 및 전압설정회로(22)로 구성되어 있다.
상기 승압회로(20)는 전원전압(Vcc)을 승압하여 고전압을 얻는 것으로, 예컨대 제13도를 참조하여 전술한 바와 같이 챠지펌프회로를 이용하여 구성되어있다. 상기 링발진기(19)는 소정주기로 발진하여 상기 승압회로(20)에서 사용되는 2상의 클럭신호(Φ1,Φ2; 제14도 참조)를 각각 발생한다.
상기 승압회로(20)의 출력단에는 전압제한회로(21)의 일단이 접속되어 있고, 승압회로(20)에서 얻어진 고전압은 전압제한회로(21)에 의해 일정치로 제한된다. 또, 상기 전압제한회로(21)의 타단에는 전압설정회로(22)가 접속되어 있고, 이 전압설정회로(22)에 의해 전압제한회로(21)의 타단의 전압이 임의로 설정된다. 이에 따라, 기입전압(VPP)의 값이 자유로이 변경되도록 되어 있다.
제2도는 제1도중의 기입전압(VPP) 발생용의 고전압발생회로(17)내의 전압 제한회로(21) 및 전압설정회로(22)의 상세한 구성을 나타낸 회로도이다.
전압제한회로(21)는, 각 캐소드가 상기 승압회로(20)의 출력단측으로 향한 상태(역방향의 상태)로 직렬접속된 3개의 제너다이오드(23)로 구성되어 있다. 여기에서, 각 제너다이오드(23)의 제너항복전압(VZ)은 그 온도특성이 거의 없는 예컨대 5V근방의 값으로 설정되어 있다. 이 VZ의 값은 바람직하게는 4~7V의 범위의 값으로 설정된다. 따라서, 이 전압제한회로(21)에서의 제너항복전압은 15V 정도이다.
전압설정회로(22)는 전압발생회로(24), 전압비교회로(25), 참조용 전압발생회로(26) 및 전압강하용 N채널 MOSFET(27)로 구성되어 있다.
상기 전압발생회로(24)는, 상기 전압제한회로(21)의 타단과 0V의 기준전압과의 사이에 직렬접속된 9개의 전압분할용의 저항(R9~R1)과, 이들 각 저항의 직렬접속점에 각각의 일단이 접속되고, 타단이 공통접속된 8개의 CMOS 트랜스퍼 게이트(28)로 구성되어 있다. 상기 8개의 CMOS 트랜스퍼 게이트(28)의 N채널 및 P채널측의 게이트에는 각각 대응하여 상보적인 1쌍의 제어신호(SW0,/SW0; 단 /는 반전을 의미한다. ~SW7,/SW7)가 공급된다.
즉, 상기 전압설정회로(22)에서는 상기 전압제한회로(21)의 타단의 전압(VA)과 기준전압과의 사이의 전위차가 9개의 저항(R9~R1)에 의해 8가지로 분할되고, 제어신호(SW0,/SW0~SW7,/SW7)에 따라 어느 하나의 트랜스퍼 게이트(28)가 도통제어됨으로써, 분할된 8가지의 전압의 어느 하나가 선택된다.
상기 전압비교회로(25)는 P채널 MOSFET(29,30) 및 N채널 MOSFET(31,32,33)로 이루어진 차동형의 연산증폭회로이고, 상기 전압발생회로(24)에서 선택된 전압(VB)이 한쪽의 구동용 MOSFET인 N채널 MOSFET(31)의 게이트에 공급된다. 그리고, 다른쪽의 구동용 MOSFET인 N채널 MOSFET(32)의 게이트에는 참조용 전압발생회로(26)에서 발생되는 후술하는 참조용 전압(VR)이 공급되고, 이 전압 비교회로(25)에서 양전압(VB,VR)이 비교된다.
여기에서, 상기 전압비교회로(25)내의 N채널 MOSFET(33)의 게이트에는 제어신호(VON)가 공급되고, 이 신호(VON)가 1레벨(3.3V)로 되어 MOSFET(33)가 도통한 때에 전압비교회로(25)의 비교동작이 행해진다. 또, 이 신호(VON)의 논리레벨은 이 EEPROM에서의 데이터의 기입/독출제어신호(R/W)에 기초하여 설정된다.
상기 참조용 전압발생회로(26)는 상기 중간전압(VM) 발생용의 고전압발생회로(18)로부터 공급되는 중간전압(VM)이 직렬접속된 2개의 제너다이오드(34,35)에 의해 2분할되고, 더욱이 이 2분할된 전압이 직렬접속된 2개의 저항(36,37)에 의해 그 저항비에 따라 분할됨으로써, 상기 참조용 전압(VR)을 안정하게 발생한다.
상기 전압강하용 MOSFET(27)의 드레인은 상기 전압제한회로(21)의 타단에 접속되고, 소오스는 기준전압에 접속되며, 그 게이트에는 상기 전압비교회로(25)의 출력전압이 공급된다. 즉, 이 MOSFET(27)는 전압비교회로(25)의 출력에 따라 게이트가 제어됨으로써, 그 드레인·소오스간의 도통저항이 변화하고, 그 도통저항에 따라 드레인·소오스간의 강하전압의 값이 변화하며, 그 결과 상기 전압제한회로(21)의 타단의 전압(VA)이 설정된다.
또한, 상기 전압제한회로(21)의 타단과 전압비교회로(25)내의 MOSFET(31)의 게이트와의 사이에는 발진방지용의 캐패시터(38)가 접속되어 있다.
다음에, 제1도, 제2도의 회로에서의 기입전압(VPP) 발생용의 고전압발생회로(17)의 동작을 설명한다.
전원이 투입된 후에, 링발진기(19)가 발진동작을 개시하고, 상기 클럭신호(Φ1,Φ2)가 승압회로(20)에 공급됨으로써 전원전압(Vcc)의 승압이 시작된다. 그리고, 승압회로(20)의 출력전압이 충분히 높아진 때, 전압제한회로(21)에 의해 승압회로(20)의 출력전압이 1개의 제너다이오드의 제너항복전압의 3배의 전압, 즉 5V×3=15V와, 이 전압제한회로(21)의 타단의 전압인 VA 와의 합전압인 (15V+VA)로 제한된다.
이제 만약 제어신호(SW3,/SW3)가 각각 1레벨(3.3V), 0레벨(0V)로 되어있다고 하면, 제2도중의 전압발생회로(24)내에서는 이 제어신호(SW3,/SW3)가 게이트에 입력되고 있는 1개의 CMOS 트랜스퍼 게이트(28)가 도통한다. 이 때, 다른 CMOS 트랜스퍼 게이트는 전부 비도통으로 되어 있다. 이 때, 전압발생회로(24)의 출력전압(VB)은 다음식으로 주어진다.
또, 연산증폭회로의 일반적인 작용에 의해 전압비교회로(25)의 양입력전압(VB,VR)은 같아지므로, R1+R2+R3+R4+R5=RA, R6+R7+R8+R9=RB로 하면, VA는 다음식으로 주어진다.
상기 (2)식에 의하면, (RB/RA)의 값을 변경함으로써 VA의 값을 변경할 수 있고, 이에 따라 VPP의 값을 자유로이 변경할 수 있다. 또, (RB/RA)의 값은 전압발생회로(24)내의 8개의 CMOS 트랜스퍼 게이트(28)의 어느것을 도통시키는가에 따라 결정되고, 이들 CMOS 트랜스퍼 게이트(28)의 도통제어는 제어신호(SW0,/SW0~SW7,/SW7)의 논리레벨의 설정에 따라 이루어진다.
이제, 참조용 전압(VR)이 예컨대 2.5V로 설정되어 있고, (RB/RA)의 값이 1로 설정되어 있다고 하면, VA의 값은 상기 (2) 식에 의해 5V로 되고, 따라서 이 경우에는 VPP=(15V+VA)=(15V+5V)=20V로 된다.
상기 전압제한회로(21)에서의 제한전압은 온도특성이 거의 없는 3개의 제너다이오드(23)에 의해 결정되기 때문에, 이 전압제한회로(21)에서의 제너항복 전압인 15V는 온도변동에 대해 거의 변화하지 않는다. 또, 전압제한회로(21)의 타단의 전압도 온도특성이 거의 없는 참조용 전압(VR)에 기초하여 생성되므로, 이것도 온도변동에 대해 거의 변화하지 않는다. 따라서, VPP의 값은 온도변동에 대한 변화가 적고, 또한 어떤 범위내에서 자유로이 그 값을 변경할 수 있다.
제3도는 제1도중의 소거전압(VE) 발생용의 고전압발생회로(17a)내의 전압제한회로(21) 및 전압설정회로(22)의 상세한 구성을 나타낸 회로도이다.
이 회로는 제2도를 참조하여 전술한 회로와 비교하여, VE가 VPP와 다르면, 전압분할용의 저항(R9~R1) 및 참조전압(VR) 빌생용의 저항(36,37)의 값이 다르다. 그리고, 전압제한회로(21)에 의해 승압회로(20)의 출력전압[소거전압(VE)]이 1개의 제너다이오드(23)의 제너항복전압의 3배의 전압, 즉 5V×3=15V와, 이 전압제한회로(21)의 타단의 전압인 VA(예컨대 7V로 설정된다)와의 합전합인 22V로 제한된다.
여기에서, 소거전압(VE)의 값은 제어신호(SW0,/SW0~SW7,/SW7)의 논리레벨의 설정에 따라 전압발생회로(24)내의 8개의 CMOS 트랜스퍼 게이트(28)의 어느것을 도통시키는가에 따라 자유로이 변경할 수 있다.
제4도는 제1도중의 중간전압(VM) 발생용의 고전압발생회로(18)내의 전압제한회로(21) 및 전압설정회로(22)의 상세한 구성을 나타낸 회로도이다.
이 회로는 제2도를 참조하여 전술한 회로와 비교하여, 전압분할용의 저항(R9~R1) 및 참조전압(VR) 발생용의 저항(36,37)의 값과, 전압제한회로(21)가 1개의 제너다이오드(23)로 이루어진 점이 다르다. 그리고, 승압회로(20)의 출력전압[중간전압(VM)]이 전압제한회로(21)의 1개의 제너다이오드(23)의 제너항복전압(5V)과, 이 전압제한회로(21)의 타단의 전압인 VA(예컨대 5V로 설정된다)와의 합전압인 10V로 제한된다.
여기에서, 중간전압(VM)의 값은 제어신호(SW0,/SW0~SW7,/SW7)의 논리레벨의 설정에 따라 전압발생회로(24)내의 8개의 CMOS 트랜스퍼 게이트(28)의 어느것을 도통시키는가에 따라 자유로이 변경할 수 있다.
제5도는 제1도중의 독출전압(VRE) 발생용의 고전압발생회로(18a)내의 전압제한회로(21) 및 전압설정회로(22)의 상세한 구성을 나타낸 회로도이다.
이 회로는 제2도를 참조하여 전술한 회로와 비교하여, 전압분할용의 저항(R9~R1) 및 참조전압(VR) 발생용의 저항(36,37)의 값이 다르며, 더욱이 전압제한회로(21)가 생략되고, 승압회로(20)의 출력전압에 직접 전압강하용 MOSFET(27)의 드레인이 접속되어 있는 점이 다르다. 그리고, VA가 예컨대 4V로 설정됨으로써, 승압회로(20)의 출력전압[독출전압(VRE)]이 4V로 설정된다.
여기에서, 독출전압(VRE)의 값은 제어신호(SW0,/SW0~SW7,/SW7)의 논리레벨의 설정에 따라 전압발생회로(24)내의 8개의 CMOS 트랜스퍼 게이트(28)의 어느것을 도통시키는가에 따라 자유로이 변경할 수 있다.
한편, 제1도중의 4개의 고전압발생회로(17,17a,18,18a)에 대해 링발진기(19)를 1개만 설치하고, 클럭신호(Φ1,Φ2)를 4개의 고전압발생회로(17,17a,18,18a)에서 공통으로 사용하도록 해도 좋다. 또한, 상기 실시예회로에서는 참조전압(VR)은 VPP, VE, VRE발생을 위해 각각 개별로 설치하는 구성으로 하고 있지만, 참조용 전압발생회로(26)는 1개만 설치하고, VPP, VE, VRE에서 공용하도록 해도 좋다. 또, 제2도~제5도중의 8개의 CMOS 트랜스퍼 게이트(28) 대신에 NMOS 트랜지스터 단독 혹은 PMOS 트랜지스터 단독으로 이루어진 트랜스퍼 게이트를 사용해도 좋다. 단, 이 경우, NMOS 트랜지스터 혹은 PMOS 트랜지스터의 문턱치전압에 의한 전송전압강하를 방지하기 위해 그 게이트에는 전원전압(Vcc)과는 다른 전압을 가할 필요가 있다.
다음에, 제1도의 EEPROM에서의 데이터의 기입, 소거, 독출의 기본동작을 설명한다.
데이터의 기입, 소거, 데이터의 독출시에 워드선 드라이버(15) 및 비트선 드라이버(16)는 워드선(WL) 및 비트선(BL)에 대해 소요의 전압을 각각 선택적으로 공급한다.
즉, NAND셀에 대한 데이터의 기입은, 제12도를 참조하여 전술한 바와 같이 비트선으로부터 먼 쪽의 메모리셀로부터 순차적으로 행해진다. 선택된 메모리셀의 제어게이트에는 기입전압(VPP)이 인가되고, 이것보다 비트선측에 있는 비선택 메모리셀의 제어게이트 및 선택게이트에는 중간전압(VM)이 인가되며, 비트선에는 데이터에 따라 0V 또는 중간전압(VM)이 인가된다. 이 때, 비트선의 전압은 비선택 메모리셀을 전송되어 선택 메모리셀의 드레인까지 전달되는데, 기입데이터가 0일 때는 선택 메모리셀의 부유게이트와 드레인과의 사이에 고전계가 가해지고, 드레인으로부터 부유게이트로 전자가 터널주입되어 문턱치가 정방향으로 이동한다. 또, 기입데이터가 1일 때에는 문턱치는 변화하지 않는다.
NAND셀에 대한 데이터의 소거는, NAND셀내의 모든 메모리셀에 대해 동시에 행해진다. 즉, 모든 제어게이트, 선택게이트의 게이트에 0V가 인가되고, 도시하지 않은 p형 웰 및 n형 기판에 대해 승압된 소거전압(VE)이 인가된다. 이에 따라 모든 메모리셀에 있어서 부유게이트의 전자가 p형 웰로 방출되어 문턱치가 부방향으로 이동한다.
NAND셀에 대한 데이터의 독출은, 선택된 메모리셀의 제어게이트에 0V의 기준전압이 인가되고, 그 이외의 메모리셀(비선택 메모리셀)의 제어게이트에는 독출전압(VRE)이 인가되며, 선택게이트에는 전원전압(Vcc; 예컨대 3.3V)이 인가되고, 선택 메모리셀에서 전류가 흐르는가 흐르지 않는가가 도시하지 않은 센스앰프에 의해 검출됨으로써 행해진다.
한편, 종래의 EEPROM에서의 데이터의 독출시에는, 비선택 메모리셀의 제어게이트에 인가되는 전압은 전원전압(Vcc)이 직접 이용되고 있었다. 이 비선택 메모리셀의 제어게이트의 인가전압은 기입후의 메모리셀의 문턱치를 넘는 전압이 아니면 안된다.
메모리셀의 문턱치의 분포가 0.5~3V정도의 경우, Vcc=5V라면, 상기 조건을 만족하므로, 비선택 메모리셀은 트랜스퍼 게이트로서의 기능을 다한다.
그러나, Vcc가 저전압화되어 Vcc=3.3V로 되면, 메모리셀의 문턱치의 상한에 대해 마진이 적어진다. 마진이 적어지면, 독출전류가 저감하여 랜덤 억세스 타임(random access time)이 느려져서 사양을 만족할 수 없게 될 뿐만 아니라, 문턱치의 상한치가 Vcc를 넘게 되면, 완전히 불량으로 된다.
그래서, 비선택 메모리셀의 제어게이트에 인가되는 전압을 Vcc를 넘는 값으로 설정할 필요가 있다. 이 설정치는 상한이 있는 바, 너무 지나치게 높게 하면 장기간(예컨대 5~10년)에 메모리셀내의 문턱치를 서서히 상승시키도록 동작하여 오동작을 일으키는 원인[독출유지(read Retention)의 열화]으로 된다.
따라서, 독출전압(VRE)에는 최적치가 존재하고, 본 예에서는 Vcc=3.3V 인 경우에 VRE=4V로 된다.
제6도는 상기 제어신호(SW0~SW7,SE0~SE7,SM0~SM7,SR0~SR7)의 발생회로의 일예를 나타내고 있다.
제6도에 있어서, 참조부호 50은 본 실시예의 EEPROM의 동작을 제어하기 위한 8비트의 제어신호가 인가되는 외부단자이다. 이들 외부단자(50)에 인가되는 제어신호는 8비트의 레지스터(51)에 공급되어 기억된다. 이 레지스터(51)에 기억된 신호는 커맨드 디코더(52)에서 디코드되어 제어회로(53)에 공급된다. 이 제어회로(53)는 EEPROM의 통상동작 및 테스트동작을 제어한다.
4개의 디코더(54)는 대응하여 설치되어 있는 4개의 선택회로(56)를 매개해서 공급되는 3비트의 데이터신호를 디코드해서 각각 대응하여 8개의 제어신호(SW0~SW7,SE0~SE7,SM0~SM7,SR0~SR7)를 발생하는 것이다. 이들 각 신호의 반전신호는 도시하지 않은 인버터를 사용하여 형성할 수 있다.
상기 4개의 선택회로(56)는, 제어회로(53)에 의해 제어되어 대응하여 설치되어 있는 4개의 기억회로(55)측으로부터 3비트의 데이터신호 혹은 상기 레지스터(51)에 기억되어 있는 예컨대 제6비트째 내지 제8비트째로 이루어진 3비트의 데이터신호를 선택하여 대응하는 디코더(54)에 공급한다.
상기 4개의 기억회로(55)는 각각 대응하여 기입전압(VPP), 소거전압(VE), 중간전압(VM), 독출전압(VRE)을 설정하기 위한 3비트의 제어데이터를 기억하기 위한 것으로, 각각 복수개의 불휘발성 소자가 사용되어 구성되어 있다.
4개의 기입회로(77)는 상기 제어회로(53)에 의해 개별적으로 동작이 제어되어, 데이터의 기입시에는 각각 대응하는 상기 4개의 기억회로(55)에 대해 제어데이터(기입데이터)에 따라 기입용의 고전압을 공급한다. 상기 제어데이터는 제어데이터 공급회로(78) 혹은 상기 레지스터(51)로부터 공급된다.
즉, 상기 각 기억회로(55)에 있어서 71, 72, 73은 각각 상기 메모리셀(11)과 마찬가지로 부유게이트와 제어게이트를 갖춘 N채널 MOSFET로서, 이들 각 MOSFET(71,72,73)의 소오스는 0V의 기준전압에 접속되고, 드레인은 각각 대응하여 부하저항(74,75,76)을 매개해서 전원전압(Vcc)에 접속되어 있다.
또, 상기 MOSFET(71,72,73)의 제어게이트와 드레인은 상기 4개의 기입회로(77)중 대응하는 하나에 접속되어 있고, 제어데이터의 기입시에 기입회로(77)로부터 출력되는 기입용의 고전압이 이들 MOSFET(71,72,73)의 제어게이트 및 드레인에 공급된다. 또, 상기 MOSFET(71,72,73)의 드레인의 신호가 4개의 선택회로(56)중 대응하는 하나에 공급된다.
다음에, 본 실시예의 EEPROM의 테스트모드시에 기입전압(VPP), 소거전압(VE)의 최적치를 나타내는 데이터를 설정하여 기억하기 위한 제어회로의 일예 및 그 제어동작의 일예에 대해, 대표적으로 기입전압(VPP)을 설정하는 경우를 예로 들어 설명한다.
제7도는 기입전압(VPP)의 최적치를 나타내는 데이터를 설정하여 기억하기 위한 제어회로의 일예를 나타내고 있다.
제7도에 있어서, 참조부호 80은 기입전압(VPP)을 변화시킬 수 있는 기입전압(VPP) 가변회로로서, 제1도중에 나타낸 기입전압(VPP) 발생용의 고전압발생회로(17)와, 제6도중에 나타낸 제어신호(SW0~SW7) 발생용의 디코더(54) 및 그에 대응하는 기억회로(55), 기입회로(77) 등을 포함한다. 81은 기입시간을 규정하기 위한 예컨대 10㎲의 기입펄스를 발생하는 기입펄스 발생회로이다.
참조부호 10은 제1도중에 나타낸 NAND형 셀의 메모리셀 어레이, 82는 상기 메모리셀 어레이(10)의 각 열에 대응하여 설치된 비트선전위 센스증폭용 센스 앰프, 83은 상기 각 센스앰프(82)에 대응하여 접속되어 열선택신호에 의해 제어되는 열스위치, 84는 상기 각 열스위치(83)의 일단측에 공통으로 접속된 입출력 데이터선이다. 더욱이, 상기 각 센스앰프(82)의 센스출력이 일괄되어, 상기 메모리셀 어레이(10)의 각 열의 메모리셀로부터의 독출데이터가 데이터비교회로(85)로 입력하도록 접속되어 있다. 이 데이터 비교회로(85)는 데이터의 기입시에 상기 입출력 데이터선(84)에 주어지는 기입데이터도 입력하도록 접속되어, 2개의 입력데이터를 비교하여 일치하는가 어떤가를 판정하여 일치하는 경우에 출력신호(CYES)를 활성화시키고, 일치하지 않는 경우에는 출력신호(CNO)를 활성화시켜 재기입을 수행시킨다.
참조부호 86은 상기 데이터 비교회로(85)의 출력신호(CNO)의 발생횟수(바꾸어 말하면, 기입펄스의 발생횟수)를 계수하는 기입횟수의 카운터회로이고, 87은 상기 카운터회로(86)의 출력치(계수치; n)에 대응하여 적절한 기입전압(VPP) 설정용의 제어데이터를 출력하도록 구성되어 제어데이터출력을 상기 기입회로(77)에 기입데이터로서 공급하는 데이터 테이블이다.
제8도는 제7도의 제어회로에 의한 기입전압설정을 위한 제어동작의 흐름의 일예를 나타낸 플로우챠트이다.
먼저, 이 제어동작의 개요를 설명한다. EEPROM을 데스트모드로 설정하고, 메모리셀에 대한 데이터의 기입을 행한 후에 상기 메모리셀의 기억데이터의 독출을 행함으로써 데이터의 기입이 바르게 이루어져 있는가 어떤가를 검증하는 일련의 제어를 행하고, 이 일련의 제어를 상기 기입이 올바르게 이루어질 때까지 필요에 따라 반복한다.
그리고, 상기 일련의 제어의 실행횟수을 나타내는 검증횟수 데이터를 보존하고, 이 검증횟수 데이터를 미리 설정된 소정의 횟수를 나타내는 설정횟수 데이터와 비교하며, 비교결과에 따라 기입전압(VPP) 발생용의 고전압발생회로(17)중의 승압회로(20)의 출력측의 전압설정회로(22)를 제어하기 위한 제어데이터를 설정하여 상기 승압회로(20)의 출력전압이 최적치로 되도록 제어함과 더불어, 이 제어데이터를 불휘발성 기억회로(55)에 기억해 둔다. 이에 따라, 기억한 제어데이터를 이용하여 EEPROM의 통상동작시에서의 기입전압(VPP)을 최적치로 설정하는 것이 가능하게 된다.
상기 승압회로(20)의 출력전압을 변화시키는 경우, 검증횟수가 설정횟수보다 많으면 기입능력을 높게 하기 위해 상기 승압회로(20)의 출력전압이 높아지도록 제어하고, 검증횟수가 설정횟수보다 적으면 기입능력을 낮게 하기 위해 상기 승압회로(20)의 출력전압이 낮아지도록 제어함으로써, 승압회로(20)의 출력전압이 최적치로 되도록 자동적으로 조정하는 것이 가능하게 된다.
이에 따라, 제조후에서의 기입전압의 조정·검사 등에 요하는 시간의 단축을 도모하는 것이 가능하게 된다.
또, 필요에 따라 상기 횟수비교결과와 제어데이터출력과의 대응관계를 변경함으로써, 데이터 기입전압치를 용이하게 변경하는 것이 가능하게 된다.
다음에, 상기한 기입전압 설정을 위한 제어동작을 상세하게 설명한다.
스텝 S1에서는, 외부로부터 입력되는 제어데이터를 레지스터(51)에 기억시킨다.
스텝 S2에서는, 상기 레지스터(51)에 기억된 데이터에 기초하여 승압회로(200로부터 예컨대 18V의 초기전압(Vppw)을 발생시키고, 기입펄스 발생회로(81)로부터 10㎲의 기입펄스를 발생시키며, 이 기입펄스와 상기 초기전압(Vppw)을 이용하여 메모리셀 어레이(10)의 메모리셀에 1회째의 데이터의 기입을 행한다. 이 경우, 기입데이터의 패턴의 설정은 통상의 EEPROM과 마찬가지로 행하는 바, 예컨대 일괄기입패턴을 설정한다.
이 기입의 종료후, 검증(verify)을 위해 메모리셀로부터 데이터를 독출하여 기입하기 전의 데이터와 비교한다. 비교출력신호(CNO)가 활성화된 경우(메모리셀중에 미기입의 것이 존재하는 경우)에는 재차 상기한 바와 같은 10㎲의 기입펄스와 초기전압(Vppw)을 이용하여 메모리셀 어레이의 메모리셀에 2회째의 데이터의 기입을 행한다.
이러한 기입, 독출, 비교의 일련의 동작을 모든 메모리셀이 정상적으로 기입될 때까지 필요에 따라 반복한다. 그리고, 모든 메모리셀이 정상적으로 기입되어 있으면, 비교출력신호(CYES)가 활성화되고 스텝 S3으로 이행한다.
스텝 S3에서는, 상기 비교출력신호(CYES)를 받아 상기 스텝 S2에서 비교출력신호(CYES)가 활성화될 때까지 요한 기입시간이 사양내인가(실제로는, 마진을 고려하여 기입시간의 사양보다도 짧은 시간내인가)어떤가의 점검을 개시한다. 이 경우, 기입횟수가 소정횟수(k)이하인가 어떤가에 따라 점검하는 것으로하고, 기입시간의 사양으로서 최대기입시간이 예컨대 50㎲라고 하면, 상기 스텝 S2에서의 기입펄스의 발생횟수(n)을 계수하여 계수치(n)가 4이하인가 어떤가를 점검한다.
계수치(n)가 4이하인 경우(기입시간의 사양을 만족하고 있는 경우)에는, 이 때의 레지스터(51)에 기억되어 있는 제어데이터를 기입전압기억용의 기억회로(55)에 기입하고, 이 단계에서 기입전압의 설정에 관련한 제어를 종료한다.
이에 대해, 계수치(n)가 4를 넘은 경우(기입시간의 사양을 만족하고 있지 않은 경우)에는, 계수치(n)를 데이터 테이블(87)에 입력하고, 스텝 S4로 이행한다.
스텝 S4에서는, 상기 데이터 테이블(87)로부터 계수치입력에 대응하여 출력하는 기입전압(VPP) 설정용의 제어데이터를 기입전압 기억용의 기억회로(55)에 기입하고, 이 제어데이터에 기초하여 기입전압(VPP) 가변회로내의 디코더(54)가 기입전압(VPP)을 소정량(ΔVPP; 예컨대 0.5V)만큼 상승시키도록 제어신호(SW0~SW7)를 자동적으로 변화시킨 후, 상기 스텝 S2에서의 기입펄스 발생동작으로 되돌아간다.
여기에서, 상기 데이터 테이블(87)에서의 입력(기입횟수의 계수치(n))과 제어데이터출력(기입전압(VPP) 설정치)와의 관계의 일예를 제9도중에 ○으로 나타내고 있다.
이 데이터 테이블(87)에 있어서, 계수치(n)가 상기 기입횟수의 설정치(본예에서는 4)와 같은 경우에는, 상기 기입전압(VPP)의 초기치(Vppw)를 설정하는 제어데이터가 출력되도록 작성되어 있다.
또, 계수치(n)가 상기 설정치보가 큰 경우에는, 기입전압(VPP)을 초기치(Vppw)보다도 크게 설정하는 제어데이터가 출력된다. 예컨대 계수치가 5또는 6인 경우에는 VPP=Vppw+ΔVPP=18.5V, 계수치가 7 또는 8인 경우에는 VPP=Vppw+2ΔVPP=19V, 계수치가 9이상인 경우에는 VPP=Vppw+3ΔVPP=19.5V로 되게 하는 제어데이터가 출력되도록 작성되어 있다.
상기한 바와 같이 스텝 S2에서의 기입펄스 발생동작으로 되돌아간 경우에는, 스텝 S2의 계수치가 4이하로 될 때까지 스텝 S4를 반톡하여 실행한다. 그 결과, 스텝 S2의 계수치가 4이하로 된 경우의 기억회로(55)의 기억데이터는 기입전압(VPP)을 최적치로 설정하는 데이터로 되어 있으므로, 이 단계에서 기입 전압의 설정에 관련한 제어를 종료한다.
한편, 상기 실시예에서는 기입횟수의 계수치(n)를 그 허용상한치와 비교하고, 필요에 따라 기입전압(VPP)을 ΔVPP만큼 상승시켰지만, 기입횟수의 허용상한치와 허용하한치를 설정하는 경우에는 기입횟수의 계수치(n)를 그 허용범위와 비교하고, 필요에 따라 기입전압(VPP)을 ΔVPP만큼 상승시키거나 하강시키도록 제어하면 좋다.
이 경우에는, 예컨대 제9도에 나타낸 바와 같은 상기 데이터 테이블을 이용하여 기입횟수의 계수치가 허용상한치보다 큰 경우에는 기입전압(VPP)을 초기치(VPPW)보다도 크게 설정하는 제어데이터를 출력시키고, 계수치가 허용하한치보다 작은 경우에는 기입전압(VPP)을 초기치(VPPW)보다도 작게 설정하는 제어데이터를 출력시킨다. 예컨대 계수치가 1~3인 경우에는 VPP=VPPW-ΔVPP=17.5V로 되게 하는 제어데이터를 출력시킨다.
또, 기입전압(VPP)의 혀용상한치의 설정을 우선시키기 위해 기입횟수의 하한치를 규정하는 경우에는, 기입횟수의 계수치를 그 하한치와 비교하고, 계수치가 하한치보다 작은 경우에는 기입전압(VPP)을 ΔVPP만큼 하강시키도록 제어하면 좋다.
이 경우에는, 예컨대 제10도에 나타낸 바와 같은 기입횟수의 계수치(n) 입력과 제어데이터출력에 대응하는 기입전압(VPP) 설정치와의 관계를 갖는 데이터 테이블을 준비해 두고, 이것을 사용한다.
이 데이터 테이블은 계수치(n)가 상기 기입횟수의 하한의 설정치(본 예에서는 4)와 같은 경우에는 기입전압(VPP)의 초기치(VPPW)를 설정하는 제어데이터가 출력된다. 또, 계수치(n)가 상기 설정치보다 작은 경우에는, 기입전압(VPP)을 초기치(VPPW)보다도 ΔVPP 스텝으로 작게 설정하는 제어데이터가 출력된다. 예컨대 계수치가 1~3인 경우에는 VPP=VPPW-ΔVPP로 되게 하는 제어데이터가 출력된다. 한편, 계수치(n)가 상기 설정치보다 큰 경우에는, 기입전압(VPP)을 초기치(VPPW)보다도 ΔVPP스텝으로 크게 설정하는 제어데이터가 출력된다. 예컨대 계수치가 5~9인 경우에는 VPP=VPPW+ΔVPP로 되게 하는 제어데이터가 출력된다.
또, EEPROM에 있어서 데이터의 소거시에 데이터의 소거동작을 복수회로 나누어 행하는 것으로 하고, 소거후에 데이터의 독출을 행하여 독출된 데이터가 소거데이터와 같아질 때까지 데이터의 소거 및 소거 후의 독출동작을 필요에 따라 반복하며, 독출된 데이터가 소거데이터와 같아진 때에 소거동작을 종료시키도록 제어하는 경우에는, 상기한 기입전압(VPP)의 제어계에 준하여 소거전압(VE)의 제어계를 구성하고, 상기한 바와 같은 기입전압(VPP)을 최적치로 설정하는 제어에 준하여 소거전압(VE)를 제어함으로써, 소거전압(VE)도 최적치로 설정하는 것이 가능하다.
이 경우, 소거펄스 발생회로, 소거횟수 카운터회로, 소거횟수의 계수치입력과 소거전압(VE) 설정용 제어데이터출력과의 관계를 갖는 데이터 테이블 등을 준비해 두고, 이것을 사용한다.
한편, 상기한 바와 같은 데이터 테이블의 내용(기입횟수의 계수치입력과 기입전압(VPP) 설정용 제어데이터출력과의 관계, 소거횟수의 계수치(n)입력과 소거전압(VE) 설정용 제어데이터출력과의 관계)은, 메모리셀의 터널산화막두께, 부유게이트·제어게이트간의 막두께나 메모리셀의 구조에 의해 변화하므로, 최적의 관계를 미리 결정해 둔다. 또, 이 데이터 테이블은 ROM이나 불휘발성 메모리를 사용하여 구성함으로써, 메모리셀의 기입특성, 소거특성이나 사양을 변경한 경우에도 데이터 테이블의 내용을 용이하게 변경하는 것이 가능하다.
또, 상기 실시예에서 설명한 제어동작은 전부 EEPROM의 칩내부에서 자동적으로 행하여지고 있지만, 제어회로를 칩내에 다 탑재하지 않는 경우에는, 필요에 따라 일부의 회로를 생략하여 칩외부로부터 제어하도록 변경해도 좋다.
또, 상기한 바와 같은 제어회로의 제어기능의 일부는 EEPROM의 칩상에 마이콤을 탑재(혹은 마이콤이 탑재되어 있는 경우에는 이것을 이용)함으로써, 소프트웨어적으로 처리시키는 것도 가능하다.
다음에, 본 실시예의 EEPROM의 테스트모드시에 중간전위(VM), 독출전위(VRE)의 최적치를 나타내는 데이터를 설정하기 위한 제어동작의 일예에 대해, 대표적으로 독출전위(VRE)를 설정하는 경우를 예로 들어 제6도를 참조하면서 설명한다.
기억회로(55)에 불휘발적으로 기억되어 있는 독출전위(VRE) 설정용의 제어데이터(초기치)에 기초하여 발생하는 제어신호(SR0~SR7)에 의해 설정되는 독출전위(VRE)를 변경할 필요가 생긴 경우, 외부로부터 소망하는 제어데이터를 입력하고, 이 제어데이터를 상기 선택게이트(56)에 의해 선택시켜 상기 디코더(54)에 공급하도록 제어함으로써, 독출전위(VRE)를 변화시킬 수 있다. 그리고, 데이터의 독출동작 및 필요에 따라 상기한 제어데이터입력을 변화시키는 제어를, 독출전위(VRE)의 최적치가 발견될 때까지 반복한다. 이 후, 독출전위(VRE)의 최적치에 대응하는 제어데이터(수정데이터)를 상기 기억회로(55)에 기억시킨다.
이러한 제어를 함으로써, EEPROM의 제조후에 있어서도 독출전위(VRE)를 용이하게 변경하는 것이 가능하게 된다.
한편, 상기 실시예에서는 전원전압(Vcc)이 3.3V인 경우를 설명했지만, 그밖의 전원전압(예컨대 5V 등)을 사용하는 경우에도 본 발명을 적용할 수 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명의 반도체 집적회로장치에 의하면, 최적치를 갖는 데이터 기입용 및 소거용의 전압을 칩내에서 거의 자동적이면서 안정하게 발생할 수 있고, 제조후에서의 데이터 기입용 및 소거용의 전압의 설정·검사 등에 요하는 공정수·시간을 단축하여 제조비용의 저감을 도모할 수 있다. 또, 필요에 따라 데이터기입용 및 소거용의 전압치를 사양내로 용이하게 변경할 수 있어서 수율의 향상을 도모할 수 있다.

Claims (7)

  1. 전원전압을 승압하는 승압수단과, 이 승압수단의 출력단에 접속되어 상기 승압수단의 출력전압을 임의의 값으로 설정하는 전압설정수단, 부유게이트 및 제어게이트를 갖춘 MOSFET로 이루어지고, 상기 전압설정수단에 의해 설정된 전압이 사용됨으로써 데이터의 기입이 행해지는 메모리셀, 상기 메모리셀에 대한 데이터의 기입을 행한 후에 상기 메모리셀의 기억데이터의 독출을 행함으로써 상기 데이터의 기입이 올바르게 이루어져 있는가 어떤가를 검증하는 일련의 제어를 행하고, 이 일련의 제어를 상기 기입이 올바르게 이루어질 때까지 필요에 따라 반복하며, 상기 일련의 제어의 실행횟수를 나타내는 검증횟수 데이터를 보존하는 검증제어수단, 이 검증제어수단에서 보존된 검증횟수 데이터를 미리 설정된 소정의 횟수를 나타내는 설정횟수 데이터와 비교하여 비교결과에 따라 상기 전압설정수단을 제어함으로써 상기 승압수단의 출력전압을 변화시키는 전압제어수단 및 이 전압제어수단에 의해 상기 전압설정수단을 제어하기 위한 제어데이터를 불휘발적으로 기억하는 기억수단을 구비한 것을 특징으로 하는 반도체 집적회로장치.
  2. 전원전압을 승압하는 승압수단과, 이 승압수단의 출력단에 접속되어 상기 승압수단의 출력전압을 임의의 값으로 설정하는 전압설정수단, 부유게이트 및 제어게이트를 갖춘 MOSFET로 이루어지고, 상기전압설정수단에 의해 설정된 전압이 사용됨으로써 데이터의 소거가 행해지는 메모리셀, 상기 메모리셀에 대한 데이터의 소거를 행한 후에 상기 메모리셀의 기억데이터의 독출을 행함으로써 상기 데이터의 소거가 올바르게 이루어져 있는가 어떤가를 검증하는 일련의 제어를 행하고, 이 일련의 제어를 상기 소거가 올바르게 이루어질 때가지 필요에 따라 반복하며, 상기 일련의 제어의 실행횟수를 나타내는 검증횟수 데이터를 보존하는 검증제어수단, 이 검증제어수단에서 보존된 검증횟수 데이터를 미리 설정된 소정의 횟수를 나타내는 설정회수 데이터와 비교하여 비교결과에 따라 상기 전압설정수단을 제어함으로써 상기 승압수단의 출력전압을 변화시키는 전압제어수단 및, 이 전압제어수단에 의해 상기 전압설정수단을 제어하기 위한 제어데이터를 불휘발적으로 기억하는 기억수단을 구비한 것을 특징으로 하는 반도체 집적회로장치.
  3. 제1항에 있어서, 상기 메모리셀은 복수개가 직렬접속되어 NAND형 셀을 구성하고 있고, 이 NAND형 셀의 각 메모리셀의 각 제어게이트에 대응하여 접속된 복수개의 워드선과, 상기 승압수단의 출력단에 접속되어 이 출력단에 발생하는 전압을 어드레스입력에 따라 상기 워드선에 선택적으로 공급제어하는 어드레스 디코드수단을 구비한 것을 특징으로 하는 반도체 집적회로장치.
  4. 제2항에 있어서, 상기 메모리셀은 복수개가 직렬접속되어 NAND형 셀을 구성하고 있고, 이 NAND형 셀의 각 메모리셀의 각 제어게이트에 대응하여 접속된 복수개의 워드선과, 상기 승압수단의 출력단에 접속되어 이 출력단에 발생하는 전압을 어드레스입력에 따라 상기 워드선에 선택적으로 공급제어하는 어드레스 디코드 수단을 구비한 것을 특징으로 하는 반도체 집적회로장치.
  5. 전원전압을 승압하여 소정의 중간전위를 발생하는 중간전위 발생수단과, 이 중간전위 발생수단의 출력전압을 제어데이터에 기초하여 임의의 값으로 설정하는 전압설정수단, 이 전압설정수단에 장치외부로부터 인가되는 제어데이터 또는 장치내부에 불휘발적으로 기억된 제어데이터를 선택적으로 공급하는 선택수단, 부유게이트 및 제어게이트를 갖춘 MOSFET로 이루어진 메모리셀이 매트릭스 형상으로 배열된 메모리셀 어레이, 이 메모리셀 어레이의 메모리셀을 선택제어하기 위한 복수의 워드선 및, 상기 메모리셀 어레이의 메모리셀과의 사이에서 데이터를 주고 받기 위한 복수의 비트선을 구비하고, 상기 메모리셀 어레이에 대한 데이터의 기입시에 기입이 행해지지 않은 비트선에 상기 중간전위 발생수단의 출력전압이 공급되는 것을 특징으로 하는 반도체 집적회로장치.
  6. 전원전압을 승압하여 소정의 중간전위를 발생하는 중간전위 발생수단과, 이 중간전위 발생수단의 출력전압을 제어데이터에 기초하여 임의의 값으로 설정하는 전압설정수단, 이 전압설정수단에 장치외부로부터 인가되는 제어데이터 또는 장치내부에 불휘발적으로 기억된 제어데이터를 선택적으로 공급하는 선택수단, 부유게이트 및 제어게이트를 갖춘 MOSFET로 이루어진 메모리셀이 매트릭스 형상으로 배열된 메모리셀 어레이, 이 메모리셀 어레이의 메모리셀을 선택제어하기 위한 복수의 워드선 및, 상기 메모리셀 어레이의 메모리셀과의 사이에서 데이터를 주고 받기 위한 복수의 비트선을 구비하고, 상기 메모리셀 어레이에 대한 데이터의 기입시에 선택되지 않은 워드선에 상기 중간전위 발생수단의 출력전압이 공급되는 것을 특징으로 하는 반도체 집적회로장치.
  7. 전원전압을 승압하여 소정의 중간전위를 발생하는 중간전위 발생수단과, 이 중간전위 발생수단의 출력전압을 제어데이터에 기초하여 임의의 값으로 설정하는 전압설정수단, 이 전압설정수단에 장치외부로부터 인가되는 제어데이터 또는 장치내부에 불휘발적으로 기억된 제어데이터를 선택적으로 공급하는 선택수단, 부유게이트 및 제어게이트를 갖춘 MOSFET로 이루어진 메모리셀이 매트릭스 형상으로 배열된 메모리셀 어레이, 이 메모리셀 어레이의 메모리셀을 선택제어하기 위한 복수의 워드선 및, 상기 메모리셀 어레이의 메모리셀과의 사이에서 데이터를 주고 받기 위한 복수의 비트선을 구비하고, 상기 메모리셀 어레이에 대한 데이터의 독출시에 선택되지 않은 워드선에 상기 중간전위 발생수단의 출력전압이 공급되는 것을 특징으로 하는 반도체 집적회장치.
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