JP2848293B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関し、特にフラッシュメモリやＥＥＰＲＯＭ等の
電気的消去書込可能な不揮発性半導体記憶装置に関す
る。

【０００２】

【従来の技術】この種の不揮発性半導体記憶装置は、シ
ステムに組込んだまま外部パネルや遠隔操作で記憶情報
の変更が可能であるなどの特長から、広い分野に使用さ
れるようになってきている。

【０００３】この不揮発性半導体記憶装置の書込動作時
には、外部から与えられる制御信号，書込データおよび
アドレスにしたがい動作を開始する。上記書込動作の所
要時間は比較的大きなプロセスばらつきを持っており、
このため書込動作時間を一定時間に設定すると書込不足
や過剰書込を生じるメモリセルが生じる。書込不足の場
合にはメモリセルとして動作不可能であるので不良部分
として製品の歩留まりを低下させる。一方、過剰書込の
場合は、書込動作のための高電圧の印加時間が長くなり
メモリセルに余分なストレスを加えることになるので、
製品の信頼性を低下させる。このように、書込動作時間
を一定時間に設定することは、製品の歩留りや信頼性の
低下要因となる。

【０００４】この解決のため、特開昭６２−２９８０９
６号公報（文献１）や特開昭６２−２３４２９６号公報
（文献２）記載の従来の半導体記憶装置は、プロセスば
らつきに応じて書込制御信号を決定し、最適な書込時間
を設定している。

【０００５】文献２記載の従来の不揮発性半導体記憶装
置の書込動作時間制御回路をブロックで示す図４を参照
すると、この従来の不揮発性半導体記憶装置は、時間の
規準となる周波数の基準時間信号Ｏを生成する発振回路
１０１と、基準時間信号Ｏを分周し基準信号Ｆ１〜Ｆ４
を生成する分周回路１０２と、ＮＯＲ回路Ｇ１〜Ｇ４
と、制御信号Ｊ１〜Ｊ４を生成するプログラム回路１０
３と、カウンタ回路１０４と、タイミング発生回路１０
５とを備える。

【０００６】次に、図４を参照して、従来の不揮発性半
導体記憶装置の動作について説明すると、発振回路１０
１は基準時間信号Ｏを発生し分周回路１０２に供給す
る。分周回路１０２は基準時間信号Ｏを分周し基準信号
Ｆ１〜Ｆ４を生成し、ＮＯＲ回路Ｇ１〜Ｇ４の一方の入
力に供給する。ＮＯＲ回路Ｇ１〜Ｇ４の他方の入力に
は、プログラム回路１０３が生成した制御信号Ｊ１〜Ｊ
４が供給される。プログラム回路１０３は、電気的書込
が可能な記憶素子であるフューズセル１３１を持ち、こ
れらのフューズセル１３１に所定の書込を行うことによ
り基準時間の変更を行う。フューズセル１３１の書込動
作は、製品この場合ＥＥＰＲＯＭのプロービング試験時
に書込対象セルのドレインおよびコントロールゲートの
各々に電位供給回路１３２，１３３から高電位の書込電
位ＶＤ，ＶＧを供給して実施する。この結果上述のＥＥ
ＰＲＯＭの場合では、フューズセル１３１のしきい値電
圧が負の電圧から正の電圧へと変化する。上記書込対象
外のフューズセル１３１はコントロールゲートに書込電
位ＶＧの印加がないため負のしきい値電圧に維持され
る。

【０００７】通常動作時フューズセル１３１の各々のド
レインには電源電位がそれぞれ印加され、上記正のしき
い値電圧を持つものはＯＦＦ状態に負のしきい値電圧を
持つものはＯＮ状態となる。この結果、ＯＦＦ状態のフ
ューズセル１３１のドレイン電圧は電源電圧であるハイ
レベルに、ＯＮ状態のフューズセル１３１のドレイン電
圧は接地電位のロウレベルになる。フューズセル１３１
の状態により制御信号Ｊ１〜Ｊ４の各々がハイレベルあ
るいはロウレベルに固定されるため、この信号Ｊ１〜Ｊ
４の供給に応答してＮＯＲ回路Ｇ１〜Ｇ４の活性化ある
いは非活性化を決定する。ＮＯＲ回路Ｇ５はこれらＮＯ
Ｒ回路Ｇ１〜Ｇ４のうちの活性化されたものの出力信号
を出力信号ＴＣとして出力しカウンタ回路１０４に供給
する。カウンタ回路１０４は、出力信号ＴＣを計算しこ
の信号ＴＣで決定される書込動作時間対応の継続時間信
号ＴＴをタイミング発生回路１０５に供給する。タイミ
ング発生回路１０５は、信号ＴＴの供給に応答して書込
動作に関連する各信号を供給し上記継続時間信号により
指定される時間の書込動作を実施する。

【０００８】以上の様に、メモリセル書込時にプログラ
ム回路１０３より発生させる書込制御信号Ｇ１〜Ｇ４を
フューズセル１３１による容量の変更等で決定すると、
その後は一定となり、プロセスばらつきに対応してプロ
ービング試験時に最適な書込時間の信号を生成すること
を可能としていた。しかし、使用時における電源電圧や
書込電位の変動に関しては対策がされていなかった。

【０００９】この種の不揮発性半導体記憶装置の書込電
位と書込判定レベル到達時間との関係を示す図５を参照
すると、書込電位が変動した場合、書込電位が高い場合
には書込判定レベル到達時間が短く、逆に低い場合には
長いという特性がある。そのため、上述のように一義的
に書込の継続時間を決定した場合、書込電位の低い領域
（Ａの領域）では書込不足のため、再度書込動作を行う
必要が生ずる。逆に、書込電位の高い領域（Ｂの領域）
では書込判定レベルに速く到達するため、書込セルに対
しては過剰な書込が行われ、非書込セルに対してはより
多くのストレスが加わることになる。

【００１０】

【発明が解決しようとする課題】上述した従来の不揮発
性半導体記憶装置は、プロセスばらつきに対応してメモ
リセル書込時に書込制御信号の継続時間をフューズセル
によるプログラミング等で決定すると、その後は上記継
続時間は一定となり、上記プロセスばらつきに伴うメモ
リセルの書込特性のばらつきには有効であったが、書込
動作時における書込電位の変動に関しては対策がされて
おらず、上記書込電位の変動により書込不足や過剰書込
を生じ、書込セルおよび非書込セルに信頼性低下要因と
なるストレスが加わるという欠点があった。

【００１１】本発明の目的は、書込電位が変動した場合
においても最適な書込信号を発生させることにより書込
時間を短縮し、書込セルおよび非書込セルに加わるスト
レスを低減させる不揮発性半導体記憶装置を提供するこ
とにある。

【００１２】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、電気的消去および書込可能な不揮発性の半
導体記憶素子をマトリクス状に配列したメモリセルアレ
イと、外部アドレス信号の供給に応答して所定の前記半
導体記憶素子を選択すると同時に前記半導体記憶素子の
書込消去制御信号を出力するアドレス選択回路と、前記
書込消去制御信号の供給に応答して書込消去動作用の書
込電位を供給する電位供給回路と、書込動作の基準とな
る基準周波数の基準時間信号を発生する基準時間信号発
生回路と、前記基準時間信号を予め定めた分周比で分周
し書込制御信号を発生する分周回路とを備える不揮発性
半導体記憶装置において、前記基準時間信号発生回路
が、前記基準時間信号発生回路が、縦続接続した予め定
めた数のインバータ回路とこれらのインバータ回路と縦
続接続され供給を受けた前記書込電位の値に応答して遅
延時間を可変する可変遅延回路とを含み前記遅延時間の
可変に対応して前記基準周波数を可変するリング発振回
路から成る可変周波数発振回路を備えて構成されてい
る。

【００１３】

【発明の実施の形態】次に、本発明の第１の実施の形態
をブロックで示す図１（Ａ），（Ｂ）を参照すると、こ
の図に示す本実施の形態の不揮発性半導体記憶装置は、
書込動作時間の基準となる周波数の基準時間信号Ｏを発
生する発振回路１と、基準時間信号Ｏを分周し所定の周
波数の制御信号ＣＫを発生する分周回路２と、書込電位
を制御する書込制御回路３と、アドレスバッファ（図示
しない）とＸデコーダ４１とＹデコーダ４２とからなる
アドレス選択回路４と、このアドレス選択回路４の出力
信号や制御信号の供給に応答して書込／消去動作用の電
位を供給する電位供給回路５と、マトリクス配置された
複数の電気的書込／消去が可能なメモリセルＭ００〜Ｍ
ｍｎから成るメモリアレイ６と、メモリアレイの出力デ
ータを出力するセンスアンプ７とを備える。

【００１４】次に、図１を参照して本実施の形態の動作
について説明すると、この不揮発性半導体記憶装置は、
外部より供給される＋５Ｖの電源電圧Ｖｃｃと＋１２Ｖ
の書込電位Ｖｐｐによって動作する。アドレス選択回路
４を構成するＸデコーダ４１等はＣＭＯＳ回路により構
成されており、通常読出時は電源電圧Ｖｃｃによりその
動作を行う。したがって、アドレス選択回路４が形成す
る各選択信号のレベルは電源電圧Ｖｃｃすなわち５Ｖで
あり非選択信号のレベルは接地電位の０Ｖである。

【００１５】まず、書込動作について説明すると、アド
レス選択回路４が選択したメモリセルＭ００のドレイン
にディジット線Ｄ０より約６Ｖの書込電位を、コントロ
ールゲートにワード線Ｗ０より約１２Ｖの書込電位を、
ソースに接地電位をそれぞれ供給することにより実施さ
れる。この時非選択ディジット線やワード線には接地電
位を供給する。この書込動作時においてメモリセルＭ０
０は、上記経路より各電位の供給を受けることによりこ
のメモリセルＭ００のドレイン・ソース間にチャネルが
形成され、ドレイン近傍にてホットエレクトロンを発生
する。このホットエレクトロンはコントロールゲートの
印加電位によって生ずる電界により、チャネル上部に形
成されているフローティングゲートに取り込まれる。そ
の結果メモリセルのしきい値電圧が上昇し（しきい値電
圧６Ｖ以上）通常の読出動作時に、メモリセルのゲート
に５Ｖの電源電圧が印加されても非導通状態となり、書
込状態となる。また、書込動作時におけるメモリセルの
ゲートやドレインへの高電圧印加時間は、発振回路１が
発生する基準時間信号を分周回路２により分周した制御
信号ＣＫにより制御される。

【００１６】発振回路１の構成を回路図で示す図１
（Ｂ）を参照すると、この発振回路１は、縦続接続され
た初段のＣＭＯＳトランジスタから成り一入力端に入力
Ｓが供給される２入力ＮＡＮＤ回路Ｎ１と、２段目のイ
ンバータＩ１と、３段目のゲートに電位Ｖｐｐの供給を
受けるＮｃｈデプレッション型のトランジスタＤＴ１
と、それぞれ４，５段目のインバータＩ２，Ｉ３と、６
段目のゲートに電位Ｖｐｐの供給を受けるＮｃｈデプレ
ッション型のトランジスタＤＴ２と、７段目の出力端が
次段およびＮＡＮＤ回路Ｎ１の他入力端に接続されるイ
ンバータＩ４と、最終段のＣＭＯＳトランジスタから成
り基準時間信号Ｏを出力するインバータＩ５と、トラン
ジスタＤＴ１，ＤＴ２の出力端と接地との間に接続され
たコンデンサＣ１，Ｃ２とを備える。

【００１７】動作について説明すると、この発振回路１
は周波数可変型のリング発振回路であり、初期状態の
時、入力信号Ｓ，出力信号Ｏが共にロウレベルとなって
おり、制御信号入力後、入力信号Ｓがロウレベルからハ
イレベルに遷移した時から動作を開始し、所定周期の基
準時間信号Ｏを出力する。２，４，５，および７段目の
インバータＩ１〜Ｉ４は固定遅延時間を与えるための遅
延回路として動作する。３，６段目のトランジスタＤＴ
１，ＤＴ２は可変抵抗素子として動作し各々の出力端の
コンデンサＣ１，Ｃ２と組合せて可変遅延回路として動
作し、基準時間信号Ｏの周波数を可変する。

【００１８】公知のように、Ｎｃｈデプレッション型ト
ランジスタはゲートの印加電位によって、ドレインソー
ス間の抵抗すなわち導通抵抗が変化する。この導通抵抗
はゲート電位が増大すると低下する。上述のように、ト
ランジスタＤＴ１，ＤＴ２の各々のゲートに書込電位Ｖ
ｐｐを印加しているので、この書込電位Ｖｐｐが所定の
電位より低い場合にはトランジスタＤＴ１，ＤＴ２の各
々の導通抵抗が増大しコンデンサＣ１，Ｃ２との組合わ
せによる時定数が増加することにより遅延時間が増大す
る。この結果、基準時間信号Ｏの発振周波数が低下し、
制御信号ＣＫの周期が長くなる。逆に、書込電位Ｖｐｐ
が所定の電位より高い場合にはトランジスタＤＴ１，Ｄ
Ｔ２の各々の導通抵抗が減少し、制御信号ＣＫの周期が
短くなる。書込制御回路３および電位供給回路５は、こ
の制御信号ＣＫの供給を受けて、それぞれの所定の動作
を行う。

【００１９】本実施の形態の半導体記憶装置の書込電圧
Ｖｐｐと書込判定レベル到達所要時間ＴＲとの関係（曲
線Ａ）と書込電圧Ｖｐｐと書込時間ＴＷとの関係（曲線
Ｂ）とを示す図２を参照すると、書込動作時、書込電位
Ｖｐｐが高い場合にはメモリセルのしきい値電圧の上昇
が速いため、書込電位Ｖｐｐに依存して書込時間ＴＷを
短縮することにより、メモリセルに余分なストレスを与
える時間を短縮できる。また、書込電位Ｖｐｐが低い場
合には、メモリセルのしきい値電圧の上昇が遅いため書
込電位Ｖｐｐに依存して書込時間ＴＷを長くすることに
より書込不足に対応する反復書込の必要性をなくし、書
込動作全体の時間を短縮することが可能となる。

【００２０】本実施の形態では、上述のように、Ｎｃｈ
デプレッション型トランジスタＤＴ１，ＤＴ２のゲート
に書込電位Ｖｐｐを供給することにより、この書込電位
Ｖｐｐに依存した書込制御信号ＣＫの周期を制御して上
記動作を達成している。これによって使用時の書込電位
のばらつきに対応した最適時間のもとでの書込動作を可
能とする。

【００２１】次に、本発明の第２の実施の形態を特長づ
ける発振回路１Ａの構成を図１（Ｂ）と共通の構成要素
は共通の文字を付して同様に回路図で示す図３を参照す
ると、この発振回路１Ａの上述の第１の実施の形態の発
振回路１との相違点は、可変遅延回路としてＮｃｈデプ
レッション型トランジスタＤＴ１，ＤＴ２およびコンデ
ンサＣ１，Ｃ２の代りにＮｃｈＣＭＯＳトランジスタＮ
Ｔ１〜ＮＴ６とコンデンサＣ３〜Ｃ８とを用い、これら
トランジスタＮＴ１〜ＮＴ６のゲートに電源電位Ｖｃｃ
を書込電位Ｖｐｐとを比較回路により判定した電位判定
信号を供給することにより動作させコンデンサＣ３〜Ｃ
８の容量値を可変にすることにより構成したことであ
る。

【００２２】これにより、第１の実施の形態と同等な効
果を得ることができ、さらにＮｃｈデプレッション型ト
ランジスタを使用しないため拡散工程の削減が可能とな
る。

【００２３】以上、本発明の実施の形態を説明したが、
本発明は上記実施の形態に限られることなく種々の変形
が可能である。例えば、発振回路として公知の電圧制御
発振回路（ＶＣＯ）を用い、この発振回路の制御電圧を
書込電位に依存するようにように構成することも、本発
明の主旨を逸脱しない限り適用できることは勿論であ
る。

【００２４】

【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置は、書込電位の値に応答して基準時間信
号の周波数を可変する可変周波数発振回路を備えること
により、書込時間を上記書込電位に対応して可変できる
ので、使用時の書込電位のばらつきに対応応した最適な
書込時間の設定を行うことにより、書込時間の短縮と書
込不足による不良の発生および過剰書込の低減を可能と
し、素子特性の劣化要因であるメモリセルに対するスト
レスを低減できるという効果がある。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置の第１実施の
形態を示すブロック図である。

【図２】本実施の形態の半導体記憶装置の動作の一例を
示す特性図である。

【図３】本発明の第２の実施の形態を特長づける発振回
路の構成を示すブロック図である。

【図４】従来の不揮発性半導体記憶装置の書込動作時間
制御回路の一例を示すブロック図である。

【図５】一般的な不揮発性半導体記憶装置の書込電位と
書込判定レベル到達時間との関係を示す特性図である。

【符号の説明】

１，１Ａ，１０１ 発振回路 ２，１０２ 分周回路 ３ 書込制御回路 ４ アドレス制御回路 ５，１３２，１３３ 電位供給回路 ６ メモリアレイ ７ センスアンプ ４１ Ｘデコーダ回路 ４２ Ｙデコーダ回路 １０３ プログラム回路 １０４ カウンタ回路 １０５ タイミング回路 Ｃ１〜Ｃ８ コンデンサ ＤＴ１，ＤＴ２，ＮＴ１〜ＮＴ６ トランジスタ Ｇ１〜Ｇ５ ＮＯＲ回路 Ｉ１〜Ｉ５ インバータ Ｎ１ ＮＡＮＤ回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 電気的消去および書込可能な不揮発性の
   半導体記憶素子をマトリクス状に配列したメモリセルア
   レイと、外部アドレス信号の供給に応答して所定の前記
   半導体記憶素子を選択すると同時に前記半導体記憶素子
   の書込消去制御信号を出力するアドレス選択回路と、前
   記書込消去制御信号の供給に応答して書込消去動作用の
   書込電位を供給する電位供給回路と、書込動作の基準と
   なる基準周波数の基準時間信号を発生する基準時間信号
   発生回路と、前記基準時間信号を予め定めた分周比で分
   周し書込制御信号を発生する分周回路とを備える不揮発
   性半導体記憶装置において、 前記基準時間信号発生回路が、縦続接続した予め定めた
   数のインバータ回路とこれらのインバータ回路と縦続接
   続され供給を受けた前記書込電位の値に応答して遅延時
   間を可変する可変遅延回路とを含み前記遅延時間の可変
   に対応して前記基準周波数を可変するリング発振回路か
   ら成る可変周波数発振回路を備えることを特徴とする不
   揮発性半導体記憶装置。
2. 【請求項２】 前記可変遅延回路が、ドレインおよびソ
   ースをそれぞれ入力端および出力端としゲートに前記書
   込電位の供給を受けるＮチャネルデプレッション型トラ
   ンジスタと、 一端を前記出力端に他端を接地したコンデンサとを備え
   ることを特徴とする請求項１記載の不揮発性半導体記憶
   装置。
3. 【請求項３】 前記可変遅延回路が、一端，他端をそれ
   ぞれ入力端および出力端とする抵抗素子と、 前記書込電位と電源電圧とを比較し比較電圧を出力する
   比較回路と、 ゲートに前記比較電圧の供給を受けドレインを前記出力
   端に接続するＮチャネルＭＯＳトランジスタと、 一端を前記ＮチャネルＭＯＳトランジスタのソースに他
   端を接地したコンデンサとを備えることを特徴とする請
   求項１記載の不揮発性半導体記憶装置。