JP4908161B2 - 電源回路および半導体記憶装置 - Google Patents
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Description
前記設定電位を出力するための出力端子と、
昇圧クロック信号の入力に応じて、電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、
前記制御信号を出力する制御回路と、
前記出力端子から出力される出力電位を検知し、第1の基準電位と前記出力電位とを比較しこの比較結果の情報を含む第1のフラグ信号を出力するとともに、前記第1の基準電位より高い第2の基準電位と前記出力電位とを比較し前記昇圧回路の活性化または非活性化を指示するための第2のフラグ信号を出力する電圧検知回路と、
前記第1のフラグ信号の入力に応じて、前記出力電位が前記第1の基準電位よりも低い場合は基準クロック信号を出力し、また、前記出力電位が前記第1の基準電位よりも高い場合は前記基準クロック信号を分周した分周クロック信号を出力すると共に、前記制御信号の論理に対応して前記設定電位が高くなると前記分周クロック信号の周波数を高くするクロック生成回路と、
前記第2のフラグ信号、および、前記クロック生成回路が出力する前記基準クロック信号または前記分周クロック信号に基づいて演算し、前記昇圧回路を活性化させる前記昇圧クロック信号を出力する論理回路と、を備え、
前記クロック生成回路は、昇圧開始時から前記出力電位が前記第1の基準電位に初めて達するまでは昇圧クロック信号として前記基準クロック信号を出力し、
前記電圧検知回路は、前記制御信号の入力に応じて前記第1の基準電位および前記第2の基準電位のレベルを変更することを特徴とする。
前記設定電位を出力するための出力端子と、
昇圧クロック信号の入力に応じて、電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、
前記制御信号を出力する制御回路と、
前記出力端子から出力される出力電位を検知し、第1の基準電位と前記出力電位とを比較しこの比較結果の情報を含む第1のフラグ信号を出力するとともに、前記第1の基準電位より高い第2の基準電位レベルと前記出力電位とを比較し前記昇圧回路の活性化または非活性化を指示するための第2のフラグ信号を出力する電圧検知回路と、
基準クロック信号を分周し異なる周波数の複数の分周クロック信号を出力する分周回路と、前記制御信号の入力に応じて、前記分周回路が出力する異なる周波数の前記分周クロック信号を切り換えて出力する第1のマルチプレックサと、前記第1のフラグ信号の入力に応じて、前記出力電位が前記第1の基準電位よりも低い場合は基準クロック信号を出力し、前記出力電位が前記第1の基準電位よりも高い場合は前記第1のマルチプレックサが出力する前記分周クロック信号に切り換えて出力する第2のマルチプレックサと、を有する周波数切換回路と、
前記第2のフラグ信号、および、前記クロック生成回路が出力する前記基準クロック信号または前記分周クロック信号に基づいて演算し、前記昇圧回路を活性化させる前記昇圧クロック信号を出力する論理回路と、を備え、
前記周波数切換回路は、昇圧開始時から前記出力電位が前記第1の基準電位に初めて達するまでは前記制御信号の入力によらず昇圧クロック信号を前記基準クロック信号とし、
前記電圧検知回路は、前記制御信号の入力に応じて前記第1の基準電位および前記第2の基準電位のレベルを変更するとともに、
前記周波数切換回路の第1のマルチプレックサは、前記制御信号の入力に応じて前記第1の基準電位および前記第2の基準電位のレベルが高く変更された場合には、周波数がより高い前記分周クロック信号に切り換えて出力することを特徴とする。
前記設定電位を出力するための出力端子と、昇圧クロック信号の入力に応じて、前記電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、前記制御信号を出力する制御回路と、前記出力端子から出力される出力電位を検知し、第1の基準電位と前記出力電位とを比較しこの比較結果の情報を含む第1のフラグ信号を出力するとともに、前記第1の基準電位より高い第2の基準電位レベルと前記出力電位とを比較し前記昇圧回路の活性化または非活性化を指示するための第2のフラグ信号を出力する電圧検知回路と、
昇圧開始時から前記出力電位が前記第1の基準電位に初めて達するまでは昇圧クロック信号として前記基準クロック信号を出力し、前記第1のフラグ信号および前記制御信号の入力に応じて、前記出力電位が前記第1の基準電位よりも低い場合は基準クロック信号を出力し、また、前記出力電位が前記第1の基準電位よりも高い場合は前記基準クロック信号を分周した分周クロック信号を出力すると共に、前記制御信号の論理に対応して前記設定電位が高くなると前記分周クロック信号の周波数を高くするクロック生成回路と、前記第2のフラグ信号、および、前記クロック生成回路が出力する前記基準クロック信号または前記分周クロック信号に基づいて演算し、前記昇圧回路を活性化させる前記昇圧クロック信号を出力する論理回路と、を備え、前記電圧検知回路は、前記制御信号の入力に応じて前記第1の基準電位および前記第2の基準電位のレベルを変更することを特徴とする。
2 昇圧回路
2a インバータ回路
2b、2c、2d、2e、2f MOSトランジスタ
2g、2h、2i、2j 容量
3 制御回路
4 電圧検知回路
4a 分圧回路
4b 第1の比較増幅回路
4c 第2の比較増幅回路
4d 第1のAND回路
4e 第1のスイッチ回路
4f 第2のAND回路
4g 第2のスイッチ回路
4h 第3のAND回路
4i 第3のスイッチ回路
4j 第4のAND回路
4k 第4スイッチ回路
5 クロック生成回路
6 論理回路
6a インバータ
6b AND回路
7 周波数切換回路
7a 分周回路
7b 第1のマルチプレックサ
7c 第2のマルチプレックサ
100、300 電源回路
200 半導体記憶装置
201 メモリセルアレイ
202 ビット線制御回路(センスアンプ/データラッチ回路)
203 カラムデコータ
204 アドレスバッファ
205 ロウデコーダ
206 データ入出力バッファ
207 基板電位制御回路
R1、R2、R3、R4、R5、R6 抵抗
Claims (5)
- 制御信号に応じて異なる設定電位を出力する電源回路であって、
前記設定電位を出力するための出力端子と、
昇圧クロック信号の入力に応じて、電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、
前記制御信号を出力する制御回路と、
前記出力端子から出力される出力電位を検知し、第1の基準電位と前記出力電位とを比較しこの比較結果の情報を含む第1のフラグ信号を出力するとともに、前記第1の基準電位より高い第2の基準電位と前記出力電位とを比較し前記昇圧回路の活性化または非活性化を指示するための第2のフラグ信号を出力する電圧検知回路と、
前記第1のフラグ信号の入力に応じて、前記出力電位が前記第1の基準電位よりも低い場合は基準クロック信号を出力し、また、前記出力電位が前記第1の基準電位よりも高い場合は前記基準クロック信号を分周した分周クロック信号を出力すると共に、前記制御信号の論理に対応して前記設定電位が高くなると前記分周クロック信号の周波数を高くするクロック生成回路と、
前記第2のフラグ信号、および、前記クロック生成回路が出力する前記基準クロック信号または前記分周クロック信号に基づいて演算し、前記昇圧回路を活性化させる前記昇圧クロック信号を出力する論理回路と、を備え、
前記クロック生成回路は、昇圧開始時から前記出力電位が前記第1の基準電位に初めて達するまでは昇圧クロック信号として前記基準クロック信号を出力し、
前記電圧検知回路は、前記制御信号の入力に応じて前記第1の基準電位および前記第2の基準電位のレベルを変更する
ことを特徴とする電源回路。 - 前記電圧検知回路は、
前記出力端子から出力される前記出力電位を抵抗分割により分圧し、前記出力電位を分圧した第1のモニタ電位を出力するとともに、この第1のモニタ電位よりも低い分圧比で前記出力電位を分圧した第2のモニタ電位を出力し、前記制御信号の入力に応じて、前記出力電位に対する前記第1のモニタ電位および第2のモニタ電位の分圧比を変更する分圧回路と、
前記第1のモニタ電位とモニタ基準電位とを比較することにより、前記出力電位と前記第1の基準電位とを間接的に比較し、この比較結果に応じて前記第1のフラグ信号を出力する第1の比較増幅回路と、
前記第2のモニタ電位とモニタ基準電位とを比較することにより、前記出力電位と前記第2の基準電位とを間接的に比較し、この比較結果に応じて前記第2のフラグ信号を出力する第2の比較増幅回路と、を有する
ことを特徴とする請求項1に記載の電源回路。 - 制御信号に応じて異なる設定電位を出力する電源回路であって、
前記設定電位を出力するための出力端子と、
昇圧クロック信号の入力に応じて、電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、
前記制御信号を出力する制御回路と、
前記出力端子から出力される出力電位を検知し、第1の基準電位と前記出力電位とを比較しこの比較結果の情報を含む第1のフラグ信号を出力するとともに、前記第1の基準電位より高い第2の基準電位レベルと前記出力電位とを比較し前記昇圧回路の活性化または非活性化を指示するための第2のフラグ信号を出力する電圧検知回路と、
基準クロック信号を分周し異なる周波数の複数の分周クロック信号を出力する分周回路と、前記制御信号の入力に応じて、前記分周回路が出力する異なる周波数の前記分周クロック信号を切り換えて出力する第1のマルチプレックサと、前記第1のフラグ信号の入力に応じて、前記出力電位が前記第1の基準電位よりも低い場合は基準クロック信号を出力し、前記出力電位が前記第1の基準電位よりも高い場合は前記第1のマルチプレックサが出力する前記分周クロック信号に切り換えて出力する第2のマルチプレックサと、を有する周波数切換回路と、
前記第2のフラグ信号、および、前記クロック生成回路が出力する前記基準クロック信号または前記分周クロック信号に基づいて演算し、前記昇圧回路を活性化させる前記昇圧クロック信号を出力する論理回路と、を備え、
前記周波数切換回路は、昇圧開始時から前記出力電位が前記第1の基準電位に初めて達するまでは前記制御信号の入力によらず昇圧クロック信号を前記基準クロック信号とし、
前記電圧検知回路は、前記制御信号の入力に応じて前記第1の基準電位および前記第2の基準電位のレベルを変更するとともに、
前記周波数切換回路の第1のマルチプレックサは、前記制御信号の入力に応じて前記第1の基準電位および前記第2の基準電位のレベルが高く変更された場合には、周波数がより高い前記分周クロック信号に切り換えて出力する
ことを特徴とする電源回路。 - 前記電圧検知回路は、
前記出力端子から出力される前記出力電位を抵抗分割により分圧し、前記出力電位を分圧した第1のモニタ電位を出力するとともに、この第1のモニタ電位よりも低い分圧比で前記出力電位を分圧した第2のモニタ電位を出力し、前記制御信号の入力に応じて、前記出力電位に対する前記第1のモニタ電位および第2のモニタ電位の分圧比を変更する分圧回路と、
前記第1のモニタ電位とモニタ基準電位とを比較することにより、前記出力電位と前記第1の基準電位とを間接的に比較し、この比較結果に応じて前記第1のフラグ信号を出力する第1の比較増幅回路と、
前記第2のモニタ電位とモニタ基準電位とを比較することにより、前記出力電位と前記第2の基準電位とを間接的に比較し、この比較結果に応じて前記第2のフラグ信号を出力する第2の比較増幅回路と、を有する
ことを特徴とする請求項3に記載の電源回路。 - 制御信号に応じて電源から異なる設定電位を生成する半導体記憶装置であって、
前記設定電位を出力するための出力端子と、昇圧クロック信号の入力に応じて、前記電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、前記制御信号を出力する制御回路と、前記出力端子から出力される出力電位を検知し、第1の基準電位と前記出力電位とを比較しこの比較結果の情報を含む第1のフラグ信号を出力するとともに、前記第1の基準電位より高い第2の基準電位レベルと前記出力電位とを比較し前記昇圧回路の活性化または非活性化を指示するための第2のフラグ信号を出力する電圧検知回路と、
昇圧開始時から前記出力電位が前記第1の基準電位に初めて達するまでは昇圧クロック信号として前記基準クロック信号を出力し、前記第1のフラグ信号および前記制御信号の入力に応じて、前記出力電位が前記第1の基準電位よりも低い場合は基準クロック信号を出力し、また、前記出力電位が前記第1の基準電位よりも高い場合は前記基準クロック信号を分周した分周クロック信号を出力すると共に、前記制御信号の論理に対応して前記設定電位が高くなると前記分周クロック信号の周波数を高くするクロック生成回路と、前記第2のフラグ信号、および、前記クロック生成回路が出力する前記基準クロック信号または前記分周クロック信号に基づいて演算し、前記昇圧回路を活性化させる前記昇圧クロック信号を出力する論理回路と、を備え、前記電圧検知回路は、前記制御信号の入力に応じて前記第1の基準電位および前記第2の基準電位のレベルを変更する
ことを特徴とする半導体記憶装置。
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