JP3816736B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特にパワーオンリセット回路に関するもので、例えば半導体メモリに使用されるものである。
【０００２】
【従来の技術】
パワーオンリセット回路は、外部から入力される電源電圧がある一定の値以上になったらパワーオンリセット信号を発生させる回路である。パワーオンリセット信号は、半導体チップ内のフリップフロップ（Ｆ／Ｆ）回路の状態を初期化したり、定電流源生成回路や基準電位発生回路のようなアナログ回路の初期化するためにも使用される。
【０００３】
例えば半導体メモリにおいて、電源電圧をＶCC、Ｆ／Ｆ等のロジック回路が動作し始める電源電圧をＶLGC 、アナログ回路が動作し始める電源電圧をＶALG 、仕様から決まる電源電圧ＶCCの下限をＶCCminiとすると、パワーオンリセット信号が"L" から"H" に立ち上がる時の電源電圧ＶCCの値であるパワーオン検知レベルＶpoは
max （ＶLGC ，ＶALG ）＜Ｖpo＜ＶCCmini‥‥‥‥‥‥（１）
を満たす必要がある．ここで、max （ＶLGC ，ＶALG ）はＶLGC ，ＶALG の大きい方の電圧を指す。通常はＶALG の方が大きい。
【０００４】
図２９は、従来のパワーオンリセット回路の構成を示している。
【０００５】
このパワーオンリセット回路は、外部から入力する電源電圧ＶCCが供給されるＶCCノードと接地電位ＶSSが供給されるＶSSノードとの間で互いに直列接続された２個の抵抗素子R1、R2と、この抵抗素子R1、R2の直列接続ノードＡにゲートが接続され、ソースがＶCCノードに接続されたPMOSトランジスタQPと、このPMOSトランジスタQPのドレインとＶSSノードとの間に接続された抵抗素子Ｒ3 と、前記電源電圧ＶCCを動作電源とし、前記PMOSトランジスタQPのドレインと抵抗素子Ｒ3 の直列接続ノードＢの電位が入力する二段接続のインバータ回路291 、292 とからなり、後段のインバータ回路292 の出力がパワーオンリセット信号POR として使用される。
【０００６】
ここで、上記構成のパワーオンリセット回路の動作について説明する。PMOSトランジスタQPの閾値をＶtpとすると、ＶCCの投入直後、PMOSトランジスタQPはオフ状態であり、ノードＢの電位は"L" 、後段のインバータ回路292 の出力電位は"L" のままである。
【０００７】
ＶCCが上昇し、ＶCCがパワーオン検知レベルＶpo＝（R1＋R2）｜Ｖtp｜／R1よりも高くなると、PMOSトランジスタQPがオン状態になり、ノードＢの電位は"H" 、パワーオンリセット信号POR が"H" になる。なお、前記抵抗R1、R2の抵抗値比は前式（１）が満たされるように決めるものとする。
【０００８】
上記したような従来のパワーオンリセット回路では、パワーオン検知レベルＶpoがPMOSトランジスタQPの閾値Ｖtpに依存している。このPMOSトランジスタQPの閾値Ｖtpは、製造プロセスによるばらつきを持ち、また、温度によっても変化する。このため、パワーオン検知レベルＶpoもPMOSトランジスタQPの閾値Ｖtpのばらつきや温度により大きく変化し、前式（１）の条件が満たされなくなるという問題が生じる。
【０００９】
また、1Gクラスの大容量の半導体メモリにおいて、フューズ素子としてROM Fuseを採用し、低ＶCC動作を実現しようとすると、様々な電源投入、電源投入時のROM Fuseの読み出し動作を範疇に入れなければならない。例えば仕様では2.3 Ｖ動作、設計上で2.1 Ｖ動作を保証する場合には、パワーオンリセット回路で1.6Ｖ動作を保証しなくてはならない。しかし、このような低い電源電圧を使用する場合には、電流源回路であるウィルソン回路や差動増幅器が動作せず、基本的に不可能である。
【００１０】
【発明が解決しようとする課題】
上記したように従来のパワーオンリセット回路では、パワーオン検知レベルＶpoがPMOSトランジスタQPの閾値Ｖtpに依存し、この閾値Ｖtpが製造プロセスによるばらつきを持ち、また、温度によっても変化するので、パワーオン検知レベルＶpoもPMOSトランジスタQPの閾値Ｖtpのばらつきや温度により大きく変化し、正常な動作条件が満たされなくなるという問題が生じる。
【００１１】
本発明は上記の問題点を解決するためになされたもので、使用素子の閾値のばらつきや温度によるパワーオン検知レベルの変化が小さいパワーオンリセット回路を有する半導体装置を提供することを目的とする。
【００１２】
また、本発明は、低い電源電圧を使用する場合にも、電流源回路であるウィルソン回路や基準電圧生成回路を動作させることが可能になる半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の第１の半導体装置は、半導体チップに外部から投入された電源電圧を内部電源電圧として使用する半導体装置において、前記内部電源電圧が第１の電圧よりも高くなるとクロックパルスを生成し始める発振回路と、前記クロックパルスを受けて昇圧動作を行う昇圧回路と、前記昇圧回路の出力電圧を電源として使用し、基準電圧を生成する基準電圧生成回路と、前記昇圧回路の出力電圧を電源として使用し、前記内部電源電圧の分圧と前記基準電圧とを比較する比較回路を有し、前記内部電源電圧が第２の電圧よりも高い場合に第１の論理レベルになる第１の信号をパワーオンリセット信号として出力する電圧検知回路と、電源電圧投入後、前記基準電圧生成回路および前記電圧検知回路が稼動状態になるまでに要する第１の時間が経過するまでは、前記第１の信号が前記第１の論理レベルになることを抑制する回路とを具備することを特徴とする。
【００１４】
また、本発明の第２の半導体装置は、半導体チップに外部から投入された電源電圧から降圧回路により生成された降圧電圧を内部電源電圧として使用する半導体装置において、前記電源電圧が第１の電圧よりも高くなるとクロックパルスを生成し始める発振回路と、前記クロックパルスを受けて昇圧動作を行う昇圧回路と、前記昇圧回路の出力電圧を電源として使用し、基準電圧を生成する基準電圧生成回路と、前記昇圧回路の出力電圧を電源として使用し、前記内部電源電圧の分圧と前記基準電圧とを比較する比較回路を有し、前記内部電源電圧が第２の電圧よりも高い場合に第１の論理レベルになる第１の信号をパワーオンリセット信号として出力する電圧検知回路と、電源電圧投入後、前記基準電圧生成回路および前記電圧検知回路が稼動状態になるまでに要する第１の時間が経過するまでは、前記第１の信号が前記第１の論理レベルになることを抑制する回路とを具備することを特徴とする。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１６】
＜第１の実施の形態＞
図１は、本発明の半導体装置の第１の実施の形態に係る半導体メモリの構成を概略的に示している。
【００１７】
図１において、メモリチップ10の外部からは電源電圧ＶCCならびに制御信号、アドレス信号が入力される。チップ内部には、POR 信号発生回路（パワーオンリセット回路）11、メモリセルアレイ12およびそれを制御する周辺回路13が設けられている。POR 信号発生回路11は電源電圧ＶCCが入力され、基準電位ＶREF およびパワーオンリセット信号POR を生成し、周辺回路13は前記制御信号およびアドレス信号が入力されるとともに前記基準電位ＶREF およびパワーオンリセット信号POR が入力される。
【００１８】
＜POR 信号発生回路の第１の実施例＞
図２は、図１中のPOR 信号発生回路11の第１の実施例を示すブロック図である。
【００１９】
このPOR 信号発生回路は、ＶCCを電源とする回路と、ＶCCから昇圧された昇圧電圧ＶINT を電源とする回路を含む。
【００２０】
発振回路（オシレータ）21、昇圧回路22、ＶCC検知回路23、ＶINT-ＶCC短絡回路24およびＶINT リミッタ25は、それぞれＶCCを電源とする。本例では、昇圧回路22の出力側にローパスフィルタ29および昇圧電圧安定化容量30が挿入されており、昇圧回路22の出力電圧（昇圧電圧ＶINT ）がローパスフィルタ29および安定化容量30を経てＶINT 検知回路26、電流源生成回路27、基準電位生成回路28の電源として供給される。
【００２１】
上記ＶINT 検知回路26は、昇圧電圧ＶINT をモニタし、ＶINT がある程度の電圧レベルになったことを検知してパワーオン検知信号PORINTを生成するものであり、このパワーオン検知信号PORINTは、電流源生成回路27、基準電位生成回路28、ＶCC検知回路23に供給される。
【００２２】
前記電流源生成回路27の出力電流ISRCは、ＶCC検知回路23に供給されるとともに、メモリ内部の回路に供給される。
【００２３】
前記基準電位生成回路28は、昇圧電圧ＶINT を電源としてＶREF を生成するものであり、このＶREF は、ＶCC検知回路23に供給されるとともに、メモリ内部の回路に供給される。
【００２４】
前記ＶCC検知回路23は、ＶCCをモニタし、ＶCCが所定の電圧以上になったことをＶREF との比較により検知してパワーオンリセット信号POR を生成するものであり、このパワーオンリセット信号POR は、発振回路21およびＶINT-ＶCC短絡回路24に供給される。
【００２５】
前記発振回路21は、ＶCC電源の立ち上がりにより自動的に発振動作を開始してクロックパルスを生成し、前記ＶCC検知回路23から供給されるパワーオンリセット信号POR が"H" になると発振動作を停止する。
【００２６】
前記昇圧回路22は、前記クロックパルスを受けて昇圧動作を行い、ＶCCから昇圧電圧ＶINT を生成する。これにより、前記電流源生成回路27、基準電位生成回路28などの回路の電源電圧をある程度高い電圧レベルに維持できる。
【００２７】
図３は、図２中のＶCCを電源とする発振回路21、昇圧回路22およびローパスフィルタ29、安定化容量30を取り出して一例を示す。
【００２８】
発振回路21は、実質的に奇数段の反転遅延回路がリング状に接続されたリング発振回路からなり、パワーオンリセット信号POR が"L" の時に発振動作が可能になる。本例では、POR が一方の入力となるノア回路31と、このノア回路31の出力側に接続された２段のインバータ回路32，33と、上記ノア回路31の出力側および各段のインバータ回路32，33の出力側にそれぞれ接続された容量素子C1、C2、C3とからなり、後段のインバータ回路33の出力が前記ノア回路31の他方の入力となるインバータチェーンが構成されている。
【００２９】
メモリチップにＶCCが投入されると、投入直後はPOR が"L" となっているので発振回路21の発振動作が可能になっており、やがてＶCCがＶLGC （ノア回路31、インバータ回路32，33が動作し始める電源電圧）より高くなると、発振回路21が自発的に動き出し、クロックパルスを生成する。
【００３０】
昇圧回路22は、ＩタイプのNMOSトランジスタQ1、Q2、Q3と、昇圧用キャパシタC4、C5が図示のように接続されてなるチャージポンプ回路が用いられており、このチャージポンプ回路の入力ノードがＶCCノードに接続されている。そして、昇圧用キャパシタC4、C5の各一端に位相が異なるクロックパルスが供給されることにより昇圧動作（チャージポンピング動作）を行い、昇圧出力ノードに昇圧電圧ＶINT を出力する。
【００３１】
なお、昇圧出力ノードの電位がある程度になると、発振回路21が動作し始める。この時点から昇圧回路22が昇圧動作を開始するが、昇圧能力を低減するためにＶCCを充電をすることが望ましい。そこで、ドレイン・ゲート相互が接続されたプリチャージ用のNMOSトランジスタQ4をＶCCノードと昇圧出力ノードとの間に接続し、昇圧出力ノードをＶCCに充電するようにしている。
【００３２】
ローパスフィルタ29は、抵抗素子R とキャパシタC6、C7が図示のように接続されてなり、昇圧電圧ＶINT の電位の揺れを抑え、平滑化させる働きを有する。
【００３３】
安定化容量30は、昇圧電圧ＶINT の揺れを抑えるとともに、昇圧電位を蓄える働きを有するものであり、例えばMOS 構造のキャパシタ、DRAMセル構造のキャパシタを使用することができる。
【００３４】
図４乃至図９は、図２中の昇圧電圧ＶINT が供給されるＶINT 検知回路26、電流源生成回路27、ＶCC検知回路23、ＶINT-ＶCC短絡回路24、ＶINT リミッタ25を取り出してそれぞれ一例を示す。ここで、ＶINT を電源とする回路にはＶINT の電源シンボルを付しており、ＶINT の電源シンボルのないロジック記号（インバータ、ナンドゲートなど）は全てＶCCを電源とする。
【００３５】
なお、図２中の基準電位ＶREF を生成する基準電位生成回路28は、ＶREF の温度依存をなくすために、基準電位生成部にBGR （バンドギャップリファレンス）回路を使用している。また、製造上のばらつき等によるBGR 回路の出力電圧のばらつきを削減するために、基準電位生成回路28に電圧トリミング回路を含めてもよい。この電圧トリミング回路は、フューズ素子のデータに基づいてBGR 回路の出力電圧を補正する。フューズ素子のデータはテスト工程で決める。
【００３６】
図４は、図２中のＶINT 検知回路26の構成の一例を示す。
【００３７】
このＶINT 検知回路の構成は、図２９を参照して前述した従来例のパワーオンリセット回路と比べて、基本的には同じであるので、図２９中と同一部分には同一符号を付しているが、ＶINT を電源とする点、二段接続のインバータ回路291 、292 の中間に遅延回路41が挿入されている点、後段のインバータ回路292 の出力信号はパワーオンリセット信号POR として直接に使用されるのではなく、パワーオン検知信号PORINTとして使用される点が異なる。
【００３８】
このＶINT 検知回路の動作は、ＶINT のレベルをモニタし、ＶINT のレベルが第１の検知レベル（電圧Ｖpo1 ）以上になったらパワーオン検知信号PORINTを"H" とする。この際、本例では、遅延回路41が挿入されており、ＶINT のレベルがＶpo1 以上になってから遅延回路41の所定の遅延時間Ｔd 後にパワーオン検知信号PORINTを"H" とする。この遅延の役割は後述する。
【００３９】
上記検知レベルＶpo1 は、従来例のパワーオンリセット回路と同様に、使用するトランジスタの閾値のばらつきや温度により変わり得るので、パワーオン検知信号PORINTは、図１中のPOR 信号発生回路11の内部でのみ使用し、周辺回路13では使用しない。
【００４０】
図５は、図２中の電流源生成回路27の構成の一例を示す。
【００４１】
この電流源生成回路は、ＶINT ノード（安定化容量Ｃの接続ノード）とＶSSノードとの間に、PMOSトランジスタ51、ドレイン・ゲート相互が接続されたNMOSトランジスタ52およびダイオード53が直列に接続されている。また、上記ＶINT ノードとＶSSノードとの間に、ゲート・ドレイン相互が接続されたPMOSトランジスタ54、NMOSトランジスタ55および抵抗素子56が直列に接続されている。この場合、前記PMOSトランジスタ51および54のゲート同士が接続されており、前記NMOSトランジスタ52および55のゲート同士が接続されている。さらに、前記ＶINT ノードとＶSSノードとの間に、PMOSトランジスタ57およびドレイン・ゲート相互が接続されたNMOSトランジスタ58が直列に接続されている。上記PMOSトランジスタ57は、ゲートが前記PMOSトランジスタ54のドレインに接続されるとともに、ＶSSノードとの間にNMOSトランジスタ59が接続されており、ドレインから電流ISRCが出力する。上記NMOSトランジスタ59のゲートには、回路の初期化動作を行うために前記パワーオン検知信号PORINTがインバータ回路60により反転されて入力する。
【００４２】
この電流源生成回路の出力電流ISRCは、図２中の基準電位生成回路27やＶCC検知回路23のオペアンプで使用する電流源として供給される。
【００４３】
図６は、図２中のＶCC検知回路23の構成の一例を示す。
【００４４】
このＶCC検知回路の構成は、ＶCCを分割する抵抗素子R4、R5と、ＶINT を動作電源とし、前記抵抗素子R4、R5によるＶCCの分割電圧とＶREF を比較するオペアンプ61と、このオペアンプ61の電流源をスイッチ制御するNMOSトランジスタQNと、ＶINT を動作電源とし、前記オペアンプ61の出力が入力するインバータ回路62と、ＶCCを動作電源とし、上記インバータ回路62の出力が入力するレベルシフタ63と、ＶCCを動作電源とし、上記レベルシフタ63の出力が一方の入力となる二入力のノアゲート64と、ＶCCを動作電源とし、前記パワーオン検知信号PORINTが入力し、それを反転した信号を前記二入力のノアゲート64の他方の入力とするインバータ回路65とからなり、前記ノアゲート64の出力信号がパワーオンリセット信号PORとして図２中の発振回路 21、ＶINT-ＶCC短絡回路24や、図１中の周辺回路13で使用される。
【００４５】
このＶCC検知回路の動作は、ＶCCをモニタし、ＶCCが所定の電圧Ｖpo2 以上になったことを検知してパワーオンリセット信号POR を"H" とする。但し、前記パワーオン検知信号PORINTが"L" の間は、インバータ回路65の出力が"H" であり、ノアゲート64の出力信号であるパワーオンリセット信号POR も強制的に"L" となる。
【００４６】
このＶCC検知回路は、温度依存性のない基準電位ＶREF とオペアンプ61を使用しているので、検知レベルＶpo2 は殆んどばらつかない。
【００４７】
図７は、図２中のＶINT-ＶCC短絡回路24の構成の一例を示す。
【００４８】
このＶINT-ＶCC短絡回路の構成は、ＶCCノードとＶINT ノード（安定化容量の接続ノード）との間にD 型NMOSトランジスタQDが接続され、そのゲートにパワーオンリセット信号POR が入力する。
【００４９】
このＶINT-ＶCC短絡回路の動作は、パワーオンリセット信号POR が"H" になった期間にＶCCノードとＶINT ノードをトランジスタQDにより短絡する。
【００５０】
図８は、図２中のＶINT リミッタ25の構成の一例を示す。
【００５１】
このＶINT リミッタは、ＶINT ノード（安定化容量Ｃの接続ノード）とＶCCノードとの間に、ダイオード接続の複数（本例では２個）のNMOSトランジスタQNを挿入したものである。
【００５２】
このＶINT リミッタの動作は、ＶINT とＶCCの電位差が一定の値以上にならないようにＶINT の値をリミットする役割を有する。これにより、昇圧されたＶINT によるトランジスタの破壊を防ぐことができる。
【００５３】
図９は、図６中のレベルシフタ63の構成の一例を示す。
【００５４】
このレベルシフタは、ＶINT 系の入力信号INがゲートに入力し、ソースがＶSSノードに接続されたNMOSトランジスタ91と、ＶCCノードと上記NMOSトランジスタ91のドレインとの間にソース・ドレイン間が接続されたPMOSトランジスタ92と、ＶINT を動作電源とし、ＶINT 系の入力信号INが入力するインバータ回路93と、このインバータ回路93の出力信号がゲートに入力し、ソースがＶSSノードに接続されたNMOSトランジスタ94と、ＶCCノードと上記NMOSトランジスタ94のドレインとの間にソース・ドレイン間が接続されたPMOSトランジスタ95とからなり、上記２個のPMOSトランジスタ92、95はそれぞれバックゲートがＶCCノードに接続され、それぞれのゲートとドレインがクロス接続されており、一方のPMOSトランジスタ95のドレインからＶCC系の出力信号OUT が出力するものである。
【００５５】
図１０は、図２のPOR 信号発生回路の動作を示すタイミング波形図である。
【００５６】
次に、図１０を参照しながら、図２のPOR 信号発生回路の動作（ＶCCの上昇、降下に伴うＶINT 、PORINT、POR の動き）を説明する。
【００５７】
（１）電源電圧ＶCCがチップに投入され、ＶCC＞ＶLGC になると、発振回路21が自動的に動作を開始し、昇圧電圧ＶINT が生成される。このＶINT が検知レベルＶpo1 より高くなってから遅延時間Ｔd だけ経過した後、検知信号PORINTが"H" になる。このＴd の間に、電流源生成回路27、基準電位生成回路28およびＶCC検知回路23が稼働状態となる。ＶCCがさらに上昇して検知レベルＶpo2 以上になると、ＶCC検知回路23がそれを検知してパワーオンリセット信号POR を"H" にする。この信号POR が"H" になると、発振回路21の動作が停止し、ＶINT-ＶCC短絡回路24によりＶINT ノードとＶCCノードが短絡される。
【００５８】
（２）ＶCCが降下する時は、上記と逆の順番で回路が動作する。
【００５９】
上記動作に際して、ＶCC検知回路23でオペアンプ61を用いて電圧を比較しているので、その検知レベルＶpo2 は図２９に示した従来例のパワーオンリセット回路に比べて正確である。また、オペアンプ61の動作電源として昇圧電位ＶINT を用いているので、ＶCCが低くてもオペアンプ61は動作する。検知レベルＶpo2 は、
max （ＶLGC ，ＶALG ）＜Ｖpo2 ＜ＶCCmin
が満たされるように決めれば良い。
【００６０】
また、図２のPOR 信号発生回路は、パワーオンリセット信号POR を生成するとともに電流源ISRCならびに基準電位ＶREF も生成する。この場合、電流源生成回路27および基準電位生成回路28の動作電源として、ＶCCではなくＶINT を使用しているので、ＶCCが低くても動作するという利点がある。
【００６１】
したがって、上述したような図２のPOR 信号発生回路によれば、パワーオン検知レベルの温度、トランジスタの閾値のばらつきに対する依存性をなくし、ばらつきフリーなパワーオンリセット回路を実現することが可能になる。
【００６２】
なお、上記POR 信号発生回路の第１の実施例では、チップの消費電流を減らすため、ＶCC＞Ｖpo2 の時は発振回路21の動作を停止させ、ＶINT-ＶCC短絡回路24によりＶINT ノードとＶCCノードを短絡させるようにしている。このような消費電力の削減手段は、低い待機電力が要求される不揮発性メモリにおいては意義がある。しかし、待機電力が元々多いDRAMやSRAMのようなメモリに対しては、発振回路21と昇圧回路22の分の消費電流を節約してもチップの電力削減に対して効果が少ない。このような半導体製品に対しては、ＶINT-ＶCC短絡回路24を省略し、ＶCC＞Ｖpo2 でも発振回路21を動かし続けるようにしてもよい。この場合、発振回路21はＶCC＞ＶLGC ならば常に動いていることになる。
【００６３】
＜POR 信号発生回路の第２の実施例＞
図８に示したＶINT リミッタは、ダイオード接続の複数のNMOSトランジスタをＶINT ノード・ＶCCノード間に挿入したものを使用したので、図１０に示したように、昇圧回路が動作している間はＶINT ノード・ＶCCノード間の電位差が一定に保たれる。したがって、ＶCCが高くなるとＶINT も高くなり、ＶCCがＶpo2 にほぼ等しい時にＶINT は最高値となる。
【００６４】
しかし、ＶINT の最高電圧が高すぎると、ＶINT に接続されたトランジスタが破壊されてしまう。このような破壊を防ぐため、図１１に示すようなＶINT リミッタを使用してもよい。
【００６５】
図１１は、図８に示したＶINT リミッタの変形例を示す回路図である。
【００６６】
このＶINT リミッタは、ＶINT ノード・ＶSSノード間に、ダイオード接続の複数（本例では３個）のNMOSトランジスタQNを挿入したものを使用している。
【００６７】
図１２は、図１１のＶINT リミッタを使用したPOR 信号発生回路の第２の実施例の動作を示すタイミング波形図である。
【００６８】
昇圧回路が動作している間に、ＶINT のリミット電圧が３Ｖtn（Ｖtnはダイオード接続のNMOSトランジスタQNの閾値電圧）で一定に保たれるので、ＶINT がＶCCに依存せず、ＶINT が高くなり過ぎるという問題が起きない。
【００６９】
＜POR 信号発生回路の第３の実施例＞
前述したPOR 信号発生回路の第１の実施例および第２の実施例では、ＶLGC ＜ＶCC＜Ｖpo2 の間は常に昇圧回路22が動いているので、この間のチップの消費電流が多い。この消費電流がＶCCの値に応じて増大することを防ぐことが可能なPOR 信号発生回路の第３の実施の形態について、以下に説明する。
【００７０】
図１３は、図１中のPOR 信号発生回路の第３の実施例のブロック構成を示す。
【００７１】
このPOR 信号発生回路は、図２を参照して前述したPOR 信号発生回路と比べて、ＶINT-ＶCC短絡回路24が省略され、ＶINT リミッタ25a の構成が異なり、ＶCC検知回路23の出力信号POR に代えてＶINT リミッタ25a の出力信号OSCENnが発振回路21の発振動作の開始／停止を制御するために使用されており、その他は同じであるので図２中と同一符号を付している。
【００７２】
図１４は、図１３中のＶINT リミッタ25ａ の構成の一例を示す回路図である。
【００７３】
このＶINT リミッタは、ＶINT ノードとＶSSノードとの間に抵抗Ｒc 、Ｒb 、Ｒa が直列に接続されて２つの分割電圧が生成され、この２つの分割電圧をそれぞれ基準電圧ＶREF と比較する二系統で構成されている。
【００７４】
この場合、一方の系統では、ＶINT を動作電源とし、第１の分割電圧とＶREFを比較する第１のオペアンプ141 と、この第１のオペアンプ141 の電流源をスイッチ制御するNMOSトランジスタQNと、ＶINT を動作電源とし、前記第１のオペアンプ141 の出力が入力するインバータ回路151 と、ＶCCを動作電源とし、上記インバータ回路151 の出力が入力する第１のレベルシフタ161 と、ＶCCを動作電源とし、上記第１のレベルシフタ161 の出力の立上がりを検出する立上がり信号検出回路18と、この立上がり信号検出回路18の出力が入力するインバータ回路171と、このインバータ回路171 の出力が一方の入力となる二入力のナンドゲート19が設けられている。
【００７５】
また、他方の系統では、ＶINT を動作電源とし、第２の分割電圧とＶREF を比較する第２のオペアンプ142 と、この第１のオペアンプ142 の電流源をスイッチ制御するNMOSトランジスタQNと、ＶINT を動作電源とし、前記第２のオペアンプ142 の出力が入力するインバータ回路152 と、ＶCCを動作電源とし、上記インバータ回路152 の出力が入力する第２のレベルシフタ162 と、ＶCCを動作電源とし、上記第２のレベルシフタ162 の出力が入力するインバータ回路172 が設けられている。
【００７６】
そして、前記一方の系統のナンドゲート19の出力がフリップフロップ回路20のセット入力となり、他方の系統のインバータ回路172 の出力が上記フリップフロップ回路20のリセット入力となり、このフリップフロップ回路20の出力信号OSCENnが前記発振回路21の発振動作の開始／停止を制御するために使用される。
【００７７】
このＶINT リミッタは、次の２種類の検知レベルＶint1、Ｖint2（Ｖintl＜Ｖint2）を持つ。
【００７８】
Ｖint1＝ＶREF ×（Ｒa ＋Ｒb ＋Ｒc ）／（Ｒa ＋Ｒb ）
Ｖint2＝ＶREF ×（Ｒa ＋Ｒb ＋Ｒc ）／Ｒa
Ｖint1とＶint2の値は、基準電圧ＶREF と抵抗Ｒa 、Ｒb 、Ｒc により決まり、抵抗Ｒa 、Ｒb 、Ｒc の抵抗値の比を変えることにより調整できる。
【００７９】
図１５は、図１３のPOR 信号発生回路の動作を示すタイミング波形図である。
【００８０】
次に、図１５を参照しながら、図１３のPOR 信号発生回路の動作（ＶCCの上昇、降下に伴うＶINT 、PORINT、POR の動き）を説明する。
【００８１】
電源投入時と、ＶINT が降下してＶINT ＜Ｖint1となった場合は、OSCENn="H"となり、発振回路21を動作させる。
【００８２】
ＶINT ＞Ｖint2になると、OSCENn="L"になり、発振回路21の動作を停止させる。この停止状態は、ＶINT ＜Ｖint1となるまで保つ。この停止期間Ｔは、ＶINT に接続された回路の消費電流をＩ、安定化容量の容量値をＣとすると、
Ｔ＝Ｃ（Ｖint2−Ｖintl）／Ｉ
となる。Ｉの値は電流源生成回路27により調整可能である。
【００８３】
したがって、図１３中の発振回路21ならびに昇圧回路22は散発的に動作し、ＶINT は、Ｖintl＜ＶINT ＜Ｖint2の範囲に収まる。昇圧回路21は散発的にのみ動作するので、その消費電流は小さい。したがって、POR 信号発生回路全体の消費電流は、Ｉ、Ｃの値を適当に選ぶことにより調整できる。
【００８４】
なお、以上の説明では、ＶCC＞Ｖpo2 の場合も散発的に発振回路21を動作させるものとしていたが、前述したPOR 信号発生回路の第１の実施例および第２の実施例のように、ＶCC＞Ｖpo2 の場合は発振回路21の動作を強制的に止めてＶCC＝ＶINT となるようにしてもよい。即ち、散発的に発振回路21を動作させる条件として、ＶINT に対する上記条件に加えて、ＶCCがＶLGC ＜ＶCC＜Ｖpo2 を満たすという条件を追加してもよい。
【００８５】
＜第２の実施の形態＞
本発明のパワーオンリセット信号発生方式は、半導体装置における降圧回路系に対しても適用可能であり、以下に降圧回路系を使用する第２の実施の形態に係る半導体メモリについて説明する。
【００８６】
図１６は、本発明の半導体装置の第２の実施の形態に係る半導体メモリのメモリチップ10a の構成を概略的に示している。
【００８７】
このメモリチップ10a は、図１を参照して前述したメモリチップ10と比べて、ＶCCおよびＶREF から降圧電源ＶDDを生成して周辺回路13へ主たる電源として供給する降圧回路14が付加されている点が異なり、その他は同じであるので、図１中と同一符号を付している。
【００８８】
このような降圧回路系を使用するメモリでは、ＶDDが所定の電圧よりも高くなったらパワーオンリセット信号PORVDDを"H" にするパワーオンリセット信号発生回路が必要となる。
【００８９】
このようなＶDDに対するパワーオンリセット信号発生回路に本発明を適用すれば、ＶDDの検知レベルの温度依存性をなくすことができる。
【００９０】
＜POR 信号発生回路の第４の実施例＞
図１７は、POR 信号発生回路の第４の実施例の構成を示す。
【００９１】
このPOR 信号発生回路は、図２を参照して前述したPOR 信号発生回路の第１の実施例と比べて、ＶDD検知回路23a が加わった点が異なり、その他は同じであるので、図２中と同一符号を付している。
【００９２】
図１８は、図１７中のＶDD検知回路23a を取り出して示している。
【００９３】
このＶDD検知回路の構成は、図６を参照して前述したＶCC検知回路と比べて、（１）ＶDDを抵抗分割する点、（２）レベルシフタ63a 、ノアゲート64a 、インバータ65a の動作電源としてＶDDが供給される点が異なり、その他は同じであるので、図６中と同一符号を付している。
【００９４】
このＶDD検知回路の動作は、ＶDDの抵抗分割値をモニタし、ＶDDが所定の電圧Ｖpo2 以上になったことを検知して第２のパワーオンリセット信号PORVDDを"H"とする。但し、前記パワーオン検知信号PORINTが"L" の間は、インバータ回路65a の出力が"H" であり、ノアゲート64a の出力信号であるパワーオンリセット信号PORVDDも強制的に"L" となる。
【００９５】
このＶDD検知回路は、温度依存性のない基準電位ＶREF とオペアンプ61を使用しているので、検知レベルＶpo2 は殆んどばらつかない。
【００９６】
図１９は、図１８のレベルシフタ63a を示す回路図である。
【００９７】
このレベルシフタは、図９を参照して前述したレベルシフタと比べて、動作電源ＶCCに代えて動作電源ＶDDが供給される点が異なり、その他は同じであるので、図９中と同一符号を付している。
【００９８】
なお、上記した第２の実施の形態に係る半導体メモリにおける降圧回路系に対して、上記POR 信号発生回路の第４の実施例に限らず、前述したPOR 信号発生回路の第１の実施例乃至第３の実施例のいずれかを適用してもよい。
【００９９】
また、以上の説明は半導体メモリを例にとって説明したが、本発明は、パワーオンリセット動作が必要なすべての半導体装置に対して適用可能である。
【０１００】
＜POR 信号発生回路の第５の実施例＞
上述したPOR 信号発生回路の各実施例では、電源電圧の検知レベルを自在に設定できる。しかし、パワーオンリセット信号POR をロジック回路のリセットにしか使用しない場合は、パワーオン検知レベルＶpoとＶLGC が同一でよく、以下に示すように簡便な構成のPOR 信号発生回路を使用することができる。
【０１０１】
図２０は、POR 信号発生回路の第５の実施例の構成を示す。
【０１０２】
このPOR 信号発生回路は、図２を参照して前述したPOR 信号発生回路の第１の実施例と比べて、ＶCC検知回路23、電流源生成回路27、基準電位生成回路28が省略され、電圧検知回路26a の構成が若干変更されている点が異なり、その他は同じであるので、図２中と同一符号を付している。なお、図中のＶINT リミッタ25としては、図８もしくは図１１に示した回路を使えばよい。
【０１０３】
前記ＶINT 検知回路26a は、図４を参照して前述したＶINT 検知回路26中の遅延回路41が省略されたものであり、昇圧電圧ＶINT をモニタし、ＶINT がある程度の電圧レベルになったことを検知してパワーオンリセット信号POR を生成するものである。
【０１０４】
＜POR 信号発生回路の第６の実施例＞
図２１は、POR 信号発生回路の第６の実施例の構成を示す。
【０１０５】
このPOR 信号発生回路は、図２を参照して前述したPOR 信号発生回路の第１の実施例と比べて、ＶINT 検知回路26が昇圧回路22の出力ノードの電圧を検知するように接続されている点、ＶINT-ＶCC短絡回路24が昇圧回路22の出力ノードに接続されている点、電流源生成回路27としてウィルソン回路が用いられている点、基準電位生成回路28としてBGR 回路が用いられている点のほか、次の回路が付加されている点などが異なり、図２中と同一部分には同一符号を付している。
【０１０６】
即ち、付加された回路は、（１）リセット回路101 、（２）ＶINT 検知回路26の出力信号を反転するインバータ回路102 、（３）前記インバータ回路102 の出力信号をラッチするＳＲ型フリップフロップ（Ｆ／Ｆ）回路103 およびこのＦ／Ｆ回路103 の出力信号を反転し、図２中のＶINT 検知回路26の出力信号に代えて、前記ウィルソン回路27、BGR 回路28、ＶCC検知回路23およびＬＰＦ（ローパスフィルタ）29を制御する信号BGRsetn を出力するインバータ回路104 、（４）前記インバータ回路104 の出力信号BGRsetn を所定時間（本例では数十μｓ程度）遅延させる遅延回路105 、（５）ＶCC検知回路23のＶCC検知フラグ出力VCCflgを所定時間（本例では数十μｓ程度）固定するフラグ固定回路106 、（６）フラグ固定回路106 の出力信号VCCenbと前記遅延回路105 の出力信号BGRenbが入力し、信号POR を出力するナンド回路107 、（７）前記ナンド回路107 の出力信号POR と前記リセット回路101 の出力信号LOWVCCn が入力するナンド回路108 およびこのナンド回路108 の出力信号を反転し、ＶINT-ＶCC短絡回路24の制御信号EQVCCnを出力するインバータ回路109 、（８）前記インバータ回路109 の出力信号EQVCCnと前記ＶINT 検知回路26の出力側のインバータ回路102 の出力信号が入力するナンド回路110 およびこのナンド回路110 の出力信号を反転し、発振回路21の制御信号OSCenbを出力するインバータ回路111 である。
【０１０７】
図２２は、図２１のPOR 信号発生回路の動作シーケンスを概略的に示す図である。
【０１０８】
次に、図２２を参照しながら、図２１のPOR 信号発生回路の動作を説明する。
【０１０９】
＜ＶCC起動時＞
（１）ＶCC電源の立ち上がり速度に対する要求はユーザーにより異なるので、ＶCCと基準電圧系回路（ウィルソン回路27、BGR 回路28など）のセットアップ時間との関係は単純な形にはならない。そこで、ＶCCの系統と基準電圧系回路の昇圧電源ＶINT の系統に分けており、基準電圧系回路のセットアップ終了まではＶCCをモニタしない。
【０１１０】
（２）ＶCCが約1.1 Ｖ程度になると、発振回路21が動作し始める。この時点から昇圧回路22が昇圧動作を開始するが、昇圧能力を低減するためにＶCCに充電をすることが望ましい。このため、リセット回路101 によりNMOSトランジスタとPMOSトランジスタの閾値で決まるレベルにＶCCがなるまでにインバータ回路109 の出力信号EQVCCnを活性化させ、ＶINT-ＶCC短絡回路24をオンさせて昇圧回路22の出力ノードをＶCCに充電する。
【０１１１】
（３）基準電圧系回路の昇圧電源ＶINT が立ち上がるまでの期間は、インバータ回路104 の出力信号BGRsetn の"L" （BGR リセット信号）によりBGR 回路28などをリセットする。
【０１１２】
（４）ＶINT が規定レベルに達し、前記インバータ回路104 の出力信号BGRsetn が"H" （BGR 起動信号）になった後、BGR 回路28が安定するまで、数十μｓ程度必要である。このため、前記信号BGRsetn を遅延回路105 に入力してBGR 回路28が安定動作になるまでの期間（数十μｓ）を待った後、遅延回路105 からセットアップ完了信号BGRenbを出力させる。
【０１１３】
（５）BGR 起動完了後、ＶCC検知回路23によりＶCCレベルのモニタを開始し、ＶCCが規定レベルを超えた時に、ＶCCが規定レベルに達したことを示すフラグ信号VCCflgが出力する。このフラグ信号VCCflgがフラグ固定回路106 を経て信号VCCenbとなり、この信号VCCenbと前記信号BGRenbに基づいてインバータ回路109 から出力する信号EQVCCnにより、ＶINT の昇圧を停止させるとともに、基準電圧系回路の電源をＶCCに切り換えるように制御する。これと同時に、ナンド回路107から、パワーオンリセット信号POR （従来のパワーオン起動信号と同じ信号）が出力してパワーオンを終了する。
【０１１４】
なお、前記フラグ固定回路106 は、前記基準電圧系回路の電源をＶCCへ切り換える時にＶCCとＶINT 間の電位差が大きいと、ＶCC検知回路23のオペアンプがＶINT の揺れによって誤動作するので、フラグ信号VCCflgが出力した後、数十μｓ間はフラグを固定するために挿入されている。
【０１１５】
＜ＶCC降下時＞
（１）ＶCC検知回路23によりＶCCの立下りを検知し、ＶINT の昇圧を開始する。
【０１１６】
（２）ＶCC検知回路23によりＶCCが復帰して規定レベルを超えたことを検知した後、ＶINT の昇圧を停止し、基準電圧系回路の電源をＶCCに切り換える。ＶCCが復帰せずに立ち下がった場合には、リセット回路101 によって検知されることでリセットされる。
【０１１７】
図２３は、図２１中のリセット回路101 の構成の一例を示す。
【０１１８】
このリセット回路は、従来例と同様のパワーオン回路で構成される。
【０１１９】
パワーオン検知レベルは、インバータが動作するＶCCmin で良いので、PMOSトランジスタもしくはNMOSトランジスタの閾値電圧Ｖthの高い方で決まるレベルの1.25倍程度（ＶCC＝約1.4 Ｖ）でリセットがかかるように設定した。
【０１２０】
このリセット回路101 の第１の目的は、図21に示したPOR 信号発生回路の昇圧電圧ＶINT をできるだけ低パワーで速く上げるために、昇圧回路22の出力ノードにＶCCを充電する制御信号を生成することである。第２の目的は、図２１に示したPOR 信号発生回路において、ＶINT 検知回路26の出力信号LOWVINTnに基づいてBGR リセット信号BGRsetn を生成するためにＦ／Ｆ回路103 を使用しており、このＦ／Ｆ回路103 をリセットすることである。第３の目的は、BGR 安定判定用の遅延回路105 の出力を制御することである。
【０１２１】
このリセット回路101 の閾値のばらつきについては、パワーオン検知レベルが非常に低いので、精度は要求されない。
【０１２２】
図２４（ａ）、（ｂ）は、図２１中の発振回路21および昇圧回路22の構成の一例を示す。
【０１２３】
この発振回路21および昇圧回路22は、例えば２相クロック方式を採用しており、それぞれの構成および動作は周知であるので、その説明は省略する。
【０１２４】
図２５（ａ）、（ｂ）は、図２１中の昇圧回路22の出力ノードにＶCCを充電するためのＶINT-ＶCC短絡回路24の相異なる構成例を示す。
【０１２５】
図２５（ａ）に示すＶINT-ＶCC短絡回路は、ドレイン・ゲート相互が接続されたＩタイプのNMOSトランジスタ251 のドレイン・ソース間がＶCCノードとＶINT 昇圧出力ノードとの間に接続されている。
【０１２６】
この構成は、シンプルではあるが、ＶCCの立ち上がり時の低ＶCC時、ＩタイプのNMOSトランジスタ251 の閾値落ちによりＶINT のレベルが低くなってしまう（ＶCC=2.1ＶとしてＶINT が2.0 Ｖ以下になるおそれがある）。
【０１２７】
図２５（ｂ）に示すＶINT-ＶCC短絡回路は、ＤタイプのNMOSトランジスタ252 のドレイン・ソース間がＶCCノードと昇圧出力(PMPOUT)ノードとの間に接続され、このトランジスタ242 のゲートに信号EQVCCnをインバータ回路253 で反転させた信号が供給される。
【０１２８】
この構成は、信号EQVCCnとインバータ回路253 を必要とし、パターン面積も大きくなるが、ＶCCノードとＶINT ノードの短絡時にＤタイプトランジスタ252 の閾値落ちがなく、素早く短絡される利点がある。
【０１２９】
図２６は、図２１中のＶINT 検知回路26の構成の一例を示す。
【０１３０】
ＶINT 検知回路は、基準電圧ＶREF が発生していない状態でＶCCのレベルも立ち上がり速度次第で不確定という段階において、ＶINT のレベルを判定することが要求される。そこで、図２９に示した従来例のパワーオン回路と同様の構成を採用している。
【０１３１】
このＶINT 検知回路による検知レベルのばらつきはPMOSトランジスタの閾値のばらつきに依存するが、ＶINT がある程度のレベル（目標値はＶINT ＝ 2.5Ｖ）になっていればばらつきの問題はない。
【０１３２】
図２７は、図２１中の遅延回路（BGR 安定判定回路）105 の構成の一例を示す。
【０１３３】
BGR 電圧が安定したことを判定する方法には、時間判定とBGR 回路28内ノードの電圧判定の２種類があるが、基準電圧ＶREF が発生していない状態での電圧判定は不可能であるので、時間判定を採用している。この際、遅延時間のオーダーとしては数10μｓ程度であり、ＶCCの立ち上がり速度はｍｓオーダーであることを考えると、精度は要求されない。したがって、インバータとキャパシタで構成した遅延回路105 を用いた。
【０１３４】
この遅延回路105 の構成上で注意すべき点は、遅延回路105 内のインバータ回路が動作し始めてから数10μｓしか経っていない場合、インバータ回路の動作開始前の不定レベルが出力されてしまう点である。
【０１３５】
この対策として、図２７に示したように構成が比較的簡単な遅延回路を採用している。この遅延回路は、前段のＦ／Ｆ回路103 およびインバータ回路104 により確定状態となっている入力信号INをインバータ回路IVとPMOSトランジスタのドレイン・ソースを短絡接続してなるキャパシタCPとNMOSトランジスタのドレイン・ソースを短絡接続してなるキャパシタCNにより遅延させる。そして、この遅延した信号と前記入力信号INをそれぞれＶCCを動作電源とする二入力のナンドゲート271 およびその後段に接続されたインバータ272 からなる論理積回路で論理積をとる。
【０１３６】
なお、図２１中のＶCC検知回路23は、BGR 回路28が起動完了してからＶCCを検知するものであり、POR 信号発生回路の第１の実施例において図６を参照して前述したＶCC検知回路23とほぼ同様の構成を採用している。このＶCC検知回路による検知レベルの目標値は2.0 Ｖである。
【０１３７】
また、図２１中のBGR 回路（基準電位生成回路）28は、従来より感度を高めた差動アンプを用いて構成している。また、図２１に示したPOR 信号発生回路において、ＶCCmin の仕様は緩いものの、ＶCC＝2.3 Ｖの仕様に対して、設計としてＶCC＝2.1 Ｖまでの動作保証をするため、ＶCC検知のずれも考えて、ＶCC＝2.0 ＶでのBGR 回路28の動作を保証することが望ましい。
【０１３８】
図２８は、図２１中のフラグ固定回路106 の構成の一例を示す。
【０１３９】
このフラグ固定回路は、前記フラグ信号VCCflgが一方の入力となる第１のナンド回路281 と、この第１のナンド回路281 の出力が一方の入力となる第２のナンド回路282 と、この第２のナンド回路282 の出力が入力する第１のインバータ回路283 と、該第１のインバータ回路283 の信号を所定時間遅延させる遅延回路284 と、この遅延回路284 の出力が一方の入力となり、前記第２のナンド回路282 の出力が他方の入力となり、その出力が前記第２のナンド回路282 の他方の入力となる第３のナンド回路285 と、前記遅延回路284 の出力が一方の入力となり、前記第２のナンド回路282 の出力が他方の入力となるノア回路286 と、このノア回路286 の出力が入力し、その出力が前記第１のナンド回路281 の他方の入力となる第２のインバータ回路287 とを具備する。
【０１４０】
このフラグ固定回路の目的は、ＶCC検知後にＶINT ノードをＶCCノードに短絡接続した際、ＶCC検知回路23のオペアンプがＶINT の変動の影響で誤動作するおそれがあるので、この誤動作を防止するためにＶCC検知フラグVCCflgを所定期間固定することである。
【０１４１】
【発明の効果】
上述したように本発明の半導体装置に設けられたパワーオンリセット信号発生回路によれば、電源電圧の検知レベルが正確であり、特に、検知レベルの温度依存性をなくすことができる。また、電源電圧が低くても電流源や基準電位を生成することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施の形態に係る半導体メモリの構成を概略的に示すブロック図。
【図２】図１中のPOR 信号発生回路の第１の実施例を示すブロック図。
【図３】図２中のＶCCを電源とする発振回路、昇圧回路およびローパスフィルタ、安定化容量を取り出して一例を示す回路図。
【図４】図２中のＶINT 検知回路の構成の一例を示す回路図。
【図５】図２中の電流源生成回路の構成の一例を示す回路図。
【図６】図２中のＶCC検知回路の構成の一例を示す回路図。
【図７】図２中のＶINT-ＶCC短絡回路の構成の一例を示す回路図。
【図８】図２中のＶINT リミッタの構成の一例を示す回路図。
【図９】図６中のレベルシフタの構成の一例を示す回路図。
【図１０】図２のPOR 信号発生回路の動作を示すタイミング波形図。
【図１１】図８に示したＶINT リミッタの変形例を示す回路図。
【図１２】図１１のＶINT リミッタを使用したPOR 信号発生回路の第２の実施例の動作を示すタイミング波形図。
【図１３】図１中のPOR 信号発生回路の第３の実施例を示すブロック図。
【図１４】図１３中のＶINT リミッタの構成の一例を示す回路図。
【図１５】図１３のPOR 信号発生回路の動作を示すタイミング波形図。
【図１６】本発明の半導体装置の第２の実施の形態に係る半導体メモリの構成を概略的に示すブロック図。
【図１７】 POR 信号発生回路の第４の実施例を示すブロック図。
【図１８】図１７中のＶDD検知回路を取り出して示す回路図。
【図１９】図１８中のレベルシフタを示す回路図。
【図２０】 POR 信号発生回路の第５の実施例を示すブロック図。
【図２１】 POR 信号発生回路の第６の実施例を示すブロック図。
【図２２】図２１のPOR 信号発生回路の動作シーケンスを概略的に示す図。
【図２３】図２１中のリセット回路の構成の一例を示す回路図。
【図２４】図２１中の発振回路および昇圧回路の構成の一例を示す回路図。
【図２５】図２１中の昇圧回路の出力ノードにＶCCを充電するためのＶINT-ＶCC短絡回路の相異なる構成例を示す回路図。
【図２６】図２１中のＶINT 検知回路の構成の一例を示す回路図。
【図２７】図２１中の遅延回路（BGR 安定判定回路）の構成の一例を示す回路図。
【図２８】図２１中のフラグ固定回路の構成の一例を示す回路図。
【図２９】従来のパワーオンリセット回路を示す回路図。
【符号の説明】
21…発振回路（オシレータ）、
22…昇圧回路、
23…ＶCC検知回路、
24…ＶINT-ＶCC短絡回路、
25…ＶINT リミッタ、
26…ＶINT 検知回路、
27…電流源生成回路、
28…基準電位生成回路、
29…ローパスフィルタ（ＬＰＦ）、
30…昇圧電圧安定化容量、
101 …リセット回路、
102 …ラッチ回路、
103 …遅延回路、
104 …インバータ回路、
105 …遅延回路、
106 …フラグ固定回路。
【発明の属する技術分野】
本発明は、半導体装置に係り、特にパワーオンリセット回路に関するもので、例えば半導体メモリに使用されるものである。
【０００２】
【従来の技術】
パワーオンリセット回路は、外部から入力される電源電圧がある一定の値以上になったらパワーオンリセット信号を発生させる回路である。パワーオンリセット信号は、半導体チップ内のフリップフロップ（Ｆ／Ｆ）回路の状態を初期化したり、定電流源生成回路や基準電位発生回路のようなアナログ回路の初期化するためにも使用される。
【０００３】
例えば半導体メモリにおいて、電源電圧をＶCC、Ｆ／Ｆ等のロジック回路が動作し始める電源電圧をＶLGC 、アナログ回路が動作し始める電源電圧をＶALG 、仕様から決まる電源電圧ＶCCの下限をＶCCminiとすると、パワーオンリセット信号が"L" から"H" に立ち上がる時の電源電圧ＶCCの値であるパワーオン検知レベルＶpoは
max （ＶLGC ，ＶALG ）＜Ｖpo＜ＶCCmini‥‥‥‥‥‥（１）
を満たす必要がある．ここで、max （ＶLGC ，ＶALG ）はＶLGC ，ＶALG の大きい方の電圧を指す。通常はＶALG の方が大きい。
【０００４】
図２９は、従来のパワーオンリセット回路の構成を示している。
【０００５】
このパワーオンリセット回路は、外部から入力する電源電圧ＶCCが供給されるＶCCノードと接地電位ＶSSが供給されるＶSSノードとの間で互いに直列接続された２個の抵抗素子R1、R2と、この抵抗素子R1、R2の直列接続ノードＡにゲートが接続され、ソースがＶCCノードに接続されたPMOSトランジスタQPと、このPMOSトランジスタQPのドレインとＶSSノードとの間に接続された抵抗素子Ｒ3 と、前記電源電圧ＶCCを動作電源とし、前記PMOSトランジスタQPのドレインと抵抗素子Ｒ3 の直列接続ノードＢの電位が入力する二段接続のインバータ回路291 、292 とからなり、後段のインバータ回路292 の出力がパワーオンリセット信号POR として使用される。
【０００６】
ここで、上記構成のパワーオンリセット回路の動作について説明する。PMOSトランジスタQPの閾値をＶtpとすると、ＶCCの投入直後、PMOSトランジスタQPはオフ状態であり、ノードＢの電位は"L" 、後段のインバータ回路292 の出力電位は"L" のままである。
【０００７】
ＶCCが上昇し、ＶCCがパワーオン検知レベルＶpo＝（R1＋R2）｜Ｖtp｜／R1よりも高くなると、PMOSトランジスタQPがオン状態になり、ノードＢの電位は"H" 、パワーオンリセット信号POR が"H" になる。なお、前記抵抗R1、R2の抵抗値比は前式（１）が満たされるように決めるものとする。
【０００８】
上記したような従来のパワーオンリセット回路では、パワーオン検知レベルＶpoがPMOSトランジスタQPの閾値Ｖtpに依存している。このPMOSトランジスタQPの閾値Ｖtpは、製造プロセスによるばらつきを持ち、また、温度によっても変化する。このため、パワーオン検知レベルＶpoもPMOSトランジスタQPの閾値Ｖtpのばらつきや温度により大きく変化し、前式（１）の条件が満たされなくなるという問題が生じる。
【０００９】
また、1Gクラスの大容量の半導体メモリにおいて、フューズ素子としてROM Fuseを採用し、低ＶCC動作を実現しようとすると、様々な電源投入、電源投入時のROM Fuseの読み出し動作を範疇に入れなければならない。例えば仕様では2.3 Ｖ動作、設計上で2.1 Ｖ動作を保証する場合には、パワーオンリセット回路で1.6Ｖ動作を保証しなくてはならない。しかし、このような低い電源電圧を使用する場合には、電流源回路であるウィルソン回路や差動増幅器が動作せず、基本的に不可能である。
【００１０】
【発明が解決しようとする課題】
上記したように従来のパワーオンリセット回路では、パワーオン検知レベルＶpoがPMOSトランジスタQPの閾値Ｖtpに依存し、この閾値Ｖtpが製造プロセスによるばらつきを持ち、また、温度によっても変化するので、パワーオン検知レベルＶpoもPMOSトランジスタQPの閾値Ｖtpのばらつきや温度により大きく変化し、正常な動作条件が満たされなくなるという問題が生じる。
【００１１】
本発明は上記の問題点を解決するためになされたもので、使用素子の閾値のばらつきや温度によるパワーオン検知レベルの変化が小さいパワーオンリセット回路を有する半導体装置を提供することを目的とする。
【００１２】
また、本発明は、低い電源電圧を使用する場合にも、電流源回路であるウィルソン回路や基準電圧生成回路を動作させることが可能になる半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の第１の半導体装置は、半導体チップに外部から投入された電源電圧を内部電源電圧として使用する半導体装置において、前記内部電源電圧が第１の電圧よりも高くなるとクロックパルスを生成し始める発振回路と、前記クロックパルスを受けて昇圧動作を行う昇圧回路と、前記昇圧回路の出力電圧を電源として使用し、基準電圧を生成する基準電圧生成回路と、前記昇圧回路の出力電圧を電源として使用し、前記内部電源電圧の分圧と前記基準電圧とを比較する比較回路を有し、前記内部電源電圧が第２の電圧よりも高い場合に第１の論理レベルになる第１の信号をパワーオンリセット信号として出力する電圧検知回路と、電源電圧投入後、前記基準電圧生成回路および前記電圧検知回路が稼動状態になるまでに要する第１の時間が経過するまでは、前記第１の信号が前記第１の論理レベルになることを抑制する回路とを具備することを特徴とする。
【００１４】
また、本発明の第２の半導体装置は、半導体チップに外部から投入された電源電圧から降圧回路により生成された降圧電圧を内部電源電圧として使用する半導体装置において、前記電源電圧が第１の電圧よりも高くなるとクロックパルスを生成し始める発振回路と、前記クロックパルスを受けて昇圧動作を行う昇圧回路と、前記昇圧回路の出力電圧を電源として使用し、基準電圧を生成する基準電圧生成回路と、前記昇圧回路の出力電圧を電源として使用し、前記内部電源電圧の分圧と前記基準電圧とを比較する比較回路を有し、前記内部電源電圧が第２の電圧よりも高い場合に第１の論理レベルになる第１の信号をパワーオンリセット信号として出力する電圧検知回路と、電源電圧投入後、前記基準電圧生成回路および前記電圧検知回路が稼動状態になるまでに要する第１の時間が経過するまでは、前記第１の信号が前記第１の論理レベルになることを抑制する回路とを具備することを特徴とする。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１６】
＜第１の実施の形態＞
図１は、本発明の半導体装置の第１の実施の形態に係る半導体メモリの構成を概略的に示している。
【００１７】
図１において、メモリチップ10の外部からは電源電圧ＶCCならびに制御信号、アドレス信号が入力される。チップ内部には、POR 信号発生回路（パワーオンリセット回路）11、メモリセルアレイ12およびそれを制御する周辺回路13が設けられている。POR 信号発生回路11は電源電圧ＶCCが入力され、基準電位ＶREF およびパワーオンリセット信号POR を生成し、周辺回路13は前記制御信号およびアドレス信号が入力されるとともに前記基準電位ＶREF およびパワーオンリセット信号POR が入力される。
【００１８】
＜POR 信号発生回路の第１の実施例＞
図２は、図１中のPOR 信号発生回路11の第１の実施例を示すブロック図である。
【００１９】
このPOR 信号発生回路は、ＶCCを電源とする回路と、ＶCCから昇圧された昇圧電圧ＶINT を電源とする回路を含む。
【００２０】
発振回路（オシレータ）21、昇圧回路22、ＶCC検知回路23、ＶINT-ＶCC短絡回路24およびＶINT リミッタ25は、それぞれＶCCを電源とする。本例では、昇圧回路22の出力側にローパスフィルタ29および昇圧電圧安定化容量30が挿入されており、昇圧回路22の出力電圧（昇圧電圧ＶINT ）がローパスフィルタ29および安定化容量30を経てＶINT 検知回路26、電流源生成回路27、基準電位生成回路28の電源として供給される。
【００２１】
上記ＶINT 検知回路26は、昇圧電圧ＶINT をモニタし、ＶINT がある程度の電圧レベルになったことを検知してパワーオン検知信号PORINTを生成するものであり、このパワーオン検知信号PORINTは、電流源生成回路27、基準電位生成回路28、ＶCC検知回路23に供給される。
【００２２】
前記電流源生成回路27の出力電流ISRCは、ＶCC検知回路23に供給されるとともに、メモリ内部の回路に供給される。
【００２３】
前記基準電位生成回路28は、昇圧電圧ＶINT を電源としてＶREF を生成するものであり、このＶREF は、ＶCC検知回路23に供給されるとともに、メモリ内部の回路に供給される。
【００２４】
前記ＶCC検知回路23は、ＶCCをモニタし、ＶCCが所定の電圧以上になったことをＶREF との比較により検知してパワーオンリセット信号POR を生成するものであり、このパワーオンリセット信号POR は、発振回路21およびＶINT-ＶCC短絡回路24に供給される。
【００２５】
前記発振回路21は、ＶCC電源の立ち上がりにより自動的に発振動作を開始してクロックパルスを生成し、前記ＶCC検知回路23から供給されるパワーオンリセット信号POR が"H" になると発振動作を停止する。
【００２６】
前記昇圧回路22は、前記クロックパルスを受けて昇圧動作を行い、ＶCCから昇圧電圧ＶINT を生成する。これにより、前記電流源生成回路27、基準電位生成回路28などの回路の電源電圧をある程度高い電圧レベルに維持できる。
【００２７】
図３は、図２中のＶCCを電源とする発振回路21、昇圧回路22およびローパスフィルタ29、安定化容量30を取り出して一例を示す。
【００２８】
発振回路21は、実質的に奇数段の反転遅延回路がリング状に接続されたリング発振回路からなり、パワーオンリセット信号POR が"L" の時に発振動作が可能になる。本例では、POR が一方の入力となるノア回路31と、このノア回路31の出力側に接続された２段のインバータ回路32，33と、上記ノア回路31の出力側および各段のインバータ回路32，33の出力側にそれぞれ接続された容量素子C1、C2、C3とからなり、後段のインバータ回路33の出力が前記ノア回路31の他方の入力となるインバータチェーンが構成されている。
【００２９】
メモリチップにＶCCが投入されると、投入直後はPOR が"L" となっているので発振回路21の発振動作が可能になっており、やがてＶCCがＶLGC （ノア回路31、インバータ回路32，33が動作し始める電源電圧）より高くなると、発振回路21が自発的に動き出し、クロックパルスを生成する。
【００３０】
昇圧回路22は、ＩタイプのNMOSトランジスタQ1、Q2、Q3と、昇圧用キャパシタC4、C5が図示のように接続されてなるチャージポンプ回路が用いられており、このチャージポンプ回路の入力ノードがＶCCノードに接続されている。そして、昇圧用キャパシタC4、C5の各一端に位相が異なるクロックパルスが供給されることにより昇圧動作（チャージポンピング動作）を行い、昇圧出力ノードに昇圧電圧ＶINT を出力する。
【００３１】
なお、昇圧出力ノードの電位がある程度になると、発振回路21が動作し始める。この時点から昇圧回路22が昇圧動作を開始するが、昇圧能力を低減するためにＶCCを充電をすることが望ましい。そこで、ドレイン・ゲート相互が接続されたプリチャージ用のNMOSトランジスタQ4をＶCCノードと昇圧出力ノードとの間に接続し、昇圧出力ノードをＶCCに充電するようにしている。
【００３２】
ローパスフィルタ29は、抵抗素子R とキャパシタC6、C7が図示のように接続されてなり、昇圧電圧ＶINT の電位の揺れを抑え、平滑化させる働きを有する。
【００３３】
安定化容量30は、昇圧電圧ＶINT の揺れを抑えるとともに、昇圧電位を蓄える働きを有するものであり、例えばMOS 構造のキャパシタ、DRAMセル構造のキャパシタを使用することができる。
【００３４】
図４乃至図９は、図２中の昇圧電圧ＶINT が供給されるＶINT 検知回路26、電流源生成回路27、ＶCC検知回路23、ＶINT-ＶCC短絡回路24、ＶINT リミッタ25を取り出してそれぞれ一例を示す。ここで、ＶINT を電源とする回路にはＶINT の電源シンボルを付しており、ＶINT の電源シンボルのないロジック記号（インバータ、ナンドゲートなど）は全てＶCCを電源とする。
【００３５】
なお、図２中の基準電位ＶREF を生成する基準電位生成回路28は、ＶREF の温度依存をなくすために、基準電位生成部にBGR （バンドギャップリファレンス）回路を使用している。また、製造上のばらつき等によるBGR 回路の出力電圧のばらつきを削減するために、基準電位生成回路28に電圧トリミング回路を含めてもよい。この電圧トリミング回路は、フューズ素子のデータに基づいてBGR 回路の出力電圧を補正する。フューズ素子のデータはテスト工程で決める。
【００３６】
図４は、図２中のＶINT 検知回路26の構成の一例を示す。
【００３７】
このＶINT 検知回路の構成は、図２９を参照して前述した従来例のパワーオンリセット回路と比べて、基本的には同じであるので、図２９中と同一部分には同一符号を付しているが、ＶINT を電源とする点、二段接続のインバータ回路291 、292 の中間に遅延回路41が挿入されている点、後段のインバータ回路292 の出力信号はパワーオンリセット信号POR として直接に使用されるのではなく、パワーオン検知信号PORINTとして使用される点が異なる。
【００３８】
このＶINT 検知回路の動作は、ＶINT のレベルをモニタし、ＶINT のレベルが第１の検知レベル（電圧Ｖpo1 ）以上になったらパワーオン検知信号PORINTを"H" とする。この際、本例では、遅延回路41が挿入されており、ＶINT のレベルがＶpo1 以上になってから遅延回路41の所定の遅延時間Ｔd 後にパワーオン検知信号PORINTを"H" とする。この遅延の役割は後述する。
【００３９】
上記検知レベルＶpo1 は、従来例のパワーオンリセット回路と同様に、使用するトランジスタの閾値のばらつきや温度により変わり得るので、パワーオン検知信号PORINTは、図１中のPOR 信号発生回路11の内部でのみ使用し、周辺回路13では使用しない。
【００４０】
図５は、図２中の電流源生成回路27の構成の一例を示す。
【００４１】
この電流源生成回路は、ＶINT ノード（安定化容量Ｃの接続ノード）とＶSSノードとの間に、PMOSトランジスタ51、ドレイン・ゲート相互が接続されたNMOSトランジスタ52およびダイオード53が直列に接続されている。また、上記ＶINT ノードとＶSSノードとの間に、ゲート・ドレイン相互が接続されたPMOSトランジスタ54、NMOSトランジスタ55および抵抗素子56が直列に接続されている。この場合、前記PMOSトランジスタ51および54のゲート同士が接続されており、前記NMOSトランジスタ52および55のゲート同士が接続されている。さらに、前記ＶINT ノードとＶSSノードとの間に、PMOSトランジスタ57およびドレイン・ゲート相互が接続されたNMOSトランジスタ58が直列に接続されている。上記PMOSトランジスタ57は、ゲートが前記PMOSトランジスタ54のドレインに接続されるとともに、ＶSSノードとの間にNMOSトランジスタ59が接続されており、ドレインから電流ISRCが出力する。上記NMOSトランジスタ59のゲートには、回路の初期化動作を行うために前記パワーオン検知信号PORINTがインバータ回路60により反転されて入力する。
【００４２】
この電流源生成回路の出力電流ISRCは、図２中の基準電位生成回路27やＶCC検知回路23のオペアンプで使用する電流源として供給される。
【００４３】
図６は、図２中のＶCC検知回路23の構成の一例を示す。
【００４４】
このＶCC検知回路の構成は、ＶCCを分割する抵抗素子R4、R5と、ＶINT を動作電源とし、前記抵抗素子R4、R5によるＶCCの分割電圧とＶREF を比較するオペアンプ61と、このオペアンプ61の電流源をスイッチ制御するNMOSトランジスタQNと、ＶINT を動作電源とし、前記オペアンプ61の出力が入力するインバータ回路62と、ＶCCを動作電源とし、上記インバータ回路62の出力が入力するレベルシフタ63と、ＶCCを動作電源とし、上記レベルシフタ63の出力が一方の入力となる二入力のノアゲート64と、ＶCCを動作電源とし、前記パワーオン検知信号PORINTが入力し、それを反転した信号を前記二入力のノアゲート64の他方の入力とするインバータ回路65とからなり、前記ノアゲート64の出力信号がパワーオンリセット信号PORとして図２中の発振回路 21、ＶINT-ＶCC短絡回路24や、図１中の周辺回路13で使用される。
【００４５】
このＶCC検知回路の動作は、ＶCCをモニタし、ＶCCが所定の電圧Ｖpo2 以上になったことを検知してパワーオンリセット信号POR を"H" とする。但し、前記パワーオン検知信号PORINTが"L" の間は、インバータ回路65の出力が"H" であり、ノアゲート64の出力信号であるパワーオンリセット信号POR も強制的に"L" となる。
【００４６】
このＶCC検知回路は、温度依存性のない基準電位ＶREF とオペアンプ61を使用しているので、検知レベルＶpo2 は殆んどばらつかない。
【００４７】
図７は、図２中のＶINT-ＶCC短絡回路24の構成の一例を示す。
【００４８】
このＶINT-ＶCC短絡回路の構成は、ＶCCノードとＶINT ノード（安定化容量の接続ノード）との間にD 型NMOSトランジスタQDが接続され、そのゲートにパワーオンリセット信号POR が入力する。
【００４９】
このＶINT-ＶCC短絡回路の動作は、パワーオンリセット信号POR が"H" になった期間にＶCCノードとＶINT ノードをトランジスタQDにより短絡する。
【００５０】
図８は、図２中のＶINT リミッタ25の構成の一例を示す。
【００５１】
このＶINT リミッタは、ＶINT ノード（安定化容量Ｃの接続ノード）とＶCCノードとの間に、ダイオード接続の複数（本例では２個）のNMOSトランジスタQNを挿入したものである。
【００５２】
このＶINT リミッタの動作は、ＶINT とＶCCの電位差が一定の値以上にならないようにＶINT の値をリミットする役割を有する。これにより、昇圧されたＶINT によるトランジスタの破壊を防ぐことができる。
【００５３】
図９は、図６中のレベルシフタ63の構成の一例を示す。
【００５４】
このレベルシフタは、ＶINT 系の入力信号INがゲートに入力し、ソースがＶSSノードに接続されたNMOSトランジスタ91と、ＶCCノードと上記NMOSトランジスタ91のドレインとの間にソース・ドレイン間が接続されたPMOSトランジスタ92と、ＶINT を動作電源とし、ＶINT 系の入力信号INが入力するインバータ回路93と、このインバータ回路93の出力信号がゲートに入力し、ソースがＶSSノードに接続されたNMOSトランジスタ94と、ＶCCノードと上記NMOSトランジスタ94のドレインとの間にソース・ドレイン間が接続されたPMOSトランジスタ95とからなり、上記２個のPMOSトランジスタ92、95はそれぞれバックゲートがＶCCノードに接続され、それぞれのゲートとドレインがクロス接続されており、一方のPMOSトランジスタ95のドレインからＶCC系の出力信号OUT が出力するものである。
【００５５】
図１０は、図２のPOR 信号発生回路の動作を示すタイミング波形図である。
【００５６】
次に、図１０を参照しながら、図２のPOR 信号発生回路の動作（ＶCCの上昇、降下に伴うＶINT 、PORINT、POR の動き）を説明する。
【００５７】
（１）電源電圧ＶCCがチップに投入され、ＶCC＞ＶLGC になると、発振回路21が自動的に動作を開始し、昇圧電圧ＶINT が生成される。このＶINT が検知レベルＶpo1 より高くなってから遅延時間Ｔd だけ経過した後、検知信号PORINTが"H" になる。このＴd の間に、電流源生成回路27、基準電位生成回路28およびＶCC検知回路23が稼働状態となる。ＶCCがさらに上昇して検知レベルＶpo2 以上になると、ＶCC検知回路23がそれを検知してパワーオンリセット信号POR を"H" にする。この信号POR が"H" になると、発振回路21の動作が停止し、ＶINT-ＶCC短絡回路24によりＶINT ノードとＶCCノードが短絡される。
【００５８】
（２）ＶCCが降下する時は、上記と逆の順番で回路が動作する。
【００５９】
上記動作に際して、ＶCC検知回路23でオペアンプ61を用いて電圧を比較しているので、その検知レベルＶpo2 は図２９に示した従来例のパワーオンリセット回路に比べて正確である。また、オペアンプ61の動作電源として昇圧電位ＶINT を用いているので、ＶCCが低くてもオペアンプ61は動作する。検知レベルＶpo2 は、
max （ＶLGC ，ＶALG ）＜Ｖpo2 ＜ＶCCmin
が満たされるように決めれば良い。
【００６０】
また、図２のPOR 信号発生回路は、パワーオンリセット信号POR を生成するとともに電流源ISRCならびに基準電位ＶREF も生成する。この場合、電流源生成回路27および基準電位生成回路28の動作電源として、ＶCCではなくＶINT を使用しているので、ＶCCが低くても動作するという利点がある。
【００６１】
したがって、上述したような図２のPOR 信号発生回路によれば、パワーオン検知レベルの温度、トランジスタの閾値のばらつきに対する依存性をなくし、ばらつきフリーなパワーオンリセット回路を実現することが可能になる。
【００６２】
なお、上記POR 信号発生回路の第１の実施例では、チップの消費電流を減らすため、ＶCC＞Ｖpo2 の時は発振回路21の動作を停止させ、ＶINT-ＶCC短絡回路24によりＶINT ノードとＶCCノードを短絡させるようにしている。このような消費電力の削減手段は、低い待機電力が要求される不揮発性メモリにおいては意義がある。しかし、待機電力が元々多いDRAMやSRAMのようなメモリに対しては、発振回路21と昇圧回路22の分の消費電流を節約してもチップの電力削減に対して効果が少ない。このような半導体製品に対しては、ＶINT-ＶCC短絡回路24を省略し、ＶCC＞Ｖpo2 でも発振回路21を動かし続けるようにしてもよい。この場合、発振回路21はＶCC＞ＶLGC ならば常に動いていることになる。
【００６３】
＜POR 信号発生回路の第２の実施例＞
図８に示したＶINT リミッタは、ダイオード接続の複数のNMOSトランジスタをＶINT ノード・ＶCCノード間に挿入したものを使用したので、図１０に示したように、昇圧回路が動作している間はＶINT ノード・ＶCCノード間の電位差が一定に保たれる。したがって、ＶCCが高くなるとＶINT も高くなり、ＶCCがＶpo2 にほぼ等しい時にＶINT は最高値となる。
【００６４】
しかし、ＶINT の最高電圧が高すぎると、ＶINT に接続されたトランジスタが破壊されてしまう。このような破壊を防ぐため、図１１に示すようなＶINT リミッタを使用してもよい。
【００６５】
図１１は、図８に示したＶINT リミッタの変形例を示す回路図である。
【００６６】
このＶINT リミッタは、ＶINT ノード・ＶSSノード間に、ダイオード接続の複数（本例では３個）のNMOSトランジスタQNを挿入したものを使用している。
【００６７】
図１２は、図１１のＶINT リミッタを使用したPOR 信号発生回路の第２の実施例の動作を示すタイミング波形図である。
【００６８】
昇圧回路が動作している間に、ＶINT のリミット電圧が３Ｖtn（Ｖtnはダイオード接続のNMOSトランジスタQNの閾値電圧）で一定に保たれるので、ＶINT がＶCCに依存せず、ＶINT が高くなり過ぎるという問題が起きない。
【００６９】
＜POR 信号発生回路の第３の実施例＞
前述したPOR 信号発生回路の第１の実施例および第２の実施例では、ＶLGC ＜ＶCC＜Ｖpo2 の間は常に昇圧回路22が動いているので、この間のチップの消費電流が多い。この消費電流がＶCCの値に応じて増大することを防ぐことが可能なPOR 信号発生回路の第３の実施の形態について、以下に説明する。
【００７０】
図１３は、図１中のPOR 信号発生回路の第３の実施例のブロック構成を示す。
【００７１】
このPOR 信号発生回路は、図２を参照して前述したPOR 信号発生回路と比べて、ＶINT-ＶCC短絡回路24が省略され、ＶINT リミッタ25a の構成が異なり、ＶCC検知回路23の出力信号POR に代えてＶINT リミッタ25a の出力信号OSCENnが発振回路21の発振動作の開始／停止を制御するために使用されており、その他は同じであるので図２中と同一符号を付している。
【００７２】
図１４は、図１３中のＶINT リミッタ25ａ の構成の一例を示す回路図である。
【００７３】
このＶINT リミッタは、ＶINT ノードとＶSSノードとの間に抵抗Ｒc 、Ｒb 、Ｒa が直列に接続されて２つの分割電圧が生成され、この２つの分割電圧をそれぞれ基準電圧ＶREF と比較する二系統で構成されている。
【００７４】
この場合、一方の系統では、ＶINT を動作電源とし、第１の分割電圧とＶREFを比較する第１のオペアンプ141 と、この第１のオペアンプ141 の電流源をスイッチ制御するNMOSトランジスタQNと、ＶINT を動作電源とし、前記第１のオペアンプ141 の出力が入力するインバータ回路151 と、ＶCCを動作電源とし、上記インバータ回路151 の出力が入力する第１のレベルシフタ161 と、ＶCCを動作電源とし、上記第１のレベルシフタ161 の出力の立上がりを検出する立上がり信号検出回路18と、この立上がり信号検出回路18の出力が入力するインバータ回路171と、このインバータ回路171 の出力が一方の入力となる二入力のナンドゲート19が設けられている。
【００７５】
また、他方の系統では、ＶINT を動作電源とし、第２の分割電圧とＶREF を比較する第２のオペアンプ142 と、この第１のオペアンプ142 の電流源をスイッチ制御するNMOSトランジスタQNと、ＶINT を動作電源とし、前記第２のオペアンプ142 の出力が入力するインバータ回路152 と、ＶCCを動作電源とし、上記インバータ回路152 の出力が入力する第２のレベルシフタ162 と、ＶCCを動作電源とし、上記第２のレベルシフタ162 の出力が入力するインバータ回路172 が設けられている。
【００７６】
そして、前記一方の系統のナンドゲート19の出力がフリップフロップ回路20のセット入力となり、他方の系統のインバータ回路172 の出力が上記フリップフロップ回路20のリセット入力となり、このフリップフロップ回路20の出力信号OSCENnが前記発振回路21の発振動作の開始／停止を制御するために使用される。
【００７７】
このＶINT リミッタは、次の２種類の検知レベルＶint1、Ｖint2（Ｖintl＜Ｖint2）を持つ。
【００７８】
Ｖint1＝ＶREF ×（Ｒa ＋Ｒb ＋Ｒc ）／（Ｒa ＋Ｒb ）
Ｖint2＝ＶREF ×（Ｒa ＋Ｒb ＋Ｒc ）／Ｒa
Ｖint1とＶint2の値は、基準電圧ＶREF と抵抗Ｒa 、Ｒb 、Ｒc により決まり、抵抗Ｒa 、Ｒb 、Ｒc の抵抗値の比を変えることにより調整できる。
【００７９】
図１５は、図１３のPOR 信号発生回路の動作を示すタイミング波形図である。
【００８０】
次に、図１５を参照しながら、図１３のPOR 信号発生回路の動作（ＶCCの上昇、降下に伴うＶINT 、PORINT、POR の動き）を説明する。
【００８１】
電源投入時と、ＶINT が降下してＶINT ＜Ｖint1となった場合は、OSCENn="H"となり、発振回路21を動作させる。
【００８２】
ＶINT ＞Ｖint2になると、OSCENn="L"になり、発振回路21の動作を停止させる。この停止状態は、ＶINT ＜Ｖint1となるまで保つ。この停止期間Ｔは、ＶINT に接続された回路の消費電流をＩ、安定化容量の容量値をＣとすると、
Ｔ＝Ｃ（Ｖint2−Ｖintl）／Ｉ
となる。Ｉの値は電流源生成回路27により調整可能である。
【００８３】
したがって、図１３中の発振回路21ならびに昇圧回路22は散発的に動作し、ＶINT は、Ｖintl＜ＶINT ＜Ｖint2の範囲に収まる。昇圧回路21は散発的にのみ動作するので、その消費電流は小さい。したがって、POR 信号発生回路全体の消費電流は、Ｉ、Ｃの値を適当に選ぶことにより調整できる。
【００８４】
なお、以上の説明では、ＶCC＞Ｖpo2 の場合も散発的に発振回路21を動作させるものとしていたが、前述したPOR 信号発生回路の第１の実施例および第２の実施例のように、ＶCC＞Ｖpo2 の場合は発振回路21の動作を強制的に止めてＶCC＝ＶINT となるようにしてもよい。即ち、散発的に発振回路21を動作させる条件として、ＶINT に対する上記条件に加えて、ＶCCがＶLGC ＜ＶCC＜Ｖpo2 を満たすという条件を追加してもよい。
【００８５】
＜第２の実施の形態＞
本発明のパワーオンリセット信号発生方式は、半導体装置における降圧回路系に対しても適用可能であり、以下に降圧回路系を使用する第２の実施の形態に係る半導体メモリについて説明する。
【００８６】
図１６は、本発明の半導体装置の第２の実施の形態に係る半導体メモリのメモリチップ10a の構成を概略的に示している。
【００８７】
このメモリチップ10a は、図１を参照して前述したメモリチップ10と比べて、ＶCCおよびＶREF から降圧電源ＶDDを生成して周辺回路13へ主たる電源として供給する降圧回路14が付加されている点が異なり、その他は同じであるので、図１中と同一符号を付している。
【００８８】
このような降圧回路系を使用するメモリでは、ＶDDが所定の電圧よりも高くなったらパワーオンリセット信号PORVDDを"H" にするパワーオンリセット信号発生回路が必要となる。
【００８９】
このようなＶDDに対するパワーオンリセット信号発生回路に本発明を適用すれば、ＶDDの検知レベルの温度依存性をなくすことができる。
【００９０】
＜POR 信号発生回路の第４の実施例＞
図１７は、POR 信号発生回路の第４の実施例の構成を示す。
【００９１】
このPOR 信号発生回路は、図２を参照して前述したPOR 信号発生回路の第１の実施例と比べて、ＶDD検知回路23a が加わった点が異なり、その他は同じであるので、図２中と同一符号を付している。
【００９２】
図１８は、図１７中のＶDD検知回路23a を取り出して示している。
【００９３】
このＶDD検知回路の構成は、図６を参照して前述したＶCC検知回路と比べて、（１）ＶDDを抵抗分割する点、（２）レベルシフタ63a 、ノアゲート64a 、インバータ65a の動作電源としてＶDDが供給される点が異なり、その他は同じであるので、図６中と同一符号を付している。
【００９４】
このＶDD検知回路の動作は、ＶDDの抵抗分割値をモニタし、ＶDDが所定の電圧Ｖpo2 以上になったことを検知して第２のパワーオンリセット信号PORVDDを"H"とする。但し、前記パワーオン検知信号PORINTが"L" の間は、インバータ回路65a の出力が"H" であり、ノアゲート64a の出力信号であるパワーオンリセット信号PORVDDも強制的に"L" となる。
【００９５】
このＶDD検知回路は、温度依存性のない基準電位ＶREF とオペアンプ61を使用しているので、検知レベルＶpo2 は殆んどばらつかない。
【００９６】
図１９は、図１８のレベルシフタ63a を示す回路図である。
【００９７】
このレベルシフタは、図９を参照して前述したレベルシフタと比べて、動作電源ＶCCに代えて動作電源ＶDDが供給される点が異なり、その他は同じであるので、図９中と同一符号を付している。
【００９８】
なお、上記した第２の実施の形態に係る半導体メモリにおける降圧回路系に対して、上記POR 信号発生回路の第４の実施例に限らず、前述したPOR 信号発生回路の第１の実施例乃至第３の実施例のいずれかを適用してもよい。
【００９９】
また、以上の説明は半導体メモリを例にとって説明したが、本発明は、パワーオンリセット動作が必要なすべての半導体装置に対して適用可能である。
【０１００】
＜POR 信号発生回路の第５の実施例＞
上述したPOR 信号発生回路の各実施例では、電源電圧の検知レベルを自在に設定できる。しかし、パワーオンリセット信号POR をロジック回路のリセットにしか使用しない場合は、パワーオン検知レベルＶpoとＶLGC が同一でよく、以下に示すように簡便な構成のPOR 信号発生回路を使用することができる。
【０１０１】
図２０は、POR 信号発生回路の第５の実施例の構成を示す。
【０１０２】
このPOR 信号発生回路は、図２を参照して前述したPOR 信号発生回路の第１の実施例と比べて、ＶCC検知回路23、電流源生成回路27、基準電位生成回路28が省略され、電圧検知回路26a の構成が若干変更されている点が異なり、その他は同じであるので、図２中と同一符号を付している。なお、図中のＶINT リミッタ25としては、図８もしくは図１１に示した回路を使えばよい。
【０１０３】
前記ＶINT 検知回路26a は、図４を参照して前述したＶINT 検知回路26中の遅延回路41が省略されたものであり、昇圧電圧ＶINT をモニタし、ＶINT がある程度の電圧レベルになったことを検知してパワーオンリセット信号POR を生成するものである。
【０１０４】
＜POR 信号発生回路の第６の実施例＞
図２１は、POR 信号発生回路の第６の実施例の構成を示す。
【０１０５】
このPOR 信号発生回路は、図２を参照して前述したPOR 信号発生回路の第１の実施例と比べて、ＶINT 検知回路26が昇圧回路22の出力ノードの電圧を検知するように接続されている点、ＶINT-ＶCC短絡回路24が昇圧回路22の出力ノードに接続されている点、電流源生成回路27としてウィルソン回路が用いられている点、基準電位生成回路28としてBGR 回路が用いられている点のほか、次の回路が付加されている点などが異なり、図２中と同一部分には同一符号を付している。
【０１０６】
即ち、付加された回路は、（１）リセット回路101 、（２）ＶINT 検知回路26の出力信号を反転するインバータ回路102 、（３）前記インバータ回路102 の出力信号をラッチするＳＲ型フリップフロップ（Ｆ／Ｆ）回路103 およびこのＦ／Ｆ回路103 の出力信号を反転し、図２中のＶINT 検知回路26の出力信号に代えて、前記ウィルソン回路27、BGR 回路28、ＶCC検知回路23およびＬＰＦ（ローパスフィルタ）29を制御する信号BGRsetn を出力するインバータ回路104 、（４）前記インバータ回路104 の出力信号BGRsetn を所定時間（本例では数十μｓ程度）遅延させる遅延回路105 、（５）ＶCC検知回路23のＶCC検知フラグ出力VCCflgを所定時間（本例では数十μｓ程度）固定するフラグ固定回路106 、（６）フラグ固定回路106 の出力信号VCCenbと前記遅延回路105 の出力信号BGRenbが入力し、信号POR を出力するナンド回路107 、（７）前記ナンド回路107 の出力信号POR と前記リセット回路101 の出力信号LOWVCCn が入力するナンド回路108 およびこのナンド回路108 の出力信号を反転し、ＶINT-ＶCC短絡回路24の制御信号EQVCCnを出力するインバータ回路109 、（８）前記インバータ回路109 の出力信号EQVCCnと前記ＶINT 検知回路26の出力側のインバータ回路102 の出力信号が入力するナンド回路110 およびこのナンド回路110 の出力信号を反転し、発振回路21の制御信号OSCenbを出力するインバータ回路111 である。
【０１０７】
図２２は、図２１のPOR 信号発生回路の動作シーケンスを概略的に示す図である。
【０１０８】
次に、図２２を参照しながら、図２１のPOR 信号発生回路の動作を説明する。
【０１０９】
＜ＶCC起動時＞
（１）ＶCC電源の立ち上がり速度に対する要求はユーザーにより異なるので、ＶCCと基準電圧系回路（ウィルソン回路27、BGR 回路28など）のセットアップ時間との関係は単純な形にはならない。そこで、ＶCCの系統と基準電圧系回路の昇圧電源ＶINT の系統に分けており、基準電圧系回路のセットアップ終了まではＶCCをモニタしない。
【０１１０】
（２）ＶCCが約1.1 Ｖ程度になると、発振回路21が動作し始める。この時点から昇圧回路22が昇圧動作を開始するが、昇圧能力を低減するためにＶCCに充電をすることが望ましい。このため、リセット回路101 によりNMOSトランジスタとPMOSトランジスタの閾値で決まるレベルにＶCCがなるまでにインバータ回路109 の出力信号EQVCCnを活性化させ、ＶINT-ＶCC短絡回路24をオンさせて昇圧回路22の出力ノードをＶCCに充電する。
【０１１１】
（３）基準電圧系回路の昇圧電源ＶINT が立ち上がるまでの期間は、インバータ回路104 の出力信号BGRsetn の"L" （BGR リセット信号）によりBGR 回路28などをリセットする。
【０１１２】
（４）ＶINT が規定レベルに達し、前記インバータ回路104 の出力信号BGRsetn が"H" （BGR 起動信号）になった後、BGR 回路28が安定するまで、数十μｓ程度必要である。このため、前記信号BGRsetn を遅延回路105 に入力してBGR 回路28が安定動作になるまでの期間（数十μｓ）を待った後、遅延回路105 からセットアップ完了信号BGRenbを出力させる。
【０１１３】
（５）BGR 起動完了後、ＶCC検知回路23によりＶCCレベルのモニタを開始し、ＶCCが規定レベルを超えた時に、ＶCCが規定レベルに達したことを示すフラグ信号VCCflgが出力する。このフラグ信号VCCflgがフラグ固定回路106 を経て信号VCCenbとなり、この信号VCCenbと前記信号BGRenbに基づいてインバータ回路109 から出力する信号EQVCCnにより、ＶINT の昇圧を停止させるとともに、基準電圧系回路の電源をＶCCに切り換えるように制御する。これと同時に、ナンド回路107から、パワーオンリセット信号POR （従来のパワーオン起動信号と同じ信号）が出力してパワーオンを終了する。
【０１１４】
なお、前記フラグ固定回路106 は、前記基準電圧系回路の電源をＶCCへ切り換える時にＶCCとＶINT 間の電位差が大きいと、ＶCC検知回路23のオペアンプがＶINT の揺れによって誤動作するので、フラグ信号VCCflgが出力した後、数十μｓ間はフラグを固定するために挿入されている。
【０１１５】
＜ＶCC降下時＞
（１）ＶCC検知回路23によりＶCCの立下りを検知し、ＶINT の昇圧を開始する。
【０１１６】
（２）ＶCC検知回路23によりＶCCが復帰して規定レベルを超えたことを検知した後、ＶINT の昇圧を停止し、基準電圧系回路の電源をＶCCに切り換える。ＶCCが復帰せずに立ち下がった場合には、リセット回路101 によって検知されることでリセットされる。
【０１１７】
図２３は、図２１中のリセット回路101 の構成の一例を示す。
【０１１８】
このリセット回路は、従来例と同様のパワーオン回路で構成される。
【０１１９】
パワーオン検知レベルは、インバータが動作するＶCCmin で良いので、PMOSトランジスタもしくはNMOSトランジスタの閾値電圧Ｖthの高い方で決まるレベルの1.25倍程度（ＶCC＝約1.4 Ｖ）でリセットがかかるように設定した。
【０１２０】
このリセット回路101 の第１の目的は、図21に示したPOR 信号発生回路の昇圧電圧ＶINT をできるだけ低パワーで速く上げるために、昇圧回路22の出力ノードにＶCCを充電する制御信号を生成することである。第２の目的は、図２１に示したPOR 信号発生回路において、ＶINT 検知回路26の出力信号LOWVINTnに基づいてBGR リセット信号BGRsetn を生成するためにＦ／Ｆ回路103 を使用しており、このＦ／Ｆ回路103 をリセットすることである。第３の目的は、BGR 安定判定用の遅延回路105 の出力を制御することである。
【０１２１】
このリセット回路101 の閾値のばらつきについては、パワーオン検知レベルが非常に低いので、精度は要求されない。
【０１２２】
図２４（ａ）、（ｂ）は、図２１中の発振回路21および昇圧回路22の構成の一例を示す。
【０１２３】
この発振回路21および昇圧回路22は、例えば２相クロック方式を採用しており、それぞれの構成および動作は周知であるので、その説明は省略する。
【０１２４】
図２５（ａ）、（ｂ）は、図２１中の昇圧回路22の出力ノードにＶCCを充電するためのＶINT-ＶCC短絡回路24の相異なる構成例を示す。
【０１２５】
図２５（ａ）に示すＶINT-ＶCC短絡回路は、ドレイン・ゲート相互が接続されたＩタイプのNMOSトランジスタ251 のドレイン・ソース間がＶCCノードとＶINT 昇圧出力ノードとの間に接続されている。
【０１２６】
この構成は、シンプルではあるが、ＶCCの立ち上がり時の低ＶCC時、ＩタイプのNMOSトランジスタ251 の閾値落ちによりＶINT のレベルが低くなってしまう（ＶCC=2.1ＶとしてＶINT が2.0 Ｖ以下になるおそれがある）。
【０１２７】
図２５（ｂ）に示すＶINT-ＶCC短絡回路は、ＤタイプのNMOSトランジスタ252 のドレイン・ソース間がＶCCノードと昇圧出力(PMPOUT)ノードとの間に接続され、このトランジスタ242 のゲートに信号EQVCCnをインバータ回路253 で反転させた信号が供給される。
【０１２８】
この構成は、信号EQVCCnとインバータ回路253 を必要とし、パターン面積も大きくなるが、ＶCCノードとＶINT ノードの短絡時にＤタイプトランジスタ252 の閾値落ちがなく、素早く短絡される利点がある。
【０１２９】
図２６は、図２１中のＶINT 検知回路26の構成の一例を示す。
【０１３０】
ＶINT 検知回路は、基準電圧ＶREF が発生していない状態でＶCCのレベルも立ち上がり速度次第で不確定という段階において、ＶINT のレベルを判定することが要求される。そこで、図２９に示した従来例のパワーオン回路と同様の構成を採用している。
【０１３１】
このＶINT 検知回路による検知レベルのばらつきはPMOSトランジスタの閾値のばらつきに依存するが、ＶINT がある程度のレベル（目標値はＶINT ＝ 2.5Ｖ）になっていればばらつきの問題はない。
【０１３２】
図２７は、図２１中の遅延回路（BGR 安定判定回路）105 の構成の一例を示す。
【０１３３】
BGR 電圧が安定したことを判定する方法には、時間判定とBGR 回路28内ノードの電圧判定の２種類があるが、基準電圧ＶREF が発生していない状態での電圧判定は不可能であるので、時間判定を採用している。この際、遅延時間のオーダーとしては数10μｓ程度であり、ＶCCの立ち上がり速度はｍｓオーダーであることを考えると、精度は要求されない。したがって、インバータとキャパシタで構成した遅延回路105 を用いた。
【０１３４】
この遅延回路105 の構成上で注意すべき点は、遅延回路105 内のインバータ回路が動作し始めてから数10μｓしか経っていない場合、インバータ回路の動作開始前の不定レベルが出力されてしまう点である。
【０１３５】
この対策として、図２７に示したように構成が比較的簡単な遅延回路を採用している。この遅延回路は、前段のＦ／Ｆ回路103 およびインバータ回路104 により確定状態となっている入力信号INをインバータ回路IVとPMOSトランジスタのドレイン・ソースを短絡接続してなるキャパシタCPとNMOSトランジスタのドレイン・ソースを短絡接続してなるキャパシタCNにより遅延させる。そして、この遅延した信号と前記入力信号INをそれぞれＶCCを動作電源とする二入力のナンドゲート271 およびその後段に接続されたインバータ272 からなる論理積回路で論理積をとる。
【０１３６】
なお、図２１中のＶCC検知回路23は、BGR 回路28が起動完了してからＶCCを検知するものであり、POR 信号発生回路の第１の実施例において図６を参照して前述したＶCC検知回路23とほぼ同様の構成を採用している。このＶCC検知回路による検知レベルの目標値は2.0 Ｖである。
【０１３７】
また、図２１中のBGR 回路（基準電位生成回路）28は、従来より感度を高めた差動アンプを用いて構成している。また、図２１に示したPOR 信号発生回路において、ＶCCmin の仕様は緩いものの、ＶCC＝2.3 Ｖの仕様に対して、設計としてＶCC＝2.1 Ｖまでの動作保証をするため、ＶCC検知のずれも考えて、ＶCC＝2.0 ＶでのBGR 回路28の動作を保証することが望ましい。
【０１３８】
図２８は、図２１中のフラグ固定回路106 の構成の一例を示す。
【０１３９】
このフラグ固定回路は、前記フラグ信号VCCflgが一方の入力となる第１のナンド回路281 と、この第１のナンド回路281 の出力が一方の入力となる第２のナンド回路282 と、この第２のナンド回路282 の出力が入力する第１のインバータ回路283 と、該第１のインバータ回路283 の信号を所定時間遅延させる遅延回路284 と、この遅延回路284 の出力が一方の入力となり、前記第２のナンド回路282 の出力が他方の入力となり、その出力が前記第２のナンド回路282 の他方の入力となる第３のナンド回路285 と、前記遅延回路284 の出力が一方の入力となり、前記第２のナンド回路282 の出力が他方の入力となるノア回路286 と、このノア回路286 の出力が入力し、その出力が前記第１のナンド回路281 の他方の入力となる第２のインバータ回路287 とを具備する。
【０１４０】
このフラグ固定回路の目的は、ＶCC検知後にＶINT ノードをＶCCノードに短絡接続した際、ＶCC検知回路23のオペアンプがＶINT の変動の影響で誤動作するおそれがあるので、この誤動作を防止するためにＶCC検知フラグVCCflgを所定期間固定することである。
【０１４１】
【発明の効果】
上述したように本発明の半導体装置に設けられたパワーオンリセット信号発生回路によれば、電源電圧の検知レベルが正確であり、特に、検知レベルの温度依存性をなくすことができる。また、電源電圧が低くても電流源や基準電位を生成することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施の形態に係る半導体メモリの構成を概略的に示すブロック図。
【図２】図１中のPOR 信号発生回路の第１の実施例を示すブロック図。
【図３】図２中のＶCCを電源とする発振回路、昇圧回路およびローパスフィルタ、安定化容量を取り出して一例を示す回路図。
【図４】図２中のＶINT 検知回路の構成の一例を示す回路図。
【図５】図２中の電流源生成回路の構成の一例を示す回路図。
【図６】図２中のＶCC検知回路の構成の一例を示す回路図。
【図７】図２中のＶINT-ＶCC短絡回路の構成の一例を示す回路図。
【図８】図２中のＶINT リミッタの構成の一例を示す回路図。
【図９】図６中のレベルシフタの構成の一例を示す回路図。
【図１０】図２のPOR 信号発生回路の動作を示すタイミング波形図。
【図１１】図８に示したＶINT リミッタの変形例を示す回路図。
【図１２】図１１のＶINT リミッタを使用したPOR 信号発生回路の第２の実施例の動作を示すタイミング波形図。
【図１３】図１中のPOR 信号発生回路の第３の実施例を示すブロック図。
【図１４】図１３中のＶINT リミッタの構成の一例を示す回路図。
【図１５】図１３のPOR 信号発生回路の動作を示すタイミング波形図。
【図１６】本発明の半導体装置の第２の実施の形態に係る半導体メモリの構成を概略的に示すブロック図。
【図１７】 POR 信号発生回路の第４の実施例を示すブロック図。
【図１８】図１７中のＶDD検知回路を取り出して示す回路図。
【図１９】図１８中のレベルシフタを示す回路図。
【図２０】 POR 信号発生回路の第５の実施例を示すブロック図。
【図２１】 POR 信号発生回路の第６の実施例を示すブロック図。
【図２２】図２１のPOR 信号発生回路の動作シーケンスを概略的に示す図。
【図２３】図２１中のリセット回路の構成の一例を示す回路図。
【図２４】図２１中の発振回路および昇圧回路の構成の一例を示す回路図。
【図２５】図２１中の昇圧回路の出力ノードにＶCCを充電するためのＶINT-ＶCC短絡回路の相異なる構成例を示す回路図。
【図２６】図２１中のＶINT 検知回路の構成の一例を示す回路図。
【図２７】図２１中の遅延回路（BGR 安定判定回路）の構成の一例を示す回路図。
【図２８】図２１中のフラグ固定回路の構成の一例を示す回路図。
【図２９】従来のパワーオンリセット回路を示す回路図。
【符号の説明】
21…発振回路（オシレータ）、
22…昇圧回路、
23…ＶCC検知回路、
24…ＶINT-ＶCC短絡回路、
25…ＶINT リミッタ、
26…ＶINT 検知回路、
27…電流源生成回路、
28…基準電位生成回路、
29…ローパスフィルタ（ＬＰＦ）、
30…昇圧電圧安定化容量、
101 …リセット回路、
102 …ラッチ回路、
103 …遅延回路、
104 …インバータ回路、
105 …遅延回路、
106 …フラグ固定回路。
Claims (15)
- 半導体チップに外部から投入された電源電圧を内部電源電圧として使用する半導体装置において、
前記内部電源電圧が第１の電圧よりも高くなるとクロックパルスを生成し始める発振回路と、
前記クロックパルスを受けて昇圧動作を行う昇圧回路と、
前記昇圧回路の出力電圧を電源として使用し、基準電圧を生成する基準電圧生成回路と、
前記昇圧回路の出力電圧を電源として使用し、前記内部電源電圧の分圧と前記基準電圧とを比較する比較回路を有し、前記内部電源電圧が第２の電圧よりも高い場合に第１の論理レベルになる第１の信号をパワーオンリセット信号として出力する電圧検知回路と、
電源電圧投入後、前記基準電圧生成回路および前記電圧検知回路が稼動状態になるまでに要する第１の時間が経過するまでは、前記第１の信号が前記第１の論理レベルになることを抑制する回路
とを具備することを特徴とする半導体装置。 - 半導体チップに外部から投入された電源電圧から降圧回路により生成された降圧電圧を内部電源電圧として使用する半導体装置において、
前記電源電圧が第１の電圧よりも高くなるとクロックパルスを生成し始める発振回路と、
前記クロックパルスを受けて昇圧動作を行う昇圧回路と、
前記昇圧回路の出力電圧を電源として使用し、基準電圧を生成する基準電圧生成回路と、
前記昇圧回路の出力電圧を電源として使用し、前記内部電源電圧の分圧と前記基準電圧とを比較する比較回路を有し、前記内部電源電圧が第２の電圧よりも高い場合に第１の論理レベルになる第１の信号をパワーオンリセット信号として出力する電圧検知回路と、
電源電圧投入後、前記基準電圧生成回路および前記電圧検知回路が稼動状態になるまでに要する第１の時間が経過するまでは、前記第１の信号が前記第１の論理レベルになることを抑制する回路
とを具備することを特徴とする半導体装置。 - 前記昇圧回路は、昇圧回路部と、前記昇圧回路部の出力側に接続されたローパスフィルタおよび昇圧電圧安定化のための容量とを含むことを特徴とする請求項１または２記載の半導体装置。
- 前記第１の電圧は、前記半導体チップ内のロジック回路が動作し始める電圧であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
- 前記発振回路は、前記電源電圧を電源として使用し、実質的に奇数段のインバータ回路が直列接続されたリング発振回路であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
- 前記昇圧回路の出力電圧を電源として使用する電流源生成回路をさらに具備することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
- 前記昇圧回路の出力電圧を制限する制限回路を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
- 前記制限回路は、前記昇圧回路の出力電圧と電源電圧との間に挿入されたダイオード接続のMOS トランジスタからなることを特徴とする請求項７記載の半導体装置。
- 前記制限回路は、前記昇圧回路の出力電圧と接地電位との間に挿入されたダイオード接続のMOS トランジスタからなることを特徴とする請求項７記載の半導体装置。
- 前記制限回路は、前記昇圧回路の出力電圧の分圧と前記基準電圧とを比較して第２の信号を出力する第２の昇圧電圧検知回路を有し、該第２の昇圧電圧検知回路は、第１の検知レベルと、それよりも高い第２の検知レベルとを有し、前記昇圧回路の出力電圧の分圧が前記第２の検知レベルより高くなってから前記昇圧回路の出力電圧が降下して前記第１の検知レベルよりも低くなるまでは前記第２の信号を第１の論理レベルとし、それ以外の場合には前記第２の信号を第２の論理レベルに保ち、
前記発振回路は、前記第２の信号が前記第１の論理レベルにある時は前記クロックパルスの生成を強制的に停止させることを特徴とする請求項７記載の半導体装置。 - 前記第１の信号が第１の論理レベルにある時に前記発振回路によるクロックパルスの生成を強制的に停止させるとともに、前記昇圧回路の出力ノードと電源電圧とを短絡させることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
- 前記昇圧回路の出力ノードと電源電圧とを短絡する期間に請求項３記載のローパスフィルタの入出力端間を短絡するバイパス回路を具備することを特徴とする請求項１１記載の半導体装置。
- 前記バイパス回路は、前記内部電源電圧の立ち上がり時にも前記ローパスフィルタの入出力端間を短絡することを特徴とする請求項１２記載の半導体装置。
- 前記電圧検知回路が前記内部電源電圧の立ち上がりを検知した時にフラグ信号が第１の論理レベルになってから、前記基準電圧生成回路の基準電圧生成動作が安定化するまでの時間にほぼ等しい固定時間だけ遅延させた後に前記昇圧回路の出力ノードと電源電圧とを短絡させるように制御するフラグ固定回路をさらに具備することを特徴とする請求項１１記載の半導体装置。
- 前記フラグ固定回路は、前記フラグ信号が一方の入力となる第１のナンド回路と、該第１のナンド回路の出力が一方の入力となる第２のナンド回路と、該第２のナンド回路の出力が入力する第１のインバータ回路と、該第１のインバータ回路の信号を所定時間遅延させる遅延回路と、該遅延回路の出力が一方の入力となり、前記第２のナンド回路の出力が他方の入力となり、その出力が前記第２のナンド回路の他方の入力となる第３のナンド回路と、前記遅延回路の出力が一方の入力となり、前記遅延回路の出力が他方の入力となるノア回路と、該ノア回路の出力が入力し、その出力が前記第１のナンド回路の他方の入力となる第２のインバータ回路とを具備することを特徴とする請求項１４記載の半導体装置。
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