JP5251499B2

JP5251499B2 - 半導体装置、半導体装置の起動制御方法、及びシステム

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Publication number: JP5251499B2
Application number: JP2008333268A
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Inventors: 淳竹内
Original assignee: Fujitsu Semiconductor Ltd
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Description

本願開示は、一般に半導体装置、半導体装置の起動制御方法、及びシステムに関し、詳しくは電源起動時に所定の電源起動シーケンスを実行する半導体装置、半導体装置の起動制御方法、及びシステムに関する。

半導体集積回路では、外部から供給される電源電圧に基づいて、回路内部で使用する様々な電位レベルの電圧を回路内部で生成する。例えば半導体記憶装置の場合、そのような様々な電位レベルの電圧としては、参照電圧Ｖｒｅｆ、昇圧電圧ＶＰＰ、降圧電圧ＶＩＩ、負電圧ＶＢＢ等がある。昇圧電位ＶＰＰはワード線を駆動するため等に用いられ、降圧電圧ＶＩＩはメモリコア回路等の電源電圧として用いられ、負電位ＶＢＢは基板端子電位（バックゲート端子電位）等として用いられる。これらの電圧は、半導体集積回路内部に設けられた昇圧電圧生成回路や降圧電圧生成回路等の内部電圧生成回路により生成される。

半導体集積回路内部で生成する種々の電圧は、回路の起動時に、仕様で定められた起動時間内に所定の電圧にまで立ち上げる必要がある。このとき、回路内の半導体接合が順方向になったり、回路で貫通電流が生じたりしないように、各内部発生電圧間の大小関係を適切な関係に保ちながら、適切な順序で電源を立ち上げることが望まれる。

昇圧電位ＶＰＰを生成する昇圧電圧生成回路は、検出回路、発振回路、及びポンプ回路を含む。検出回路が昇圧電圧ＶＰＰの降下を検出すると、発振回路の生成する発振信号によりポンプ回路を駆動し、昇圧電圧を上昇させる。昇圧電圧生成回路の検出回路では、差動増幅器により昇圧電位ＶＰＰと参照電圧Ｖｒｅｆとを比較して、昇圧電圧ＶＰＰの降下を検出する。この際、差動増幅器にバイアス電圧を印加して差動増幅器のバイアス電流を調整する回路構成となっており、バイアス電圧を安定させるために電圧安定化用の容量素子が設けられている。バイアス電圧は参照電圧生成回路により生成するが、この容量素子の影響で、参照電圧生成回路の動作が不安定となる恐れがある。従って、参照電圧生成回路の動作が昇圧電圧生成回路等の電圧生成回路の容量素子の影響を受けないような回路構成とすることが望ましい。

また電源起動時には、所定のタイミングで、電源起動シーケンスの終了と内部回路の動作開始を示す起動信号を出力する。この起動信号が、昇圧回路等により生成する各種電源電圧が所定の電圧値に到達する前に出力されてしまうと、内部回路の誤動作を招く恐れがある。従って、各種電源電圧が所定の電圧値に到達してから起動信号が生成されるように、起動信号生成のタイミングを十分に遅らせる必要がある。
特開２００４−８０７７２号公報特開２００８−４８２９８号公報特開２００２−１００９７４号公報特開２０００−１４９５５２号公報特開２００２−１５２０２５号公報特開２００５−３５３１８６号公報

以上を鑑みると、安定した参照電圧生成が可能であり且つ適切なタイミングで起動信号を生成できる電源回路ユニットを備えた半導体集積回路が望まれる。

半導体装置は、外部電源が投入されたことを検出して第１検出信号を出力する外部電源検出回路と、前記外部電源に基づいて内部電源電圧を生成する内部電源電圧生成回路と、前記第１検出信号に応答して第１参照電圧を生成する参照電圧生成回路と、前記第１参照電圧が所定電圧になったことを検出して第２検出信号を出力する参照電圧検出回路と、前記第２検出信号に応答して前記第１参照電圧に依存した第２参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成するバイアス電圧生成回路と、前記第２検出信号に応答して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存したモニタ電圧とを比較してスタート信号を出力する電源電圧検出回路とを含むことを特徴とする。

半導体装置の起動制御方法は、外部電源が投入されたことを検出して参照電圧を生成し、前記外部電源に基づいて内部電源電圧を生成し、前記第１参照電圧が所定電圧になったことを検出して前記第１参照電圧に依存した第２参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成し、前記第１参照電圧が所定電圧になったことを検出して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存したモニタ電圧とを比較して内部回路を起動させることを含むことを特徴とする。

システムは、コントローラと、前記コントローラに基づいて制御される半導体装置とを含むシステムにおいて、前記半導体装置は、前記システムの外部電源が投入されたことを検出して第１検出信号を出力する外部電源検出回路と、前記外部電源に基づいて内部電源電圧を生成する内部電源電圧生成回路と、前記第１検出信号に応答して第１参照電圧を生成する参照電圧生成回路と、前記第１参照電圧が所定電圧になったことを検出して第２検出信号を出力する参照電圧検出回路と、前記第２検出信号に応答して前記第１参照電圧に依存した第２参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成するバイアス電圧生成回路と、前記第２検出信号に応答して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存したモニタ電圧とを比較してスタート信号を出力する電源電圧検出回路とを含むことを特徴とする。

本願開示の少なくとも１つの実施例によれば、参照電圧を分圧した第１分圧電圧に基づいて、参照電圧生成回路とは別のバイアス電圧生成回路によりバイアス電圧を生成する。従って、バイアス電圧に結合される容量の影響を参照電圧が受けることがなく、安定した参照電圧を生成することができる。またバイアス電圧に結合される容量素子の働きにより、バイアス電圧の変化が緩慢となるので、バイアス電圧に基づいて内部電源電圧を検出してスタート信号（起動信号）を出力する迄の時間を長くすることができる。これにより、各種電源電圧を所望の電圧値に設定した後の適切なタイミングで起動信号を出力することができる。

図１は、内部電圧生成回路及び電源起動制御回路を含む電源回路ユニットの構成を示す図である。図１の電源回路ユニット１０は、ＶＤＤ起動検出回路１１、参照電位生成回路１２、ｖｒｅｆ起動検出回路１３、ＶＰＰ生成回路１４、ｖｇ生成回路１５、ＶＩＩ生成回路１６、及びＶＩＩ起動検出回路１７を含む。ＶＤＤ起動検出回路１１は、外部から供給される電源電圧ＶＤＤが所定の電圧以上に上昇したことを検知し、電源電圧検出信号ｓｔｔｄｘをＬＯＷからＨＩＧＨに反転させる。電源電圧検出信号ｓｔｔｄｘの反転を受けて、参照電位生成回路１２が動作開始し、参照電圧ｖｒｅｆが上昇する。ｖｒｅｆ起動検出回路１３は、参照電圧ｖｒｅｆが所定電圧以上に上昇したことを検出して、参照電圧検出信号ｓｔｔｒｆｚをＨＩＧＨからＬＯＷに反転させる。参照電圧検出信号ｓｔｔｒｆｚの反転を受けて、ＶＰＰ生成回路１４、ｖｇ生成回路１５、及びＶＩＩ起動検出回路１７が動作開始する。ＶＰＰ生成回路１４及びｖｇ生成回路１５の動作開始により、昇圧電圧ＶＰＰ及びゲート電圧ｖｇが上昇する。またゲート電圧ｖｇの上昇に応じて、ＶＩＩ生成回路１６の生成する降圧電圧ＶＩＩが上昇する。ＶＩＩ起動検出回路１７は、降圧電圧ＶＩＩが参照電圧ｖｒｅｆ以上に上昇したことを検出して、起動信号ｓｔｔｚをＨＩＧＨからＬＯＷに反転させる。上記の電源起動シーケンスにおいて、起動時間を短くするために、起動信号ｓｔｔｚがＨＩＧＨの状態の間はＶＰＰ生成回路１４の昇圧電圧ＶＰＰに対する電流供給能力を大きくしておく。これにより、電源起動シーケンスに要する時間を短縮することができる。

ディープ・パワーダウンモードに入り、制御信号ｄｐｄｚがＨＩＧＨとなると、ｓｔｔｄｘはＬＯＷになる。そして、参照電圧検出信号ｓｔｔｒｆｚと起動信号ｓｔｔｚは順にＨＩＧＨとなる。この結果、ディープ・パワーダウンモード時に各内部電圧生成回路は停止する。一方、ディープ・パワーダウンモードから抜け、制御信号ｄｐｄｚがＬＯＷとなると、電源電圧検出信号ｓｔｔｄｘはＨＩＧＨになる。それ以降、電源回路は前述した電源起動時と同じ様に起動する。

図２は、図１の電源回路ユニット１０の電源起動シーケンスにおける各生成電圧及び検出信号の変化を示す図である。外部電源電圧ＶＤＤが所定の電圧以上に立ち上がると、電源電圧検出信号ｓｔｔｄｘがＬＯＷからＨＩＧＨに変化する。このとき、制御信号ｄｐｄｚはＬＯＷである。この電源電圧検出信号ｓｔｔｄｘのＨＩＧＨへの変化に応答して、参照電圧ｖｒｅｆが上昇を開始する。参照電圧ｖｒｅｆが所定電圧以上に上昇すると、参照電圧検出信号ｓｔｔｒｆｚがＨＩＧＨからＬＯＷに変化する。この参照電圧検出信号ｓｔｔｒｆｚのＬＯＷへの変化に応答して、昇圧電圧ＶＰＰ、ゲート電圧ｖｇ、及び降圧電圧ＶＩＩが上昇を開始する。降圧電圧ＶＩＩが参照電圧ｖｒｅｆ以上に上昇すると、起動信号ｓｔｔｚがＨＩＧＨからＬＯＷに変化する。

図３は、ＶＤＤ起動検出回路１１の回路構成の一例を示す図である。ＶＤＤ起動検出回路１１は、抵抗素子２１乃至２３、ＮＭＯＳトランジスタ２４、及びＮＯＲ回路２５を含む。抵抗素子２１及び２２が、電源電圧ＶＤＤを分割する分圧回路として機能する。起動時に電源電圧ＶＤＤが上昇して、抵抗素子２１及び２２で生成される分圧電圧がＮＭＯＳトランジスタ２４の閾値電圧Ｖｔｈを超えると、電源電圧検出信号ｓｔｔｄｘがＨＩＧＨになる。制御信号ｄｐｄｚがＨＩＧＨになると、電源電圧検出信号ｓｔｔｄｘはＬＯＷになる。

図４は、参照電位生成回路１２の回路構成の一例を示す図である。参照電位生成回路１２は、ＮＭＯＳトランジスタ３１乃至３４、ＰＭＯＳトランジスタ３５乃至３８、及び抵抗素子Ｒ１乃至Ｒ３を含む。ＮＭＯＳトランジスタ３１乃至３３及びＰＭＯＳトランジスタ３５及び３６が差動増幅回路として機能する。電源電圧検出信号ｓｔｔｄｘがＨＩＧＨになると差動増幅回路が動作を開始する。この差動増幅回路により、ＰＭＯＳトランジスタ３８及び抵抗素子Ｒ１乃至Ｒ３を用いて電源電圧ＶＤＤを分圧して得られる電圧とバンドギャップ・リファレンス電圧ｖｂｇｒとが等しくなるように、ＰＭＯＳトランジスタ３８のＯＮ抵抗を調整する。そして、ＰＭＯＳトランジスタ３８と抵抗素子Ｒ１との結合点に現れる電圧を参照電圧ｖｒｅｆとして取り出す。このようにして、参照電圧ｖｒｅｆを抵抗素子Ｒ１及びＲ２を介して差動増幅回路にフィードバックして制御することにより、バンドギャップ・リファレンス電圧ｖｂｇｒに対して所定の比率の参照電圧ｖｒｅｆが生成される。なおバンドギャップ・リファレンス電圧ｖｂｇｒは、バンドギャップ・リファレンス回路（図示せず）により生成される電圧であり、温度や電源電圧ＶＤＤの変動に依存しない一定電圧である。

図５は、ｖｒｅｆ起動検出回路１３の回路構成の一例を示す図である。ｖｒｅｆ起動検出回路１３は、インバータ４０、ＮＭＯＳトランジスタ４１乃至４６、及びＰＭＯＳトランジスタ４７乃至５０を含む。電源電圧検出信号ｓｔｔｄｘがＬＯＷの場合、ＰＭＯＳトランジスタ５０が導通状態であり、参照電圧検出信号ｓｔｔｒｆｚはＨＩＧＨに固定される。電源電圧検出信号ｓｔｔｄｘがＨＩＧＨの場合、ＰＭＯＳトランジスタ５０が遮断し、ＮＭＯＳトランジスタ４６が導通する。この状態において、参照電圧ｖｒｅｆの電位レベルが高くなりＮＭＯＳトランジスタの閾値電圧Ｖｔｈを超えると、ＮＭＯＳトランジスタ４５のＯＮ抵抗が小さくなり（導通状態となり）、参照電圧検出信号ｓｔｔｒｆｚの電位が低くなる。参照電圧検出信号ｓｔｔｒｆｚが低くなると、ＰＭＯＳトランジスタ４７が導通してＰＭＯＳトランジスタ４８が遮断する。ここでＰＭＯＳトランジスタ４７及び４８とＮＭＯＳトランジスタ４２及び４３がラッチとして機能しており、ラッチの状態が反転することにより、参照電圧検出信号ｓｔｔｒｆｚは急速にＨＩＧＨからＬＯＷに変化する。

図６は、ＶＰＰ生成回路１４の構成の一例を示す図である。ＶＰＰ生成回路１４は、インバータ５１、ＮＯＲゲート５２、スタンバイ検出回路５３、スタンバイ発振回路５４、スタンバイポンプ５５、アクティブ検出回路５６、アクティブ発振回路５７、及びアクティブポンプ５８を含む。なお図１に示す電源回路ユニット１０が搭載される半導体集積回路には、内部回路を動作させるアクティブモードと、内部回路の動作を一時停止状態にして電力消費を低減させるスタンバイモードとが設けられている。スタンバイ検出回路５３は、電源起動後の通常動作状態において、スタンバイモードとアクティブモードとの両方において動作する。それに対してアクティブ検出回路５６は、電源起動後の通常動作状態において、アクティブモードでのみ動作する。

スタンバイ検出回路５３はＶＰＰの電圧降下に対する応答速度が相対的に遅く、スタンバイ検出回路５３がアサートする検出信号ｏｓｃｏｎｓｚによりスタンバイ発振回路５４が相対的に遅い周波数で発振する。スタンバイ発振回路５４の発振信号ｏｓｃｓｚによりスタンバイポンプ５５が動作して、昇圧電圧ＶＰＰの電位を相対的に遅い速度で上昇させる。アクティブ検出回路５６はＶＰＰの電圧降下に対する応答速度が相対的に早く、アクティブ検出回路５６がアサートする検出信号ｏｓｃｏｎａｚによりアクティブ発振回路５７が相対的に早い周波数で発信する。アクティブ発振回路５７の発振信号ｏｓｃａｚによりアクティブポンプ５８が動作して、昇圧電圧ＶＰＰの電位を相対的に早い速度で上昇させる。

起動時において、スタンバイ検出回路５３は、参照電圧検出信号ｓｔｔｒｆｚがＬＯＷになった後に常時動作する。起動時において、アクティブ検出回路５６は、参照電圧検出信号ｓｔｔｒｆｚがＬＯＷで且つ起動信号ｓｔｔｚがＨＩＧＨである期間のみ（信号ｐｏｎｚがＨＩＧＨの期間のみ）動作する。

図７は、アクティブ検出回路５６の回路構成の一例を示す図である。アクティブ検出回路５６は、ＮＭＯＳトランジスタ６０乃至６４、ＰＭＯＳトランジスタ６５乃至６７、インバータ６８、容量素子６９、抵抗素子Ｒ１１及びＲ１２、及びＯＲゲート７０を含む。信号ａｃｔｖは、電源起動後の通常動作状態においてアクティブモードにおいてのみＨＩＧＨになる信号である。電源起動時においては、信号ａｃｔｖはＬＯＷである。電源起動時において、アクティブ検出回路５６は、信号ｐｏｎｚがＬＯＷの時動作せず、信号ｐｏｎｚがＨＩＧＨの時に動作する。

信号ｐｏｎｚがＨＩＧＨの時、ＮＭＯＳトランジスタ６１乃至６４及びＰＭＯＳトランジスタ６５及び６６が差動増幅回路として動作して、昇圧電圧ＶＰＰを抵抗素子Ｒ１１及びＲ１２により分圧した分圧電圧と参照電圧ｖｒｅｆとを比較する。昇圧電圧ＶＰＰの分圧電圧が参照電圧ｖｒｅｆよりも低くなると、昇圧電圧ＶＰＰの電圧降下を示す検出信号である出力信号ｏｓｃｏｎａｚがＨＩＧＨとなる。この出力信号ｏｓｃｏｎａｚのＨＩＧＨ状態に応答して、次段のアクティブ発振回路５７が動作を開始する。

上記差動増幅回路のバイアス電流量は、ＮＭＯＳトランジスタ６２のゲート端子に印加されるバイアス電圧ｂｉａｓ０により制御される。このバイアス電圧ｂｉａｓ０は、図４の参照電位生成回路１２により、参照電圧ｖｒｅｆとともに生成される電圧である。バイアス電圧ｂｉａｓ０が印加されるＮＭＯＳトランジスタ６２のゲート端子の近傍には容量素子６９が設けられている。この容量素子６９は、バイアス電圧ｂｉａｓ０から雑音による変動を除去して、アクティブ検出回路５６の動作を安定化するように機能する。

しかしながらこの構成の場合、参照電位生成回路１２における参照電圧ｖｒｅｆのフィードバック経路である抵抗素子Ｒ１とＲ２との間に容量素子６９が接続されることになる。このように、参照電位生成回路１２中のフィードバック経路の途中に容量素子６９が挿入されると、フィードバック制御の位相余裕が十分でなくなり、回路が発振しやすくなるという問題がある。この位相余裕の問題については、後述する回路構成により解消することができる。

図８は、ｖｇ生成回路１５の回路構成の一例を示す図である。ｖｇ生成回路１５は、インバータ７１、レベル変換器７２、ＮＭＯＳトランジスタ７３乃至７７、ＰＭＯＳトランジスタ７８乃至８１、及び抵抗素子Ｒ２１及びＲ２２を含む。ｖｇ生成回路１５は、参照電圧検出信号ｓｔｔｒｆｚがＬＯＷで動作し、参照電圧検出信号ｓｔｔｒｆｚがＨＩＧＨで動作停止する。レベル変換器７２は、参照電圧検出信号ｓｔｔｒｆｚを、グランド電位ＶＳＳから電源電圧ＶＤＤ迄の振幅の信号から、グランド電位ＶＳＳから昇圧電圧ＶＰＰ迄の振幅の信号に変換する。

ＮＭＯＳトランジスタ７３乃至７６及びＰＭＯＳトランジスタ７８及び７９が差動増幅回路として機能する。参照電圧検出信号ｓｔｔｒｆｚがＬＯＷになると差動増幅回路が動作を開始する。この差動増幅回路により、ＰＭＯＳトランジスタ８１、ＮＭＯＳトランジスタ７７、抵抗素子Ｒ２１、及びＲ２２を用いて昇圧電圧ＶＰＰを分圧して得られる電圧と参照電圧ｖｒｅｆとが等しくなるように、ＰＭＯＳトランジスタ８１のＯＮ抵抗を調整する。そして、ＰＭＯＳトランジスタ８１とＮＭＯＳトランジスタ７７との結合点に現れる電圧をゲート電圧ｖｇとして取り出す。このようなフィードバック制御により、参照電圧ｖｒｅｆに対して所定の比率を有する電位にＮＭＯＳトランジスタの閾値電圧Ｖｔｈを加算した電圧が、ゲート電圧ｖｇとして生成される。

図９は、ＶＩＩ生成回路１６の回路構成の一例を示す図である。ＶＩＩ生成回路１６はＮＭＯＳトランジスタ８５を含む。ＮＭＯＳトランジスタ８５のゲート端には、ｖｇ生成回路１５により生成したゲート電圧ｖｇが印加される。これにより、ＮＭＯＳトランジスタ８５のドレイン端に印加される電源電圧ＶＤＤを降圧し、ゲート電圧ｖｇからＮＭＯＳトランジスタの閾値電圧Ｖｔｈ分降下した電圧を、ＮＭＯＳトランジスタ８５のソース端に降圧電圧ＶＩＩとして生成する。

図１０は、ＶＩＩ起動検出回路１７の回路構成の一例を示す図である。ＶＩＩ起動検出回路１７は、インバータ９０、ＮＭＯＳトランジスタ９１乃至９４、及びＰＭＯＳトランジスタ９５乃至９７を含む。ＮＭＯＳトランジスタ９２乃至９４及びＰＭＯＳトランジスタ９５及び９６が差動増幅回路として機能する。参照電圧検出信号ｓｔｔｒｆｚがＬＯＷになると差動増幅回路が動作を開始する。この差動増幅回路により降圧電圧ＶＩＩと参照電圧ｖｒｅｆとを比較し、降圧電圧ＶＩＩが参照電圧ｖｒｅｆよりも高い電圧になると、起動信号ｓｔｔｚをＨＩＧＨからＬＯＷに変化させる。

以上図３乃至図１０を参照して説明した各回路を用いることにより、図１の電源回路ユニット１０が図２に示すような電源起動シーケンスに従って各内部電圧と検出信号とを出力する。しかし図７に示すアクティブ検出回路５６に関連して説明したように、参照電位生成回路１２における参照電圧ｖｒｅｆのフィードバック経路に容量素子６９が接続されることで、フィードバック制御の位相余裕を十分に確保することが困難になるという問題がある。また更には、ＶＩＩ生成回路１６により生成する電圧ＶＩＩが降圧電圧ではなく、電源電圧ＶＤＤと同一電位の電圧である場合に、図２の起動シーケンス通りに動作しなくなるという問題がある。以下にこの後者の問題について説明する。

図１１は、ＶＤＤと同一電位の内部電圧を生成するＶＩＩ生成回路の構成の一例を示す図である。ＶＩＩ生成回路１１６はＰＭＯＳトランジスタ１０１を含む。ＰＭＯＳトランジスタ１０１のゲートには制御信号ｄｐｄｚが印加される。制御信号ｄｐｄｚがＬＯＷの時には、ＶＤＤと同一電位の内部電圧ＶＩＩが、ＰＭＯＳトランジスタ１０１のドレインから内部回路に供給される。ディープ・パワーダウンモード等のように内部回路で電力を消費しない場合には、制御信号ｄｐｄｚがＨＩＧＨに設定され、内部電圧ＶＩＩの供給を停止する。この図１１に示すようなＶＩＩ生成回路１１６をＶＩＩ生成回路１６の代わりに用いたとすると、図２に示す起動シーケンスにおいて、起動信号ｓｔｔｚが所望のタイミングよりも早く立ち下がってしまうという問題が生じる。

図１２は、図１１のＶＩＩ生成回路を用いた場合の起動シーケンスを示す図である。電源電圧ＶＤＤが上昇すると、内部電圧ＶＩＩはＶＤＤに追従して上昇する。その後、図２の場合と同様に参照電圧検出信号ｓｔｔｒｆｚがＨＩＧＨからＬＯＷに反転する。参照電圧検出信号ｓｔｔｒｆｚがＬＯＷになると、ＶＰＰ生成回路１４とＶＩＩ起動検出回路１７とが動作を開始する。この時点で内部電圧ＶＩＩは既に参照電圧ｖｒｅｆよりも高くなっているので、図１０に示す構成のＶＩＩ起動検出回路１７は、直ちに起動信号ｓｔｔｚをＨＩＧＨからＬＯＷに変化させる。この時点では、図１２に示すように、昇圧電圧ＶＰＰや参照電圧ｖｒｅｆは未だ所定の電圧に達していない。このような状態で起動信号ｓｔｔｚがＬＯＷになると、ＶＰＰ生成回路１４の昇圧能力が小さくなるので、図１２に示すように昇圧電圧ＶＰＰが所定の電圧に達するまでの時間が長くなってしまう。また電源が所定の電圧に達する前に起動信号ｓｔｔｚがＬＯＷになると、起動信号ｓｔｔｚを初期化に用いているラッチ回路において、初期化に失敗する可能性がある。

図１３は、内部電圧生成回路及び電源起動制御回路を含む電源回路ユニットの構成を示す図である。図１３において、図１及び図１１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１３に示す電源回路ユニット１１０では、図１のＶＩＩ生成回路１６の代わりにＶＩＩ生成回路１１６が設けられ、ＶＩＩ起動検出回路１７の代わりにＶＩＩ起動検出回路１１７が設けられる。また参照電位生成回路１２とＶＰＰ生成回路１４との間にバイアス生成回路１１８が設けられる。この構成では、参照電位生成回路１２が生成するバイアス電圧ｂｉａｓ０の代わりに、バイアス生成回路１１８の生成するバイアス電圧ｂｉａｓ１がＶＰＰ生成回路１４に供給される。従って、図７に示すアクティブ検出回路５６におい、ＮＭＯＳトランジスタ６２のゲート端には、バイアス電圧ｂｉａｓ０の代わりにバイアス電圧ｂｉａｓ１が印加される。

図１４は、バイアス生成回路１１８の回路構成の一例を示す図である。バイアス生成回路１１８は、インバータ１２１、ＮＭＯＳトランジスタ１２２乃至１２５、及びＰＭＯＳトランジスタ１２６乃至１２９を含む。ＮＭＯＳトランジスタ１２３乃至１２５及びＰＭＯＳトランジスタ１２６及び１２７が差動増幅回路として機能する。電源起動時において、参照電圧検出信号ｓｔｔｒｆｚがＨＩＧＨの状態では、ＰＭＯＳトランジスタ１２８が導通してバイアス電圧ｂｉａｓ１は電源電圧ＶＤＤにクランプされている。この時、ＮＭＯＳトランジスタ１２２は非導通状態であり、差動増幅回路は動作していない。

参照電圧検出信号ｓｔｔｒｆｚがＬＯＷになると差動増幅回路が動作を開始する。この差動増幅回路によりバイアス電圧ｂｉａｓ０とバイアス電圧ｂｉａｓ１とを比較し、両電圧が同一電圧となるように、バイアス電圧ｂｉａｓ１を調整する。この際、バイアス電圧ｂｉａｓ１の出力端に接続される容量素子（例えば図７の容量素子６９）に蓄積される電荷が、ＮＭＯＳトランジスタ１２３を流れる定電流によって引き抜かれ、バイアス電圧ｂｉａｓ１がＶＤＤからｂｉａｓ０まで下降する。

バイアス生成回路１１８を参照電位生成回路１２とＶＰＰ生成回路１４との間に接続することにより、例えば図７の容量素子６９のようにバイアス電圧ｂｉａｓ１に接続される容量素子が、バイアス電圧ｂｉａｓ０から分離される。従って、図１の構成と比較して図１３の構成では、参照電位生成回路１２における参照電圧ｖｒｅｆのフィードバック経路に付加される容量が減少し、フィードバック制御の位相余裕を十分に確保しやすくなる。またバイアス電圧ｂｉａｓ１に接続される容量素子が、バイアス電圧ｂｉａｓ１の急激な変化を妨げるよう機能することで、バイアス電圧ｂｉａｓ１の下降速度がゆっくりしたものになる。

図１５は、ＶＩＩ起動検出回路１１７の回路構成の一例を示す図である。ＶＩＩ起動検出回路１１７は、ＶＩＩ起動検出回路１１７は、インバータ１３１、ＮＭＯＳトランジスタ１３２乃至１３５、ＰＭＯＳトランジスタ１３６乃至１３８、及び抵抗素子Ｒ３１及びＲ３２を含む。ＮＭＯＳトランジスタ１３３乃至１３５及びＰＭＯＳトランジスタ１３６及び１３７が差動増幅回路として機能する。電源起動時に参照電圧検出信号ｓｔｔｒｆｚがＨＩＧＨの状態では、ＰＭＯＳトランジスタ１３８が導通状態となり、起動信号ｓｔｔｚはＨＩＧＨである。参照電圧検出信号ｓｔｔｒｆｚがＬＯＷになると、ＰＭＯＳトランジスタ１３８が非導通状態になるとともに、差動増幅回路が動作を開始する。この差動増幅回路により、内部電圧ＶＩＩを抵抗素子Ｒ３１及びＲ３２で分割した分圧電圧ｖｍｏｎｉとバイアス電圧ｂｉａｓ１とを比較する。バイアス電圧ｂｉａｓ１が低下して分圧電圧ｖｍｏｎｉよりも低い電圧になると、差動増幅回路は、起動信号ｓｔｔｚをＨＩＧＨからＬＯＷに変化させる。

図１６は、図１３の電源回路ユニット１１０の電源起動シーケンスにおける各生成電圧及び検出信号の変化を示す図である。外部電源電圧ＶＤＤの上昇に追従して内部電圧ＶＩＩが上昇する。また内部電圧ＶＩＩを分圧した分圧電圧ｖｍｏｎｉも上昇する。外部電源電圧ＶＤＤが所定電圧値に到達してその電圧値に留まると、内部電圧ＶＩＩもそれと同一の電圧値に留まる。分圧電圧ｖｍｏｎｉは、分圧回路の分圧比で定まる一定の電圧になる。外部電源電圧ＶＤＤが所定の電圧以上に立ち上がると、電源電圧検出信号ｓｔｔｄｘがＬＯＷからＨＩＧＨに変化する。この電源電圧検出信号ｓｔｔｄｘのＨＩＧＨへの変化に応答して、参照電圧ｖｒｅｆが上昇を開始する。それに伴い、ｖｒｅｆを分圧した分圧電圧ｂｉａｓ０も上昇する。参照電圧ｖｒｅｆが所定電圧以上に上昇すると、参照電圧検出信号ｓｔｔｒｆｚがＨＩＧＨからＬＯＷに変化する。

この参照電圧検出信号ｓｔｔｒｆｚのＬＯＷへの変化に応答して、昇圧電圧ＶＰＰが上昇を開始するとともに、バイアス電圧ｂｉａｓ１がＶＤＤからｂｉａｓ０に向かって下降を開始する。バイアス電圧ｂｉａｓ１のＶＤＤからｂｉａｓ０に向けての下降は、容量素子の影響によりゆっくりとしたものとなる。バイアス電圧ｂｉａｓ１が下降して分圧電圧ｖｍｏｎｉよりも低い電圧値となると、起動信号ｓｔｔｚがＨＩＧＨからＬＯＷに変化する。バイアス電圧ｂｉａｓ１の下降はゆっくりとしたものであるので、起動信号ｓｔｔｚがＬＯＷになる迄に、昇圧電圧ＶＰＰが到達すべき所定の電圧値まで上昇することができる。

このようにして図１３の電源回路ユニット１１０では、まずＶＤＤ起動検出回路１１（外部電源検出回路の一例）が、外部電源ＶＤＤが投入されたことを検出して電源電圧検出信号ｓｔｔｄｘを出力する。また外部電源ＶＤＤに基づいて、ＶＩＩ生成回路１１６（内部電源電圧生成回路の一例）が内部電源電圧ＶＩＩを生成する。参照電位生成回路１２（参照電圧生成回路の一例）は、電源電圧検出信号ｓｔｔｄｘに応答して参照電圧ｖｒｅｆ（第１参照電圧）を生成する。またｖｒｅｆ起動検出回路１３（参照電圧検出回路の一例）は、参照電圧ｖｒｅｆが所定電圧になったことを検出して参照電圧検出信号ｓｔｔｒｆｚを出力する。この参照電圧検出信号ｓｔｔｒｆｚに応答して、バイアス生成回路１１８（バイアス電圧生成回路の一例）が、参照電圧ｖｒｅｆ（第１参照電圧）を分圧した分圧電圧ｂｉａｓ０（第２参照電圧）に基づいて、容量素子が負荷として結合されるバイアス電圧ｂｉａｓ１を生成する。ＶＩＩ起動検出回路１１７（電源電圧検出回路の一例）は、参照電圧検出信号ｓｔｔｒｆｚに応答して、バイアス電圧ｂｉａｓ１と内部電源電圧ＶＩＩを分圧した分圧電圧ｖｍｏｎｉ（第３参照電圧）とに基づいて内部電源電圧ＶＩＩを検出してスタート信号ｓｔｔｚを出力する。

この構成により、バイアス電圧ｂｉａｓ１を参照電圧ｖｒｅｆを分圧した分圧電圧ｂｉａｓ０から分離することができる。即ち、バイアス電圧ｂｉａｓ１にかかる負荷が、分圧電圧ｂｉａｓ０にはかからないように、バイアス電圧ｂｉａｓ１と分圧電圧ｂｉａｓ０とは別個の分離した信号とされる。これにより、バイアス電圧ｂｉａｓ１に結合される容量の影響を受けることなく、安定した参照電圧生成を実現することができる。またバイアス電圧ｂｉａｓ１に結合される容量素子の働きにより、バイアス電圧ｂｉａｓ１の変化が緩慢となり、内部電源電圧ＶＩＩを検出してスタート信号ｓｔｔｚを出力する迄の時間を長くすることができる。これにより、昇圧回路の高電流供給能力状態を維持して短時間で昇圧電圧を所望の電圧まで上昇させるとともに、スタート信号ｓｔｔｚが出力される迄に各種電源電圧を所望の電圧値に設定することができる。

図２４は、図１３の電源回路ユニット１１０のディープ・パワーダウンへのエントリおよびイグジットのシーケンスにおける各生成電圧及び検出信号の変化を示す図である。ディープ・パワーダウンモードに入り、制御信号ｄｐｄｚがＨＩＧＨとなると、電源電圧検出信号ｓｔｔｄｘはＬＯＷになる。そして、参照電圧検出信号ｓｔｔｒｆｚと起動信号ｓｔｔｚは順にＨＩＧＨとなる。この結果、ディープ・パワーダウンモード時に各電圧生成回路は停止する。バイアス電圧ｂｉａｓ１は電源電圧ＶＤＤにクランプされる。それ以外の各内部電源は、リーク電流によって低下する。一方、ディープ・パワーダウンモードから抜け、制御信号ｄｐｄｚがＬＯＷとなると、電源電圧検出信号ｓｔｔｄｘはＨＩＧＨになる。その後、電源回路は前述した電源起動時と同じ様に起動する。

ディープ・パワーダウンモード時に参照電位生成回路を停止しない場合、制御信号ｄｐｄｚをＶＤＤ起動検出回路１１に入力する替わりにｖｒｅｆ起動検出回路１３に入力する。ｖｒｅｆ起動検出回路１３には、図２５に示すｖｒｅｆ起動検出回路の変形例を用いる。図２５に示すｖｒｅｆ起動検出回路には、ＮＯＲ回路３０１とインバータ３０２とが追加されている。ディープ・パワーダウンモードに入り、制御信号ｄｐｄｚがＨＩＧＨとなると、電源電圧検出信号ｓｔｔｄｘはＨＩＧＨのまま変化せず、参照電圧検出信号ｓｔｔｒｆｚがＨＩＧＨとなる。この結果、ディープ・パワーダウンモード時に参照電位生成回路１２は作動し、各電圧生成回路は停止する。一方、ディープ・パワーダウンモードから抜け、制御信号ｄｐｄｚがＬＯＷとなると、参照電圧の検出後に、参照電圧検出信号ｓｔｔｒｆｚがとＬＯＷなる。それ以降、電源回路は前述した電源起動時と同じ様に起動する。

図１７は、バイアス生成回路の変形例の構成を示す図である。図１７において、図１４と同一の構成要素は同一の番号で参照し、その説明は省略する。図１７に示すバイアス生成回路１１８Ａにおいては、図１４のバイアス生成回路１１８のＰＭＯＳトランジスタ１２８に直列に、ダイオード接続のＮＭＯＳトランジスタ１３９が設けられている。このＮＭＯＳトランジスタ１３９により、バイアス電圧ｂｉａｓ１の初期値はＶＤＤではなく、ＶＤＤからＮＭＯＳトランジスタの閾値電圧Ｖｔｈ分下がった電圧となる。これによりバイアス電圧ｂｉａｓ１がｂｉａｓ０に到達するまでの時間が早くなる。このようにして、参照電圧検出信号ｓｔｔｒｆｚがＬＯＷになってから起動信号ｓｔｔｚがＬＯＷになるまでの時間を調整することができる。

図１８は、バイアス生成回路の別の変形例の構成を示す図である。図１８において、図１４と同一の構成要素は同一の番号で参照し、その説明は省略する。図１８に示すバイアス生成回路１１８Ｂは、図１４のバイアス生成回路１１８の構成に加え、インバータ１４１、ＮＯＲゲート１４２、ＮＭＯＳトランジスタ１４３、及びＮＭＯＳトランジスタ１４４を含む。ＮＭＯＳトランジスタ１４３とＮＭＯＳトランジスタ１４４とは直列に接続され、差動増幅回路のコモン・ソースとグランドとの間に挿入されている。ＮＭＯＳトランジスタ１４３のゲート端に印加する信号は、参照電圧検出信号ｓｔｔｒｆｚがＬＯＷになってから起動信号ｓｔｔｚがＬＯＷになるまでの期間だけＨＩＧＨになる。その期間、差動増幅回路の動作電流が増加する。この構成により、バイアス電圧ｂｉａｓ１から引き抜く電流量が大きくなり、バイアス電圧ｂｉａｓ１がｂｉａｓ０の電圧値に到達するまでの時間を短くすることができる。このようにして、参照電圧検出信号ｓｔｔｒｆｚがＬＯＷになってから起動信号ｓｔｔｚがＬＯＷになるまでの時間を調整することができる。

図１９は、ＶＩＩ起動検出回路の変形例の構成を示す図である。図１９において、図１５と同一の構成要素は同一の番号で参照し、その説明は省略する。図１９に示すＶＩＩ起動検出回路１１７Ａは、図１５に示す構成に加え、ＮＯＲゲート１５１、インバータ１５２乃至１５４、ＮＡＮＤゲート１５５及び１５６、ＰＭＯＳトランジスタ１５７、及び遅延回路１５８を含む。参照電圧検出信号ｓｔｔｒｆｚがＨＩＧＨのとき、信号ｐｏｎｚ２はＬＯＷであり、差動増幅回路とＶＩＩの分圧回路とは動作を停止している。このとき、ＮＡＮＤゲート１５５及び１５６のフリップフロップに対する差動増幅回路からの入力はＨＩＧＨであり、起動信号ｓｔｔｚはＨＩＧＨである。参照電圧検出信号ｓｔｔｒｆｚがＬＯＷになると、信号ｐｏｎｚ２はＨＩＧＨになり、差動増幅回路とＶＩＩの分圧回路とが動作を開始する。分圧電圧ｖｍｏｎｉがバイアス電圧ｂｉａｓ１よりも低い場合は、差動増幅回路からフリップフロップへの出力はＨＩＧＨである。分圧電圧ｖｍｏｎｉがバイアス電圧ｂｉａｓ１よりも高くなると、差動増幅回路からフリップフロップへの出力はＬＯＷになる。この出力ＬＯＷに応答して、フリップフロップの出力がＬＯＷからＨＩＧＨに反転し、始動信号ｓｔｔｚはＬＯＷになる。フリップフロップのＨＩＧＨ出力は、遅延回路１５８を介してＮＯＲゲート１５１に入力され、信号ｐｏｎｚ２がＬＯＷになる。その結果、差動増幅回路とＶＩＩの分圧回路とが動作を停止する。このような構成とすることにより、電源起動シーケンスが終了したら、不必要な回路に流れる電流を止めて回路の消費電流を削減することができる。

図２０は、電源回路ユニット１１０の変形例を示す図である。図２０において、図１３と同一の構成要素は同一の番号で参照し、その説明は省略する。図１３に示す電源回路ユニット１１０では、バイアス電圧ｂｉａｓ１がＶＰＰ生成回路１４においてのみ使用されているが、他の内部電圧生成回路等においても使用することができる。図２０に示す電源回路ユニット１１０Ａは、図１３に示す電源回路ユニット１１０の構成に加え、負電位生成回路１６１、遅延回路１６２、及び中間電位生成回路１６３が設けられている。

負電位生成回路１６１は負電圧ＶＮＥＧを生成し、中間電位生成回路１６３は中間電位ＶＨＬＦを生成する。また遅延回路１６２は、入力信号ｉｎを遅延させて出力信号ｏｕｔを生成する。バイアス生成回路１１８の出力であるバイアス電圧ｂｉａｓ１は、ＶＰＰ生成回路１４、負電位生成回路１６１、遅延回路１６２、及び中間電位生成回路１６３に接続されるとともに、これら各回路の内部に設けられる容量素子Ｃに接続されている。例えばＶＰＰ生成回路１４の場合、この容量素子Ｃは、図７に示す容量素子６９である。これらの各回路の容量素子Ｃの容量値の合計が、電源起動時におけるバイアス電圧ｂｉａｓ１の降下速度を決定する。

バイアス電圧ｂｉａｓ１が一定の電圧値ｂｉａｓ０に固定されることで、負電位生成回路１６１及び中間電位生成回路１６３は、所定の応答速度で監視対象の電圧の変化を検出することができる。また遅延回路１６２は、バイアス電圧ｂｉａｓ１に応じた所定の遅延時間を達成することができる。

図２１は、遅延回路１６２の回路構成の一例を示す図である。遅延回路１６２は、ＮＭＯＳトランジスタ１７１及び１７２、ＰＭＯＳトランジスタ１７３、容量素子１７４及び１７５、及びインバータ１７６を含む。ＮＭＯＳトランジスタ１７１のゲート端にバイアス電圧ｂｉａｓ１が印加することで、容量素子１７４からＮＭＯＳトランジスタ１７２を介してグランドに流れる電流量を所望の値に設定することができる。このような構成により、入力信号ｉｎを遅延して出力信号ｏｕｔとして出力する際の遅延量を、バイアス電圧ｂｉａｓ１に応じた所望の値に設定することができる。なお容量素子１７５は、図２０に示す遅延回路１６２の容量素子Ｃである。

図２２は、電源回路ユニット１１０を適用した半導体集積回路及びシステムの構成例を示す図である。図２２において、図１３と同一の構成要素は同一の番号で参照し、その説明は省略する。システム１７０は、電源回路ユニット１１０を適用した半導体集積回路であるメモリ１８０と、メモリ１８０を制御するメモリ・コントローラ１９０を含む。メモリ１８０は、電源回路ユニット１１０、周辺回路１８２、及びメモリ・セル・アレイ１８３を含む。

電源回路ユニット１１０は、図１３に示す参照電位生成回路１２、バイアス生成回路１１８、ＶＰＰ生成回路１４、及びＶＩＩ生成回路１１６を含む。電源起動制御回路１８１は、図１３に示すＶＤＤ起動検出回路１１、ｖｒｅｆ起動検出回路１３、及びＶＩＩ起動検出回路１７に相当する。電源起動時に外部電源端子１８４に外部電源電圧ＶＤＤが印加されると、図１６に示した電源起動シーケンスにより各内部電圧が生成される。また電源起動制御回路１８１から起動信号ｓｔｔｚが生成され、周辺回路１８２及びメモリ・セル・アレイ１８３の所定の箇所に供給される。

メモリ・コントローラ１９０からの制御により、メモリ１８０に対するデータ書込み動作及びデータ読出し動作が実行される。またメモリ・コントローラ１９０により例えば、スタンバイモード、アクティブモード、ディープ・パワーダウンモード等をメモリ１８０に指定すると、メモリ１８０が指定された動作モードに入る。ディープ・パワーダウンモードでは、周辺回路１８２から出力される制御信号ｄｐｄｚがＨＩＧＨとなり、図１１に示すＶＩＩ生成回路１１６からの内部電圧ＶＤＤの供給が停止される。

図２３は、起動信号で初期化されるラッチの構成の一例を示す図である。図２３に示すラッチは、インバータ２０１乃至２０３及びＮＡＮＤゲート２０４及び２０５を含む。インバータ２０１乃至２０３及びＮＡＮＤゲート２０４及び２０５は、例えば外部電源電圧ＶＤＤ又は内部電圧ＶＩＩにより駆動されてよい。ＮＡＮＤゲート２０４及び２０５それぞれの出力が他方の入力に接続され、ラッチ回路が形成されている。このようなラッチは、図２２の周辺回路１８２やメモリ・セル・アレイ１８３に設けられ、電源起動時に所定の初期状態に初期化される。

図２３において電源起動時に外部電源電圧ＶＤＤが所定の電圧値になると、ラッチを校正する各ゲート素子が駆動を開始する。電源起動後の最初の状態では起動信号ｓｔｔｚがＨＩＧＨであるので、ＮＡＮＤゲート２０４の出力がＨＩＧＨである状態、即ち出力ｏｕｔｚがＬＯＷである状態にラッチが初期化される。その後起動信号ｓｔｔｚがＨＩＧＨになるとインバータ２０１の出力がＨＩＧＨになり、入力信号ｉｎｚがＬＯＷであれば、出力ｏｕｔｚがＬＯＷである状態が維持される。その後、システム１７０の通常の動作が開始されると、何らかのタイミングで入力信号ｉｎｚがＨＩＧＨになる。入力信号ｉｎｚがＨＩＧＨになると、ラッチの状態が反転され、出力ｏｕｔｚがＨＩＧＨになる。仮にラッチを起動信号ｓｔｔｚで初期化しないとすると、電源起動時にラッチの状態が２つの状態に何れに設定されるのかが不確定となり、回路の動作に支障が生じる。それに対して図２３のラッチのように電源起動時に状態を初期化すれば、回路の確実な動作を保証することができる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

なお本願発明は以下の内容を含むものである。
（付記１）
外部電源が投入されたことを検出して第１検出信号を出力する外部電源検出回路と、
前記外部電源に基づいて内部電源電圧を生成する内部電源電圧生成回路と、
前記第１検出信号に応答して第１参照電圧を生成する参照電圧生成回路と、
前記第１参照電圧が所定電圧になったことを検出して第２検出信号を出力する参照電圧検出回路と、
前記第２検出信号に応答して前記第１参照電圧に依存した第２参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成するバイアス電圧生成回路と、
前記第２検出信号に応答して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存した第３参照電圧とを比較してスタート信号を出力する電源電圧検出回路と
を含むことを特徴とする半導体装置。
（付記２）
前記バイアス電圧生成回路は、
前記第２検出信号が供給されない間、前記バイアス電圧を所定電圧にクランプするクランプ回路を含むこと
を特徴とする付記１に記載の半導体装置。
（付記３）
前記クランプ回路は、
一端が前記外部電源に接続されるダイオード接続されたトランジスタを含むこと
を特徴とする付記２に記載の半導体装置。
（付記４）
前記バイアス電圧生成回路は、
前記第２検出信号に応答して、前記第２参照電圧と前記バイアス電圧とが供給される第１増幅回路を含むこと
を特徴とする付記１乃至付記３の何れか一に記載の半導体装置。
（付記５）
前記バイアス電圧生成回路は、
前記第２検出信号に応答して、前記バイアス電圧を下降させる第１差動増幅回路を含むこと
を特徴とする付記１乃至付記３の何れか一に記載の半導体装置。
（付記６）
前記バイアス電圧生成回路は、
前記第１差動増幅回路のソースに接続される第１トランジスタと、
前記第１トランジスタの一端に接続される第２トランジスタと
を含むことを特徴とする付記４又は付記５に記載の半導体装置。
（付記７）
前記内部電源電圧検出回路は、
前記第２検出信号に基づいて、前記バイアス電圧と前記第２分圧電圧との比較を開始する第２差動増幅回路を含むこと
を特徴とする付記１乃至付記６の何れか一に記載の半導体装置。
（付記８）
前記電源電圧検出回路は、
前記モニタ電圧を生成する、前記外部電源の電圧もしくは前記内部電源電圧が一端に供給される抵抗列を含むこと
を特徴とする付記１乃至付記７の何れか一に記載の半導体装置。
（付記９）
前記電源電圧検出回路は、
前記第３参照電圧を調整することで前記スタート信号の出力タイミングを調整すること
を特徴とする付記１乃至付記８の何れか一に記載の半導体装置。
（付記１０）
前記内部電源電圧生成回路は、
前記スタート信号が出力された後に、前記内部電源電圧生成回路を停止させる回路を含むこと
を特徴とする付記7に記載の半導体装置。
（付記１１）
前記電源電圧検出回路は、
前記スタート信号をラッチするラッチ回路と、
前記ラッチ回路の出力を遅延させ、前記遅延させた信号を前記第２差動増幅回路に供給する遅延回路とを含むこと
を特徴とする付記１０に記載の半導体装置。
（付記１２）
前記内部電源電圧生成回路は、
前記外部電源に一端が接続され、他端から前記内部電源電圧を出力するトランジスタを含むこと
を特徴とする付記１乃至付記１１の何れか一に記載の半導体装置。
（付記１３）
前記外部電源検出回路は、
パワーダウン制御信号に応答して、前記第１検出信号の状態を変化させること
を特徴とする付記１乃至付記１２の何れか一に記載の半導体装置。
（付記１４）
前記参照電圧検出回路は、
パワーダウン制御信号に応答して、前記第２検出信号の状態を変化させること
を特徴とする付記１乃至付記１２の何れか一に記載の半導体装置。
（付記１５）
外部電源が投入されたことを検出して第１参照電圧を生成し、
前記外部電源に基づいて内部電源電圧を生成し、
前記第１参照電圧が所定電圧になったことを検出して前記第１参照電圧に依存した第２参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成し、
前記第１参照電圧が所定電圧になったことを検出して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存したモニタ電圧とを比較して内部回路を起動させること
を含むことを特徴とする半導体装置の起動制御方法。
（付記１６）
前記内部電源電圧は、前記外部電源にトランジスタでクランプすることで生成されること
を特徴とする付記１５に記載の起動制御方法。
（付記１７）
前記バイアス電圧は、前記第１参照電圧が所定電圧になったことが検出されてことに基づいて、前記外部電源の電圧もしくは前記内部電源電圧から低下すること
を特徴とする付記１５又は付記１６に記載の起動制御方法。
（付記１８）
前記バイアス電圧と前記モニタ電圧とを比較し、前記バイアス電圧と前記モニタ電圧とが等しくなったときに前記内部回路を起動させるスタート信号を出力すること
を特徴とする付記１５乃至付記１７の何れか一に記載の起動制御方法。
（付記１９）
コントローラと、
前記コントローラに基づいて制御される半導体装置と
を含むシステムにおいて、
前記半導体装置は、
前記システムの外部電源が投入されたことを検出して第１検出信号を出力する外部電源検出回路と、
前記外部電源に基づいて内部電源電圧を生成する内部電源電圧生成回路と、
前記第１検出信号に応答して第１参照電圧を生成する参照電圧生成回路と、
前記第１参照電圧が所定電圧になったことを検出して第２検出信号を出力する参照電圧検出回路と、
前記第２検出信号に応答して前記第１参照電圧に依存した第２参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成するバイアス電圧生成回路と、
前記第２検出信号に応答して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存した第３参照電圧とを比較してスタート信号を出力する内部電源電圧検出回路と
を含むことを特徴とするシステム。
（付記２０）
前記バイアス電圧生成回路は、
前記第２検出信号が供給されない間、前記バイアス電圧を所定電圧にクランプするクランプ回路を含むこと
を特徴とする付記１９記載のシステム。
（付記２１）
前記バイアス電圧生成回路は、
前記第２検出信号に応答して、前記第２参照電圧と前記バイアス電圧とが供給される第１増幅回路を含むこと
を特徴とする付記１９又は付記２０記載のシステム。
（付記２２）
前記バイアス電圧生成回路は、
前記第２検出信号に応答して、前記バイアス電圧を下降させる第１差動増幅回路を含むこと
を特徴とする付記１９乃至付記２１の何れか一に記載のシステム。

内部電圧生成回路及び電源起動制御回路を含む電源回路ユニットの構成を示す図である。図１の電源回路ユニットの電源起動シーケンスにおける各生成電圧及び検出信号の変化を示す図である。ＶＤＤ起動検出回路の回路構成の一例を示す図である。参照電位生成回路の回路構成の一例を示す図である。ｖｒｅｆ起動検出回路の回路構成の一例を示す図である。ＶＰＰ生成回路の構成の一例を示す図である。アクティブ検出回路の回路構成の一例を示す図である。ｖｇ生成回路の回路構成の一例を示す図である。ＶＩＩ生成回路の回路構成の一例を示す図である。ＶＩＩ起動検出回路の回路構成の一例を示す図である。ＶＤＤと同一電位の内部電圧を生成するＶＩＩ生成回路の構成の一例を示す図である。図１１のＶＩＩ生成回路を用いた場合の起動シーケンスを示す図である。内部電圧生成回路及び電源起動制御回路を含む電源回路ユニットの構成を示す図である。バイアス生成回路の回路構成の一例を示す図である。ＶＩＩ起動検出回路の回路構成の一例を示す図である。図１３の電源回路ユニットの電源起動シーケンスにおける各生成電圧及び検出信号の変化を示す図である。バイアス生成回路の変形例の構成を示す図である。バイアス生成回路の別の変形例の構成を示す図である。ＶＩＩ起動検出回路の変形例の構成を示す図である。電源回路ユニット１１０の変形例を示す図である。遅延回路の回路構成の一例を示す図である。電源回路ユニットを適用した半導体集積回路及びシステムの構成例を示す図である。起動信号で初期化されるラッチの構成の一例を示す図である。図１３の電源回路ユニットのディープダウン・モードへのエントリとイグジットシーケンスにおける各生成電圧および検出信号の変化を示す図である。ｖｒｅｆ起動検出回路１３の変形例の構成を示す図である。

符号の説明

１１ＶＤＤ起動検出回路
１２参照電位生成回路
１３ｖｒｅｆ起動検出回路
１４ＶＰＰ生成回路
１１０電源回路ユニット
１１６ＶＩＩ生成回路
１１７ＶＩＩ起動検出回路
１１８バイアス生成回路

Claims

外部電源が投入されたことを検出して第１検出信号を出力する外部電源検出回路と、
前記外部電源に基づいて内部電源電圧を生成する内部電源電圧生成回路と、
前記第１検出信号に応答して第１参照電圧を生成する参照電圧生成回路と、
前記第１参照電圧が所定電圧になったことを検出して第２検出信号を出力する参照電圧検出回路と、
前記第２検出信号に応答して前記第１参照電圧に依存した第２参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成するバイアス電圧生成回路と、
前記第２検出信号に応答して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存した第３参照電圧とを比較してスタート信号を出力する電源電圧検出回路と
を含むことを特徴とする半導体装置。
前記バイアス電圧生成回路は、
前記第２検出信号が供給されない間、前記バイアス電圧を所定電圧にクランプするクランプ回路を含むこと
を特徴とする請求項１に記載の半導体装置。
前記クランプ回路は、
一端が前記外部電源に接続されるダイオード接続されたトランジスタを含むこと
を特徴とする請求項２に記載の半導体装置。
前記バイアス電圧生成回路は、
前記第２検出信号に応答して、前記第２参照電圧と前記バイアス電圧とが供給される第１増幅回路を含むこと
を特徴とする請求項１乃至請求項３の何れか一に記載の半導体装置。
前記バイアス電圧生成回路は、
前記第２検出信号に応答して、前記バイアス電圧を下降させる第１差動増幅回路を含むこと
を特徴とする請求項１乃至請求項３の何れか一に記載の半導体装置。
前記電源電圧検出回路は、
前記第２検出信号に基づいて、前記バイアス電圧と前記第３参照電圧との比較を開始する第２差動増幅回路を含むこと
を特徴とする請求項１乃至請求項５の何れか一に記載の半導体装置。
前記外部電源検出回路は、
パワーダウン制御信号に応答して、前記第１検出信号の状態を変化させること
を特徴とする請求項１乃至請求項６の何れか一に記載の半導体装置。
前記参照電圧検出回路は、
パワーダウン制御信号に応答して、前記第２検出信号の状態を変化させること
を特徴とする請求項１乃至請求項６の何れか一に記載の半導体装置。
外部電源が投入されたことを検出して第１参照電圧を生成し、
前記外部電源に基づいて内部電源電圧を生成し、
前記第１参照電圧が所定電圧になったことを検出して前記第１参照電圧に依存した第２参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成し、
前記第１参照電圧が所定電圧になったことを検出して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存した第３参照電圧とを比較して内部回路を起動させること
を含むことを特徴とする半導体装置の起動制御方法。
コントローラと、
前記コントローラに基づいて制御される半導体装置と
を含むシステムにおいて、
前記半導体装置は、
前記システムの外部電源が投入されたことを検出して第１検出信号を出力する外部電源検出回路と、
前記外部電源に基づいて内部電源電圧を生成する内部電源電圧生成回路と、
前記第１検出信号に応答して第１参照電圧を生成する参照電圧生成回路と、
前記第１参照電圧が所定電圧になったことを検出して第２検出信号を出力する参照電圧検出回路と、
前記第２検出信号に応答して前記第１参照電圧に依存した第２参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成するバイアス電圧生成回路と、
前記第２検出信号に応答して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存した第３参照電圧とを比較してスタート信号を出力する電源電圧検出回路と
を含むことを特徴とするシステム。
前記第２参照電圧は、前記第１参照電圧を分圧した電圧であり、前記第３参照電圧は、前記外部電源の電圧もしくは前記内部電源電圧を分圧した電圧であることを特徴とする請求項１に記載の半導体装置。