JP5251499B2 - 半導体装置、半導体装置の起動制御方法、及びシステム - Google Patents

半導体装置、半導体装置の起動制御方法、及びシステム Download PDF

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Description

本願開示は、一般に半導体装置、半導体装置の起動制御方法、及びシステムに関し、詳しくは電源起動時に所定の電源起動シーケンスを実行する半導体装置、半導体装置の起動制御方法、及びシステムに関する。
半導体集積回路では、外部から供給される電源電圧に基づいて、回路内部で使用する様々な電位レベルの電圧を回路内部で生成する。例えば半導体記憶装置の場合、そのような様々な電位レベルの電圧としては、参照電圧Vref、昇圧電圧VPP、降圧電圧VII、負電圧VBB等がある。昇圧電位VPPはワード線を駆動するため等に用いられ、降圧電圧VIIはメモリコア回路等の電源電圧として用いられ、負電位VBBは基板端子電位(バックゲート端子電位)等として用いられる。これらの電圧は、半導体集積回路内部に設けられた昇圧電圧生成回路や降圧電圧生成回路等の内部電圧生成回路により生成される。
半導体集積回路内部で生成する種々の電圧は、回路の起動時に、仕様で定められた起動時間内に所定の電圧にまで立ち上げる必要がある。このとき、回路内の半導体接合が順方向になったり、回路で貫通電流が生じたりしないように、各内部発生電圧間の大小関係を適切な関係に保ちながら、適切な順序で電源を立ち上げることが望まれる。
昇圧電位VPPを生成する昇圧電圧生成回路は、検出回路、発振回路、及びポンプ回路を含む。検出回路が昇圧電圧VPPの降下を検出すると、発振回路の生成する発振信号によりポンプ回路を駆動し、昇圧電圧を上昇させる。昇圧電圧生成回路の検出回路では、差動増幅器により昇圧電位VPPと参照電圧Vrefとを比較して、昇圧電圧VPPの降下を検出する。この際、差動増幅器にバイアス電圧を印加して差動増幅器のバイアス電流を調整する回路構成となっており、バイアス電圧を安定させるために電圧安定化用の容量素子が設けられている。バイアス電圧は参照電圧生成回路により生成するが、この容量素子の影響で、参照電圧生成回路の動作が不安定となる恐れがある。従って、参照電圧生成回路の動作が昇圧電圧生成回路等の電圧生成回路の容量素子の影響を受けないような回路構成とすることが望ましい。
また電源起動時には、所定のタイミングで、電源起動シーケンスの終了と内部回路の動作開始を示す起動信号を出力する。この起動信号が、昇圧回路等により生成する各種電源電圧が所定の電圧値に到達する前に出力されてしまうと、内部回路の誤動作を招く恐れがある。従って、各種電源電圧が所定の電圧値に到達してから起動信号が生成されるように、起動信号生成のタイミングを十分に遅らせる必要がある。
特開2004−80772号公報 特開2008−48298号公報 特開2002−100974号公報 特開2000−149552号公報 特開2002−152025号公報 特開2005−353186号公報
以上を鑑みると、安定した参照電圧生成が可能であり且つ適切なタイミングで起動信号を生成できる電源回路ユニットを備えた半導体集積回路が望まれる。
半導体装置は、外部電源が投入されたことを検出して第1検出信号を出力する外部電源検出回路と、前記外部電源に基づいて内部電源電圧を生成する内部電源電圧生成回路と、前記第1検出信号に応答して第1参照電圧を生成する参照電圧生成回路と、前記第1参照電圧が所定電圧になったことを検出して第2検出信号を出力する参照電圧検出回路と、前記第2検出信号に応答して前記第1参照電圧に依存した第2参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成するバイアス電圧生成回路と、前記第2検出信号に応答して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存したモニタ電圧とを比較してスタート信号を出力する電源電圧検出回路とを含むことを特徴とする。
半導体装置の起動制御方法は、外部電源が投入されたことを検出して参照電圧を生成し、前記外部電源に基づいて内部電源電圧を生成し、前記第1参照電圧が所定電圧になったことを検出して前記第1参照電圧に依存した第2参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成し、前記第1参照電圧が所定電圧になったことを検出して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存したモニタ電圧とを比較して内部回路を起動させることを含むことを特徴とする。
システムは、コントローラと、前記コントローラに基づいて制御される半導体装置とを含むシステムにおいて、前記半導体装置は、前記システムの外部電源が投入されたことを検出して第1検出信号を出力する外部電源検出回路と、前記外部電源に基づいて内部電源電圧を生成する内部電源電圧生成回路と、前記第1検出信号に応答して第1参照電圧を生成する参照電圧生成回路と、前記第1参照電圧が所定電圧になったことを検出して第2検出信号を出力する参照電圧検出回路と、前記第2検出信号に応答して前記第1参照電圧に依存した第2参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成するバイアス電圧生成回路と、前記第2検出信号に応答して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存したモニタ電圧とを比較してスタート信号を出力する電源電圧検出回路とを含むことを特徴とする。
本願開示の少なくとも1つの実施例によれば、参照電圧を分圧した第1分圧電圧に基づいて、参照電圧生成回路とは別のバイアス電圧生成回路によりバイアス電圧を生成する。従って、バイアス電圧に結合される容量の影響を参照電圧が受けることがなく、安定した参照電圧を生成することができる。またバイアス電圧に結合される容量素子の働きにより、バイアス電圧の変化が緩慢となるので、バイアス電圧に基づいて内部電源電圧を検出してスタート信号(起動信号)を出力する迄の時間を長くすることができる。これにより、各種電源電圧を所望の電圧値に設定した後の適切なタイミングで起動信号を出力することができる。
図1は、内部電圧生成回路及び電源起動制御回路を含む電源回路ユニットの構成を示す図である。図1の電源回路ユニット10は、VDD起動検出回路11、参照電位生成回路12、vref起動検出回路13、VPP生成回路14、vg生成回路15、VII生成回路16、及びVII起動検出回路17を含む。VDD起動検出回路11は、外部から供給される電源電圧VDDが所定の電圧以上に上昇したことを検知し、電源電圧検出信号sttdxをLOWからHIGHに反転させる。電源電圧検出信号sttdxの反転を受けて、参照電位生成回路12が動作開始し、参照電圧vrefが上昇する。vref起動検出回路13は、参照電圧vrefが所定電圧以上に上昇したことを検出して、参照電圧検出信号sttrfzをHIGHからLOWに反転させる。参照電圧検出信号sttrfzの反転を受けて、VPP生成回路14、vg生成回路15、及びVII起動検出回路17が動作開始する。VPP生成回路14及びvg生成回路15の動作開始により、昇圧電圧VPP及びゲート電圧vgが上昇する。またゲート電圧vgの上昇に応じて、VII生成回路16の生成する降圧電圧VIIが上昇する。VII起動検出回路17は、降圧電圧VIIが参照電圧vref以上に上昇したことを検出して、起動信号sttzをHIGHからLOWに反転させる。上記の電源起動シーケンスにおいて、起動時間を短くするために、起動信号sttzがHIGHの状態の間はVPP生成回路14の昇圧電圧VPPに対する電流供給能力を大きくしておく。これにより、電源起動シーケンスに要する時間を短縮することができる。
ディープ・パワーダウンモードに入り、制御信号dpdzがHIGHとなると、sttdxはLOWになる。そして、参照電圧検出信号sttrfzと起動信号sttzは順にHIGHとなる。この結果、ディープ・パワーダウンモード時に各内部電圧生成回路は停止する。一方、ディープ・パワーダウンモードから抜け、制御信号dpdzがLOWとなると、電源電圧検出信号sttdxはHIGHになる。それ以降、電源回路は前述した電源起動時と同じ様に起動する。
図2は、図1の電源回路ユニット10の電源起動シーケンスにおける各生成電圧及び検出信号の変化を示す図である。外部電源電圧VDDが所定の電圧以上に立ち上がると、電源電圧検出信号sttdxがLOWからHIGHに変化する。このとき、制御信号dpdzはLOWである。この電源電圧検出信号sttdxのHIGHへの変化に応答して、参照電圧vrefが上昇を開始する。参照電圧vrefが所定電圧以上に上昇すると、参照電圧検出信号sttrfzがHIGHからLOWに変化する。この参照電圧検出信号sttrfzのLOWへの変化に応答して、昇圧電圧VPP、ゲート電圧vg、及び降圧電圧VIIが上昇を開始する。降圧電圧VIIが参照電圧vref以上に上昇すると、起動信号sttzがHIGHからLOWに変化する。
図3は、VDD起動検出回路11の回路構成の一例を示す図である。VDD起動検出回路11は、抵抗素子21乃至23、NMOSトランジスタ24、及びNOR回路25を含む。抵抗素子21及び22が、電源電圧VDDを分割する分圧回路として機能する。起動時に電源電圧VDDが上昇して、抵抗素子21及び22で生成される分圧電圧がNMOSトランジスタ24の閾値電圧Vthを超えると、電源電圧検出信号sttdxがHIGHになる。制御信号dpdzがHIGHになると、電源電圧検出信号sttdxはLOWになる。
図4は、参照電位生成回路12の回路構成の一例を示す図である。参照電位生成回路12は、NMOSトランジスタ31乃至34、PMOSトランジスタ35乃至38、及び抵抗素子R1乃至R3を含む。NMOSトランジスタ31乃至33及びPMOSトランジスタ35及び36が差動増幅回路として機能する。電源電圧検出信号sttdxがHIGHになると差動増幅回路が動作を開始する。この差動増幅回路により、PMOSトランジスタ38及び抵抗素子R1乃至R3を用いて電源電圧VDDを分圧して得られる電圧とバンドギャップ・リファレンス電圧vbgrとが等しくなるように、PMOSトランジスタ38のON抵抗を調整する。そして、PMOSトランジスタ38と抵抗素子R1との結合点に現れる電圧を参照電圧vrefとして取り出す。このようにして、参照電圧vrefを抵抗素子R1及びR2を介して差動増幅回路にフィードバックして制御することにより、バンドギャップ・リファレンス電圧vbgrに対して所定の比率の参照電圧vrefが生成される。なおバンドギャップ・リファレンス電圧vbgrは、バンドギャップ・リファレンス回路(図示せず)により生成される電圧であり、温度や電源電圧VDDの変動に依存しない一定電圧である。
図5は、vref起動検出回路13の回路構成の一例を示す図である。vref起動検出回路13は、インバータ40、NMOSトランジスタ41乃至46、及びPMOSトランジスタ47乃至50を含む。電源電圧検出信号sttdxがLOWの場合、PMOSトランジスタ50が導通状態であり、参照電圧検出信号sttrfzはHIGHに固定される。電源電圧検出信号sttdxがHIGHの場合、PMOSトランジスタ50が遮断し、NMOSトランジスタ46が導通する。この状態において、参照電圧vrefの電位レベルが高くなりNMOSトランジスタの閾値電圧Vthを超えると、NMOSトランジスタ45のON抵抗が小さくなり(導通状態となり)、参照電圧検出信号sttrfzの電位が低くなる。参照電圧検出信号sttrfzが低くなると、PMOSトランジスタ47が導通してPMOSトランジスタ48が遮断する。ここでPMOSトランジスタ47及び48とNMOSトランジスタ42及び43がラッチとして機能しており、ラッチの状態が反転することにより、参照電圧検出信号sttrfzは急速にHIGHからLOWに変化する。
図6は、VPP生成回路14の構成の一例を示す図である。VPP生成回路14は、インバータ51、NORゲート52、スタンバイ検出回路53、スタンバイ発振回路54、スタンバイポンプ55、アクティブ検出回路56、アクティブ発振回路57、及びアクティブポンプ58を含む。なお図1に示す電源回路ユニット10が搭載される半導体集積回路には、内部回路を動作させるアクティブモードと、内部回路の動作を一時停止状態にして電力消費を低減させるスタンバイモードとが設けられている。スタンバイ検出回路53は、電源起動後の通常動作状態において、スタンバイモードとアクティブモードとの両方において動作する。それに対してアクティブ検出回路56は、電源起動後の通常動作状態において、アクティブモードでのみ動作する。
スタンバイ検出回路53はVPPの電圧降下に対する応答速度が相対的に遅く、スタンバイ検出回路53がアサートする検出信号osconszによりスタンバイ発振回路54が相対的に遅い周波数で発振する。スタンバイ発振回路54の発振信号oscszによりスタンバイポンプ55が動作して、昇圧電圧VPPの電位を相対的に遅い速度で上昇させる。アクティブ検出回路56はVPPの電圧降下に対する応答速度が相対的に早く、アクティブ検出回路56がアサートする検出信号osconazによりアクティブ発振回路57が相対的に早い周波数で発信する。アクティブ発振回路57の発振信号oscazによりアクティブポンプ58が動作して、昇圧電圧VPPの電位を相対的に早い速度で上昇させる。
起動時において、スタンバイ検出回路53は、参照電圧検出信号sttrfzがLOWになった後に常時動作する。起動時において、アクティブ検出回路56は、参照電圧検出信号sttrfzがLOWで且つ起動信号sttzがHIGHである期間のみ(信号ponzがHIGHの期間のみ)動作する。
図7は、アクティブ検出回路56の回路構成の一例を示す図である。アクティブ検出回路56は、NMOSトランジスタ60乃至64、PMOSトランジスタ65乃至67、インバータ68、容量素子69、抵抗素子R11及びR12、及びORゲート70を含む。信号actvは、電源起動後の通常動作状態においてアクティブモードにおいてのみHIGHになる信号である。電源起動時においては、信号actvはLOWである。電源起動時において、アクティブ検出回路56は、信号ponzがLOWの時動作せず、信号ponzがHIGHの時に動作する。
信号ponzがHIGHの時、NMOSトランジスタ61乃至64及びPMOSトランジスタ65及び66が差動増幅回路として動作して、昇圧電圧VPPを抵抗素子R11及びR12により分圧した分圧電圧と参照電圧vrefとを比較する。昇圧電圧VPPの分圧電圧が参照電圧vrefよりも低くなると、昇圧電圧VPPの電圧降下を示す検出信号である出力信号osconazがHIGHとなる。この出力信号osconazのHIGH状態に応答して、次段のアクティブ発振回路57が動作を開始する。
上記差動増幅回路のバイアス電流量は、NMOSトランジスタ62のゲート端子に印加されるバイアス電圧bias0により制御される。このバイアス電圧bias0は、図4の参照電位生成回路12により、参照電圧vrefとともに生成される電圧である。バイアス電圧bias0が印加されるNMOSトランジスタ62のゲート端子の近傍には容量素子69が設けられている。この容量素子69は、バイアス電圧bias0から雑音による変動を除去して、アクティブ検出回路56の動作を安定化するように機能する。
しかしながらこの構成の場合、参照電位生成回路12における参照電圧vrefのフィードバック経路である抵抗素子R1とR2との間に容量素子69が接続されることになる。このように、参照電位生成回路12中のフィードバック経路の途中に容量素子69が挿入されると、フィードバック制御の位相余裕が十分でなくなり、回路が発振しやすくなるという問題がある。この位相余裕の問題については、後述する回路構成により解消することができる。
図8は、vg生成回路15の回路構成の一例を示す図である。vg生成回路15は、インバータ71、レベル変換器72、NMOSトランジスタ73乃至77、PMOSトランジスタ78乃至81、及び抵抗素子R21及びR22を含む。vg生成回路15は、参照電圧検出信号sttrfzがLOWで動作し、参照電圧検出信号sttrfzがHIGHで動作停止する。レベル変換器72は、参照電圧検出信号sttrfzを、グランド電位VSSから電源電圧VDD迄の振幅の信号から、グランド電位VSSから昇圧電圧VPP迄の振幅の信号に変換する。
NMOSトランジスタ73乃至76及びPMOSトランジスタ78及び79が差動増幅回路として機能する。参照電圧検出信号sttrfzがLOWになると差動増幅回路が動作を開始する。この差動増幅回路により、PMOSトランジスタ81、NMOSトランジスタ77、抵抗素子R21、及びR22を用いて昇圧電圧VPPを分圧して得られる電圧と参照電圧vrefとが等しくなるように、PMOSトランジスタ81のON抵抗を調整する。そして、PMOSトランジスタ81とNMOSトランジスタ77との結合点に現れる電圧をゲート電圧vgとして取り出す。このようなフィードバック制御により、参照電圧vrefに対して所定の比率を有する電位にNMOSトランジスタの閾値電圧Vthを加算した電圧が、ゲート電圧vgとして生成される。
図9は、VII生成回路16の回路構成の一例を示す図である。VII生成回路16はNMOSトランジスタ85を含む。NMOSトランジスタ85のゲート端には、vg生成回路15により生成したゲート電圧vgが印加される。これにより、NMOSトランジスタ85のドレイン端に印加される電源電圧VDDを降圧し、ゲート電圧vgからNMOSトランジスタの閾値電圧Vth分降下した電圧を、NMOSトランジスタ85のソース端に降圧電圧VIIとして生成する。
図10は、VII起動検出回路17の回路構成の一例を示す図である。VII起動検出回路17は、インバータ90、NMOSトランジスタ91乃至94、及びPMOSトランジスタ95乃至97を含む。NMOSトランジスタ92乃至94及びPMOSトランジスタ95及び96が差動増幅回路として機能する。参照電圧検出信号sttrfzがLOWになると差動増幅回路が動作を開始する。この差動増幅回路により降圧電圧VIIと参照電圧vrefとを比較し、降圧電圧VIIが参照電圧vrefよりも高い電圧になると、起動信号sttzをHIGHからLOWに変化させる。
以上図3乃至図10を参照して説明した各回路を用いることにより、図1の電源回路ユニット10が図2に示すような電源起動シーケンスに従って各内部電圧と検出信号とを出力する。しかし図7に示すアクティブ検出回路56に関連して説明したように、参照電位生成回路12における参照電圧vrefのフィードバック経路に容量素子69が接続されることで、フィードバック制御の位相余裕を十分に確保することが困難になるという問題がある。また更には、VII生成回路16により生成する電圧VIIが降圧電圧ではなく、電源電圧VDDと同一電位の電圧である場合に、図2の起動シーケンス通りに動作しなくなるという問題がある。以下にこの後者の問題について説明する。
図11は、VDDと同一電位の内部電圧を生成するVII生成回路の構成の一例を示す図である。VII生成回路116はPMOSトランジスタ101を含む。PMOSトランジスタ101のゲートには制御信号dpdzが印加される。制御信号dpdzがLOWの時には、VDDと同一電位の内部電圧VIIが、PMOSトランジスタ101のドレインから内部回路に供給される。ディープ・パワーダウンモード等のように内部回路で電力を消費しない場合には、制御信号dpdzがHIGHに設定され、内部電圧VIIの供給を停止する。この図11に示すようなVII生成回路116をVII生成回路16の代わりに用いたとすると、図2に示す起動シーケンスにおいて、起動信号sttzが所望のタイミングよりも早く立ち下がってしまうという問題が生じる。
図12は、図11のVII生成回路を用いた場合の起動シーケンスを示す図である。電源電圧VDDが上昇すると、内部電圧VIIはVDDに追従して上昇する。その後、図2の場合と同様に参照電圧検出信号sttrfzがHIGHからLOWに反転する。参照電圧検出信号sttrfzがLOWになると、VPP生成回路14とVII起動検出回路17とが動作を開始する。この時点で内部電圧VIIは既に参照電圧vrefよりも高くなっているので、図10に示す構成のVII起動検出回路17は、直ちに起動信号sttzをHIGHからLOWに変化させる。この時点では、図12に示すように、昇圧電圧VPPや参照電圧vrefは未だ所定の電圧に達していない。このような状態で起動信号sttzがLOWになると、VPP生成回路14の昇圧能力が小さくなるので、図12に示すように昇圧電圧VPPが所定の電圧に達するまでの時間が長くなってしまう。また電源が所定の電圧に達する前に起動信号sttzがLOWになると、起動信号sttzを初期化に用いているラッチ回路において、初期化に失敗する可能性がある。
図13は、内部電圧生成回路及び電源起動制御回路を含む電源回路ユニットの構成を示す図である。図13において、図1及び図11と同一の構成要素は同一の番号で参照し、その説明は省略する。図13に示す電源回路ユニット110では、図1のVII生成回路16の代わりにVII生成回路116が設けられ、VII起動検出回路17の代わりにVII起動検出回路117が設けられる。また参照電位生成回路12とVPP生成回路14との間にバイアス生成回路118が設けられる。この構成では、参照電位生成回路12が生成するバイアス電圧bias0の代わりに、バイアス生成回路118の生成するバイアス電圧bias1がVPP生成回路14に供給される。従って、図7に示すアクティブ検出回路56におい、NMOSトランジスタ62のゲート端には、バイアス電圧bias0の代わりにバイアス電圧bias1が印加される。
図14は、バイアス生成回路118の回路構成の一例を示す図である。バイアス生成回路118は、インバータ121、NMOSトランジスタ122乃至125、及びPMOSトランジスタ126乃至129を含む。NMOSトランジスタ123乃至125及びPMOSトランジスタ126及び127が差動増幅回路として機能する。電源起動時において、参照電圧検出信号sttrfzがHIGHの状態では、PMOSトランジスタ128が導通してバイアス電圧bias1は電源電圧VDDにクランプされている。この時、NMOSトランジスタ122は非導通状態であり、差動増幅回路は動作していない。
参照電圧検出信号sttrfzがLOWになると差動増幅回路が動作を開始する。この差動増幅回路によりバイアス電圧bias0とバイアス電圧bias1とを比較し、両電圧が同一電圧となるように、バイアス電圧bias1を調整する。この際、バイアス電圧bias1の出力端に接続される容量素子(例えば図7の容量素子69)に蓄積される電荷が、NMOSトランジスタ123を流れる定電流によって引き抜かれ、バイアス電圧bias1がVDDからbias0まで下降する。
バイアス生成回路118を参照電位生成回路12とVPP生成回路14との間に接続することにより、例えば図7の容量素子69のようにバイアス電圧bias1に接続される容量素子が、バイアス電圧bias0から分離される。従って、図1の構成と比較して図13の構成では、参照電位生成回路12における参照電圧vrefのフィードバック経路に付加される容量が減少し、フィードバック制御の位相余裕を十分に確保しやすくなる。またバイアス電圧bias1に接続される容量素子が、バイアス電圧bias1の急激な変化を妨げるよう機能することで、バイアス電圧bias1の下降速度がゆっくりしたものになる。
図15は、VII起動検出回路117の回路構成の一例を示す図である。VII起動検出回路117は、VII起動検出回路117は、インバータ131、NMOSトランジスタ132乃至135、PMOSトランジスタ136乃至138、及び抵抗素子R31及びR32を含む。NMOSトランジスタ133乃至135及びPMOSトランジスタ136及び137が差動増幅回路として機能する。電源起動時に参照電圧検出信号sttrfzがHIGHの状態では、PMOSトランジスタ138が導通状態となり、起動信号sttzはHIGHである。参照電圧検出信号sttrfzがLOWになると、PMOSトランジスタ138が非導通状態になるとともに、差動増幅回路が動作を開始する。この差動増幅回路により、内部電圧VIIを抵抗素子R31及びR32で分割した分圧電圧vmoniとバイアス電圧bias1とを比較する。バイアス電圧bias1が低下して分圧電圧vmoniよりも低い電圧になると、差動増幅回路は、起動信号sttzをHIGHからLOWに変化させる。
図16は、図13の電源回路ユニット110の電源起動シーケンスにおける各生成電圧及び検出信号の変化を示す図である。外部電源電圧VDDの上昇に追従して内部電圧VIIが上昇する。また内部電圧VIIを分圧した分圧電圧vmoniも上昇する。外部電源電圧VDDが所定電圧値に到達してその電圧値に留まると、内部電圧VIIもそれと同一の電圧値に留まる。分圧電圧vmoniは、分圧回路の分圧比で定まる一定の電圧になる。外部電源電圧VDDが所定の電圧以上に立ち上がると、電源電圧検出信号sttdxがLOWからHIGHに変化する。この電源電圧検出信号sttdxのHIGHへの変化に応答して、参照電圧vrefが上昇を開始する。それに伴い、vrefを分圧した分圧電圧bias0も上昇する。参照電圧vrefが所定電圧以上に上昇すると、参照電圧検出信号sttrfzがHIGHからLOWに変化する。
この参照電圧検出信号sttrfzのLOWへの変化に応答して、昇圧電圧VPPが上昇を開始するとともに、バイアス電圧bias1がVDDからbias0に向かって下降を開始する。バイアス電圧bias1のVDDからbias0に向けての下降は、容量素子の影響によりゆっくりとしたものとなる。バイアス電圧bias1が下降して分圧電圧vmoniよりも低い電圧値となると、起動信号sttzがHIGHからLOWに変化する。バイアス電圧bias1の下降はゆっくりとしたものであるので、起動信号sttzがLOWになる迄に、昇圧電圧VPPが到達すべき所定の電圧値まで上昇することができる。
このようにして図13の電源回路ユニット110では、まずVDD起動検出回路11(外部電源検出回路の一例)が、外部電源VDDが投入されたことを検出して電源電圧検出信号sttdxを出力する。また外部電源VDDに基づいて、VII生成回路116(内部電源電圧生成回路の一例)が内部電源電圧VIIを生成する。参照電位生成回路12(参照電圧生成回路の一例)は、電源電圧検出信号sttdxに応答して参照電圧vref(第1参照電圧)を生成する。またvref起動検出回路13(参照電圧検出回路の一例)は、参照電圧vrefが所定電圧になったことを検出して参照電圧検出信号sttrfzを出力する。この参照電圧検出信号sttrfzに応答して、バイアス生成回路118(バイアス電圧生成回路の一例)が、参照電圧vref(第1参照電圧)を分圧した分圧電圧bias0(第2参照電圧)に基づいて、容量素子が負荷として結合されるバイアス電圧bias1を生成する。VII起動検出回路117(電源電圧検出回路の一例)は、参照電圧検出信号sttrfzに応答して、バイアス電圧bias1と内部電源電圧VIIを分圧した分圧電圧vmoni(第3参照電圧)とに基づいて内部電源電圧VIIを検出してスタート信号sttzを出力する。
この構成により、バイアス電圧bias1を参照電圧vrefを分圧した分圧電圧bias0から分離することができる。即ち、バイアス電圧bias1にかかる負荷が、分圧電圧bias0にはかからないように、バイアス電圧bias1と分圧電圧bias0とは別個の分離した信号とされる。これにより、バイアス電圧bias1に結合される容量の影響を受けることなく、安定した参照電圧生成を実現することができる。またバイアス電圧bias1に結合される容量素子の働きにより、バイアス電圧bias1の変化が緩慢となり、内部電源電圧VIIを検出してスタート信号sttzを出力する迄の時間を長くすることができる。これにより、昇圧回路の高電流供給能力状態を維持して短時間で昇圧電圧を所望の電圧まで上昇させるとともに、スタート信号sttzが出力される迄に各種電源電圧を所望の電圧値に設定することができる。
図24は、図13の電源回路ユニット110のディープ・パワーダウンへのエントリおよびイグジットのシーケンスにおける各生成電圧及び検出信号の変化を示す図である。ディープ・パワーダウンモードに入り、制御信号dpdzがHIGHとなると、電源電圧検出信号sttdxはLOWになる。そして、参照電圧検出信号sttrfzと起動信号sttzは順にHIGHとなる。この結果、ディープ・パワーダウンモード時に各電圧生成回路は停止する。バイアス電圧bias1は電源電圧VDDにクランプされる。それ以外の各内部電源は、リーク電流によって低下する。一方、ディープ・パワーダウンモードから抜け、制御信号dpdzがLOWとなると、電源電圧検出信号sttdxはHIGHになる。その後、電源回路は前述した電源起動時と同じ様に起動する。
ディープ・パワーダウンモード時に参照電位生成回路を停止しない場合、制御信号dpdzをVDD起動検出回路11に入力する替わりにvref起動検出回路13に入力する。vref起動検出回路13には、図25に示すvref起動検出回路の変形例を用いる。図25に示すvref起動検出回路には、NOR回路301とインバータ302とが追加されている。ディープ・パワーダウンモードに入り、制御信号dpdzがHIGHとなると、電源電圧検出信号sttdxはHIGHのまま変化せず、参照電圧検出信号sttrfzがHIGHとなる。この結果、ディープ・パワーダウンモード時に参照電位生成回路12は作動し、各電圧生成回路は停止する。一方、ディープ・パワーダウンモードから抜け、制御信号dpdzがLOWとなると、参照電圧の検出後に、参照電圧検出信号sttrfzがとLOWなる。それ以降、電源回路は前述した電源起動時と同じ様に起動する。
図17は、バイアス生成回路の変形例の構成を示す図である。図17において、図14と同一の構成要素は同一の番号で参照し、その説明は省略する。図17に示すバイアス生成回路118Aにおいては、図14のバイアス生成回路118のPMOSトランジスタ128に直列に、ダイオード接続のNMOSトランジスタ139が設けられている。このNMOSトランジスタ139により、バイアス電圧bias1の初期値はVDDではなく、VDDからNMOSトランジスタの閾値電圧Vth分下がった電圧となる。これによりバイアス電圧bias1がbias0に到達するまでの時間が早くなる。このようにして、参照電圧検出信号sttrfzがLOWになってから起動信号sttzがLOWになるまでの時間を調整することができる。
図18は、バイアス生成回路の別の変形例の構成を示す図である。図18において、図14と同一の構成要素は同一の番号で参照し、その説明は省略する。図18に示すバイアス生成回路118Bは、図14のバイアス生成回路118の構成に加え、インバータ141、NORゲート142、NMOSトランジスタ143、及びNMOSトランジスタ144を含む。NMOSトランジスタ143とNMOSトランジスタ144とは直列に接続され、差動増幅回路のコモン・ソースとグランドとの間に挿入されている。NMOSトランジスタ143のゲート端に印加する信号は、参照電圧検出信号sttrfzがLOWになってから起動信号sttzがLOWになるまでの期間だけHIGHになる。その期間、差動増幅回路の動作電流が増加する。この構成により、バイアス電圧bias1から引き抜く電流量が大きくなり、バイアス電圧bias1がbias0の電圧値に到達するまでの時間を短くすることができる。このようにして、参照電圧検出信号sttrfzがLOWになってから起動信号sttzがLOWになるまでの時間を調整することができる。
図19は、VII起動検出回路の変形例の構成を示す図である。図19において、図15と同一の構成要素は同一の番号で参照し、その説明は省略する。図19に示すVII起動検出回路117Aは、図15に示す構成に加え、NORゲート151、インバータ152乃至154、NANDゲート155及び156、PMOSトランジスタ157、及び遅延回路158を含む。参照電圧検出信号sttrfzがHIGHのとき、信号ponz2はLOWであり、差動増幅回路とVIIの分圧回路とは動作を停止している。このとき、NANDゲート155及び156のフリップフロップに対する差動増幅回路からの入力はHIGHであり、起動信号sttzはHIGHである。参照電圧検出信号sttrfzがLOWになると、信号ponz2はHIGHになり、差動増幅回路とVIIの分圧回路とが動作を開始する。分圧電圧vmoniがバイアス電圧bias1よりも低い場合は、差動増幅回路からフリップフロップへの出力はHIGHである。分圧電圧vmoniがバイアス電圧bias1よりも高くなると、差動増幅回路からフリップフロップへの出力はLOWになる。この出力LOWに応答して、フリップフロップの出力がLOWからHIGHに反転し、始動信号sttzはLOWになる。フリップフロップのHIGH出力は、遅延回路158を介してNORゲート151に入力され、信号ponz2がLOWになる。その結果、差動増幅回路とVIIの分圧回路とが動作を停止する。このような構成とすることにより、電源起動シーケンスが終了したら、不必要な回路に流れる電流を止めて回路の消費電流を削減することができる。
図20は、電源回路ユニット110の変形例を示す図である。図20において、図13と同一の構成要素は同一の番号で参照し、その説明は省略する。図13に示す電源回路ユニット110では、バイアス電圧bias1がVPP生成回路14においてのみ使用されているが、他の内部電圧生成回路等においても使用することができる。図20に示す電源回路ユニット110Aは、図13に示す電源回路ユニット110の構成に加え、負電位生成回路161、遅延回路162、及び中間電位生成回路163が設けられている。
負電位生成回路161は負電圧VNEGを生成し、中間電位生成回路163は中間電位VHLFを生成する。また遅延回路162は、入力信号inを遅延させて出力信号outを生成する。バイアス生成回路118の出力であるバイアス電圧bias1は、VPP生成回路14、負電位生成回路161、遅延回路162、及び中間電位生成回路163に接続されるとともに、これら各回路の内部に設けられる容量素子Cに接続されている。例えばVPP生成回路14の場合、この容量素子Cは、図7に示す容量素子69である。これらの各回路の容量素子Cの容量値の合計が、電源起動時におけるバイアス電圧bias1の降下速度を決定する。
バイアス電圧bias1が一定の電圧値bias0に固定されることで、負電位生成回路161及び中間電位生成回路163は、所定の応答速度で監視対象の電圧の変化を検出することができる。また遅延回路162は、バイアス電圧bias1に応じた所定の遅延時間を達成することができる。
図21は、遅延回路162の回路構成の一例を示す図である。遅延回路162は、NMOSトランジスタ171及び172、PMOSトランジスタ173、容量素子174及び175、及びインバータ176を含む。NMOSトランジスタ171のゲート端にバイアス電圧bias1が印加することで、容量素子174からNMOSトランジスタ172を介してグランドに流れる電流量を所望の値に設定することができる。このような構成により、入力信号inを遅延して出力信号outとして出力する際の遅延量を、バイアス電圧bias1に応じた所望の値に設定することができる。なお容量素子175は、図20に示す遅延回路162の容量素子Cである。
図22は、電源回路ユニット110を適用した半導体集積回路及びシステムの構成例を示す図である。図22において、図13と同一の構成要素は同一の番号で参照し、その説明は省略する。システム170は、電源回路ユニット110を適用した半導体集積回路であるメモリ180と、メモリ180を制御するメモリ・コントローラ190を含む。メモリ180は、電源回路ユニット110、周辺回路182、及びメモリ・セル・アレイ183を含む。
電源回路ユニット110は、図13に示す参照電位生成回路12、バイアス生成回路118、VPP生成回路14、及びVII生成回路116を含む。電源起動制御回路181は、図13に示すVDD起動検出回路11、vref起動検出回路13、及びVII起動検出回路17に相当する。電源起動時に外部電源端子184に外部電源電圧VDDが印加されると、図16に示した電源起動シーケンスにより各内部電圧が生成される。また電源起動制御回路181から起動信号sttzが生成され、周辺回路182及びメモリ・セル・アレイ183の所定の箇所に供給される。
メモリ・コントローラ190からの制御により、メモリ180に対するデータ書込み動作及びデータ読出し動作が実行される。またメモリ・コントローラ190により例えば、スタンバイモード、アクティブモード、ディープ・パワーダウンモード等をメモリ180に指定すると、メモリ180が指定された動作モードに入る。ディープ・パワーダウンモードでは、周辺回路182から出力される制御信号dpdzがHIGHとなり、図11に示すVII生成回路116からの内部電圧VDDの供給が停止される。
図23は、起動信号で初期化されるラッチの構成の一例を示す図である。図23に示すラッチは、インバータ201乃至203及びNANDゲート204及び205を含む。インバータ201乃至203及びNANDゲート204及び205は、例えば外部電源電圧VDD又は内部電圧VIIにより駆動されてよい。NANDゲート204及び205それぞれの出力が他方の入力に接続され、ラッチ回路が形成されている。このようなラッチは、図22の周辺回路182やメモリ・セル・アレイ183に設けられ、電源起動時に所定の初期状態に初期化される。
図23において電源起動時に外部電源電圧VDDが所定の電圧値になると、ラッチを校正する各ゲート素子が駆動を開始する。電源起動後の最初の状態では起動信号sttzがHIGHであるので、NANDゲート204の出力がHIGHである状態、即ち出力outzがLOWである状態にラッチが初期化される。その後起動信号sttzがHIGHになるとインバータ201の出力がHIGHになり、入力信号inzがLOWであれば、出力outzがLOWである状態が維持される。その後、システム170の通常の動作が開始されると、何らかのタイミングで入力信号inzがHIGHになる。入力信号inzがHIGHになると、ラッチの状態が反転され、出力outzがHIGHになる。仮にラッチを起動信号sttzで初期化しないとすると、電源起動時にラッチの状態が2つの状態に何れに設定されるのかが不確定となり、回路の動作に支障が生じる。それに対して図23のラッチのように電源起動時に状態を初期化すれば、回路の確実な動作を保証することができる。
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
なお本願発明は以下の内容を含むものである。
(付記1)
外部電源が投入されたことを検出して第1検出信号を出力する外部電源検出回路と、
前記外部電源に基づいて内部電源電圧を生成する内部電源電圧生成回路と、
前記第1検出信号に応答して第1参照電圧を生成する参照電圧生成回路と、
前記第1参照電圧が所定電圧になったことを検出して第2検出信号を出力する参照電圧検出回路と、
前記第2検出信号に応答して前記第1参照電圧に依存した第2参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成するバイアス電圧生成回路と、
前記第2検出信号に応答して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存した第3参照電圧とを比較してスタート信号を出力する電源電圧検出回路と
を含むことを特徴とする半導体装置。
(付記2)
前記バイアス電圧生成回路は、
前記第2検出信号が供給されない間、前記バイアス電圧を所定電圧にクランプするクランプ回路を含むこと
を特徴とする付記1に記載の半導体装置。
(付記3)
前記クランプ回路は、
一端が前記外部電源に接続されるダイオード接続されたトランジスタを含むこと
を特徴とする付記2に記載の半導体装置。
(付記4)
前記バイアス電圧生成回路は、
前記第2検出信号に応答して、前記第2参照電圧と前記バイアス電圧とが供給される第1増幅回路を含むこと
を特徴とする付記1乃至付記3の何れか一に記載の半導体装置。
(付記5)
前記バイアス電圧生成回路は、
前記第2検出信号に応答して、前記バイアス電圧を下降させる第1差動増幅回路を含むこと
を特徴とする付記1乃至付記3の何れか一に記載の半導体装置。
(付記6)
前記バイアス電圧生成回路は、
前記第1差動増幅回路のソースに接続される第1トランジスタと、
前記第1トランジスタの一端に接続される第2トランジスタと
を含むことを特徴とする付記4又は付記5に記載の半導体装置。
(付記7)
前記内部電源電圧検出回路は、
前記第2検出信号に基づいて、前記バイアス電圧と前記第2分圧電圧との比較を開始する第2差動増幅回路を含むこと
を特徴とする付記1乃至付記6の何れか一に記載の半導体装置。
(付記8)
前記電源電圧検出回路は、
前記モニタ電圧を生成する、前記外部電源の電圧もしくは前記内部電源電圧が一端に供給される抵抗列を含むこと
を特徴とする付記1乃至付記7の何れか一に記載の半導体装置。
(付記9)
前記電源電圧検出回路は、
前記第3参照電圧を調整することで前記スタート信号の出力タイミングを調整すること
を特徴とする付記1乃至付記8の何れか一に記載の半導体装置。
(付記10)
前記内部電源電圧生成回路は、
前記スタート信号が出力された後に、前記内部電源電圧生成回路を停止させる回路を含むこと
を特徴とする付記7に記載の半導体装置。
(付記11)
前記電源電圧検出回路は、
前記スタート信号をラッチするラッチ回路と、
前記ラッチ回路の出力を遅延させ、前記遅延させた信号を前記第2差動増幅回路に供給する遅延回路とを含むこと
を特徴とする付記10に記載の半導体装置。
(付記12)
前記内部電源電圧生成回路は、
前記外部電源に一端が接続され、他端から前記内部電源電圧を出力するトランジスタを含むこと
を特徴とする付記1乃至付記11の何れか一に記載の半導体装置。
(付記13)
前記外部電源検出回路は、
パワーダウン制御信号に応答して、前記第1検出信号の状態を変化させること
を特徴とする付記1乃至付記12の何れか一に記載の半導体装置。
(付記14)
前記参照電圧検出回路は、
パワーダウン制御信号に応答して、前記第2検出信号の状態を変化させること
を特徴とする付記1乃至付記12の何れか一に記載の半導体装置。
(付記15)
外部電源が投入されたことを検出して第1参照電圧を生成し、
前記外部電源に基づいて内部電源電圧を生成し、
前記第1参照電圧が所定電圧になったことを検出して前記第1参照電圧に依存した第2参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成し、
前記第1参照電圧が所定電圧になったことを検出して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存したモニタ電圧とを比較して内部回路を起動させること
を含むことを特徴とする半導体装置の起動制御方法。
(付記16)
前記内部電源電圧は、前記外部電源にトランジスタでクランプすることで生成されること
を特徴とする付記15に記載の起動制御方法。
(付記17)
前記バイアス電圧は、前記第1参照電圧が所定電圧になったことが検出されてことに基づいて、前記外部電源の電圧もしくは前記内部電源電圧から低下すること
を特徴とする付記15又は付記16に記載の起動制御方法。
(付記18)
前記バイアス電圧と前記モニタ電圧とを比較し、前記バイアス電圧と前記モニタ電圧とが等しくなったときに前記内部回路を起動させるスタート信号を出力すること
を特徴とする付記15乃至付記17の何れか一に記載の起動制御方法。
(付記19)
コントローラと、
前記コントローラに基づいて制御される半導体装置と
を含むシステムにおいて、
前記半導体装置は、
前記システムの外部電源が投入されたことを検出して第1検出信号を出力する外部電源検出回路と、
前記外部電源に基づいて内部電源電圧を生成する内部電源電圧生成回路と、
前記第1検出信号に応答して第1参照電圧を生成する参照電圧生成回路と、
前記第1参照電圧が所定電圧になったことを検出して第2検出信号を出力する参照電圧検出回路と、
前記第2検出信号に応答して前記第1参照電圧に依存した第2参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成するバイアス電圧生成回路と、
前記第2検出信号に応答して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存した第3参照電圧とを比較してスタート信号を出力する内部電源電圧検出回路と
を含むことを特徴とするシステム。
(付記20)
前記バイアス電圧生成回路は、
前記第2検出信号が供給されない間、前記バイアス電圧を所定電圧にクランプするクランプ回路を含むこと
を特徴とする付記19記載のシステム。
(付記21)
前記バイアス電圧生成回路は、
前記第2検出信号に応答して、前記第2参照電圧と前記バイアス電圧とが供給される第1増幅回路を含むこと
を特徴とする付記19又は付記20記載のシステム。
(付記22)
前記バイアス電圧生成回路は、
前記第2検出信号に応答して、前記バイアス電圧を下降させる第1差動増幅回路を含むこと
を特徴とする付記19乃至付記21の何れか一に記載のシステム。
内部電圧生成回路及び電源起動制御回路を含む電源回路ユニットの構成を示す図である。 図1の電源回路ユニットの電源起動シーケンスにおける各生成電圧及び検出信号の変化を示す図である。 VDD起動検出回路の回路構成の一例を示す図である。 参照電位生成回路の回路構成の一例を示す図である。 vref起動検出回路の回路構成の一例を示す図である。 VPP生成回路の構成の一例を示す図である。 アクティブ検出回路の回路構成の一例を示す図である。 vg生成回路の回路構成の一例を示す図である。 VII生成回路の回路構成の一例を示す図である。 VII起動検出回路の回路構成の一例を示す図である。 VDDと同一電位の内部電圧を生成するVII生成回路の構成の一例を示す図である。 図11のVII生成回路を用いた場合の起動シーケンスを示す図である。 内部電圧生成回路及び電源起動制御回路を含む電源回路ユニットの構成を示す図である。 バイアス生成回路の回路構成の一例を示す図である。 VII起動検出回路の回路構成の一例を示す図である。 図13の電源回路ユニットの電源起動シーケンスにおける各生成電圧及び検出信号の変化を示す図である。 バイアス生成回路の変形例の構成を示す図である。 バイアス生成回路の別の変形例の構成を示す図である。 VII起動検出回路の変形例の構成を示す図である。 電源回路ユニット110の変形例を示す図である。 遅延回路の回路構成の一例を示す図である。 電源回路ユニットを適用した半導体集積回路及びシステムの構成例を示す図である。 起動信号で初期化されるラッチの構成の一例を示す図である。 図13の電源回路ユニットのディープダウン・モードへのエントリとイグジットシーケンスにおける各生成電圧および検出信号の変化を示す図である。 vref起動検出回路13の変形例の構成を示す図である。
符号の説明
11 VDD起動検出回路
12 参照電位生成回路
13 vref起動検出回路
14 VPP生成回路
110 電源回路ユニット
116 VII生成回路
117 VII起動検出回路
118 バイアス生成回路

Claims (11)

  1. 外部電源が投入されたことを検出して第1検出信号を出力する外部電源検出回路と、
    前記外部電源に基づいて内部電源電圧を生成する内部電源電圧生成回路と、
    前記第1検出信号に応答して第1参照電圧を生成する参照電圧生成回路と、
    前記第1参照電圧が所定電圧になったことを検出して第2検出信号を出力する参照電圧検出回路と、
    前記第2検出信号に応答して前記第1参照電圧に依存した第2参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成するバイアス電圧生成回路と、
    前記第2検出信号に応答して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存した第3参照電圧とを比較してスタート信号を出力する電源電圧検出回路と
    を含むことを特徴とする半導体装置。
  2. 前記バイアス電圧生成回路は、
    前記第2検出信号が供給されない間、前記バイアス電圧を所定電圧にクランプするクランプ回路を含むこと
    を特徴とする請求項1に記載の半導体装置。
  3. 前記クランプ回路は、
    一端が前記外部電源に接続されるダイオード接続されたトランジスタを含むこと
    を特徴とする請求項2に記載の半導体装置。
  4. 前記バイアス電圧生成回路は、
    前記第2検出信号に応答して、前記第2参照電圧と前記バイアス電圧とが供給される第1増幅回路を含むこと
    を特徴とする請求項1乃至請求項3の何れか一に記載の半導体装置。
  5. 前記バイアス電圧生成回路は、
    前記第2検出信号に応答して、前記バイアス電圧を下降させる第1差動増幅回路を含むこと
    を特徴とする請求項1乃至請求項3の何れか一に記載の半導体装置。
  6. 前記電源電圧検出回路は、
    前記第2検出信号に基づいて、前記バイアス電圧と前記第3参照電圧との比較を開始する第2差動増幅回路を含むこと
    を特徴とする請求項1乃至請求項5の何れか一に記載の半導体装置。
  7. 前記外部電源検出回路は、
    パワーダウン制御信号に応答して、前記第1検出信号の状態を変化させること
    を特徴とする請求項1乃至請求項6の何れか一に記載の半導体装置。
  8. 前記参照電圧検出回路は、
    パワーダウン制御信号に応答して、前記第2検出信号の状態を変化させること
    を特徴とする請求項1乃至請求項6の何れか一に記載の半導体装置。
  9. 外部電源が投入されたことを検出して第1参照電圧を生成し、
    前記外部電源に基づいて内部電源電圧を生成し、
    前記第1参照電圧が所定電圧になったことを検出して前記第1参照電圧に依存した第2参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成し、
    前記第1参照電圧が所定電圧になったことを検出して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存した第3参照電圧とを比較して内部回路を起動させること
    を含むことを特徴とする半導体装置の起動制御方法。
  10. コントローラと、
    前記コントローラに基づいて制御される半導体装置と
    を含むシステムにおいて、
    前記半導体装置は、
    前記システムの外部電源が投入されたことを検出して第1検出信号を出力する外部電源検出回路と、
    前記外部電源に基づいて内部電源電圧を生成する内部電源電圧生成回路と、
    前記第1検出信号に応答して第1参照電圧を生成する参照電圧生成回路と、
    前記第1参照電圧が所定電圧になったことを検出して第2検出信号を出力する参照電圧検出回路と、
    前記第2検出信号に応答して前記第1参照電圧に依存した第2参照電圧に基づいて、容量素子が負荷として結合されるバイアス電圧を生成するバイアス電圧生成回路と、
    前記第2検出信号に応答して前記バイアス電圧と前記外部電源の電圧もしくは前記内部電源電圧に依存した第3参照電圧とを比較してスタート信号を出力する電源電圧検出回路と
    を含むことを特徴とするシステム。
  11. 前記第2参照電圧は、前記第1参照電圧を分圧した電圧であり、前記第3参照電圧は、前記外部電源の電圧もしくは前記内部電源電圧を分圧した電圧であることを特徴とする請求項1に記載の半導体装置。
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