CN117434340B - 电压检测电路和芯片 - Google Patents

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Abstract

一种电压检测电路和芯片，所述电压检测电路采用比较电压产生单元接收第一电源电压信号和第二电源电压信号，基于所述第二电源电压信号与所述第一电源电压信号之间的关系，生成对应的比较电压信号，并在所述第二电源电压信号的电压小于所述第一电源电压信号的电压时，切断位于所述第二电源电压信号与地电压信号之间的直流通路；在所述第二电源电压信号的电压大于所述第一电源电压信号的电压时，使得位于所述第二电源电压信号与所述地电压信号之间的直流通路中的直流电流小于预设值，能够降低电压检测电路的功耗，提升电压检测电路的性能。

Description

电压检测电路和芯片
技术领域
本发明实施例涉及电路领域，尤其涉及一种电压检测电路和芯片。
背景技术
在模拟射频系统中，经常使用不同的电源域的电源电压信号，并且根据不同的电源电压信号的电压值，控制电路工作在不同的状态和速度下。
具体地，采用电压检测电路获取具有不同电源域的电源电压信号之间的比较关系，并根据所获取的不同电源域的电源电压信号之间的比较关系生成对应的控制信号，以控制电路工作在对应的状态下。
目前，电压检测电路通常采用将不同电源域的电源电压信号进行分压，再将分压信号进行比较的方式，获取不同电源域的电源电压信号之间的比较关系，存在着功耗较高的问题，降低了电压检测电路的性能。
发明内容
本发明实施例解决的问题是提供一种电压检测电路和芯片，能够降低电压检测电路的功耗，提升电压检测电路的性能。
为解决上述问题，本发明实施例提供了一种电压检测电路，包括：
比较电压产生单元，耦接于第二电源电压信号与地电压信号之间，适于接收第一电源电压信号和所述第二电源电压信号，并基于所述第二电源电压信号与所述第一电源电压信号之间的关系，生成对应的比较电压信号；还适于在所述第二电源电压信号的电压小于所述第一电源电压信号的电压时，切断位于所述第二电源电压信号与所述地电压信号之间的直流通路；在所述第二电源电压信号的电压大于所述第一电源电压信号的电压时，使得位于所述第二电源电压信号与所述地电压信号之间的直流通路中的直流电流小于预设值；
数字信号转换单元，与所述比较电压产生单元耦接，适于接收所述比较电压信号，将所述比较电压信号转换为对应的数字信号并输出。
可选地，所述比较电压产生单元包括第一晶体管、第二晶体管和第一电阻；
所述第一晶体管的栅端用于接收所述第一电源电压信号，所述第一晶体管的源端用于接收所述第二电源电压信号，所述第一晶体管的漏端与所述第一电阻的第一端耦接，且作为所述比较电压产生单元的输出节点或与所述比较电压产生单元的输出节点耦接；
所述第二晶体管的栅端用于接收预设的使能信号，所述第二晶体管的源端用于接收所述地电压信号，所述第二晶体管的漏端与所述第一电阻的第二端耦接。
可选地，在所述第二电源电压信号的电压大于所述第一电源电压信号的电压时，位于所述第二电源电压信号与所述地电压信号之间的直流通路中的直流电流与所述第二电源电压信号的电压、所述第一晶体管的导通电阻值、所述第二晶体管的导通电阻值和所述第一电阻的电阻值相关。
可选地，所述第一晶体管为PMOS晶体管。
可选地，所述第二晶体管为NMOS晶体管。
可选地，所述数字信号转换单元包括：
第一数字逻辑模块，与所述比较电压产生单元耦接，适于在所述第二电源电压信号的电压小于所述第一电源电压信号的电压时，对所述比较电压信号进行下拉和反相处理，生成第一输出数字信号；在所述第二电源电压信号的电压大于所述第一电源电压信号的电压时，对所述比较电压信号进行上拉和反相处理，生成第二输出数字信号；
第二数字逻辑模块，与所述第一数字逻辑模块耦接，适于将所述第一输出数字信号或第二输出数字信号进行反相处理，生成对应的数字信号。
可选地，所述第一数字逻辑模块包括第二电阻、第三晶体管、第四晶体管和第一反相器；
所述第二电阻的第一端与所述第一反相器的输入节点耦接，用于作为所述第一数字逻辑模块的输入节点或与所述第一数字逻辑模块的输入节点耦接，所述第二电阻的第二端与所述第三晶体管的漏端耦接；
所述第三晶体管的栅端与所述第一反相器的输出节点耦接，用于作为所述第一数字逻辑模块的输出节点或与所述第一数字逻辑模块的输出节点耦接，所述第三晶体管的源端与所述第四晶体管的漏端耦接；
所述第四晶体管的栅端用于接收预设的使能信号，所述第四晶体管的源端用于接收所述地电压信号。
可选地，所述第三晶体管为NMOS晶体管。
可选地，所述第四晶体管为NMOS晶体管。
可选地，所述第一反相器为施密特反相器。
可选地，所述第二数字逻辑模块包括第二反相器；
所述第二反相器的输入节点用于接收所述第一输出数字信号，所述第二反相器的输出节点作为所述第二数字逻辑模块的输出节点或与所述第二数字逻辑模块的输出节点耦接。
可选地，所述第二反相器为施密特反相器。
相应地，本发明实施例还提供了一种芯片，包括如上述任一项所述的电压检测电路。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供了一种电压检测电路，包括：比较电压产生单元，耦接于第二电源电压信号与地电压信号之间，适于接收第一电源电压信号和所述第二电源电压信号，并基于所述第二电源电压信号与所述第一电源电压信号之间的关系，生成对应的比较电压信号；还适于在所述第二电源电压信号的电压小于所述第一电源电压信号的电压时，切断位于所述第二电源电压信号与所述地电压信号之间的直流通路；在所述第二电源电压信号的电压大于所述第一电源电压信号的电压时，使得位于所述第二电源电压信号与所述地电压信号之间的直流通路中的直流电流小于预设值；数字信号转换单元，与所述比较电压产生单元耦接，适于接收所述比较电压信号，将所述比较电压信号转换为对应的数字信号并输出。
本发明实施例提供的电压检测电路采用所述比较电压产生单元接收第一电源电压信号和所述第二电源电压信号，并基于所述第二电源电压信号与所述第一电源电压信号之间的关系，生成对应的比较电压信号，并在所述第二电源电压信号的电压小于所述第一电源电压信号的电压时，切断位于所述第二电源电压信号与所述地电压信号之间的直流通路；在所述第二电源电压信号的电压大于所述第一电源电压信号的电压时，使得位于所述第二电源电压信号与所述地电压信号之间的直流通路中的直流电流小于预设值，能够降低电压检测电路的功耗，提升电压检测电路的性能。
附图说明
图1是本发明技术方案提供的电压检测电路一实施例的框架结构示意图；
图2是本发明技术方案提供的电压检测电路一实施例的电路结构示意图。
具体实施方式
由背景技术可知，目前的电压检测电路在工作时存在着较大的功耗，降低了电压检测电路的性能。
为了解决所述技术问题，本发明实施例提供了一种电压检测电路，包括：比较电压产生单元，耦接于第二电源电压信号与地电压信号之间，适于接收第一电源电压信号和所述第二电源电压信号，并基于所述第二电源电压信号与所述第一电源电压信号之间的关系，生成对应的比较电压信号；还适于在所述第二电源电压信号的电压小于所述第一电源电压信号的电压时，切断位于所述第二电源电压信号与所述地电压信号之间的直流通路；在所述第二电源电压信号的电压大于所述第一电源电压信号的电压时，使得位于所述第二电源电压信号与所述地电压信号之间的直流通路中的直流电流小于预设值；数字信号转换单元，与所述比较电压产生单元耦接，适于接收所述比较电压信号，将所述比较电压信号转换为对应的数字信号并输出。
本发明实施例提供的电压检测电路采用所述比较电压产生单元接收第一电源电压信号和所述第二电源电压信号，并基于所述第二电源电压信号与所述第一电源电压信号之间的关系，生成对应的比较电压信号，并在所述第二电源电压信号的电压小于所述第一电源电压信号的电压时，切断位于所述第二电源电压信号与所述地电压信号之间的直流通路；在所述第二电源电压信号的电压大于所述第一电源电压信号的电压时，使得位于所述第二电源电压信号与所述地电压信号之间的直流通路中的直流电流小于预设值，能够降低电压检测电路的功耗，提升电压检测电路的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1示出了本发明技术方案提供的电压检测电路一实施例的框架结构示意图；图2示出了本发明技术方案提供的电压检测电路一实施例的电路结构示意图。
结合参考图1和图2，一种电压检测电路包括：比较电压产生单元110，耦接于第二电源电压信号VDD2与地电压信号VSS之间，适于接收第一电源电压信号VDD1和所述第二电源电压信号VDD2，并基于所述第二电源电压信号VDD2与第一电源电压信号VDD1之间的关系，生成对应的比较电压信号VCOM；还适于在所述第二电源电压信号VDD2的电压小于所述第一电源电压信号VDD1的电压时，切断位于所述第二电源电压信号VDD2与所述地电压信号VSS之间的直流通路；在所述第二电源电压信号VDD2的电压大于所述第一电源电压信号VDD1的电压时，使得位于所述第二电源电压信号VDD2与所述地电压信号VSS之间的直流通路中的直流电流小于预设值；数字信号转换单元120，与所述比较电压产生单元110耦接，适于接收所述比较电压信号VCOM，将所述比较电压信号VCOM转换为对应的数字信号DS并输出。
本实施例中，所述第一电源电压信号VDD1与所述第二电源电压信号VDD2属于不同电压域。换言之，所述第一电源电压信号VDD1的电压与所述第二电源电压信号VDD2的电压不同。
本实施例中，所述电压检测电路用于获取所述第一电源电压信号VDD1的电压与所述第二电源电压信号VDD2的电压之间的比较关系。具体地，所述电压检测电路用于判定所述第二电源电压信号VDD2的电压是大于还是小于第一电源电压信号VDD1的电压，并根据第二电源电压信号VDD2的电压与所述第一电源电压信号VDD1的电压的大小比较关系，生成对应的数字信号DS。
本实施例中，所述比较电压产生单元110具有第一输入节点、第二输入节点、第三输入节点、第四输入节点和输出节点。其中，所述比较电压产生单元110的第一输入节点用于接收所述第一电源电压信号VDD1，所述比较电压产生单元110的第二输入节点用于接收第二电源电压信号VDD2，所述比较电压产生单元110的第三输入节点用于接收预设的使能信号EN，所述比较电压产生单元110的第四输入节点用于接收地电压信号VSS，所述比较电压产生单元110的输出节点用于输出所述比较电压信号VCOM。
本实施例中，所述比较电压产生单元110用于接收所述第一电源电压信号VDD1和所述第二电源电压信号VDD2，并基于所述第一电源电压信号VDD1和所述第二电源电压信号VDD2之间的关系，生成对应的比较电压信号VCOM。
参见图2，本实施例中，所述比较电压产生单元110包括第一晶体管PM1、第一电阻R1和第二晶体管NM1。其中，所述第一晶体管PM1为PMOS晶体管，所述第二晶体管NM1为NMOS晶体管。
具体地，所述第一晶体管PM1的栅端用于接收所述第一电源电压信号VDD1，所述第一晶体管PM1的源端用于接收第二电源电压信号VDD2，所述第一晶体管PM1的漏端与所述第一电阻R1的第一端耦接；
所述第二晶体管NM1的栅端用于接收所述使能信号EN，所述第二晶体管NM1的源端用于接收所述地电压信号VSS，所述第二晶体管NM1的漏端与所述第一电阻R1的第二端耦接。
本实施例中，所述比较电压产生单元110还用于在所述第二电源电压信号VDD2的电压小于所述第一电源电压信号VDD1的电压时，切断位于所述第二电源电压信号VDD2与所述地电压信号VSS之间的直流通路；在所述第二电源电压信号VDD2的电压大于所述第一电源电压信号VDD1的电压时，使得位于所述第二电源电压信号VDD2与所述地电压信号VSS之间的直流通路中的直流电流小于预设值。
本实施例中，第一晶体管PM1为PMOS晶体管。相应地，在所述第二电源电压信号VDD2的电压小于所述第一电源电压信号VDD1的电压的情况下，所述第一晶体管PM1截止，使得位于所述第二电源电压信号VDD2与所述地电压信号VSS之间的直流通路被切断，从而使得位于所述第二电源电压信号VDD2与所述地电压信号VSS之间的直流通路中不具有直流电流。
在所述第二电源电压信号VDD2的电压大于所述第一电源电压信号VDD1的电压的情况下，第一晶体管PM1导通，使得位于所述第二电源电压信号VDD2与所述地电压信号VSS之间的直流通路中直流电流小于预设值。
在所述第二电源电压信号VDD2的电压大于所述第一电源电压信号VDD1的电压的情况下，位于所述第二电源电压信号VDD2与所述地电压信号VSS之间的直流通路中直流电流的数值可以根据实际需求进行设置。
本实施例中，在所述第二电源电压信号VDD2的电压大于所述第一电源电压信号VDD1的电压的情况下，位于所述第二电源电压信号VDD2与所述地电压信号VSS之间的直流通路中的直流电流与所述第二电源电压信号VDD2的电压、所述第一晶体管PM1的导通电阻值、所述第一电阻R1的电阻值及所述第二晶体管NM1的导通电阻值相关。
相应地，在所述第二电源电压信号VDD2的电压、所述第一晶体管PM1的导通电阻值及所述第二晶体管NM1的导通电阻值确定的情况下，对所述第一电阻R1的电阻值进行调整，能够使得位于所述第二电源电压信号VDD2与所述地电压信号VSS之间的直流通路中的直流电流小于预设值。
由此可知，在本发明实施例中的电压检测电路中，在对第一电源电压信号VDD1与第二电源电压信号VDD2进行比较的过程中，位于所述第二电源电压信号VDD2与所述地电压信号VSS之间的直流通路被切断，或使得位于所述第二电源电压信号VDD2与所述地电压信号VSS之间的直流通路中的直流电流小于预设值，有利于降低电压检测电路的功耗，相应能够提高电压检测电路的电学性能。
在其他实施例中，所述比较电压产生单元还采用其他具有相同功能的结构实现，本领域技术人员可以根据实际需要选取，在此不做限制。
本实施例中，所述数字信号转换单元120用于接收所述比较电压信号VCOM，并将所述比较电压信号VCOM转换为对应的数字信号DS并输出。
本实施例中，所述数字信号转换单元120具有输入节点和输出节点。其中，所述数字信号转换单元120的输入节点与所述比较电压产生单元110的输出节点耦接，用于接收所述比较电压产生单元110输出的比较电压信号VCOM，所述数字信号转换单元120的输出节点作为所述电压检测电路的输出节点或与所述电压检测电路的输出节点耦接，用于输出对应的数字信号DS。
本实施例中，所述数字信号转换单元120包括第一数字逻辑模块120a和第二数字逻辑模块120b。其中，所述第一数字逻辑模块120a与所述第二数字逻辑模块120b之间相互耦接。
本实施例中，所述第一数字逻辑模块120a用于在所述第二电源电压信号VDD2的电压小于所述第一电源电压信号VDD1的电压时，对所述比较电压信号VCOM进行下拉和反相处理，生成第一输出数字信号；在所述第二电源电压信号VDD2的电压大于所述第一电源电压信号VDD1的电压时，对所述比较电压信号VCOM进行上拉和反相处理，生成第二输出数字信号。
本实施例中，所述第一数字逻辑模块120a具有输入节点和输出节点。其中，所述第一数字逻辑模块120a的输入节点用于作为所述数字信号转换单元120的输入节点或与所述数字信号转换单元120的输入节点耦接，用于接收所述比较电压信号VCOM；第一数字逻辑模块120a的输出节点与所述第二数字逻辑模块120b耦接，用于在所述第二电源电压信号VDD2的电压小于所述第一电源电压信号VDD1的电压时输出第一输出数字信号，并用于在所述第二电源电压信号VDD2的电压大于所述第一电源电压信号VDD1的电压时输出第二输出数字信号。
请继续参见图2，本实施例中，第一数字逻辑模块120a包括第二电阻R2、第三晶体管NM2、第四晶体管NM3和第一反相器D1。其中，所述第三晶体管NM2和所述第四晶体管NM3均为NMOS晶体管，所述第一反相器D1为施密特反相器。
具体地，所述第二电阻R2的第一端与所述第一反相器D1的输入节点耦接，用于作为所述第一数字逻辑模块120a的输入节点或与所述第一数字逻辑模块120a的输入节点耦接，且用于接收所述比较电压信号VCOM，所述第二电阻R2的第二端与所述第三晶体管NM2的漏端耦接；
所述第三晶体管NM2的栅端与所述第一反相器D1的输出节点耦接，用于作为所述第一数字逻辑模块120a的输出节点或与所述第一数字逻辑模块120a的输出节点耦接，所述第三晶体管NM2的源端与所述第四晶体管NM3的漏端耦接；所述第四晶体管NM3的栅端用于接收所述使能信号EN，所述第四晶体管NM3的源端用于接收所述地电压信号VSS。
在其他实施例中，所述第一数字逻辑模块还能够采用其他具有相同功能的结构实现，在此不做限制。
本实施例中，所述第二数字逻辑模块120b用于接收所述第一输出数字信号或所述第二输出数字信号，并将所述第一输出数字信号或所述第二输出数字信号转换为对应的数字信号DS并输出。
本实施例中，所述第二数字逻辑模块120b具有输入节点和输出节点。其中，所述第二数字逻辑模块120b的输入节点与所述第一数字逻辑模块120a的输出节点耦接，用于接收所述第一数字逻辑模块120a输出的第一输出数字信号或第二输出数字信号；所述第二数字逻辑模块120b的输出节点作为所述数字信号转换单元120的输出节点或与所述数字信号转换单元120的输出节点耦接，用于输出对应的数字信号DS。
请继续参见图2，本实施例中，第二数字逻辑模块120b包括第二反相器D2。其中：
所述第二反相器D2的输入节点作为第二数字逻辑模块120b的输入节点或与第二数字逻辑模块120b的输入节点耦接，用于接收所述第一数字逻辑模块120a输出的第一输出数字信号或第二输出数字信号，所述第二反相器D2的输出节点作为第二数字逻辑模块120b的输出节点或与第二数字逻辑模块120b的输出节点耦接，用于输出对应的数字信号DS。
本实施例中，第二反相器D2为施密特反相器。在其他实施例中，第二反相器还能够为其他类型的反相器或具有相同功能的结构实现。
在其他实施例中，所述第二数字逻辑模块还能够采用其他具有相同功能的结构实现，在此不做限制。
在其他实施例中，所述数字信号转换单元还能够采用其他具有相同功能的结构实现，本领域技术人员可以根据实际需要设置，在此不做限制。
下面将对本发明实施例中的电压检测电路的工作原理进行详细的描述。
请继续结合参考图1和图2，在所述第二电源电压信号VDD2的电压小于所述第一电源电压信号VDD1的电压的情况下，所述第一晶体管PM1截止。与此同时，所述使能信号EN为高电平电压信号，使得第二晶体管NM1导通，从而使得第一电阻R1将所述比较电压产生单元110的输出节点下拉至低电平，也即，此时，所述比较电压产生单元110输出的比较电压信号VCOM为低电平电压信号。
接着，具有低电平的比较电压信号VCOM输入至数字信号转换单元120。在数字信号转换单元120中，具有低电平的比较电压信号VCOM先经由第一数字逻辑模块120a进行下拉和反相处理，输出具有高电平的第一数字输出信号。
具体地，比较电压信号VCOM进入第一数字逻辑模块120a之后，先经由第一反相器D1进行反相处理，生成具有高电平的第一输出数字信号。同时，第一反相器D1输出的第一输出数字信号输入至所述第三晶体管NM2的栅端，使得所述第三晶体管NM2导通。此时，所述数字信号转换单元120中的使能信号EN为高电平电压信号，相应使得第四晶体管NM3处于导通状态，从而使得第一电阻R1的第一端，也即所述比较电压产生单元110的输出节点被继续下拉，进而使得所述比较电压产生单元110的输出节点输出的比较电压信号VCOM维持在低电平状态，继而使得所述第一数字逻辑模块120a输出的第一数字输出信号维持在高电平状态。
之后，所述第一数字逻辑模块120a输出的具有高电平的第一数字输出信号进入第二数字逻辑模块120b，经由第二数字逻辑模块120b中的第二反相器D2进行反相处理，输出具有低电平的数字信号DS。
由此可知，在第二电源电压信号VDD2的电压小于第一电源电压信号VDD1的电压时，第一晶体管PM1截止，使得由第一晶体管PM1、第一电阻R1和第二晶体管NM1构成且位于第二电源电压信号VDD2至地电压信号VSS之间的直流通路被切断，从而使得所述直流通路中不具有直流电流，故而可以降低电压检测电路的功耗，相应有助于提高电压检测电路的性能。
在所述第二电源电压信号VDD2的电压大于所述第一电源电压信号VDD1的电压时，所述第一晶体管PM1导通，使得所述比较电压产生单元110的输出节点被所述第一晶体管PM1上拉至高电平，也即，此时，所述比较电压产生单元110输出的比较电压信号VCOM为高电平电压信号。
接着，所述比较电压产生单元110输出的具有高电平的比较电压信号VCOM输入至数字信号转换单元120。在数字信号转换单元120中，具有高电平的比较电压信号VCOM经由第一数字逻辑模块120a进行反相处理，输出具有低电平的第二数字输出信号。
具体地，比较电压信号VCOM进入第一数字逻辑模块120a之后，先经由第一反相器D1进行反相处理，生成具有低电平的第二输出数字信号。同时，第一反相器D1输出的具有低电平的第二输出数字信号输入至第三晶体管NM2的栅端，使得第三晶体管NM2截止，从而使得第三晶体管NM2、第二电阻R2和第四晶体管NM3所在的通路被切断，进而使得所述比较电压产生单元110的输出节点输出的比较电压信号VCOM维持在高电平状态，继而使得第二数字输出信号维持在低电平状态。
之后，第一数字逻辑模块120a输出的具有低电平的第二数字输出信号进入第二数字逻辑模块120b，经由第二数字逻辑模块120b中的第二反相器D2进行反相处理，输出具有高电平的数字信号DS，作为电压检测电路的输出信号。
由此可知，在所述第二电源电压信号VDD2的电压大于第一电源电压信号VDD1的电压时，所述第一晶体管PM1导通，使得由所述第一晶体管PM1、所述第一电阻R1和所述第二晶体管NM1构成且位于第二电源电压信号VDD2至地电压信号VSS之间的直流通路导通，使得所述直流通路中具有对应的直流电流。
所述直流通路位于第二电源电压信号VDD2至地电压信号VSS之间，且由所述第一晶体管PM1、所述第一电阻R1和所述第二晶体管NM1构成，使得所述直流通路的直流电流由所述第二电源电压信号VDD2的电压、所述第一晶体管PM1的导通电阻值、所述第二晶体管NM1的导通电阻值和所述第一电阻R1的电阻值决定。
可以理解的是，所述第二电源电压信号VDD2的电压、所述第一晶体管PM1的导通电阻值和所述第二晶体管NM1的导通电阻值确定的情况下，通过调整第一电阻R1的电阻值，能够使得所述直流通路中直流电流小于预设值，从而能够降低电压检测电路的功耗，相应有利于提高电压检测电路的性能。
综上所述，本实施例中的电压检测电路，采用所述比较电压产生单元接收第一电源电压信号和所述第二电源电压信号，并基于所述第二电源电压信号与所述第一电源电压信号之间的关系，生成对应的比较电压信号，并在所述第二电源电压信号的电压小于所述第一电源电压信号的电压时，切断位于所述第二电源电压信号与所述地电压信号之间的直流通路，并在所述第二电源电压信号的电压大于所述第一电源电压信号的电压时，使得位于所述第二电源电压信号与所述地电压信号之间的直流通路中的直流电流小于预设值，能够降低电压检测电路的功耗，提升电压检测电路的性能。
相应地，本发明实施例还提供一种芯片，所述芯片包括本发明实施例提供的电压检测电路。其中，本发明实施例提供的电压检测电路请参见前述部分的相应描述，不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种电压检测电路，其特征在于，包括：
比较电压产生单元，耦接于第二电源电压信号与地电压信号之间，适于接收第一电源电压信号和所述第二电源电压信号，并基于所述第二电源电压信号与所述第一电源电压信号之间的关系，生成对应的比较电压信号；所述第一电源电压信号与所述第二电源电压信号属于不同电压域；还适于在所述第二电源电压信号的电压小于所述第一电源电压信号的电压时，切断位于所述第二电源电压信号与所述地电压信号之间的直流通路；在所述第二电源电压信号的电压大于所述第一电源电压信号的电压时，使得位于所述第二电源电压信号与所述地电压信号之间的直流通路中的直流电流小于预设值；具体地，所述比较电压产生单元包括第一晶体管、第二晶体管和第一电阻；所述第一晶体管的栅端用于接收所述第一电源电压信号，所述第一晶体管的源端用于接收所述第二电源电压信号，所述第一晶体管的漏端与所述第一电阻的第一端耦接，且作为所述比较电压产生单元的输出节点或与所述比较电压产生单元的输出节点耦接；所述第二晶体管的栅端用于接收预设的使能信号，所述第二晶体管的源端用于接收所述地电压信号，所述第二晶体管的漏端与所述第一电阻的第二端耦接；
数字信号转换单元，与所述比较电压产生单元耦接，适于接收所述比较电压信号，将所述比较电压信号转换为对应的数字信号并输出。
2.如权利要求1所述的电压检测电路，其特征在于，在所述第二电源电压信号的电压大于所述第一电源电压信号的电压时，位于所述第二电源电压信号与所述地电压信号之间的直流通路中的直流电流与所述第二电源电压信号的电压、所述第一晶体管的导通电阻值、所述第二晶体管的导通电阻值和所述第一电阻的电阻值相关。
3.如权利要求1所述的电压检测电路，其特征在于，所述第一晶体管为PMOS晶体管。
4.如权利要求1所述的电压检测电路，其特征在于，所述第二晶体管为NMOS晶体管。
5.如权利要求1-4任一项所述的电压检测电路，其特征在于，所述数字信号转换单元包括：
第一数字逻辑模块，与所述比较电压产生单元耦接，适于在所述第二电源电压信号的电压小于所述第一电源电压信号的电压时，对所述比较电压信号进行下拉和反相处理，生成第一输出数字信号；在所述第二电源电压信号的电压大于所述第一电源电压信号的电压时，对所述比较电压信号进行上拉和反相处理，生成第二输出数字信号；
第二数字逻辑模块，与所述第一数字逻辑模块耦接，适于将所述第一输出数字信号或第二输出数字信号进行反相处理，生成对应的数字信号。
6.如权利要求5所述的电压检测电路，其特征在于，所述第一数字逻辑模块包括第二电阻、第三晶体管、第四晶体管和第一反相器；
所述第二电阻的第一端与所述第一反相器的输入节点耦接，用于作为所述第一数字逻辑模块的输入节点或与所述第一数字逻辑模块的输入节点耦接，所述第二电阻的第二端与所述第三晶体管的漏端耦接；
所述第三晶体管的栅端与所述第一反相器的输出节点耦接，用于作为所述第一数字逻辑模块的输出节点或与所述第一数字逻辑模块的输出节点耦接，所述第三晶体管的源端与所述第四晶体管的漏端耦接；
所述第四晶体管的栅端用于接收预设的使能信号，所述第四晶体管的源端用于接收所述地电压信号。
7.如权利要求6所述的电压检测电路，其特征在于，所述第三晶体管为NMOS晶体管。
8.如权利要求6所述的电压检测电路，其特征在于，所述第四晶体管为NMOS晶体管。
9.如权利要求6所述的电压检测电路，其特征在于，所述第一反相器为施密特反相器。
10.如权利要求5所述的电压检测电路，其特征在于，所述第二数字逻辑模块包括第二反相器；
所述第二反相器的输入节点用于接收所述第一输出数字信号，所述第二反相器的输出节点作为所述第二数字逻辑模块的输出节点或与所述第二数字逻辑模块的输出节点耦接。
11.如权利要求10所述的电压检测电路，其特征在于，所述第二反相器为施密特反相器。
12.一种芯片，其特征在于，包括如权利要求1-11任一项所述的电压检测电路。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6304495B1 (en) * 1999-05-21 2001-10-16 Samsung Electronics Co., Ltd. Logic interface circuit and semiconductor memory device using this circuit
JP2010157780A (ja) * 2008-12-26 2010-07-15 Fujitsu Semiconductor Ltd 半導体装置、半導体装置の起動制御方法、及びシステム
CN108169543A (zh) * 2016-12-07 2018-06-15 中芯国际集成电路制造(上海)有限公司 高压检测电路
CN114553202A (zh) * 2020-11-26 2022-05-27 广东美的白色家电技术创新中心有限公司 一种用于功率半导体开关器件的驱动电路及芯片
CN115684702A (zh) * 2022-10-20 2023-02-03 骏盈半导体(上海)有限公司 用于自举式开关变换器的压差检测电路和自举式开关变换器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6304495B1 (en) * 1999-05-21 2001-10-16 Samsung Electronics Co., Ltd. Logic interface circuit and semiconductor memory device using this circuit
JP2010157780A (ja) * 2008-12-26 2010-07-15 Fujitsu Semiconductor Ltd 半導体装置、半導体装置の起動制御方法、及びシステム
CN108169543A (zh) * 2016-12-07 2018-06-15 中芯国际集成电路制造(上海)有限公司 高压检测电路
CN114553202A (zh) * 2020-11-26 2022-05-27 广东美的白色家电技术创新中心有限公司 一种用于功率半导体开关器件的驱动电路及芯片
CN115684702A (zh) * 2022-10-20 2023-02-03 骏盈半导体(上海)有限公司 用于自举式开关变换器的压差检测电路和自举式开关变换器

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