JPH09139663A - 出力回路 - Google Patents
出力回路Info
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- JPH09139663A JPH09139663A JP7295321A JP29532195A JPH09139663A JP H09139663 A JPH09139663 A JP H09139663A JP 7295321 A JP7295321 A JP 7295321A JP 29532195 A JP29532195 A JP 29532195A JP H09139663 A JPH09139663 A JP H09139663A
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Abstract
(57)【要約】
【課題】負荷駆動能力を確保して出力回路の高速化を維
持しつつ、貫通電流をなくして消費電流を低減する。 【解決手段】ｎＭＯＳトランジスタ１１は高電位電源Ｖ
CC及び出力端子Ｔｏ間に接続され入力信号ＩＮバーに基
づいて駆動される。ｎＭＯＳトランジスタ１３は低電位
電源ＶSS及び出力端子Ｔｏ間に接続され入力信号ＩＮに
基づいて駆動される。レベルシフト回路６は電源ＶCCよ
りも電圧の高い電源ＳＶCCを供給され、入力信号ＩＮバ
ーを電源ＳＶCCの電圧の信号Ｓ３に変換する。ｎＭＯＳ
トランジスタ１２は電源ＶCC及び出力端子Ｔｏ間にてト
ランジスタ１１と並列に接続され、入力信号Ｓ３に基づ
いて駆動される。ｎＭＯＳトランジスタ３３は入力信号
ＩＮに基づいてオンされて、トランジスタ１２のゲート
電位を電源ＶSSの電圧まで引き下げてトランジスタ１２
をオフさせる。
持しつつ、貫通電流をなくして消費電流を低減する。 【解決手段】ｎＭＯＳトランジスタ１１は高電位電源Ｖ
CC及び出力端子Ｔｏ間に接続され入力信号ＩＮバーに基
づいて駆動される。ｎＭＯＳトランジスタ１３は低電位
電源ＶSS及び出力端子Ｔｏ間に接続され入力信号ＩＮに
基づいて駆動される。レベルシフト回路６は電源ＶCCよ
りも電圧の高い電源ＳＶCCを供給され、入力信号ＩＮバ
ーを電源ＳＶCCの電圧の信号Ｓ３に変換する。ｎＭＯＳ
トランジスタ１２は電源ＶCC及び出力端子Ｔｏ間にてト
ランジスタ１１と並列に接続され、入力信号Ｓ３に基づ
いて駆動される。ｎＭＯＳトランジスタ３３は入力信号
ＩＮに基づいてオンされて、トランジスタ１２のゲート
電位を電源ＶSSの電圧まで引き下げてトランジスタ１２
をオフさせる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の出力
回路に関するものである。近年、半導体装置は高集積化
や高速化が要求されるとともに、低消費電力化に伴い低
電圧化が要求されてきており、動作電圧が５Ｖ（ボル
ト）から３Ｖへ移り変わってきている。しかしながら、
すべての半導体装置の動作電圧が５Ｖから３Ｖへと移行
したわけではなく、特に半導体メモリ等の３Ｖ化が先行
している半導体装置は、外部の５Ｖ系のシステムへの接
続が可能である必要性に迫られている。
回路に関するものである。近年、半導体装置は高集積化
や高速化が要求されるとともに、低消費電力化に伴い低
電圧化が要求されてきており、動作電圧が５Ｖ（ボル
ト）から３Ｖへ移り変わってきている。しかしながら、
すべての半導体装置の動作電圧が５Ｖから３Ｖへと移行
したわけではなく、特に半導体メモリ等の３Ｖ化が先行
している半導体装置は、外部の５Ｖ系のシステムへの接
続が可能である必要性に迫られている。
【０００２】
【従来の技術】従来の半導体装置においては、外部から
供給される電源電圧が５Ｖである場合、半導体装置の内
部電源を３Ｖに降圧して内部回路を動作させ、外部に信
号を出力するときに５Ｖへ変換して出力していた。
供給される電源電圧が５Ｖである場合、半導体装置の内
部電源を３Ｖに降圧して内部回路を動作させ、外部に信
号を出力するときに５Ｖへ変換して出力していた。
【０００３】また、近年、外部から供給される電源電圧
が３Ｖになってくると、半導体装置の内部でそのまま３
Ｖを使用し、外部へ信号を出力するときに内部で５Ｖに
昇圧した電源を生成し、その昇圧した５Ｖ電源を出力す
るなどしていた。
が３Ｖになってくると、半導体装置の内部でそのまま３
Ｖを使用し、外部へ信号を出力するときに内部で５Ｖに
昇圧した電源を生成し、その昇圧した５Ｖ電源を出力す
るなどしていた。
【０００４】しかし、現在は半導体装置の動作の高速化
のために、出力電圧も３Ｖのままで、かつ、５Ｖ系のシ
ステムに接続し、該半導体装置の外部から５Ｖが印加さ
れても正常に動作する出力回路を備えるものが主流にな
ってきている。
のために、出力電圧も３Ｖのままで、かつ、５Ｖ系のシ
ステムに接続し、該半導体装置の外部から５Ｖが印加さ
れても正常に動作する出力回路を備えるものが主流にな
ってきている。
【０００５】図４は従来のＤＲＡＭ（ランダムアクセス
メモリ）における一例の出力回路１を示す。出力回路１
はプルアップ側のｎＭＯＳトランジスタ１１，１２、プ
ルダウン側のｎＭＯＳトランジスタ１３、インバータ２
〜５及びレベルシフト回路６とを備える。ｎＭＯＳトラ
ンジスタ１１，１２，１３はゲート長が長く、ゲート耐
圧が高いものである。
メモリ）における一例の出力回路１を示す。出力回路１
はプルアップ側のｎＭＯＳトランジスタ１１，１２、プ
ルダウン側のｎＭＯＳトランジスタ１３、インバータ２
〜５及びレベルシフト回路６とを備える。ｎＭＯＳトラ
ンジスタ１１，１２，１３はゲート長が長く、ゲート耐
圧が高いものである。
【０００６】ｎＭＯＳトランジスタ１１のドレインは高
電位電源ＶCCに接続され、ソースは出力端子Ｔｏに接続
される。ｎＭＯＳトランジスタ１２のドレインは高電位
電源ＶCCに接続され、ソースは出力端子Ｔｏに接続され
る。従って、ｎＭＯＳトランジスタ１１，１２は電源Ｖ
CCと出力端子Ｔｏとの間に並列に接続されている。ｎＭ
ＯＳトランジスタ１３のドレインは出力端子Ｔｏに接続
され、ソースは低電位電源ＶSSに接続されている。
電位電源ＶCCに接続され、ソースは出力端子Ｔｏに接続
される。ｎＭＯＳトランジスタ１２のドレインは高電位
電源ＶCCに接続され、ソースは出力端子Ｔｏに接続され
る。従って、ｎＭＯＳトランジスタ１１，１２は電源Ｖ
CCと出力端子Ｔｏとの間に並列に接続されている。ｎＭ
ＯＳトランジスタ１３のドレインは出力端子Ｔｏに接続
され、ソースは低電位電源ＶSSに接続されている。
【０００７】メモリセルからの相補の読み出しデータ信
号は入力信号ＩＮ，ＩＮバーとして出力回路１に供給さ
れる。入力信号ＩＮは直列接続されたインバータ４，５
を介して入力信号Ｓ５としてｎＭＯＳトランジスタ１３
のゲートに入力される。入力信号ＩＮバーは直列接続さ
れたインバータ２，３を介して入力信号Ｓ２としてｎＭ
ＯＳトランジスタ１１のゲートに入力される。ｎＭＯＳ
トランジスタ１２のゲートには、入力信号ＩＮバーに基
づくレベルシフト回路６の出力信号が入力信号Ｓ３とし
て入力される。
号は入力信号ＩＮ，ＩＮバーとして出力回路１に供給さ
れる。入力信号ＩＮは直列接続されたインバータ４，５
を介して入力信号Ｓ５としてｎＭＯＳトランジスタ１３
のゲートに入力される。入力信号ＩＮバーは直列接続さ
れたインバータ２，３を介して入力信号Ｓ２としてｎＭ
ＯＳトランジスタ１１のゲートに入力される。ｎＭＯＳ
トランジスタ１２のゲートには、入力信号ＩＮバーに基
づくレベルシフト回路６の出力信号が入力信号Ｓ３とし
て入力される。
【０００８】レベルシフト回路６には高電位電源ＳＶCC
（＞ＶCC）と低電位電源ＶSSとが動作電源として供給さ
れている。高電位電源ＳＶCCは半導体装置の昇圧回路に
よって高電位電源ＶCCの電圧を昇圧することにより生成
された電源ＶCCの電圧よりも高い電圧の電源である。レ
ベルシフト回路６は入力信号ＩＮバーの論理振幅を高電
位電源ＳＶCCから低電位電源ＶSSまでに変換する。
（＞ＶCC）と低電位電源ＶSSとが動作電源として供給さ
れている。高電位電源ＳＶCCは半導体装置の昇圧回路に
よって高電位電源ＶCCの電圧を昇圧することにより生成
された電源ＶCCの電圧よりも高い電圧の電源である。レ
ベルシフト回路６は入力信号ＩＮバーの論理振幅を高電
位電源ＳＶCCから低電位電源ＶSSまでに変換する。
【０００９】レベルシフト回路６は５個のｐＭＯＳトラ
ンジスタ１４〜１８及び６個のｎＭＯＳトランジスタ１
９〜２４を備える。ｐＭＯＳトランジスタ１４，１５及
びｎＭＯＳトランジスタ１９，２０は高電位電源ＳＶCC
及び低電位電源ＶSS間に直列に接続され、ｐＭＯＳトラ
ンジスタ１５及びｎＭＯＳトランジスタ２０のゲートに
は入力信号ＩＮバーが入力されている。ｎＭＯＳトラン
ジスタ１９のゲートは高電位電源ＶCCに接続されてい
る。ｐＭＯＳトランジスタ１６，１７及びｎＭＯＳトラ
ンジスタ２１，２２は高電位電源ＳＶCC及び低電位電源
ＶSS間に直列に接続され、ｐＭＯＳトランジスタ１７及
びｎＭＯＳトランジスタ２２のゲートには前記インバー
タ２の出力信号Ｓ１、すなわち、入力信号ＩＮが入力さ
れている。ｎＭＯＳトランジスタ２１のゲートは高電位
電源ＶCCに接続されている。
ンジスタ１４〜１８及び６個のｎＭＯＳトランジスタ１
９〜２４を備える。ｐＭＯＳトランジスタ１４，１５及
びｎＭＯＳトランジスタ１９，２０は高電位電源ＳＶCC
及び低電位電源ＶSS間に直列に接続され、ｐＭＯＳトラ
ンジスタ１５及びｎＭＯＳトランジスタ２０のゲートに
は入力信号ＩＮバーが入力されている。ｎＭＯＳトラン
ジスタ１９のゲートは高電位電源ＶCCに接続されてい
る。ｐＭＯＳトランジスタ１６，１７及びｎＭＯＳトラ
ンジスタ２１，２２は高電位電源ＳＶCC及び低電位電源
ＶSS間に直列に接続され、ｐＭＯＳトランジスタ１７及
びｎＭＯＳトランジスタ２２のゲートには前記インバー
タ２の出力信号Ｓ１、すなわち、入力信号ＩＮが入力さ
れている。ｎＭＯＳトランジスタ２１のゲートは高電位
電源ＶCCに接続されている。
【００１０】ｐＭＯＳトランジスタ１４のゲートはｐＭ
ＯＳトランジスタ１７及びｎＭＯＳトランジスタ２１間
のノードＮ１に接続され、ｐＭＯＳトランジスタ１６の
ゲートはｐＭＯＳトランジスタ１５及びｎＭＯＳトラン
ジスタ１９間のノードＮ２に接続されている。
ＯＳトランジスタ１７及びｎＭＯＳトランジスタ２１間
のノードＮ１に接続され、ｐＭＯＳトランジスタ１６の
ゲートはｐＭＯＳトランジスタ１５及びｎＭＯＳトラン
ジスタ１９間のノードＮ２に接続されている。
【００１１】ｐＭＯＳトランジスタ１８及び２個のｎＭ
ＯＳトランジスタ２３，２４は高電位電源ＳＶCC及び低
電位電源ＶSS間に直列に接続され、ｐＭＯＳトランジス
タ１８及びｎＭＯＳトランジスタ２４のゲートは前記ノ
ードＮ２に接続されている。ｎＭＯＳトランジスタ２３
のゲートは高電位電源ＶCCに接続されている。そして、
ｐＭＯＳトランジスタ１８のドレインが前記プルアップ
側ｎＭＯＳトランジスタ１２のゲートに接続されてい
る。
ＯＳトランジスタ２３，２４は高電位電源ＳＶCC及び低
電位電源ＶSS間に直列に接続され、ｐＭＯＳトランジス
タ１８及びｎＭＯＳトランジスタ２４のゲートは前記ノ
ードＮ２に接続されている。ｎＭＯＳトランジスタ２３
のゲートは高電位電源ＶCCに接続されている。そして、
ｐＭＯＳトランジスタ１８のドレインが前記プルアップ
側ｎＭＯＳトランジスタ１２のゲートに接続されてい
る。
【００１２】このように構成された出力回路１では、図
５に示すように、入力信号ＩＮ，ＩＮバーがそれぞれ
Ｌ，Ｈレベルになると、入力信号ＩＮは２段のインバー
タ４，５を介して伝わり、入力信号Ｓ５がＬレベルとな
るため、ｎＭＯＳトランジスタ１３がオフされる。入力
信号ＩＮバーは２段のインバータ２，３を介して伝わ
り、入力信号Ｓ２がＨレベルとなるため、ｎＭＯＳトラ
ンジスタ１１がオンされる。従って、出力端子Ｔo から
出力される出力信号ＯＵＴはＨレベルとなる。このと
き、出力信号ＯＵＴの電圧は、電源ＶCCの電圧からｎＭ
ＯＳトランジスタ１１のしきい値電圧を引いた値とな
る。
５に示すように、入力信号ＩＮ，ＩＮバーがそれぞれ
Ｌ，Ｈレベルになると、入力信号ＩＮは２段のインバー
タ４，５を介して伝わり、入力信号Ｓ５がＬレベルとな
るため、ｎＭＯＳトランジスタ１３がオフされる。入力
信号ＩＮバーは２段のインバータ２，３を介して伝わ
り、入力信号Ｓ２がＨレベルとなるため、ｎＭＯＳトラ
ンジスタ１１がオンされる。従って、出力端子Ｔo から
出力される出力信号ＯＵＴはＨレベルとなる。このと
き、出力信号ＯＵＴの電圧は、電源ＶCCの電圧からｎＭ
ＯＳトランジスタ１１のしきい値電圧を引いた値とな
る。
【００１３】また、入力信号ＩＮバーがＨレベルになる
と、ｐＭＯＳトランジスタ１５がオフするとともに、ｎ
ＭＯＳトランジスタ２０がオンするため、ノードＮ２は
Ｌレベル（低電位電源ＶSSの電圧）になる。それによっ
てｐＭＯＳトランジスタ１８がオンし、入力信号Ｓ３は
Ｈレベル（電源ＳＶCCの電圧）になるため、ｎＭＯＳト
ランジスタ１２がオンされる。従って、電源ＳＶCCの電
圧が電源ＶCCの電圧とｎＭＯＳトランジスタ１２のしき
い値電圧との和以上であると、出力信号ＯＵＴの電圧
は、電源ＶCCの電圧となる。
と、ｐＭＯＳトランジスタ１５がオフするとともに、ｎ
ＭＯＳトランジスタ２０がオンするため、ノードＮ２は
Ｌレベル（低電位電源ＶSSの電圧）になる。それによっ
てｐＭＯＳトランジスタ１８がオンし、入力信号Ｓ３は
Ｈレベル（電源ＳＶCCの電圧）になるため、ｎＭＯＳト
ランジスタ１２がオンされる。従って、電源ＳＶCCの電
圧が電源ＶCCの電圧とｎＭＯＳトランジスタ１２のしき
い値電圧との和以上であると、出力信号ＯＵＴの電圧
は、電源ＶCCの電圧となる。
【００１４】このように、出力信号ＯＵＴとしてＨレベ
ルが出力されるとき、充分な負荷駆動能力を確保するこ
とができ、出力回路の高速化を達成している。
ルが出力されるとき、充分な負荷駆動能力を確保するこ
とができ、出力回路の高速化を達成している。
【００１５】
【発明が解決しようとする課題】しかしながら、ここで
問題となってくるのが、プルアップ側ｎＭＯＳトランジ
スタ及びプルダウン側ｎＭＯＳトランジスタを流れる貫
通電流である。特に、近年の半導体メモリでは、例えば
８ビット又は１６ビットという多ビット出力構成の市場
要求が強い。従って、１つの出力回路で発生する貫通電
流が少なくても、半導体メモリ全体での貫通電流は無視
できない大きな値になってしまい、この貫通電流によっ
て出力ノイズが発生したり、高速化に影響したり、消費
電流の増加につながったりする。
問題となってくるのが、プルアップ側ｎＭＯＳトランジ
スタ及びプルダウン側ｎＭＯＳトランジスタを流れる貫
通電流である。特に、近年の半導体メモリでは、例えば
８ビット又は１６ビットという多ビット出力構成の市場
要求が強い。従って、１つの出力回路で発生する貫通電
流が少なくても、半導体メモリ全体での貫通電流は無視
できない大きな値になってしまい、この貫通電流によっ
て出力ノイズが発生したり、高速化に影響したり、消費
電流の増加につながったりする。
【００１６】そこで、従来の出力回路で、プルアップ側
ｎＭＯＳトランジスタ１１及びプルダウン側ｎＭＯＳト
ランジスタ１３のゲートにつながるインバータ列のサイ
ズバランスを調整することにより、プルアップ側及びプ
ルダウン側のｎＭＯＳトランジスタ１１，１３が同時に
オンしないようにしていた。
ｎＭＯＳトランジスタ１１及びプルダウン側ｎＭＯＳト
ランジスタ１３のゲートにつながるインバータ列のサイ
ズバランスを調整することにより、プルアップ側及びプ
ルダウン側のｎＭＯＳトランジスタ１１，１３が同時に
オンしないようにしていた。
【００１７】しかしながら、レベルシフト回路６の出力
信号を入力信号Ｓ３として入力するプルアップ側ｎＭＯ
Ｓトランジスタ１２は、レベルシフト回路６によってそ
のゲート電圧を電源ＳＶCCの電圧にレベルシフトしてい
る。従って、出力信号ＯＵＴのＨレベル側への変化速度
を速くすると、出力信号ＯＵＴのＬレベル側への変化が
遅くなってしまう。
信号を入力信号Ｓ３として入力するプルアップ側ｎＭＯ
Ｓトランジスタ１２は、レベルシフト回路６によってそ
のゲート電圧を電源ＳＶCCの電圧にレベルシフトしてい
る。従って、出力信号ＯＵＴのＨレベル側への変化速度
を速くすると、出力信号ＯＵＴのＬレベル側への変化が
遅くなってしまう。
【００１８】特に、Ｌレベル側の出力は、インバータ２
によってＬレベルの入力信号ＩＮバーを入力してＨレベ
ルの出力信号Ｓ１を出力する。このＨレベルの出力信号
Ｓ１に基づいてｐＭＯＳトランジスタ１７がオフすると
ともに、ｎＭＯＳトランジスタ２２がオンし、ノードＮ
１がＬレベルとなる。
によってＬレベルの入力信号ＩＮバーを入力してＨレベ
ルの出力信号Ｓ１を出力する。このＨレベルの出力信号
Ｓ１に基づいてｐＭＯＳトランジスタ１７がオフすると
ともに、ｎＭＯＳトランジスタ２２がオンし、ノードＮ
１がＬレベルとなる。
【００１９】ノードＮ１がＬレベルになることによっ
て、ｐＭＯＳトランジスタ１５がオンし、ノードＮ２が
Ｈレベルとなる。それによってｐＭＯＳトランジスタ１
８がオフし、ｎＭＯＳトランジスタ２４がオンして入力
信号Ｓ３はＬレベルになるため、ｎＭＯＳトランジスタ
１２がオフされる。
て、ｐＭＯＳトランジスタ１５がオンし、ノードＮ２が
Ｈレベルとなる。それによってｐＭＯＳトランジスタ１
８がオフし、ｎＭＯＳトランジスタ２４がオンして入力
信号Ｓ３はＬレベルになるため、ｎＭＯＳトランジスタ
１２がオフされる。
【００２０】従って、ｎＭＯＳトランジスタ１２は入力
信号ＩＮバーのＬレベルへの変化に基づいて４段のゲー
トを介してオフされることになり、入力信号ＩＮのＨレ
ベルへの変化に基づいて２段のゲート（インバータ）を
介してオンされるプルダウン側ｎＭＯＳトランジスタ１
３よりも２段分の遅れが生じてしまう。
信号ＩＮバーのＬレベルへの変化に基づいて４段のゲー
トを介してオフされることになり、入力信号ＩＮのＨレ
ベルへの変化に基づいて２段のゲート（インバータ）を
介してオンされるプルダウン側ｎＭＯＳトランジスタ１
３よりも２段分の遅れが生じてしまう。
【００２１】そのため、プルアップ側及びプルダウン側
のｎＭＯＳトランジスタのゲートにつながるインバータ
列のサイズバランスの調整は出力回路の貫通電流を十分
に低減することができなかった。
のｎＭＯＳトランジスタのゲートにつながるインバータ
列のサイズバランスの調整は出力回路の貫通電流を十分
に低減することができなかった。
【００２２】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、負荷駆動能力を確保し
て出力回路の高速化を維持しつつ、貫通電流をなくして
消費電流を低減できる出力回路を提供することにある。
れたものであって、その目的は、負荷駆動能力を確保し
て出力回路の高速化を維持しつつ、貫通電流をなくして
消費電流を低減できる出力回路を提供することにある。
【００２３】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、出力端子と、第１の高電位電源
と出力端子との間に接続され、かつ、第１の入力信号に
基づいて駆動される第１のプルアップ側ｎＭＯＳトラン
ジスタと、低電位電源と出力端子との間に接続され、か
つ、第１の入力信号と相補となる第２の入力信号に基づ
いて駆動されるプルダウン側ｎＭＯＳトランジスタと、
第１の高電位電源よりも電圧値の高い第２の高電位電源
が動作電源として供給され、かつ、第１のプルアップ側
ｎＭＯＳトランジスタをオンさせる第１の入力信号の電
圧を第２の高電位電源の電圧の第３の入力信号に変換す
るレベルシフト回路と、第１の高電位電源と出力端子と
の間において第１のプルアップ側ｎＭＯＳトランジスタ
と並列に接続され、かつ、第３の入力信号に基づいて駆
動される第２のプルアップ側ｎＭＯＳトランジスタとを
備え、出力端子からＨレベル若しくはＬレベルの出力信
号を出力する出力回路であって、第２のプルアップ側ｎ
ＭＯＳトランジスタのゲートと低電位電源との間には第
２の入力信号に基づいてプルダウン側ｎＭＯＳトランジ
スタと同時にオンされて、プルアップ側ｎＭＯＳトラン
ジスタのゲート電圧を低電位電源の電圧まで引き下げる
ことにより第２のプルアップ側ｎＭＯＳトランジスタを
オフさせるためのオフ用スイッチを設けた。
め、請求項１の発明は、出力端子と、第１の高電位電源
と出力端子との間に接続され、かつ、第１の入力信号に
基づいて駆動される第１のプルアップ側ｎＭＯＳトラン
ジスタと、低電位電源と出力端子との間に接続され、か
つ、第１の入力信号と相補となる第２の入力信号に基づ
いて駆動されるプルダウン側ｎＭＯＳトランジスタと、
第１の高電位電源よりも電圧値の高い第２の高電位電源
が動作電源として供給され、かつ、第１のプルアップ側
ｎＭＯＳトランジスタをオンさせる第１の入力信号の電
圧を第２の高電位電源の電圧の第３の入力信号に変換す
るレベルシフト回路と、第１の高電位電源と出力端子と
の間において第１のプルアップ側ｎＭＯＳトランジスタ
と並列に接続され、かつ、第３の入力信号に基づいて駆
動される第２のプルアップ側ｎＭＯＳトランジスタとを
備え、出力端子からＨレベル若しくはＬレベルの出力信
号を出力する出力回路であって、第２のプルアップ側ｎ
ＭＯＳトランジスタのゲートと低電位電源との間には第
２の入力信号に基づいてプルダウン側ｎＭＯＳトランジ
スタと同時にオンされて、プルアップ側ｎＭＯＳトラン
ジスタのゲート電圧を低電位電源の電圧まで引き下げる
ことにより第２のプルアップ側ｎＭＯＳトランジスタを
オフさせるためのオフ用スイッチを設けた。
【００２４】請求項２の発明は、レベルシフト回路と第
２のプルアップ側ｎＭＯＳトランジスタのゲートとの間
に接続され、かつ、第２の入力信号に基づいてオフされ
て、第２のプルアップ側ｎＭＯＳトランジスタへの第２
の高電位電源の供給を停止させるための遮断用スイッチ
を設けた。
２のプルアップ側ｎＭＯＳトランジスタのゲートとの間
に接続され、かつ、第２の入力信号に基づいてオフされ
て、第２のプルアップ側ｎＭＯＳトランジスタへの第２
の高電位電源の供給を停止させるための遮断用スイッチ
を設けた。
【００２５】（作用）請求項１の発明によれば、出力回
路からＨレベルの出力信号が出力されるときには、第１
の入力信号に基づいて第１のプルアップ側ｎＭＯＳトラ
ンジスタがオンされ、第２の入力信号に基づいてプルダ
ウン側ｎＭＯＳトランジスタがオフされるので、Ｈレベ
ルの出力信号は高速に出力される。また、出力回路から
Ｌレベルの出力信号が出力されるときには、第２のプル
アップ側ｎＭＯＳトランジスタのゲート電圧は第２の入
力信号に基づいてオンされるオフ用スイッチによって低
電位電源の電圧まで引き下げられ、第２のプルアップ側
ｎＭＯＳトランジスタがオフされるので、第２のプルア
ップ側ｎＭＯＳトランジスタとプルダウン側ｎＭＯＳト
ランジスタとが同時にオンすることはなく、貫通電流が
なくなる。
路からＨレベルの出力信号が出力されるときには、第１
の入力信号に基づいて第１のプルアップ側ｎＭＯＳトラ
ンジスタがオンされ、第２の入力信号に基づいてプルダ
ウン側ｎＭＯＳトランジスタがオフされるので、Ｈレベ
ルの出力信号は高速に出力される。また、出力回路から
Ｌレベルの出力信号が出力されるときには、第２のプル
アップ側ｎＭＯＳトランジスタのゲート電圧は第２の入
力信号に基づいてオンされるオフ用スイッチによって低
電位電源の電圧まで引き下げられ、第２のプルアップ側
ｎＭＯＳトランジスタがオフされるので、第２のプルア
ップ側ｎＭＯＳトランジスタとプルダウン側ｎＭＯＳト
ランジスタとが同時にオンすることはなく、貫通電流が
なくなる。
【００２６】請求項２の発明によれば、出力回路からＬ
レベルの出力信号が出力されるときには、第２の入力信
号に基づいてオフされる遮断用スイッチによって第２の
プルアップ側ｎＭＯＳトランジスタへの第２の高電位電
源の供給が停止されるので、第２のプルアップ側ｎＭＯ
Ｓトランジスタはより速くオフされる。このとき、第２
のプルアップ側ｎＭＯＳトランジスタへの第２の高電位
電源の供給が停止されるので、第２の高電位電源の消費
電流が抑制される。
レベルの出力信号が出力されるときには、第２の入力信
号に基づいてオフされる遮断用スイッチによって第２の
プルアップ側ｎＭＯＳトランジスタへの第２の高電位電
源の供給が停止されるので、第２のプルアップ側ｎＭＯ
Ｓトランジスタはより速くオフされる。このとき、第２
のプルアップ側ｎＭＯＳトランジスタへの第２の高電位
電源の供給が停止されるので、第２の高電位電源の消費
電流が抑制される。
【００２７】
［第１の実施の形態］以下、本発明を具体化した第１の
実施の形態の出力回路を図１，図２に従って説明する。
なお、説明の便宜上、図４と同様の構成については同一
の符号を付してその説明を一部省略する。
実施の形態の出力回路を図１，図２に従って説明する。
なお、説明の便宜上、図４と同様の構成については同一
の符号を付してその説明を一部省略する。
【００２８】図１は半導体装置としてのＤＲＡＭにおけ
る出力回路３０を示す。出力回路３０は第１のプルアッ
プ側のｎＭＯＳトランジスタ１１、第２のプルアップ側
のｎＭＯＳトランジスタ１２、プルダウン側のｎＭＯＳ
トランジスタ１３、インバータ２〜５、レベルシフト回
路６及びオフ用スイッチ３１を備える。ｎＭＯＳトラン
ジスタ１１，１２，１３はゲート長が長く、ゲート耐圧
が高いものである。
る出力回路３０を示す。出力回路３０は第１のプルアッ
プ側のｎＭＯＳトランジスタ１１、第２のプルアップ側
のｎＭＯＳトランジスタ１２、プルダウン側のｎＭＯＳ
トランジスタ１３、インバータ２〜５、レベルシフト回
路６及びオフ用スイッチ３１を備える。ｎＭＯＳトラン
ジスタ１１，１２，１３はゲート長が長く、ゲート耐圧
が高いものである。
【００２９】第１のｎＭＯＳトランジスタ１１のドレイ
ンは第１の高電位電源としての電源ＶCCに接続され、ソ
ースは出力端子Ｔｏに接続される。第２のｎＭＯＳトラ
ンジスタ１２のドレインは電源ＶCCに接続され、ソース
は出力端子Ｔｏに接続される。従って、第１及び第２の
ｎＭＯＳトランジスタ１１，１２は電源ＶCCと出力端子
Ｔｏとの間に並列に接続されている。ｎＭＯＳトランジ
スタ１３のドレインは出力端子Ｔｏに接続され、ソース
は低電位電源ＶSSに接続されている。
ンは第１の高電位電源としての電源ＶCCに接続され、ソ
ースは出力端子Ｔｏに接続される。第２のｎＭＯＳトラ
ンジスタ１２のドレインは電源ＶCCに接続され、ソース
は出力端子Ｔｏに接続される。従って、第１及び第２の
ｎＭＯＳトランジスタ１１，１２は電源ＶCCと出力端子
Ｔｏとの間に並列に接続されている。ｎＭＯＳトランジ
スタ１３のドレインは出力端子Ｔｏに接続され、ソース
は低電位電源ＶSSに接続されている。
【００３０】メモリセルからの相補の読み出しデータ信
号は第２の入力信号ＩＮ及び第１の入力信号ＩＮバーと
して出力回路３０に供給される。第２の入力信号ＩＮは
直列接続されたインバータ４，５を介して入力信号Ｓ５
としてｎＭＯＳトランジスタ１３のゲートに入力され
る。第１の入力信号ＩＮバーは直列接続されたインバー
タ２，３を介して入力信号Ｓ２としてｎＭＯＳトランジ
スタ１１のゲートに入力される。ｎＭＯＳトランジスタ
１２のゲートには、レベルシフト回路６の出力信号が第
３の入力信号Ｓ３として入力される。
号は第２の入力信号ＩＮ及び第１の入力信号ＩＮバーと
して出力回路３０に供給される。第２の入力信号ＩＮは
直列接続されたインバータ４，５を介して入力信号Ｓ５
としてｎＭＯＳトランジスタ１３のゲートに入力され
る。第１の入力信号ＩＮバーは直列接続されたインバー
タ２，３を介して入力信号Ｓ２としてｎＭＯＳトランジ
スタ１１のゲートに入力される。ｎＭＯＳトランジスタ
１２のゲートには、レベルシフト回路６の出力信号が第
３の入力信号Ｓ３として入力される。
【００３１】レベルシフト回路６は第２の高電位電源と
しての電源ＳＶCC（＞ＶCC）と低電位電源ＶSSとを動作
電源として供給されている。電源ＳＶCCはＤＲＡＭ上に
形成された昇圧回路（図示略）によって電源ＶCCの電圧
を昇圧することにより生成された電源ＶCCの電圧よりも
高い電圧の電源である。レベルシフト回路６は入力信号
ＩＮバーの論理振幅を高電位電源ＳＶCCから低電位電源
ＶSSまでに変換する。
しての電源ＳＶCC（＞ＶCC）と低電位電源ＶSSとを動作
電源として供給されている。電源ＳＶCCはＤＲＡＭ上に
形成された昇圧回路（図示略）によって電源ＶCCの電圧
を昇圧することにより生成された電源ＶCCの電圧よりも
高い電圧の電源である。レベルシフト回路６は入力信号
ＩＮバーの論理振幅を高電位電源ＳＶCCから低電位電源
ＶSSまでに変換する。
【００３２】レベルシフト回路６は５個のｐＭＯＳトラ
ンジスタ１４〜１８及び６個のｎＭＯＳトランジスタ１
９〜２４を備える。ｐＭＯＳトランジスタ１４，１５及
びｎＭＯＳトランジスタ１９，２０は高電位電源ＳＶCC
及び低電位電源ＶSS間に直列に接続され、ｐＭＯＳトラ
ンジスタ１５及びｎＭＯＳトランジスタ２０のゲートに
は入力信号ＩＮバーが入力されている。ｎＭＯＳトラン
ジスタ１９のゲートは高電位電源ＶCCに接続されてい
る。
ンジスタ１４〜１８及び６個のｎＭＯＳトランジスタ１
９〜２４を備える。ｐＭＯＳトランジスタ１４，１５及
びｎＭＯＳトランジスタ１９，２０は高電位電源ＳＶCC
及び低電位電源ＶSS間に直列に接続され、ｐＭＯＳトラ
ンジスタ１５及びｎＭＯＳトランジスタ２０のゲートに
は入力信号ＩＮバーが入力されている。ｎＭＯＳトラン
ジスタ１９のゲートは高電位電源ＶCCに接続されてい
る。
【００３３】ｐＭＯＳトランジスタ１６，１７及びｎＭ
ＯＳトランジスタ２１，２２は高電位電源ＳＶCC及び低
電位電源ＶSS間に直列に接続され、ｐＭＯＳトランジス
タ１７及びｎＭＯＳトランジスタ２２のゲートには前記
インバータ２の出力信号Ｓ１、すなわち、入力信号ＩＮ
が入力されている。ｎＭＯＳトランジスタ２１のゲート
は高電位電源ＶCCに接続されている。
ＯＳトランジスタ２１，２２は高電位電源ＳＶCC及び低
電位電源ＶSS間に直列に接続され、ｐＭＯＳトランジス
タ１７及びｎＭＯＳトランジスタ２２のゲートには前記
インバータ２の出力信号Ｓ１、すなわち、入力信号ＩＮ
が入力されている。ｎＭＯＳトランジスタ２１のゲート
は高電位電源ＶCCに接続されている。
【００３４】ｐＭＯＳトランジスタ１４のゲートはｐＭ
ＯＳトランジスタ１７及びｎＭＯＳトランジスタ２１間
のノードＮ１に接続され、ｐＭＯＳトランジスタ１６の
ゲートはｐＭＯＳトランジスタ１５及びｎＭＯＳトラン
ジスタ１９間のノードＮ２に接続されている。
ＯＳトランジスタ１７及びｎＭＯＳトランジスタ２１間
のノードＮ１に接続され、ｐＭＯＳトランジスタ１６の
ゲートはｐＭＯＳトランジスタ１５及びｎＭＯＳトラン
ジスタ１９間のノードＮ２に接続されている。
【００３５】ｐＭＯＳトランジスタ１８及び２個のｎＭ
ＯＳトランジスタ２３，２４は高電位電源ＳＶCC及び低
電位電源ＶSS間に直列に接続され、ｐＭＯＳトランジス
タ１８及びｎＭＯＳトランジスタ２４のゲートは前記ノ
ードＮ２に接続されている。ｎＭＯＳトランジスタ２３
のゲートは高電位電源ＶCCに接続されている。そして、
ｐＭＯＳトランジスタ１８のドレインが前記プルアップ
側ｎＭＯＳトランジスタ１２のゲートに接続されてい
る。
ＯＳトランジスタ２３，２４は高電位電源ＳＶCC及び低
電位電源ＶSS間に直列に接続され、ｐＭＯＳトランジス
タ１８及びｎＭＯＳトランジスタ２４のゲートは前記ノ
ードＮ２に接続されている。ｎＭＯＳトランジスタ２３
のゲートは高電位電源ＶCCに接続されている。そして、
ｐＭＯＳトランジスタ１８のドレインが前記プルアップ
側ｎＭＯＳトランジスタ１２のゲートに接続されてい
る。
【００３６】従って、入力信号ＩＮバーがＨレベルであ
ると、インバータ２の出力信号Ｓ１はＬレベル（電源Ｖ
SSの電圧レベル）となり、ｐＭＯＳトランジスタ１５が
オフしｎＭＯＳトランジスタ２０がオンする。そのた
め、ノードＮ２はＬレベル（電源ＶSSの電圧レベル）と
なり、ｐＭＯＳトランジスタ１６がオンする。
ると、インバータ２の出力信号Ｓ１はＬレベル（電源Ｖ
SSの電圧レベル）となり、ｐＭＯＳトランジスタ１５が
オフしｎＭＯＳトランジスタ２０がオンする。そのた
め、ノードＮ２はＬレベル（電源ＶSSの電圧レベル）と
なり、ｐＭＯＳトランジスタ１６がオンする。
【００３７】また、Ｌレベルの信号Ｓ１に基づいてｐＭ
ＯＳトランジスタ１７がオンしｎＭＯＳトランジスタ２
２がオフする。そのため、ノードＮ１はＨレベル（電源
ＳＶ CCの電圧レベル）となる。ノードＮ２がＬレベルに
なると、ｐＭＯＳトランジスタ１８はオンしｎＭＯＳト
ランジスタ２４はオフする。その結果、信号Ｓ３はＨレ
ベル（電源ＳＶCCの電圧レベル）となる。
ＯＳトランジスタ１７がオンしｎＭＯＳトランジスタ２
２がオフする。そのため、ノードＮ１はＨレベル（電源
ＳＶ CCの電圧レベル）となる。ノードＮ２がＬレベルに
なると、ｐＭＯＳトランジスタ１８はオンしｎＭＯＳト
ランジスタ２４はオフする。その結果、信号Ｓ３はＨレ
ベル（電源ＳＶCCの電圧レベル）となる。
【００３８】逆に、入力信号ＩＮバーがＬレベルである
と、インバータ２の出力信号Ｓ１はＨレベル（電源ＶCC
の電圧レベル）となる。Ｈレベルの出力信号Ｓ１に基づ
いてｐＭＯＳトランジスタ１７がオフしｎＭＯＳトラン
ジスタ２２がオンする。そのため、ノードＮ１はＬレベ
ル（電源ＶSSの電圧レベル）となり、ｐＭＯＳトランジ
スタ１４がオンする。
と、インバータ２の出力信号Ｓ１はＨレベル（電源ＶCC
の電圧レベル）となる。Ｈレベルの出力信号Ｓ１に基づ
いてｐＭＯＳトランジスタ１７がオフしｎＭＯＳトラン
ジスタ２２がオンする。そのため、ノードＮ１はＬレベ
ル（電源ＶSSの電圧レベル）となり、ｐＭＯＳトランジ
スタ１４がオンする。
【００３９】また、Ｌレベルの入力信号ＩＮバーに基づ
いてｐＭＯＳトランジスタ１５がオンしｎＭＯＳトラン
ジスタ２０がオフする。そのため、ノードＮ２はＨレベ
ル（電源ＳＶCCの電圧レベル）となる。ノードＮ２がＨ
レベルになると、ｐＭＯＳトランジスタ１８はオフしｎ
ＭＯＳトランジスタ２４はオンする。その結果、信号Ｓ
３はＬレベル（電源ＶSSの電圧レベル）となる。
いてｐＭＯＳトランジスタ１５がオンしｎＭＯＳトラン
ジスタ２０がオフする。そのため、ノードＮ２はＨレベ
ル（電源ＳＶCCの電圧レベル）となる。ノードＮ２がＨ
レベルになると、ｐＭＯＳトランジスタ１８はオフしｎ
ＭＯＳトランジスタ２４はオンする。その結果、信号Ｓ
３はＬレベル（電源ＶSSの電圧レベル）となる。
【００４０】オフ用スイッチ３１は２個のｎＭＯＳトラ
ンジスタ３２，３３を備え、ｎＭＯＳトランジスタ３
２，３３は前記第２のプルアップ側ｎＭＯＳトランジス
タ１２のゲートと低電位電源ＶSSとの間に直列に接続さ
れている。ｎＭＯＳトランジスタ３２のゲートは高電位
電源ＶCCに接続されて常時オンしている。ｎＭＯＳトラ
ンジスタ３３のゲートには出力信号Ｓ１が入力されてい
る。ｎＭＯＳトランジスタ３３は出力信号Ｓ１がＨレベ
ル、すなわち、入力信号ＩＮ，ＩＮバーがそれぞれＨ，
Ｌレベルになるとオンされ、ｎＭＯＳトランジスタ１２
のゲート電圧をＬレベル（電源ＶSSの電圧レベル）まで
引き下げることによりｎＭＯＳトランジスタ１２をオフ
させる。
ンジスタ３２，３３を備え、ｎＭＯＳトランジスタ３
２，３３は前記第２のプルアップ側ｎＭＯＳトランジス
タ１２のゲートと低電位電源ＶSSとの間に直列に接続さ
れている。ｎＭＯＳトランジスタ３２のゲートは高電位
電源ＶCCに接続されて常時オンしている。ｎＭＯＳトラ
ンジスタ３３のゲートには出力信号Ｓ１が入力されてい
る。ｎＭＯＳトランジスタ３３は出力信号Ｓ１がＨレベ
ル、すなわち、入力信号ＩＮ，ＩＮバーがそれぞれＨ，
Ｌレベルになるとオンされ、ｎＭＯＳトランジスタ１２
のゲート電圧をＬレベル（電源ＶSSの電圧レベル）まで
引き下げることによりｎＭＯＳトランジスタ１２をオフ
させる。
【００４１】このように構成された出力回路３０では、
入力信号ＩＮ，ＩＮバーがそれぞれＬ，Ｈレベルになる
と、入力信号ＩＮは２段のインバータ４，５を介して伝
わり、入力信号Ｓ５がＬレベルとなるため、ｎＭＯＳト
ランジスタ１３がオフされる。入力信号ＩＮバーは２段
のインバータ２，３を介して伝わり、入力信号Ｓ２がＨ
レベルとなるため、ｎＭＯＳトランジスタ１１がオンさ
れる。従って、出力端子Ｔo から出力される出力信号Ｏ
ＵＴはＨレベルとなる。このとき、出力信号ＯＵＴの電
圧は、電源ＶCCの電圧からｎＭＯＳトランジスタ１１の
しきい値電圧を引いた値となる。
入力信号ＩＮ，ＩＮバーがそれぞれＬ，Ｈレベルになる
と、入力信号ＩＮは２段のインバータ４，５を介して伝
わり、入力信号Ｓ５がＬレベルとなるため、ｎＭＯＳト
ランジスタ１３がオフされる。入力信号ＩＮバーは２段
のインバータ２，３を介して伝わり、入力信号Ｓ２がＨ
レベルとなるため、ｎＭＯＳトランジスタ１１がオンさ
れる。従って、出力端子Ｔo から出力される出力信号Ｏ
ＵＴはＨレベルとなる。このとき、出力信号ＯＵＴの電
圧は、電源ＶCCの電圧からｎＭＯＳトランジスタ１１の
しきい値電圧を引いた値となる。
【００４２】また、入力信号ＩＮバーがＨレベルになる
と、ｐＭＯＳトランジスタ１５がオフするとともに、ｎ
ＭＯＳトランジスタ２０がオンするため、ノードＮ２は
Ｌレベル（低電位電源ＶSSの電圧）になる。それによっ
てｐＭＯＳトランジスタ１８がオンし、入力信号Ｓ３は
Ｈレベル（電源ＳＶCCの電圧）になり、入力信号ＩＮバ
ーのＨレベルへの変化は２段のゲートを介して入力信号
Ｓ３として伝えられる。
と、ｐＭＯＳトランジスタ１５がオフするとともに、ｎ
ＭＯＳトランジスタ２０がオンするため、ノードＮ２は
Ｌレベル（低電位電源ＶSSの電圧）になる。それによっ
てｐＭＯＳトランジスタ１８がオンし、入力信号Ｓ３は
Ｈレベル（電源ＳＶCCの電圧）になり、入力信号ＩＮバ
ーのＨレベルへの変化は２段のゲートを介して入力信号
Ｓ３として伝えられる。
【００４３】従って、図２に示すように入力信号Ｓ２，
Ｓ３のＨレベルへの変化及び入力信号Ｓ５のＬレベルへ
の変化はほぼ同時に起こる。そして、Ｈレベルの入力信
号Ｓ３に基づいてプルアップ側ｎＭＯＳトランジスタ１
２がオンされ、電源ＳＶCCの電圧が電源ＶCCの電圧とｎ
ＭＯＳトランジスタ１２のしきい値電圧との和以上であ
るので、出力信号ＯＵＴの電圧は電源ＶCCの電圧レベル
となる。
Ｓ３のＨレベルへの変化及び入力信号Ｓ５のＬレベルへ
の変化はほぼ同時に起こる。そして、Ｈレベルの入力信
号Ｓ３に基づいてプルアップ側ｎＭＯＳトランジスタ１
２がオンされ、電源ＳＶCCの電圧が電源ＶCCの電圧とｎ
ＭＯＳトランジスタ１２のしきい値電圧との和以上であ
るので、出力信号ＯＵＴの電圧は電源ＶCCの電圧レベル
となる。
【００４４】逆に、入力信号ＩＮ，ＩＮバーがそれぞれ
Ｈ，Ｌレベルになると、入力信号Ｓ５がＨレベルとなっ
てプルダウン側ｎＭＯＳトランジスタ１３がオンされ、
入力信号Ｓ２がＨレベルとなってプルアップ側ｎＭＯＳ
トランジスタ１１がオフされる。従って、出力端子Ｔo
から出力される出力信号ＯＵＴはＬレベルとなる。
Ｈ，Ｌレベルになると、入力信号Ｓ５がＨレベルとなっ
てプルダウン側ｎＭＯＳトランジスタ１３がオンされ、
入力信号Ｓ２がＨレベルとなってプルアップ側ｎＭＯＳ
トランジスタ１１がオフされる。従って、出力端子Ｔo
から出力される出力信号ＯＵＴはＬレベルとなる。
【００４５】また、入力信号ＩＮバーがＬレベルになっ
て出力信号Ｓ１がＨレベルになると、ｎＭＯＳトランジ
スタ３３がオンし、プルアップ側ｎＭＯＳトランジスタ
１２のゲートの入力信号Ｓ３はＬレベル（低電位電源Ｖ
SSの電圧）になり、入力信号ＩＮバーのＬレベルへの変
化は２段のゲートを介して入力信号Ｓ３として伝えられ
る。
て出力信号Ｓ１がＨレベルになると、ｎＭＯＳトランジ
スタ３３がオンし、プルアップ側ｎＭＯＳトランジスタ
１２のゲートの入力信号Ｓ３はＬレベル（低電位電源Ｖ
SSの電圧）になり、入力信号ＩＮバーのＬレベルへの変
化は２段のゲートを介して入力信号Ｓ３として伝えられ
る。
【００４６】従って、図２に示すように入力信号Ｓ２，
Ｓ３のＬレベルへの変化及び入力信号Ｓ５のＨレベルへ
の変化はほぼ同時に起こる。そして、Ｌレベルの入力信
号Ｓ３に基づいてプルアップ側ｎＭＯＳトランジスタ１
２がオフされる。
Ｓ３のＬレベルへの変化及び入力信号Ｓ５のＨレベルへ
の変化はほぼ同時に起こる。そして、Ｌレベルの入力信
号Ｓ３に基づいてプルアップ側ｎＭＯＳトランジスタ１
２がオフされる。
【００４７】さて、本実施の形態は、以下の効果があ
る。 （１）本形態の出力回路３０は出力信号ＯＵＴのＨレベ
ルの出力時には第２のプルアップ側ｎＭＯＳトランジス
タ１２のゲートへの入力信号Ｓ３を第１の高電位電源Ｖ
CCよりも電圧の高い第２の高電位電源ＳＶCCとしてい
る。従って、Ｈレベルの出力信号ＯＵＴとして電源ＶCC
レベルを出力することができ、出力回路３０の高速化を
維持しつつ、充分な負荷駆動能力を確保することができ
る。
る。 （１）本形態の出力回路３０は出力信号ＯＵＴのＨレベ
ルの出力時には第２のプルアップ側ｎＭＯＳトランジス
タ１２のゲートへの入力信号Ｓ３を第１の高電位電源Ｖ
CCよりも電圧の高い第２の高電位電源ＳＶCCとしてい
る。従って、Ｈレベルの出力信号ＯＵＴとして電源ＶCC
レベルを出力することができ、出力回路３０の高速化を
維持しつつ、充分な負荷駆動能力を確保することができ
る。
【００４８】（２）本形態の出力回路３０は出力信号Ｏ
ＵＴのＬレベルの出力時にはインバータ２の出力信号Ｓ
１に基づいてｎＭＯＳトランジスタ３３をオンさせるこ
とにより、第２のプルアップ側ｎＭＯＳトランジスタ１
２の入力信号Ｓ３をＬレベルとし、第２のプルアップ側
ｎＭＯＳトランジスタ１２をオフさせるようにしてい
る。そのため、第２のプルアップ側ｎＭＯＳトランジス
タ１２は、プルダウン側ｎＭＯＳトランジスタ１３のオ
ンと同時か若しくはプルダウン側ｎＭＯＳトランジスタ
１３のオンよりも速くオフする。その結果、第２のプル
アップ側ｎＭＯＳトランジスタ１２及びプルダウン側ｎ
ＭＯＳトランジスタ１３間を流れる貫通電流をなくし
て、消費電流を低減することができる。
ＵＴのＬレベルの出力時にはインバータ２の出力信号Ｓ
１に基づいてｎＭＯＳトランジスタ３３をオンさせるこ
とにより、第２のプルアップ側ｎＭＯＳトランジスタ１
２の入力信号Ｓ３をＬレベルとし、第２のプルアップ側
ｎＭＯＳトランジスタ１２をオフさせるようにしてい
る。そのため、第２のプルアップ側ｎＭＯＳトランジス
タ１２は、プルダウン側ｎＭＯＳトランジスタ１３のオ
ンと同時か若しくはプルダウン側ｎＭＯＳトランジスタ
１３のオンよりも速くオフする。その結果、第２のプル
アップ側ｎＭＯＳトランジスタ１２及びプルダウン側ｎ
ＭＯＳトランジスタ１３間を流れる貫通電流をなくし
て、消費電流を低減することができる。
【００４９】［第２の実施の形態］次に、本発明の第２
の実施の形態の出力回路４０を図３に従って説明する。
なお、説明の便宜上、図１と同様の構成については同一
の符号を付してその説明を一部省略する。
の実施の形態の出力回路４０を図３に従って説明する。
なお、説明の便宜上、図１と同様の構成については同一
の符号を付してその説明を一部省略する。
【００５０】本形態の出力回路４０は、前記レベルシフ
ト回路６に遮断用スイッチとしてのｐＭＯＳトランジス
タ４２を付加することによりレベルシフト回路４１を構
成した点において、前記出力回路３０と異なる。
ト回路６に遮断用スイッチとしてのｐＭＯＳトランジス
タ４２を付加することによりレベルシフト回路４１を構
成した点において、前記出力回路３０と異なる。
【００５１】すわなち、ｐＭＯＳトランジスタ４２は前
記ｐＭＯＳトランジスタ１８のドレインに接続されたソ
ースと、前記ｎＭＯＳトランジスタ２３のドレインに接
続されたドレインと、前記出力信号Ｓ１を入力するゲー
トとを備える。インバータ２の出力信号Ｓ１がＬレベル
であると、ｐＭＯＳトランジスタ４２はオフしてプルア
ップ側ｎＭＯＳトランジスタ１２のゲートへの高電位電
源ＳＶCCの供給を停止する。
記ｐＭＯＳトランジスタ１８のドレインに接続されたソ
ースと、前記ｎＭＯＳトランジスタ２３のドレインに接
続されたドレインと、前記出力信号Ｓ１を入力するゲー
トとを備える。インバータ２の出力信号Ｓ１がＬレベル
であると、ｐＭＯＳトランジスタ４２はオフしてプルア
ップ側ｎＭＯＳトランジスタ１２のゲートへの高電位電
源ＳＶCCの供給を停止する。
【００５２】さて、このように構成された出力回路４０
では、前記出力回路３０と同様の作用がある。すなわ
ち、入力信号ＩＮ，ＩＮバーがそれぞれＬ，Ｈレベルに
なると、出力信号ＯＵＴはＨレベルとなり、その電圧は
電源ＶCCの電圧レベルとなる。
では、前記出力回路３０と同様の作用がある。すなわ
ち、入力信号ＩＮ，ＩＮバーがそれぞれＬ，Ｈレベルに
なると、出力信号ＯＵＴはＨレベルとなり、その電圧は
電源ＶCCの電圧レベルとなる。
【００５３】逆に、入力信号ＩＮ，ＩＮバーがそれぞれ
Ｈ，Ｌレベルになると、出力信号ＯＵＴはＬレベルとな
る。また、入力信号ＩＮバーがＬレベルになって出力信
号Ｓ１がＨレベルになると、ｐＭＯＳトランジスタ４２
がオフしてｎＭＯＳトランジスタ１２のゲートへの高電
位電源ＳＶCCの供給が停止されるとともに、ｎＭＯＳト
ランジスタ３３がオンしてｎＭＯＳトランジスタ１２の
ゲートが低電位電源Ｖ SSに接続されるため、入力信号Ｓ
３のＬレベルへの変化が速くなり、プルアップ側ｎＭＯ
Ｓトランジスタ１２がより速くオフされる。
Ｈ，Ｌレベルになると、出力信号ＯＵＴはＬレベルとな
る。また、入力信号ＩＮバーがＬレベルになって出力信
号Ｓ１がＨレベルになると、ｐＭＯＳトランジスタ４２
がオフしてｎＭＯＳトランジスタ１２のゲートへの高電
位電源ＳＶCCの供給が停止されるとともに、ｎＭＯＳト
ランジスタ３３がオンしてｎＭＯＳトランジスタ１２の
ゲートが低電位電源Ｖ SSに接続されるため、入力信号Ｓ
３のＬレベルへの変化が速くなり、プルアップ側ｎＭＯ
Ｓトランジスタ１２がより速くオフされる。
【００５４】さて、本実施の形態は、第１の実施の形態
の効果に加えて、以下の効果がある。 （１）本形態の出力回路４０は出力信号ＯＵＴのＬレベ
ルの出力時にはインバータ２のＨレベルの出力信号Ｓ１
に基づいてオフされるｐＭＯＳトランジスタ４２によっ
て第２のプルアップ側ｎＭＯＳトランジスタ１２のゲー
トへの高電位電源粕ＶCCの供給を停止するようにしてい
る。そのため、第２のプルアップ側ｎＭＯＳトランジス
タ１２はより速くオフさせて貫通電流をなくすことがで
きるとともに、第２のプルアップ側ｎＭＯＳトランジス
タ１２への高電位電源ＳＶCCの供給を停止するので、高
電位電源ＳＶCCの消費電流を抑制することができる。
の効果に加えて、以下の効果がある。 （１）本形態の出力回路４０は出力信号ＯＵＴのＬレベ
ルの出力時にはインバータ２のＨレベルの出力信号Ｓ１
に基づいてオフされるｐＭＯＳトランジスタ４２によっ
て第２のプルアップ側ｎＭＯＳトランジスタ１２のゲー
トへの高電位電源粕ＶCCの供給を停止するようにしてい
る。そのため、第２のプルアップ側ｎＭＯＳトランジス
タ１２はより速くオフさせて貫通電流をなくすことがで
きるとともに、第２のプルアップ側ｎＭＯＳトランジス
タ１２への高電位電源ＳＶCCの供給を停止するので、高
電位電源ＳＶCCの消費電流を抑制することができる。
【００５５】なお、本発明は次のように任意に変更して
具体化することも可能である。 （１）上記各実施の形態では、外部から高電位電源ＶCC
を供給し、高電位電源ＳＶCCは電源ＶCCを内部昇圧した
出力回路に具体化したが、外部から高電位電源ＳＶCCを
供給し、高電位電源ＶCCは電源ＳＶCCを内部降圧したも
のとした出力回路に具体化してもよい。
具体化することも可能である。 （１）上記各実施の形態では、外部から高電位電源ＶCC
を供給し、高電位電源ＳＶCCは電源ＶCCを内部昇圧した
出力回路に具体化したが、外部から高電位電源ＳＶCCを
供給し、高電位電源ＶCCは電源ＳＶCCを内部降圧したも
のとした出力回路に具体化してもよい。
【００５６】
【発明の効果】以上詳述したように、本発明は、負荷駆
動能力を確保して出力回路の高速化を維持しつつ、貫通
電流をなくして消費電流を低減することができる。
動能力を確保して出力回路の高速化を維持しつつ、貫通
電流をなくして消費電流を低減することができる。
【図１】第１の実施の形態の出力回路を示す回路図
【図２】図１の出力回路の作用を示す波形図
【図３】第２の実施の形態の出力回路を示す回路図
【図４】従来の出力回路を示す回路図
【図５】図４の出力回路の作用を示す波形図
６ レベルシフト回路 １１ 第１のプルアップ側ｎＭＯＳトランジスタ １２ 第２のプルアップ側ｎＭＯＳトランジスタ １３ プルダウン側ｎＭＯＳトランジスタ ３１ オフ用スイッチ ３３ オフ用スイッチとしてのｎＭＯＳトランジスタ ４２ 遮断用スイッチとしてのｐＭＯＳトランジスタ ＩＮ 第２の入力信号 ＩＮバー 第１の入力信号 ＯＵＴ 出力信号 Ｓ３ 第３の入力信号 ＳＶCC 第２の高電位電源 Ｔｏ 出力端子 ＶCC 第１の高電位電源 ＶSS 低電位電源
Claims (2)
- 【請求項１】 出力端子と、 第１の高電位電源と前記出力端子との間に接続され、か
つ、第１の入力信号に基づいて駆動される第１のプルア
ップ側ｎＭＯＳトランジスタと、 低電位電源と前記出力端子との間に接続され、かつ、前
記第１の入力信号と相補となる第２の入力信号に基づい
て駆動されるプルダウン側ｎＭＯＳトランジスタと、 前記第１の高電位電源よりも電圧値の高い第２の高電位
電源が動作電源として供給され、かつ、前記第１のプル
アップ側ｎＭＯＳトランジスタをオンさせる第１の入力
信号の電圧を前記第２の高電位電源の電圧の第３の入力
信号に変換するためのレベルシフト回路と、 前記第１の高電位電源と前記出力端子との間において前
記第１のプルアップ側ｎＭＯＳトランジスタと並列に接
続され、かつ、前記第３の入力信号に基づいて駆動され
る第２のプルアップ側ｎＭＯＳトランジスタと を備え、前記出力端子からＨレベル若しくはＬレベルの
出力信号を出力する出力回路であって、 前記第２のプルアップ側ｎＭＯＳトランジスタのゲート
と前記低電位電源との間には、前記第２の入力信号に基
づいて前記プルダウン側ｎＭＯＳトランジスタと同時に
オンされて、前記プルアップ側ｎＭＯＳトランジスタの
ゲート電圧を前記低電位電源の電圧まで引き下げること
により前記第２のプルアップ側ｎＭＯＳトランジスタを
オフさせるためのオフ用スイッチを設けた出力回路。 - 【請求項２】 前記レベルシフト回路と前記第２のプル
アップ側ｎＭＯＳトランジスタのゲートとの間に接続さ
れ、かつ、前記第２の入力信号に基づいてオフされて、
前記第２のプルアップ側ｎＭＯＳトランジスタへの前記
第２の高電位電源の供給を停止させるための遮断用スイ
ッチを備える請求項１に記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7295321A JPH09139663A (ja) | 1995-11-14 | 1995-11-14 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7295321A JPH09139663A (ja) | 1995-11-14 | 1995-11-14 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139663A true JPH09139663A (ja) | 1997-05-27 |
Family
ID=17819108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7295321A Withdrawn JPH09139663A (ja) | 1995-11-14 | 1995-11-14 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139663A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19834957A1 (de) * | 1998-01-26 | 1999-07-29 | Mitsubishi Electric Corp | Halbleitervorrichtung |
| US6700429B2 (en) | 2001-08-31 | 2004-03-02 | Renesas Technology Corporation | Semiconductor device |
| KR100449950B1 (ko) * | 2002-07-19 | 2004-09-30 | 주식회사 하이닉스반도체 | 부하구동력 가변형 증폭회로 |
| JP2009060676A (ja) * | 2001-12-13 | 2009-03-19 | Xilinx Inc | 低電圧での能力を備えた高速出力回路 |
| US8994412B2 (en) | 2012-06-27 | 2015-03-31 | Samsung Electronics Co., Ltd. | Output driver for high voltage and wide range voltage operation and data output driving circuit using the same |
-
1995
- 1995-11-14 JP JP7295321A patent/JPH09139663A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6985022B2 (en) | 2001-08-31 | 2006-01-10 | Renesas Technology Corp. | Semiconductor device |
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| US8994412B2 (en) | 2012-06-27 | 2015-03-31 | Samsung Electronics Co., Ltd. | Output driver for high voltage and wide range voltage operation and data output driving circuit using the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030204 |