JP4454830B2 - シーケンス回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、シーケンス回路に係り、特に、電源回路の起動を制御するシーケンス回路に関する。
【0002】
【従来の技術】
例えば積層セルキャパシタ及びネガティブワードラインリセット方式を用いる半導体装置は、内部降圧電源から複数の電源を生成し利用している。この内部降圧電源から複数の電源を生成する電源回路は、図1に示すシーケンス回路により起動を制御される。
【0003】
図1は、電源回路の起動を制御するシーケンス回路1の一例の構成図を示す。図1のシーケンス回路1は、ビット線電源電位Vbl及びセルプレート電源電位Vcpを生成するVbl/Vcp生成部11と、負電源電位Vnnを生成するVnn生成部12とを含む電源回路の起動を制御するもので、内部降圧電源電位Viiを検出するVii電位検出部10と、Vnn生成部12などの電源電位生成部の起動順序を制御するシーケンサ13とを含むように構成される。なお、シーケンサ13は、起動順序を制御する電源電位生成部の数に応じてシーケンサ13−1,シーケンサ13−2,・・・を含む。
【0004】
まず、シーケンサ13は、起動初期にリセットされる。Vii電位検出部10は内部降圧電源電位Viiを検出し、内部降圧電源電位Viiが所定の電位まで上昇すると信号Vii_okをシーケンサ13−1に供給する。シーケンサ13−1は信号Vii_okが供給されると、信号actをVbl/Vcp生成部11およびVnn生成部12に供給する。
【0005】
Vbl/Vcp生成部11は信号actが供給されると、ビット線電源電位Vbl及びセルプレート電源電位Vcpの生成を開始する。また、Vnn生成部12は信号actが供給されると、負電源電位Vnnの生成を開始する。Vnn生成部12は負電源電位Vnnが所定の電位まで上昇すると、信号Vnn_okをシーケンサ13−1に供給する。すると、シーケンサ13−1は信号Sq.1_okをシーケンサ13−2に供給していた。
【0006】
このように、従来のシーケンス回路は、Vbl/Vcp生成部11とVnn生成部12とを同時に動作させていた。
【0007】
【発明が解決しようとする課題】
図2は、ワード線とビット線およびセルプレートとの容量結合の一例について説明する図を示す。積層セルキャパシタにおいて、ワード線WLは、ビット線BLおよびセルプレートCPと大きな容量で結合する。なお、ワード線を不活性時に負電位にリセットするネガティブワードラインリセット方式は、負電源電位Vnnが必要となる。
【0008】
起動時、ワード線WL,ビット線BL,セルプレートCPの電位は、それぞれ負電源電位Vnn,ビット線電源電位Vbl,セルプレート電源電位Vcpに設定される為、ワード線WLとビット線BLおよびセルプレートCPとが強く容量結合することになる。
【0009】
図3は、電源起動時の負電源電位Vnn,ビット線電源電位Vbl,セルプレート電源電位Vcpの電位変化の一例について説明する図を示す。図3中、電源起動時にビット線電源電位Vbl,セルプレート電源電位Vcpの電位が立ち上がると、Vnn生成部12が動作していたとしても負電源電位Vnnが一定期間上昇してしまう。このように、上昇した負電源電位VnnをVnn生成部12によって引き下げる必要が生じる為、起動時間が長くなるという問題があった。
【0010】
さらに、負電源電位Vnnの上昇により図4に示すような貫通電流やラッチアップを引き起こす可能性があるという問題があった。図4は、ワード線駆動回路の一例の図を示す。ネガティブワードラインリセット方式では、サブワード線の電位を引き下げるとき、一時的に接地電位Vssに引き下げてから負電源電位Vnnに引き下げている。
【0011】
電源起動時において、そのサブワード線を接地電位Vssに引き下げるドライバであるNMOSトランジスタ15は、ゲートが負電源電位Vnn,ソースが接地電位Vss,ドレインが内部降圧電源電位Viiに接続されており、負電源電位Vnnの上昇により内部降圧電源電位Viiから接地電位Vssへの貫通電流が生じていた。例えば128Mビットのチップ全体では、数十mAの貫通電流が生じる計算となる。
【0012】
本発明は、上記の点に鑑みなされたもので、電源起動時に、ワード線をリセットするための負電源電位の上昇を避けることができ、これにより消費電流を減少させることが可能なシーケンス回路を提供することを目的とする。
【0013】
【課題を解決するための手段】
そこで、上記課題を解決するため、本発明は、内部電源電圧が第1の所定電位になったことを検出する第1電位検出部と、前記検出に基づいてビット線電源電位とセルプレート電源電位との生成を開始する電源生成部と、前記ビット線電源電位と前記セルプレート電源電位とが第2の所定電位になったことを検出する第2電位検出部と、前記第2電位検出部による検出に基づいて前記ビット線電源電位と前記セルプレート電源電位とが第2の所定電位になったことを示す第1制御信号を出力する第1回路と、前記第1制御信号に基づいて負電源電位(Vnn)を第3の所定電位にクランプすることを停止するクランプ部と、前記第1制御信号に基づいて前記負電源電位(Vnn)の生成開始を指示する第2制御信号を出力する第2回路と、前記第2制御信号に基づいて前記負電源電位(Vnn)の生成を開始する負電源生成部とを含むことを特徴とするシーケンス回路とした。ワード線に接続されるメモリセルに供給する所定の電源電圧が所定の電位に達するまでは、ワード線を所定電位(例えば、グランドレベル)にクランプするので、ワード線をリセットするための負電源電圧の上昇を避けることができ、この結果消費電力を減少させることができる。
【0014】
【発明の実施の形態】
次に、本発明の実施例について図面に基づいて説明する。図5は、本発明のシーケンス回路20の一実施例の構成図を示す。図5のシーケンス回路20は、ビット線電源電位Vbl及びセルプレート電源電位Vcpを生成するVbl/Vcp生成部22と、負電源電位Vnnを生成するVnn生成部25とを有する電源回路の起動順序を制御するするものである。シーケンス回路20は、
内部降圧電源電位Viiを検出するVii電位検出部21と,ビット線電源電位Vbl及びセルプレート電源電位Vcpを検出するVbl/Vcp電位検出部23と,負電源電位Vnnを接地電位VssにクランプするVnnクランプ部24と,Vbl/Vcp生成部22,Vnn生成部25などの電源電位生成部の起動順序を制御するシーケンサ26とを含むように構成される。なお、シーケンサ26は、起動順序を制御する電源電位生成部の数に応じてシーケンサ26−1,シーケンサ26−2,・・・を含む。
【0015】
以下、図6のタイミング図を参照しつつ、図5のシーケンス回路20の動作について説明していく。図6は、本発明のシーケンス回路20の一例のタイミング図を示す。
【0016】
Vii電位検出部21及びVnnクランプ部24は図6(A)に示すような内部降圧電源電位Viiが供給されている。Vii電位検出部21は内部降圧電源電位Viiを検出し、内部降圧電源電位Viiが所定の電位まで上昇すると図6(B)に示すようなハイレベルの信号Vii_okをシーケンサ26−1に供給する。
【0017】
シーケンサ26−1はハイレベルの信号Vii_okが供給されると、図6(C)に示すようなハイレベルの信号Vbl/Vcp_actをVbl/Vcp生成部22に供給する。Vbl/Vcp生成部22はハイレベルの信号Vbl/Vcp_actが供給されると、図6(D)に示すようなビット線電源電位Vbl及びセルプレート電源電位Vcpの生成を開始する。Vbl/Vcp生成部22は、生成したビット線電源電位Vbl及びセルプレート電源電位VcpをVbl/Vcp電位検出部23に供給する。
【0018】
Vbl/Vcp電位検出部23はビット線電源電位Vbl及びセルプレート電源電位Vcpを検出し、ビット線電源電位Vbl及びセルプレート電源電位Vcpが所定の電位まで上昇すると図6(E)に示すようなハイレベルの信号Vbl/Vcp_okをシーケンサ26−1に供給する。すると、シーケンサ26−1は図6(F)に示すようなハイレベルの信号Sq.1_okをシーケンサ26−2及びVnnクランプ部24に供給する。
【0019】
シーケンサ26−2はハイレベルの信号Sq.1_okが供給されると、図6(G)に示すようなハイレベルの信号Vnn_actをVnn生成部25に供給する。Vnn生成部25はハイレベルの信号Vnn_actが供給されると、図6(H)に示すような負電源電位Vnnの生成を開始する。
【0020】
なお、Vnnクランプ部24はハイレベルの信号Sq.1_okが供給されるまで図6(H)に示すように負電源電位Vnnを接地電位Vssにクランプしておく。ハイレベルの信号Sq.1_okが供給されると、Vnnクランプ部24はビット線電源電位Vbl及びセルプレート電源電位Vcpが所定の電位まで上昇したと判定してクランプ動作を停止する。
【0021】
Vnn生成部25は図6(H)に示すように負電源電位Vnnを所定の電位に引き下げると、図6(I)に示すようなハイレベルの信号Vnn_okをシーケンサ26−2に供給する。すると、シーケンサ26−2は図6(J)に示すようなハイレベルの信号Sq.2_okを後段のシーケンサに供給する。前述した手順によりすべての電源起動が終了すると、Vbl/Vcp電位検出部23は図6(K)に示すようなハイレベルの信号stopが供給され、Vbl/Vcp電位検出動作を停止する。電源起動が終了した後、Vbl/Vcp電位検出動作を停止することにより、消費電力の低減を図ることができる。
【0022】
このように、本発明のシーケンス回路20は、ビット線電源電位Vbl及びセルプレート電源電位Vcpが所定の電位に上昇するまで負電源電位Vnnを接地電位Vssにクランプしておく。したがって、負電源電位Vnnがビット線電源電位Vbl,セルプレート電源電位Vcpの電位が立ち上がりと共に上昇することを回避することができ、負電源電位Vnnを所定の電位に引き下げるまでの時間を短縮でき、電源回路の起動時間を短縮することが可能である。
【0023】
図7は、Vii電位検出部21の一例の構成図を示す。図7のVii電位検出部21は、N形チャネルMOSトランジスタ(以下、NMOSトランジスタという)m01と,P形チャネルMOSトランジスタ(以下、PMOSトランジスタという)m02,m03と,抵抗R1と,インバータinv01とを含む。
【0024】
図6(A)に示すような内部降圧電源電位Viiの電位が上昇すると、PMOSトランジスタm02を介して抵抗R1に電流が流れ始め、ノードn01の電位が抵抗Rに流れる電流に応じて上昇する。内部降圧電源電位Viiが所定の電位まで上昇するとノードn01の電位がハイレベルとなり、ノードn01にゲート端子が接続されているNMOSトランジスタm01はONされる。NMOSトランジスタm01がONされるとノードn02の電位がローレベルとなり、インバータinv01の出力が図6(B)に示すようにハイレベルとなる。
【0025】
このように、Vii電位検出部21は内部降圧電源電位Viiを検出し、内部降圧電源電位Viiが所定の電位まで上昇するとハイレベルの信号Vii_okを出力することができる。なお、内部降圧電源電位Viiを検出できる回路であれば、他の回路であってもよい。
【0026】
図8は、シーケンサの一例の構成図を示す。図8のシーケンサ26−1は、インバータinv02,inv03と、NOR回路nor01,nor02とを含む。図6(B)に示すようなハイレベルの信号Vii_okが供給されると、インバータinv02の出力はローレベルとなる。
【0027】
インバータinv02の出力がローレベルとなると、インバータinv03は図6(C)に示すようなハイレベルの信号Vbl/Vcp_actをVbl/Vcp生成部22に供給することができる。Vbl/Vcp生成部22はハイレベルの信号Vbl/Vcp_actが供給されると、ビット線電源電位Vbl及びセルプレート電源電位Vcpの生成を開始する。
【0028】
ビット線電源電位Vbl及びセルプレート電源電位Vcpが所定の電位まで上昇すると図6(E)に示すようなハイレベルの信号Vbl/Vcp_okがVbl/Vcp電位検出部23から供給されると、NOR回路nor02の出力はローレベルとなる。NOR回路nor01は一方の入力端子にインバータinv02からローレベルの信号が供給され、他方の入力端子にNOR回路nor02からローレベルの信号が供給されるため、図6(F)に示すようなハイレベルの信号Sq.1_okを出力する。なお、シーケンサ26−1について説明したが、他のシーケンサについても同様に構成できる。
【0029】
このように、シーケンサ26−1は、Vbl/Vcp生成部22から出力されるビット線電源電位Vbl及びセルプレート電源電位Vcpが所定の電位まで上昇した後で次段のシーケンサ26−2に信号Sq.1_okを供給することで、Vbl/Vcp生成部22等の電源電位生成部の起動順序を制御することができる。
【0030】
図9は、Vnnクランプ部24の一例の構成図を示す。図9のVnnクランプ部24は、NMOSトランジスタm04,m07,m08と,PMOSトランジスタm05,m06と,インバータinv04とを含む。図6(F)に示すような信号Sq.1_okがローレベルの場合、NMOSトランジスタm04,m08と,PMOSトランジスタm06とがONであり、NMOSトランジスタm07と,PMOSトランジスタm05とがOFFである。したがって、信号Sq.1_okがローレベルの場合、負電源電位Vnnと接地電位Vssとが低抵抗で接続され、負電源電位Vnnが接地電位Vssにクランプされる。
【0031】
一方、図6(F)に示すような信号Sq.1_okがハイレベルの場合、NMOSトランジスタm04,m08と,PMOSトランジスタm06とがOFFであり、NMOSトランジスタm07と,PMOSトランジスタm05とがONである。したがって、信号Sq.1_okがハイレベルの場合、負電源電位Vnnと接地電位Vssとが低抵抗で接続された状態が解除され、クランプが解除される。
【0032】
このように、ビット線電源電位Vbl及びセルプレート電源電位Vcpが所定の電位に上昇するまで負電源電位Vnnを接地電位Vssにクランプしておくことができ、ビット線電源電位Vbl,セルプレート電源電位Vcpの電位の立ち上がりと共に負電源電位Vnnが上昇することを回避することが可能である。
【0033】
図10は、Vbl/Vcp生成部22及びVbl/Vcp電位検出部23の一例の構成図を示す。図10のVbl/Vcp生成部22は、NMOSトランジスタm9〜m11と,PMOSトランジスタm13〜m15と,センスアンプ30,31と,抵抗R2〜R5とを含む。また、Vbl/Vcp電位検出部23は、NMOSトランジスタm12と,PMOSトランジスタm16と,インバータinv05と,センスアンプ32とを含む。
【0034】
なお、Vbl/Vcp生成部22とVbl/Vcp電位検出部23とは一つにまとめて構成してもよい。また、Vbl/Vcp生成部22はプッシュプル型の構成となっているが、他の中間電位を生成する方法であってもよい。
【0035】
図6(C)に示すようなハイレベルの信号Vbl/Vcp_actがシーケンサ26−1から供給されるとき、内部降圧電源電位Viiは既に所定の電位まで上昇している。したがって、抵抗R2〜R5で抵抗分圧された電位が出力されている。また、図6(C)に示すようなハイレベルの信号Vbl/Vcp_actがシーケンサ26−1から供給されるとき、Vbl/Vcp生成部22はその抵抗分圧された電位に応じてビット線電源電位Vbl及びセルプレート電源電位Vcpを出力する。
【0036】
Vbl/Vcp生成部22は、抵抗分圧された電位とビット線電源電位Vbl及びセルプレート電源電位Vcpとをセンスアンプ32で比較することにより、ビット線電源電位Vbl及びセルプレート電源電位Vcpが所定の電位より高くなった場合に図6(E)に示すようなハイレベルの信号Vbl/Vcp_okを出力することができる。また、Vbl/Vcp電位検出部23がVbl電位検出部及びVcp電位検出部で構成される場合、信号Vbl_ok及び信号Vcp_okの論理積を取ることもできる。
【0037】
Vbl/Vcp電位検出部23は、図6(K)に示すようなハイレベルの信号stopがインバータinv05に供給されると、PMOSトランジスタm16がONされる一方、NMOSトランジスタm12がOFFされる。したがって、信号Vbl/Vcp_okはハイレベルで固定される。また、センスアンプ32の電流源にNMOSトランジスタm12が接続されている為、センスアンプ32の消費電力を削減することが可能である。
【0038】
図11は、本発明のシーケンス回路の他の実施例の構成図を示す。図11のシーケンス回路40は、図5のシーケンサ26−1及びVbl/Vcp電位検出部23がモニタ部41に置き換えられている点が図5のシーケンス回路20と異なっている。以下、図11のシーケンス回路40について図5との相違点を中心に説明する。
【0039】
モニタ部41のPMOSトランジスタm18及びNMOSトランジスタm19は、Vii電位検出部21から図6(B)に示すような信号Vii_okが供給される。また、モニタ部41のNMOSトランジスタm20は、Vbl/Vcp生成部22から図6(D)に示すようなビット線電源電位Vbl及びセルプレート電源電位Vcpが供給される。
【0040】
信号Vii_okがローレベルのとき、PMOSトランジスタm18がON,NMOSトランジスタm19がOFFとなる。したがって、ノードn03の電位がハイレベルとなり、インバータinv06の出力がローレベルとなる。したがって、シーケンサ26−2に供給される信号Sq.1_okはローレベルのままである。
【0041】
信号Vii_okがハイレベルとなると、PMOSトランジスタm18がOFF,NMOSトランジスタm19がONとなる。また、ビット線電源電位Vbl及びセルプレート電源電位Vcpが所定の電位まで上昇すると、NMOSトランジスタm20がONとなる。したがって、ノードn03の電位がローレベルとなり、インバータinv06の出力がハイレベルとなる。
【0042】
このように、モニタ部41は、図5のシーケンサ26−1及びVbl/Vcp電位検出部23と同様な効果を有している。なお、NMOSトランジスタm20の閾値は、ビット線電源電位Vbl及びセルプレート電源電位Vcpより小さいものとする。また、PMOSトランジスタm17はノードn04が不定になるのを防いでいる。
【0043】
以上のように前述したシーケンス回路は、例えば図12に示すように半導体装置に用いることができる。図12は、本発明のシーケンス回路を用いた一実施例の半導体装置50を示す。
【0044】
図12の半導体装置50は、電源回路51と,周辺回路52と,DRAMコア53とを有する。半導体装置50は、電源回路51を利用して内部降圧電源電位Viiから負電源電位Vnn,ビット線電源電位Vbl,セルプレート電源電位Vcpなどの電源を生成し利用する。本発明のシーケンス回路20,40は例えば電源回路51に組み込まれて利用される。
【0045】
例えば、Vii電位検出部21,Vbl/Vcp電位検出部23,Vnnクランプ部24,シーケンサ26は起動回路54に含ませることができる。また、Vbl/Vcp生成部22,Vnn生成部25は各種生成回路55に含ませることができる。
【0046】
以上、本発明の実施例を説明した。シーケンサ26−1は、ビット線電源電位Vblとセルプレート電源電位Vcpのいずれかが対応する所定のレベルに達した時に信号Sq.1_okを出力する構成であっても良い。
【0047】
なお、特許請求の範囲の記載において、第1の回路及び検出回路はVbl/Vcp電位検出部23に相当し、第2の回路はVnnクランプ回路24に相当し、第3の回路はシーケンサ26に相当する。
【0048】
【発明の効果】
上述の如く、本発明によれば、ワード線を所定電位(例えば、グランドレベル)にクランプするので、ワード線をリセットするための負電源電圧の上昇を避け、この結果消費電力を減少させることができる。
【0049】
【図面の簡単な説明】
【図1】電源回路の起動を制御するシーケンス回路の一例の構成図である。
【図2】ワード線とビット線およびセルプレートとの容量結合の一例について説明する図である。
【図3】電源起動時の負電源電位Vnn,ビット線電源電位Vbl,セルプレート電源電位Vcpの電位変化の一例について説明する図である。
【図4】ワード線駆動回路の一例の図である。
【図5】本発明のシーケンス回路の一実施例の構成図である。
【図6】本発明のシーケンス回路の一例のタイミング図である。
【図7】Vii電位検出部の一例の構成図である。
【図8】シーケンサの一例の構成図である。
【図9】Vnnクランプ部の一例の構成図である。
【図10】Vbl/Vcp生成部及びVbl/Vcp電位検出部の一例の構成図である。
【図11】本発明のシーケンス回路の他の実施例の構成図である。
【図12】本発明のシーケンス回路を用いた一実施例の半導体装置である。
【符号の説明】
20 シーケンス回路
21 Vii電位検出部
22 Vbl/Vcp生成部
23 Vbl/Vcp電位検出部
24 Vnnクランプ部
25 Vnn生成部
26,26−1,26−2 シーケンサ
30〜32 センスアンプ
41 モニタ部
50 半導体装置
51 電源回路
52 周辺回路
53 DRAMコア
54 起動回路
55 各種生成回路
m01〜m20 MOSトランジスタ
n01〜n04 ノード
R1〜R5 抵抗
inv01〜inv06 インバータ
nor01,nor02 NOR回路
Claims (3)
- 内部電源電圧が第1の所定電位になったことを検出する第1電位検出部と、
前記検出に基づいてビット線電源電位とセルプレート電源電位との生成を開始する電源生成部と、
前記ビット線電源電位と前記セルプレート電源電位とが第2の所定電位になったことを検出する第2電位検出部と、
前記第2電位検出部による検出に基づいて前記ビット線電源電位と前記セルプレート電源電位とが第2の所定電位になったことを示す第1制御信号を出力する第1回路と、
前記第1制御信号に基づいて負電源電位(Vnn)を第3の所定電位にクランプすることを停止するクランプ部と、
前記第1制御信号に基づいて前記負電源電位(Vnn)の生成開始を指示する第2制御信号を出力する第2回路と、
前記第2制御信号に基づいて前記負電源電位(Vnn)の生成を開始する負電源生成部と
を含むことを特徴とするシーケンス回路。 - 前記第1回路は、前記ビット線電源電位と前記セルプレート電源電位とが立ち上がった後に前記第2電位検出部を不活性化すること
を特徴とする請求項1記載のシーケンス回路。 - 前記第2電位検出部による検出に基づいて、前記第2電位検出部を不活性化すること
を特徴とする請求項1又は2記載のシーケンス回路。
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