KR20020035464A - 시퀀스 회로 및 반도체 장치 - Google Patents

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Abstract

본 발명은 전원 기동시에 워드선을 리셋하기 위한 부전원 전위의 상승을 피하고, 소비 전류를 감소시킬 수 있는 시퀀스 회로 및 그 시퀀스 회로를 이용하는 반도체 장치를 제공하는 것을 목적으로 한다.
비선택시에 부전위로 리셋되는 워드선을 갖는 반도체 장치에 있어서, 전원 기동시, 워드선에 접속되는 메모리 셀에 공급하는 소정 전원 전압이 소정 전위에 도달할 때까지는, 워드선을 소정 전위로 클램프하는 시퀀스 회로(23, 24, 26)를 구비한다.

Description

시퀀스 회로 및 반도체 장치{SEQUENCE CIRCUIT AND SEMICONDUCTOR DEVICE USING SEQUENCE CIRCUIT}
본 발명은 시퀀스 회로 및 반도체 장치에 관한 것으로, 특히 전원 회로의 기동을 제어하는 시퀀스 회로 및 그 시퀀스 회로를 이용하는 반도체 장치에 관한 것이다.
예컨대 적층 셀 커패시터 및 네가티브 워드 라인 리셋 방식을 이용하는 반도체 장치는 내부 강압 전원으로부터 복수의 전원을 생성하여 이용하고 있다. 이 내부 강압 전원으로부터 복수의 전원을 생성하는 전원 회로는 도 1에 도시된 시퀀스 회로에 의해 기동이 제어된다.
도 1은 전원 회로의 기동을 제어하는 시퀀스 회로(1)의 일례의 구성도를 나타낸다. 도 1의 시퀀스 회로(1)는 비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)를 생성하는 Vbl/Vcp 생성부(11)와, 부전원 전위(Vnn)를 생성하는 Vnn 생성부(12)를 포함하는 전원 회로의 기동을 제어하는 것으로, 내부 강압 전원 전위(Vii)를 검출하는 Vii 전위 검출부(10)와, Vnn 생성부(12) 등의 전원 전위 생성부의 기동 순서를 제어하는 시퀀서(13)를 포함하도록 구성된다. 또, 시퀀서(13)는 기동 순서를 제어하는 전원 전위 생성부의 수에 따라 시퀀서(13-1), 시퀀서(13-2), ···를 포함한다.
우선, 시퀀서(13)는 기동 초기에 리셋된다. Vii 전위 검출부(10)는 내부 강압 전원 전위(Vii)를 검출하고, 내부 강압 전원 전위(Vii)가 소정 전위까지 상승하면 신호(Vii_ok)를 시퀀서(13-1)에 공급한다. 시퀀서(13-1)는 신호(Vii_ok)가 공급되면, 신호(act)를 Vbl/Vcp 생성부(11) 및 Vnn 생성부(12)에 공급한다.
Vbl/Vcp 생성부(11)는 신호(act)가 공급되면, 비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)의 생성을 개시한다. 또한, Vnn 생성부(12)는 신호(act)가 공급되면, 부전원 전위(Vnn)의 생성을 개시한다. Vnn 생성부(12)는 부전원 전위(Vnn)가 소정 전위까지 상승하면, 신호(Vnn_ok)를 시퀀서(13-1)에 공급한다. 그렇게 하면, 시퀀서(13-1)는 신호(Sq.1_ok)를 시퀀서(13-2)에 공급하게 된다.
이와 같이, 종래의 시퀀스 회로는 Vbl/Vcp 생성부(11)와 Vnn 생성부(12)를 동시에 동작시키고 있었다.
도 2는 워드선과 비트선 및 셀 플레이트와의 용량 결합의 일례에 대해서 설명하는 도면을 나타낸다. 적층 셀 커패시터에 있어서, 워드선(WL)은 비트선(BL) 및 셀 플레이트(CP)와 큰 용량으로 결합한다. 또, 워드선을 불활성시에 부전위로 리셋시키는 네가티브 워드 라인 리셋 방식은 부전원 전위(Vnn)가 필요하게 된다.
기동시, 워드선(WL), 비트선(BL), 셀 플레이트(CP)의 전위는 각각 부전원 전위(Vnn), 비트선 전원 전위(Vbl), 셀 플레이트 전원 전위(Vcp)로 설정되기 때문에, 워드선(WL)과 비트선(BL) 및 셀 플레이트(CP)가 강하게 용량 결합하게 된다.
도 3은 전원 기동시의 부전원 전위(Vnn), 비트선 전원 전위(Vbl), 셀 플레이트 전원 전위(Vcp)의 전위 변화의 일례에 대해서 설명하는 도면을 나타낸다. 도 3 중, 전원 기동시에 비트선 전원 전위(Vbl), 셀 플레이트 전원 전위(Vcp)의 전위가일어나면, Vnn 생성부(12)가 동작하고 있었다고 해도 부전원 전위(Vnn)가 일정 기간 상승해 버린다. 이와 같이, 상승한 부전원 전위(Vnn)를 Vnn 생성부(12)에 의해 하강시킬 필요가 발생하기 때문에, 기동 시간이 길어진다고 하는 문제가 있었다.
또한, 부전원 전위(Vnn)의 상승에 의해 도 4에 도시된 바와 같은 관통 전류나 래치 업을 일으킬 가능성이 있다고 하는 문제가 있었다. 도 4는 워드선 구동 회로의 일례의 도면을 나타낸다. 네가티브 워드 라인 리셋 방식에서는, 서브 워드선의 전위를 끌어내릴 때, 일시적으로 접지 전위(Vss)로 끌어내리고 나서 부전원 전위(Vnn)로 끌어내리고 있다.
전원 기동시에 있어서, 그 서브 워드선을 접지 전위(Vss)로 끌어내리는 드라이버인 NMOS 트랜지스터(15)는 게이트가 부전원 전위(Vnn), 소스가 접지 전위(Vss), 드레인이 내부 강압 전원 전위(Vii)에 접속되어 있고, 부전원 전위(Vnn)의 상승에 의해 내부 강압 전원 전위(Vii)로부터 접지 전위(Vss)로의 관통 전류가 발생하고 있었다. 예컨대 128 M비트의 칩 전체에서는, 수십 mA의 관통 전류가 발생하게 된다.
본 발명은 상기한 문제점을 감안하여 이루어진 것으로, 전원 기동시에 워드선을 리셋하기 위한 부전원 전위의 상승을 피할 수 있고, 이에 따라 소비전류를 감소시킬 수 있는 시퀀스 회로 및 그 시퀀스 회로를 이용하는 반도체 장치를 제공하는 것을 목적으로 한다.
도 1은 전원 회로의 기동을 제어하는 시퀀스 회로의 일례의 구성도.
도 2는 워드선과 비트선 및 셀 플레이트와의 용량 결합의 일례에 대해서 설명한 도면.
도 3은 전원 기동시의 부전원 전위(Vnn), 비트선 전원 전위(Vbl), 셀 플레이트 전원 전위(Vcp)의 전위 변화의 일례에 대해서 설명한 도면.
도 4는 워드선 구동 회로의 일례의 도면.
도 5는 본 발명의 시퀀스 회로의 일 실시예의 구성도.
도 6은 본 발명의 시퀀스 회로의 일례의 타이밍도.
도 7은 Vii 전위 검출부의 일례의 구성도.
도 8은 시퀀서의 일례의 구성도.
도 9는 Vnn 클램프부의 일례의 구성도.
도 10은 Vbl/Vcp 생성부 및 Vbl/Vcp 전위 검출부의 일례의 구성도.
도 11은 본 발명의 시퀀스 회로의 다른 실시예의 구성도.
도 12는 본 발명의 시퀀스 회로를 이용한 일 실시예의 반도체 장치.
〈도면의 주요부분에 대한 부호의 설명〉
20 : 시퀀스 회로
21 : Vii 전위 검출부
22 : Vbl/Vcp 생성부
23 : Vbl/Vcp 전위 검출부
24 : Vnn 클램프부
25 : Vnn 생성부
26, 26-1, 26-2 : 시퀀서
30∼32 : 센스 앰프
41 : 모니터부
50 : 반도체 장치
51 : 전원 회로
52 : 주변 회로
53 : DRAM 코어
54 : 기동 회로
55 : 각종 생성 회로
m01∼m20 : MOS 트랜지스터
n01∼n04 : 노드
R1∼R5 : 저항
inv01∼inv06 : 인버터
nor01, nor02 : NOR 회로
그래서, 상기 과제를 해결하기 위해서 본 발명은 비선택시에 부전위로 리셋되는 워드선을 갖는 반도체 장치에 있어서, 전원 기동시, 워드선에 접속되는 메모리 셀에 공급하는 소정 전원 전압이 소정 전위에 도달할 때까지는, 워드선을 소정 전위로 클램프하는 시퀀스 회로를 구비하는 구성으로 하였다. 전원 기동시, 워드선에 접속되는 메모리 셀에 공급하는 소정 전원 전압이 소정 전위에 도달할 때까지는 워드선을 소정 전위(예컨대, 접지 레벨)로 클램프하기 때문에, 워드선을 리셋하기 위한 부전원 전압의 상승을 피할 수 있고, 이 결과 소비 전력을 감소시킬 수 있다.
다음에, 본 발명의 실시예에 대해서 도면에 기초하여 설명한다. 도 5는 본 발명의 시퀀스 회로(20)의 일실시예의 구성도를 나타낸다. 도 5의 시퀀스 회로(20)는 비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)를 생성하는 Vbl/Vcp 생성부(22)와, 부전원 전위(Vnn)를 생성하는 Vnn 생성부(25)를 갖는 전원 회로의 기동 순서를 제어하는 것이다. 시퀀스 회로(20)는 내부 강압 전원 전위(Vii)를 검출하는 Vii 전위 검출부(21)와, 비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)를 검출하는 Vbl/Vcp 전위 검출부(23)와, 부전원 전위(Vnn)를 접지 전위(Vss)로 클램프하는 Vnn 클램프부(24)와, Vbl/Vcp 생성부(22), Vnn 생성부(25) 등의 전원 전위 생성부의 기동 순서를 제어하는 시퀀서(26)를 포함하도록 구성된다. 또, 시퀀서(26)는 기동 순서를 제어하는 전원 전위 생성부의 수에 따라 시퀀서(26-1), 시퀀서(26-2), ···를 포함한다.
이하, 도 6의 타이밍도를 참조하면서, 도 5의 시퀀스 회로(20)의 동작에 대해서 설명한다. 도 6은 본 발명의 시퀀스 회로(20)의 일례의 타이밍도를 나타낸다.
Vii 전위 검출부(21) 및 Vnn 클램프부(24)는 도 6(A)에 도시된 바와 같은 내부 강압 전원 전위(Vii)가 공급되어 있다. Vii 전위 검출부(21)는 내부 강압 전원 전위(Vii)를 검출하고, 내부 강압 전원 전위(Vii)가 소정 전위까지 상승하면 도 6(B)에 도시된 바와 같은 하이 레벨의 신호(Vii_ok)를 시퀀서(26-1)에 공급한다.
시퀀서(26-1)는 하이 레벨의 신호(Vii_ok)가 공급되면, 도 6(C)에 도시된 바와 같은 하이 레벨의 신호(Vbl/Vcp_act)를 Vbl/Vcp 생성부(22)에 공급한다. Vbl/Vcp 생성부(22)는 하이 레벨의 신호(Vbl/Vcp_act)가 공급되면, 도 6(D)에 도시된 바와 같은 비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)의 생성을 개시한다. Vbl/Vcp 생성부(22)는 생성한 비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)를 Vbl/Vcp 전위 검출부(23)에 공급한다.
Vbl/Vcp 전위 검출부(23)는 비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)를 검출하고, 비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)가 소정 전위까지 상승하면 도 6(E)에 도시된 바와 같은 하이 레벨의 신호(Vbl/Vcp_ok)를 시퀀서(26-1)에 공급한다. 그렇게 하면, 시퀀서(26-1)는 도 6(F)에 도시된 바와 같은 하이 레벨의 신호(Sq.1_ok)를 시퀀서(26-2) 및 Vnn 클램프부(24)에 공급한다.
시퀀서(26-2)는 하이 레벨의 신호(Sq.1_ok)가 공급되면, 도 6(G)에 도시된 바와 같은 하이 레벨의 신호(Vnn_act)를 Vnn 생성부(25)에 공급한다. Vnn 생성부(25)는 하이 레벨의 신호(Vnn_act)가 공급되면, 도 6(H)에 도시된 바와 같은 부전원 전위(Vnn)의 생성을 개시한다.
또, Vnn 클램프부(24)는 하이 레벨의 신호(Sq.1_ok)가 공급될 때까지 도 6(H)에 도시된 바와 같이 부전원 전위(Vnn)를 접지 전위(Vss)로 클램프해 둔다. 하이 레벨의 신호(Sq.1_ok)가 공급되면, Vnn 클램프부(24)는 비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)가 소정 전위까지 상승했다고 판정하여 클램프 동작을 정지한다.
Vnn 생성부(25)는 도 6(H)에 도시된 바와 같이 부전원 전위(Vnn)를 소정 전위로 끌어내리면, 도 6(I)에 도시된 바와 같은 하이 레벨의 신호(Vnn_ok)를 시퀀서(26-2)에 공급한다. 그렇게 하면, 시퀀서(26-2)는 도 6(J)에 도시된 바와 같은 하이 레벨의 신호(Sq.2_ok)를 후단의 시퀀서에 공급한다. 전술한 순서에 의해 모든 전원 기동이 종료되면, Vbl/Vcp 전위 검출부(23)는 도 6(K)에 도시된 바와 같은 하이 레벨의 신호(stop)가 공급되고, Vbl/Vcp 전위 검출 동작을 정지한다. 전원 기동이 종료된 후, Vbl/Vcp 전위 검출 동작을 정지함으로써, 소비 전력의 저감을 도모할 수 있다.
이와 같이, 본 발명의 시퀀스 회로(20)는 비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)가 소정 전위로 상승할 때까지 부전원 전위(Vnn)를 접지 전위(Vss)로 클램프해 둔다. 따라서, 부전원 전위(Vnn)가 비트선 전원 전위(Vbl), 셀 플레이트 전원 전위(Vcp)의 전위가 일어나는 동시에 상승하는 것을 회피할 수 있고, 부전원 전위(Vnn)를 소정 전위로 끌어내릴 때까지의 시간을 단축할 수 있으며, 전원 회로의 기동 시간을 단축하는 것이 가능하다.
도 7은 Vii 전위 검출부(21)의 일례의 구성도를 나타낸다. 도 7의 Vii 전위 검출부(21)는 N형 채널 MOS 트랜지스터(이하, NMOS 트랜지스터라 함: m01)와, P형 채널 MOS 트랜지스터(이하, PM0S 트랜지스터라 함: m02, m03)와, 저항(R1)과, 인버터(inv01)를 포함한다.
도 6(A)에 도시된 바와 같은 내부 강압 전원 전위(Vii)의 전위가 상승하면, PMOS 트랜지스터(m02)를 통해 저항(R1)에 전류가 흐르기 시작하고, 노드(n01)의 전위가 저항(R)으로 흐르는 전류에 따라 상승한다. 내부 강압 전원 전위(Vii)가 소정 전위까지 상승하면 노드(n01)의 전위가 하이 레벨이 되고, 노드(n01)에 게이트 단자가 접속되어 있는 NMOS 트랜지스터(m01)는 온(ON)으로 된다. NMOS 트랜지스터(m01)가 온(ON)으로 되면 노드(n02)의 전위가 로우 레벨이 되고, 인버터(inv01)의 출력이 도 6(B)에 도시된 바와 같이 하이 레벨이 된다.
이와 같이, Vii 전위 검출부(21)는 내부 강압 전원 전위(Vii)를 검출하고, 내부 강압 전원 전위(Vii)가 소정 전위까지 상승하면 하이 레벨의 신호(Vii_ok)를 출력할 수 있다. 또, 내부 강압 전원 전위(Vii)를 검출할 수 있는 회로라면, 다른 회로라도 좋다.
도 8은 시퀀서의 일례의 구성도를 나타낸다. 도 8의 시퀀서(26-1)는 인버터(inv02, inv03)와, NOR 회로(nor01, nor02)를 포함한다. 도 6(B)에 도시된 바와 같은 하이 레벨의 신호(Vii_ok)가 공급되면, 인버터(inv02)의 출력은 로우 레벨이 된다.
인버터(inv02)의 출력이 로우 레벨이 되면, 인버터(inv03)는 도 6(C)에 도시된 바와 같은 하이 레벨의 신호(Vbl/Vcp_act)를 Vbl/Vcp 생성부(22)에 공급할 수 있다. Vbl/Vcp 생성부(22)는 하이 레벨의 신호(Vbl/Vcp_act)가 공급되면, 비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)의 생성을 개시한다.
비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)가 소정 전위까지 상승하면 도 6(E)에 도시된 바와 같은 하이 레벨의 신호(Vbl/Vcp_ok)가 Vbl/Vcp 전위 검출부(23)로부터 공급되면, NOR 회로(nor02)의 출력은 로우 레벨이 된다. NOR 회로(nor01)는 한쪽 입력 단자에 인버터(inv02)로부터 로우 레벨의 신호가 공급되고, 다른 쪽 입력 단자에 NOR 회로(nor02)로부터 로우 레벨의 신호가 공급되기 때문에, 도 6(F)에 도시된 바와 같은 하이 레벨의 신호(Sq.1_ok)를 출력한다. 또, 시퀀서(26-1)에 대해서 설명하였지만, 다른 시퀀서에 대해서도 마찬가지로 구성할 수 있다.
이와 같이, 시퀀서(26-1)는 Vbl/Vcp 생성부(22)로부터 출력되는 비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)가 소정 전위까지 상승한 후에 다음 단의 시퀀서(26-2)에 신호(Sq.1_ok)를 공급함으로써, Vbl/Vcp 생성부(22) 등의 전원 전위 생성부의 기동 순서를 제어할 수 있다.
도 9는 Vnn 클램프부(24)의 일례의 구성도를 나타낸다. 도 9의 Vnn 클램프부(24)는 NMOS 트랜지스터(m04, m07, m08)와, PMOS 트랜지스터(m05, m06)와, 인버터(inv04)를 포함한다. 도 6(F)에 도시된 바와 같은 신호(Sq.1_ok)가 로우 레벨의 경우, NMOS 트랜지스터(m04, m08)와, PMOS 트랜지스터(m06)가 온(ON)으로 되며, NMOS 트랜지스터(m07)와, PMOS 트랜지스터(m05)는 오프(OFF)로 된다. 따라서, 신호(Sq.1_ok)가 로우 레벨의 경우, 부전원 전위(Vnn)와 접지 전위(Vss)가 저저항으로 접속되고, 부전원 전위(Vnn)가 접지 전위(Vss)로 클램프된다.
한편, 도 6(F)에 도시된 바와 같은 신호(Sq.1_ok)가 하이 레벨의 경우, NMOS트랜지스터(m04, m08)와, PMOS 트랜지스터(m06)가 오프이며, NMOS 트랜지스터(m07)와, PMOS 트랜지스터(m05)가 온이다. 따라서, 신호(Sq.1_ok)가 하이 레벨의 경우, 부전원 전위(Vnn)와 접지 전위(Vss)가 저저항으로 접속된 상태가 해제되고, 클램프가 해제된다.
이와 같이, 비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)가 소정 전위로 상승할 때까지 부전원 전위(Vnn)를 접지 전위(Vss)로 클램프해 둘 수 있고, 비트선 전원 전위(Vbl), 셀 플레이트 전원 전위(Vcp)의 전위가 일어나는 것과 함께 부전원 전위(Vnn)가 상승하는 것을 회피하는 것이 가능하다.
도 10은 Vbl/Vcp 생성부(22) 및 Vbl/Vcp 전위 검출부(23)의 일례의 구성도를 나타낸다. 도 10의 Vbl/Vcp 생성부(22)는 NMOS 트랜지스터(m9∼m11)와, PMOS 트랜지스터(m13∼m15)와, 센스 앰프(30, 31)와, 저항(R2∼R5)을 포함한다. 또한, Vbl/Vcp 전위 검출부(23)는 NMOS 트랜지스터(m12)와, PMOS 트랜지스터(m16)와, 인버터(inv05)와, 센스 앰프(32)를 포함한다.
또, Vbl/Vcp 생성부(22)와 Vbl/Vcp 전위 검출부(23)는 하나로 통합하여 구성하여도 좋다. 또한, Vbl/Vcp 생성부(22)는 푸시풀 형태의 구성으로 되어 있지만, 다른 중간 전위를 생성하는 방법이어도 좋다.
도 6(C)에 도시된 바와 같은 하이 레벨의 신호(Vbl/Vcp_act)가 시퀀서(26-1)로부터 공급될 때, 내부 강압 전원 전위(Vii)는 이미 소정 전위까지 상승하고 있다. 따라서, 저항(R2∼R5)으로 저항 분압된 전위가 출력되고 있다. 또한, 도 6(C)에 도시된 바와 같은 하이 레벨의 신호(Vbl/Vcp_act)가 시퀀서(26-l)로부터 공급될때, Vbl/Vcp 생성부(22)는 그 저항 분압된 전위에 따라 비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)를 출력한다.
Vbl/Vcp 생성부(22)는 저항 분압된 전위와 비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)를 센스 증폭기(32)로 비교함으로써, 비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)가 소정 전위보다 높아진 경우에 도 6(E)에 도시된 바와 같은 하이 레벨의 신호(Vbl/Vcp_ok)를 출력할 수 있다. 또한, Vbl/Vcp 전위 검출부(23)가 Vbl 전위 검출부 및 Vcp 전위 검출부로 구성되는 경우, 신호(Vbl_ok) 및 신호(Vcp_ok)의 논리곱을 취할 수 있다.
Vbl/Vcp 전위 검출부(23)는 도 6(K)에 도시된 바와 같은 하이 레벨의 신호(stop)가 인버터(inv05)에 공급되면, PMOS 트랜지스터(m16)가 온으로 되는 한편, NMOS 트랜지스터(m12)가 오프로 된다. 따라서, 신호(Vbl/Vcp_ok)는 하이 레벨로 고정된다. 또한, 센스 증폭기(32)의 전류원에 NMOS 트랜지스터(m12)가 접속되어 있기 때문에, 센스 증폭기(32)의 소비전력을 감소시키는 것이 가능하다.
도 11은 본 발명의 시퀀스 회로의 다른 실시예의 구성도를 나타낸다. 도 11의 시퀀스 회로(40)는 도 5의 시퀀서(26-1) 및 Vbl/Vcp 전위 검출부(23)가 모니터부(41)로 대체되어 있는 점이 도 5의 시퀀스 회로(20)와 다르다. 이하, 도 11의 시퀀스 회로(40)에 대해서 도 5와 다른점을 중심으로 설명한다.
모니터부(41)의 PMOS 트랜지스터(m18) 및 NMOS 트랜지스터(m19)는 Vii 전위 검출부(21)로부터 도 6(B)에 도시된 바와 같은 신호(Vii_ok)가 공급된다. 또한, 모니터부(41)의 NMOS 트랜지스터(m20)는 Vbl/Vcp 생성부(22)로부터 도 6(D)에 도시된바와 같은 비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)가 공급된다.
신호(Vii_ok)가 로우 레벨일 때, PMOS 트랜지스터(m18)가 온으로 되고, NMOS 트랜지스터(m19)가 오프로 된다. 따라서, 노드(n03)의 전위가 하이 레벨이 되고, 인버터(inv06)의 출력이 로우 레벨이 된다. 따라서, 시퀀서(26-2)에 공급되는 신호(Sq.1_ok)는 로우 레벨의 상태이다.
신호(Vii_ok)가 하이 레벨이 되면, PMOS 트랜지스터(m18)가 오프로 되고, NMOS 트랜지스터(m19)가 온으로 된다. 또한, 비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)가 소정 전위까지 상승하면, NMOS 트랜지스터(m20)가 온(ON)이 된다. 따라서, 노드(n03)의 전위가 로우 레벨이 되고, 인버터(inv06)의 출력이 하이 레벨이 된다.
이와 같이, 모니터부(41)는 도 5의 시퀀서(26-1) 및 Vbl/Vcp 전위 검출부(23)와 동일한 효과를 갖고 있다. 또, NMOS 트랜지스터(m19, m20)의 임계값은 비트선 전원 전위(Vbl) 및 셀 플레이트 전원 전위(Vcp)보다 큰 것으로 한다. 또한, PMOS 트랜지스터(m17)는 노드(n04)가 부정(不定)되는 것을 막고 있다.
이상과 같이 전술한 시퀀스 회로는 예컨대 도 12에 도시된 바와 같이 반도체 장치에 이용할 수 있다. 도 12는 본 발명의 시퀀스 회로를 이용한 일실시예의 반도체 장치(50)를 나타낸다.
도 12의 반도체 장치(50)는 전원 회로(51)와, 주변 회로(52)와, DRAM 코어(53)를 갖는다. 반도체 장치(50)는 전원 회로(51)를 이용하여 내부 강압 전원 전위(Vii)로부터 부전원 전위(Vnn), 비트선 전원 전위(Vbl), 셀 플레이트 전원 전위(Vcp) 등의 전원을 생성하여 이용한다. 본 발명의 시퀀스 회로(20, 40)는 예컨대 전원 회로(51)에 내장되어 이용된다.
예컨대, Vii 전위 검출부(21), Vbl/Vcp 전위 검출부(23), Vnn 클램프부(24), 시퀀서(26)는 기동 회로(54)에 포함시킬 수 있다. 또한, Vbl/Vcp 생성부(22), Vnn 생성부(25)는 각종 생성 회로(55)에 포함시킬 수 있다.
이상, 본 발명의 실시예를 설명하였다. 시퀀서(26-1)은 비트선 전원 전위(Vbl)와 셀 플레이트 전원 전위(Vcp) 중 어느 하나가 대응하는 소정 레벨에 도달했을 때에 신호(Sq.1_ok)를 출력하는 구성이어도 좋다.
또, 특허청구범위의 기재에 있어서, 제1 회로 및 검출 회로는 Vbl/Vcp 전위 검출부(23)에 해당하고, 제2 회로는 Vnn 클램프 회로(24)에 해당하며, 제3 회로는 시퀀서(26)에 해당한다.
전술한 바와 같이, 본 발명에 따르면, 워드선을 소정 전위(예컨대, 접지 레벨)로 클램프하기 때문에, 워드선을 리셋하기 위한 부전원 전압의 상승을 피하고, 이 결과 소비전력을 감소시킬 수 있다.

Claims (7)

  1. 전원 회로의 기동 순서를 제어하는 시퀀스 회로에 있어서,
    메모리 셀의 커패시터 또는 비트선을 충전하는 제1 전원 전압의 전위를 검출하는 제1 회로와,
    제1 전원 전압의 전위가 제1 소정 전위에 도달하는 동안 워드선을 리셋하기 위한 제2 전원 전압을 제2 소정 전위로 클램프하는 제2 회로와,
    제1 전원 전압이 제1 소정 전위에 도달한 후에 클램프를 해제하여 상기 제2 전원 전압을 생성하는 제3 회로를 구비하는 것을 특징으로 하는 시퀀스 회로.
  2. 제1항에 있어서, 상기 제3 회로는 제2 전원 전압이 상승한 후에 상기 제1 회로를 불활성화하는 것인 시퀀스 회로.
  3. 비선택시에 부전위로 리셋되는 워드선을 갖는 반도체 장치에 있어서,
    전원 기동시, 메모리 셀에 공급하는 소정 전원 전압이 소정 전위에 도달할 때까지, 워드선을 소정 전위로 클램프하는 시퀀스 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 시퀀스 회로는 상기 소정 전원 전압이 소정 전위에 도달한 후에, 상기 부전위를 생성하는 회로를 기동하여 상기 워드선을 리셋하는 것인반도체 장치.
  5. 제3항 또는 제4항에 있어서, 상기 반도체 장치는 메모리 셀에 공급하는 상기 소정 전원 전압의 전위를 검출하는 검출 회로를 구비하고, 상기 시퀀스 회로는 상기 소정 전원 전압이 소정 전위에 도달한 후에, 상기 검출 회로를 불활성화하는 것인 반도체 장치.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서, 메모리 셀에 공급하는 상기 소정 전원 전압은 메모리 셀의 커패시터를 충전하는 제1 전원 전압과, 메모리 셀에 접속되는 비트선을 충전하는 제2 전원 전압을 포함하는 것인 반도체 장치.
  7. 제6항에 있어서, 상기 반도체 장치는 상기 제1 및 제2 전원 전압의 전위를 검출하는 검출 회로를 구비하고, 상기 시퀀스 회로는 상기 제1 및 제2 전원 전압 중 어느 한쪽이 각각의 소정 전위에 도달한 후에, 상기 부전위를 생성하는 회로를 기동하여 상기 워드선을 리셋하는 것인 반도체 장치.
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