五、發明説明（ 【發明之詳細說明】 【發明所屬技術領域】 本發明係關於一種時戽雷 才序電路及半導體裝置，特別有關 一種控制電源電路之起動的 勒的捋序電路，及利用該時序電路 之半導體裝置。 【習知技術】 Μ採用例如積層單元電容器㈣capacitor)及負字線重 設（negative wordline reset、士 上 ^ ,
Set)方式之半導體裝置，係從内部降 壓電源生成複數個電源再加 //Λ _ ^ ^ 、、 丹刀ϋ以利用。從該内部降壓電源生 成複數個電源的電源雷跋i益— 厚也路可糟不於第1圖之時序電路控制 起動。 第1圖表示控制電源電路之起動的時序電路k-例的 構成圖。第i圖之時序電路W控制包含生成位元線電源電 位Vb 1及窩眼盤（eeli p丨ate)電源電位Vep之vbi〜生成部 11’和生成負電源電位Vnn之Vnn生成部12的電源電路之起 動的日守序電路，且被構成為包含檢測内部降壓電源電位 之Vii電位檢出部1()，和控制Vnn生成部12等之電源電位生 成部的起動順序之時序發生器（sequencer)13。再者，時序 發生為’ 13係對應控制起動順序之電源電位生成部的數目而 包含時序發生器13-1、時序發生器13_2，···。 首先B守序發生為13被重設到起動初期。Vii電位檢出 部10檢測内部降壓電源電位νπ，當内部降壓電源電位Vii 上昇至預定電位為止時’將信號Vii—Qk供應至時序發生器 13-1。當時序發生器13_Hi供應時，即對Vbl/Vcp生二部^ 本紙張尺度適财關緖準（CNSU4祕⑽
、可| (請先閲讀背面之注意事項再填寫本頁) 鬌— I ------#. 4 A7 -~______ B7 _ 五、發明説明（2 ) '" 及Vnn生成部12應供給信號act。 當信號act被供給時，Vbl/Vcp生成部u即開始進行位 (請先閲讀背面之注意事項再填寫本頁) 元線電源電位Vbl及窩眼盤電源電位Vcp之生成。而，當信 號act被供給時，Vnn生成部12係開始進行負電源電位V仙 之生成。當負電源電位Vnn上昇至預定電位為止時，V加 生成部12會將信號Vnn—〇k供給至時序發生器13]。如此， 日守序發生器13-1就會將信號Sq l—〇k供應給時序發生器 13-2。 °° 像這樣，習知之時序電路係使Vbl/Vcp生成部11與Vnn 生成部12同時動作。 【發明所欲解決的課題】 第2圖表示說明關於字線與位元線及窩眼盤的電容結 合之一例的圖式。積層單元電容器中，字線WL與位元線 BL及窩眼盤CP，以大電容相結合。再者，於不活性時將字 線重設為負電位之負字線重設方式，負電源電位Vnn成為 必要者。 第3圖表示就電源起動時之負電源電位Vnn、位元線電 源電位Vbl、窩眼盤電位vCp的電位變化之一例加以說明的 圖式。 第3圖中，於電源起動時，位元線電源電位vbl、窩眼 盤電位Vcp的電位如果向上揚起，則即使vnn生成部12已動 作’負電源電位Vnn也會在一定期間上昇。如此，因為產 生必須藉Vnn生成部丨2降低已上昇之負電源電位Vnn的需 要，而有起動時間變長的問題。 本紙張尺度適财關緖準⑽）顯格⑵㈣97公變) 512414 A7 B7 五、發明説明（3 ) (請先閲讀背面之注意事項再填寫本頁) 此外，因負電源電位Vnn之上昇，而有引起如第4圖所 示之貫通電流和閉鎖（latch-up)的可能性之問題。第4圖表 示字線驅動電路之一例的圖式。在負子線重設方式中，當 降低子字線（subword line)的電位時，從暫時地降低成接地 電位Vss，再降低成負電源電位Vnn。 在電源起動時，將該子字線降低成接地電位Vss之驅動 器，即NMOS電晶體15，閘極被連接至負電源電位Vnn，源 極被連接至接地電位Vss，汲極則被連接至内部降壓電源電 位Vii，因負電源電位Vnn之上昇，從内部降壓電源電位Vii 朝向接地電位Vss之貫通電流因而產生。例如在128M位元 之晶片全體中，估計有數十mA之貫通電流產生。 本發明係有鑑於上述各點而完成者，目的在於提供一 種於電源起動時，可避免用以重設字線之負電源電位的上 昇，並因而可以減少消費電流之時序電路，以及利用該時 序電路之半導體裝置。 【解決課題之手段】 因此，為解決上述課題，本發明係在具有於非選擇時 使重設為負電位之字線的半導體裝置中，具備在電源起動 時，直到供給至被連接於字線之記憶單元的預定電源電壓 達到預定電位為止，將字線箝位於預定電位之時序電路的 構成。因為在電源起動時，直到供給至被連接於字線的記 憶單元之預定電源電壓達到預定電位為止，將字線箝位於 預定電位（例如，接地位準（ground level))，故而可以避免 用以重設字豫之負電源電壓的上昇，其結果，乃可以使消 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 6 五、發明説明（4 ) 費電力減少。 【發明之實施態樣】 接著，將依據圖式，就本發明之實施例做說明。第5 圖所示為本發明的時序電路2〇之一例的構成圖。第5圖之時 序電路20為控制具有生成位元線電源電位Vbl及窩眼盤電 源電位Vcp之Vbl/Vcp生成部22，和生成負電源電位v加之 Vnn生成部25的電源電路之起動順序的構成。時序電㈣ 被構成為包含檢測内部降壓電源電位Vii之VH電位檢出部 21，和檢測位几線電源電位VM及窩眼盤電源電位yep之 Vb 1 /Vcp電位檢出部2 3，和將負電源電位Vnn箝位於接地電 位Vss之Vnn箝位部24，和控制VM/Vcp生成部22、生 成部25等之電源電位生成部的起動順序之時序發生器 (Sequencer)26。再者，時序發生器26係對應控制起動順序 之電源電位生成部的數目而包含時序發生器26-1、時序發 生器26-2,& 乂下 ^參知弟6圖之時序圖，一邊就第5圖之時序 包路20的動作加以說明。第6圖所示為本發明之時序電路 之一例的時序圖。
Vii電位檢出部21及Vnn箝位部24被供給以如示於第 6(A)圖之内部降壓電源電位Vii。Vii電位檢出部2丨檢測内部 降壓電源電位νπ，並於内部降壓電源電位Vii上昇直到預 定電位時，將如示於第6(B)圖之高位準（high level)的信號 Vii_ok供給到時序發生器26-1。 當被供給以兩位準的信號Vii_〇k時，時序發生器26] 512414 A7 ----^J7 五、發明説明（5 ) 會將如第6(C)圖所示之高位準的信？虎Vbl/Vcp—⑽供應給 Vb丨/Vcp生成部22。當被供給以高位準的信號％丨/Vcp_act 時，Vbl/Vcp生成部22即開始％行如示於第6(D)圖之位元 線電源電位Vbl及窩眼盤電源電位乂邛的生成。¥131/¥(^生 成部22將所生成之位7〇線電源電位VM及窩眼盤電源電位 Vcp供應給Vbl/Vcp電位檢出部23。
Vbl/Vcp電位檢出部23檢挪位元線電源電位VM及窩 眼盤電源電位V c p，並於位元線電源電位v b丨及窩眼盤電源 電位Vcp上昇直到預定電位時，將如示於第6(E)圖之高位準 的信號Vbl/Vcp ok供應給時序發生器26-1。於是，時序發 生1§26-1就會將如第6(F)圖所示之高位準的信號叫」—从供 應給時序發生器26-2及Vnn箝位部24。 當被供給以高位準的信號Sq.i—ok時，時序發生器26_2 會將如第6(G)圖所示之高位準的信號Vnn-act供應給Vnn生 成部22。當被供給以南位準的信號vnn—act時，Vnn生成部 25即開始進行如第6(H)圖所示之負電源電位Vnn的生成。 再者’直到高位準的信號Sq.l—〇k被供給為止，vnn箝 位部24如第6(H)圖所示般地，將負電源電位vnn箝位於接 地黾位Vss。當南位準的彳5號Sq. 1—〇k被供給時，vnn箝位 部24就會判定位元線電源電位Vbl及窩眼盤電源電位vcp 已上昇直至預定的電位，並停止箝位動作。 當如第6(H)圖所示般’將負電源電位Vnn降低至預定 電位時，Vnn生成部25就會將如同第6(1)圖所示之高位準的 信號Vnn一ok供應給時序發生器26-2。於是，時序發生器26_2 本紙張尺度適用中國國家檩準（CNS) A4规格U10X297公釐） (請先閲讀背面之注意事項再填窝本頁) 訂· 512414 A7 B7 五、發明説明（6 ) (請先閲讀背面之注意事項再填寫本頁) 即會將如同第6(J)圖所示之高位準的信號Sq.2_ok供應給後 段的時序發生器。依前述之順序，當所有的電源起動都結 束時，如第6(K)圖所示之高位準的信號stop被供給， Vbl/Vcp電位檢出部23即停止Vbl/Vcp電位檢出動作。電源 起動結束後，因停止Vbl/Vcp電位檢出動作，故可以達成 減低消費電力的目的。 像這樣，本發明之時序電路20在位元線電源電位Vbl 及窩眼盤電源電位Vcp上昇直到預定電位為止，會將負電 源電位Vnn箝位於接地電位Vss。因此，負電源電位Vnn可 以回避位元線電源電位Vb 1、窩眼盤電源電位Vcp的電位向 上揚起同時上昇的情形，並且可以縮短電源電路的起動時 間。 第7圖表示Vii電位檢出部21之一例的構成圖。第7圖之 Vii電位檢出部21包含N形通道MOS電晶體（以下稱NMOS 電晶體）mol，和P形通道M0S電晶體（以下稱PM0S電晶 體）mo2、m03，以及電阻R1與反相器invOl。 如第6(A)圖所示之内部降壓電源電位Vii的電位若是 上昇，電流就會經由PMOS電晶體m02而開始流入電阻R1， 節點（node)nO 1的電位則對應流入電阻R1之電流而上昇。内 部降壓電源電位Vii如果上昇直到預定電位，節點n01的電 位即成為高位準，於節點n01連接有閘極端子之NMOS電晶 體mol被開成ON。當NMOS電晶體mol被開成ON時，節點 n02的電位成為低位準，反相器invOl的輸出如第6(B)圖所 示地，成為高位準。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 9 512414 A7 B7 五、發明説明（7 ) 像這樣，Vii電位檢出部21檢測内部降壓電源電位 Vii，當内部降壓電源電位Vii上昇直到預定的電位時，就 可以輸出高位準的信號Vii_ok。再者，只要是可以檢測内 部降壓電源電位Vii的電路，其他的電路亦可。 第8圖所示為時序發生器之一例的構成圖。第8圖之時 序發生器26-1包含反相器inv02、inv03和NOR電路norOl、 nor02。當供給如同第6(B)圖所示之高位準的信號Vii_ok 時，反相器inv02的出力成為低位準。 反相器inv02的輸出若成為低位準，反相器inv03就可 以將如同第6(C)圖所示之高位準的信號Vbl/Vcp_act供應 給Vbl/Vcp生成部22。當被供給以高位準的信號 Vbl/Vcp_act時，Vbl/Vcp生成部22即開始進行位元線電源 電位Vbl及窩眼盤電源電位Vcp之生成。 當位元線電源電位Vb 1及窩眼盤電源電位Vcp上昇直 到預定的電位時，若示於第6(E)圖般之高位準的信號 Vbl/Vcp_ok由Vbl/Vcp電位檢出部23被供給，則NOR電路 nor02之輸出成為低位準。NOR電路norOl因為從反相器 inv02供給低位準的信號給一邊的輸入端子，並從NOR電路 nor02供給低位準的信號給另一邊的輸入端子，故而輸出如 同第6(F)圖所示之高位準的信號Sq._ok。再者，雖就時序 發生器26-1做說明，惟，有關其他的時序發生器亦可以同 樣地構成。 像這樣，·時序發生器26-1從Vbl/Vcp生成部22被輸出之 位元線電源電位Vb 1及窩眼盤電源電位Vcp上昇直到預電 10 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 512414 A7 B7 五、發明説明（8 ) 的電位後，再藉供給信號Sq._ok給下一段的時序發生器 26-2的方式，即可以控制Vb 1 /Vcp生成部22等之電源電位生 成部'的起動順序。 第9圖示意Vnn箝位部24之一例的構成圖。第9圖之Vnn 箝位部24包含NMOS電晶體m04, mo7, m08和PMOS電晶體 m05, m06,和反相器inv04。當如第6(F)圖所示之信號Sq._ok 為低位準時，NMOS電晶體m04, m08和PMOS電晶體m06為 ON，NMOS電晶體mo7與PMOS電晶體m05為OFF。因此， 當信號Sq._ok為低位準時，負電源電位Vnn與接地電位Vss 係以低電阻相連接，負電源電位Vnn被箝位於接地電位 Vss 〇 另一方面，當如第6(F)圖所示之信號Sq._ok為高位準 時，NMOS電晶體m04，m08與PMOS電晶體m06為OFF， NMOS電晶體mo7與PMOS電晶體m05為ON。因此，當信號 Sq._ok為高位準時，負電源電位Vnn與接地電位Vss係以低 電阻相連接的狀態被解除，箝位被解除。 如此’從位元線電源電位Vb 1及寫眼盤電源電位Vcp 上昇直到預電的電位為止，可以將負電源電位Vnn箝位於 接地電位Vss，並且可以避免位元線電源電位Vb 1、窩眼盤 電源電位Vcp之電位向上揚起，負電源電位Vnn—起上昇的 情形。 第10圖所示為Vbl/Vcp生成部22及Vbl/Vcp電位檢出 部23之一例，的構成圖。第10圖之Vbl/Vcp生成部22包含 NMOS電晶體m9〜mil、PMOS電晶體ml 3〜ml5、讀出放大 11 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 512414 A7 B7 五、發明説明（9 ) 器（sense Amp.)30，3 1，和電阻R2〜R5。而，Vbl/Vcp電位檢 出部23包含NMOS電晶體ml2、PMOS電晶體ml6、反相器 inv05，和讀出放大器32。 再者，Vbl/Vcp生成部22與Vbl/Vcp電位檢出部23整合 成一個地構成亦可。而，Vbl/Vcp生成部22雖為推挽 (push-pull)型的構成，但是其他的生成中間電位之方法亦 〇 當如同第6(C)圖所示之高位準的信號Vbl/Vcp_act從 程序發生器26-1供給時，内部降壓電源電位Vii會上昇直到 已經預定的電位為止。因此，受電阻R2〜R5所電阻分壓之 電位被輸出。另，當如同第6(C)圖所示之高位準的信號 Vbl/Vcp_act從程序發生器26·1供給時，Vbl/Vcp生成部22 會對應該經電阻分壓之電位而輸出位元線電源電位Vb 1及 窩眼盤電源電位Vcp。
Vbl/Vcp生成部22以讀出放大器32將經電阻分壓之電 位與位元線電源電位Vb 1及窩眼盤電源電位Vcp加以比 較，當位元線電源電位Vb 1及窩眼盤電源電位Vcp比預定的 電位高時，就可以輸出如第6(E)圖所示之高位準的信號 Vbl/Vcp_ok。而，當Vbl/Vcp電位檢出部23係以Vbl電位檢 出部及Vcp電位檢出部構成時，也可以取信號Vbl_ok及信 號Vcp_ok之理論積。 當如第6(K)圖所示之高位準的信號stop被供應給反相 器irw05時，Vbl/Vcp電位檢出部23—方面PMOS電晶體ml6 被開啟成ON，另一方面，NMOS電晶體ml2被關閉成OFF。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） _ 12 1::;.......……t------------------訂……----------嚤…： (請先閲讀背面之注意事項再填寫本頁) 512414 A7 ____B7__ 五、發明説明（1〇 ) 因此’信號Vbl/Vcp—〇k被固定在高位準。另，因NMOS電 晶體12被連接於讀出放大器32之電流源，故而可以削減讀 出放大器32之消費電力。 第11圖所示為本發明之時序電路的其他實施例之構成 圖。第11圖之時序電路40與第5圖之時序電路20的相異點在 於，第5圖的時序發生器26-1及Vbl/Vcp電位檢出部23被置 換成監視器（monitor)部41。以下，將就第11圖之時序電路 40，以其與第5圖之不同點為中心做說明。 監視器部41之PMOS電晶體ml8及NMOS電晶體ml9， 係由Vii電位檢出部21被供給以如第6(B)圖所示之信號 Vii—ok。而，監視器部41之NMOS電晶體m20貝從Vbl/Vcp 生成部22被供給以如第6(D)圖所示之位元線電源電位Vbl 及窩眼盤電源電位Vcp。 當信號¥丨丨_〇1^為低位準時，？1^08電晶體11118為€^， NMOS電晶體ml9為OFF。因此，節點〇3的電位成為高位 準，反相器inv06之輸出成為低位準。因此，被供應給時序 發生器26-2的信號Sq._ok保持低位準狀態。 當信號¥丨丨_〇1^為高位準時，？％08電晶體11118為0??， NMOS電晶體m19為ON。而，位元線電源電位Vbl及窩目艮 盤電源電位Vcp如果上昇直到預定的電位，則NMOS電晶體 m20為ON。因此，節點〇3的電位成為低位準，反相器inv06 之輸出成為南位準。 如此，監視器部41具有和第5圖之時序發生器26-1及 Vbl/Vcp電位檢出部23同樣的效果。再者，NMOS電晶體 本紙張尺度適用中國國家標準（CNS) A4规格（210X297公釐） 13 (請先閲讀背面之注意事項再填寫本頁) 訂| 峰 512414 A7 ____B7 五、發明説明（η ) ml9，m20之閾值要設得比位元線電源電位Vb丨及窩眼盤電 源電位Vcp更大。另，PMOS電晶體mi7防止節點n〇4變得不 固定。 如以上所述’前述之時序電路可以應用於例如示於第 12圖之半導體裝置。第12圖所示為採用本發明之時序電路 的一個實施例之半導體裝置5〇。 第12圖之半導體裝置50具有電源電路51、周邊電路 52’和DRAM中心（DRAM COre)53。半導體裝置50係利用電 源電路51，而由内部降壓電源電位生成負電源電位Vnn、 位το線電源電位Vbl、窩眼盤電源電位Vcp等之電源再加以 利用本奄明之日守序電路20，40可以被組裝到例如電源電 路51而加以利用。 例如，可以使vii電位檢出部21、Vbl/Vcp電位檢出部 23、Vnn箝位部24、時序發生器26包含於起動電路“。另， 可以使Vbl/Vcp生成部22、Vrm生成部25包含於各種生成電 路55。 以上，說明本發明之實施例。時序發生器26_丨亦可為 在位元線電源電位vbi與窩眼盤電源電位Vcp之任一者達 到所對應之預定的位準時，將信號叫·」予以輸出之構成。 再者，申請專利範圍之記載中，第丨電路及檢出電路相 當於vbi/Vcp電位檢出部23，第2電路相當於Vm箝位電路 24，第3電路相當於時序發生器26。 【發明的效果】 如上所述，依據本發明，因將字線箝位於預定電位（例 本紙張尺度適用中國國家標準（CNS) Μ規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) .、可| 14 J丄厶衿丄Η·五 、發明說明（ 12 Α7 Β7 如接地位準），故而可以避免用以重設字線之負電源電壓 的上昇，其結果乃可以使消費電力減少。 【圖式之簡單說明】 第1圖為控制電源電路之起動的時序電路之一例的構 成圖。 第2圖係就字線與位元線及窩眼盤的電容結合之一例 做說明的圖式。 +第3圖係就電源起動時，負冑源電位νηη、位元線電源 包位Vbi帛眼盤電源電位Vep的電位變化之一例做說明的 圖式。 第4圖為字線驅動電路之一例的圖式。 =5圖為本發明之時序電路的—個實施例之構成圖。 第6圖為本發明的時序電路之-例的時序圖。 第7圖為Vii電位檢出部之_例的構成圖。 第8圖為時序發生器之-例的構成圖。 第9圖為Vnn箝位部之一例的構成圖。 第10圖為Vbl/Vcp生成部及Vbl/Vcp電位檢出部之一 例的構成圖。 弟11圖為本發明之時序電路的其他實施例之構成圖。 第12圖為採用本發明之時序電路的-個實施例之半導 體裝置。 A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 、tr— •鏵 本紙張尺度翻中關家標準（CNS) 15 512414 A7 B7 五、發明説明（13 元件標號對照 20…時序電路 21…Vii電位檢出部 22".Vbl/Vcp 生成部 23"-Vbl/Vcp電位檢出部 24··· Vnn箝位部 25…Vnn生成部 26,26-1，26-2"*時序發生器 30〜32···讀出放大器 41…監視器部 50…半導體裝置 51…電源電路 52…周邊電路 53…DRAM中心 54…起動電路 55…各種生成電路 m01〜m20."MOS電晶體 ηΟ 1η04·"節點 R1〜R5···電阻 invOl〜inv06···反相器 nor01，nor02-“NOR 電路 (請先閱讀背面之注意事項再填寫本頁) 16 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐）