JP2002152025A - シーケンス回路及び半導体装置 - Google Patents
シーケンス回路及び半導体装置Info
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Abstract
(57)【要約】
【課題】 電源起動時に、ワード線をリセットするため
の負電源電位の上昇を避け、消費電流を減少させること
が可能なシーケンス回路及びそのシーケンス回路を利用
する半導体装置を提供することを目的とする。 【解決手段】 非選択時に負電位にリセットされるワー
ド線を有する半導体装置において、電源起動時、ワード
線に接続されるメモリセルに供給する所定の電源電圧が
所定の電位に達するまでは、ワード線を所定電位にクラ
ンプするシーケンス回路（２３、２４、２６）を具備す
る。
の負電源電位の上昇を避け、消費電流を減少させること
が可能なシーケンス回路及びそのシーケンス回路を利用
する半導体装置を提供することを目的とする。 【解決手段】 非選択時に負電位にリセットされるワー
ド線を有する半導体装置において、電源起動時、ワード
線に接続されるメモリセルに供給する所定の電源電圧が
所定の電位に達するまでは、ワード線を所定電位にクラ
ンプするシーケンス回路（２３、２４、２６）を具備す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、シーケンス回路及
び半導体装置に係り、特に、電源回路の起動を制御する
シーケンス回路及びそのシーケンス回路を利用する半導
体装置に関する。
び半導体装置に係り、特に、電源回路の起動を制御する
シーケンス回路及びそのシーケンス回路を利用する半導
体装置に関する。
【０００２】
【従来の技術】例えば積層セルキャパシタ及びネガティ
ブワードラインリセット方式を用いる半導体装置は、内
部降圧電源から複数の電源を生成し利用している。この
内部降圧電源から複数の電源を生成する電源回路は、図
１に示すシーケンス回路により起動を制御される。
ブワードラインリセット方式を用いる半導体装置は、内
部降圧電源から複数の電源を生成し利用している。この
内部降圧電源から複数の電源を生成する電源回路は、図
１に示すシーケンス回路により起動を制御される。
【０００３】図１は、電源回路の起動を制御するシーケ
ンス回路１の一例の構成図を示す。図１のシーケンス回
路１は、ビット線電源電位Ｖｂｌ及びセルプレート電源
電位Ｖｃｐを生成するＶｂｌ／Ｖｃｐ生成部１１と、負
電源電位Ｖｎｎを生成するＶｎｎ生成部１２とを含む電
源回路の起動を制御するもので、内部降圧電源電位Ｖｉ
ｉを検出するＶｉｉ電位検出部１０と、Ｖｎｎ生成部１
２などの電源電位生成部の起動順序を制御するシーケン
サ１３とを含むように構成される。なお、シーケンサ１
３は、起動順序を制御する電源電位生成部の数に応じて
シーケンサ１３−１，シーケンサ１３−２，・・・を含
む。
ンス回路１の一例の構成図を示す。図１のシーケンス回
路１は、ビット線電源電位Ｖｂｌ及びセルプレート電源
電位Ｖｃｐを生成するＶｂｌ／Ｖｃｐ生成部１１と、負
電源電位Ｖｎｎを生成するＶｎｎ生成部１２とを含む電
源回路の起動を制御するもので、内部降圧電源電位Ｖｉ
ｉを検出するＶｉｉ電位検出部１０と、Ｖｎｎ生成部１
２などの電源電位生成部の起動順序を制御するシーケン
サ１３とを含むように構成される。なお、シーケンサ１
３は、起動順序を制御する電源電位生成部の数に応じて
シーケンサ１３−１，シーケンサ１３−２，・・・を含
む。
【０００４】まず、シーケンサ１３は、起動初期にリセ
ットされる。Ｖｉｉ電位検出部１０は内部降圧電源電位
Ｖｉｉを検出し、内部降圧電源電位Ｖｉｉが所定の電位
まで上昇すると信号Ｖｉｉ＿ｏｋをシーケンサ１３−１
に供給する。シーケンサ１３−１は信号Ｖｉｉ＿ｏｋが
供給されると、信号ａｃｔをＶｂｌ／Ｖｃｐ生成部１１
およびＶｎｎ生成部１２に供給する。
ットされる。Ｖｉｉ電位検出部１０は内部降圧電源電位
Ｖｉｉを検出し、内部降圧電源電位Ｖｉｉが所定の電位
まで上昇すると信号Ｖｉｉ＿ｏｋをシーケンサ１３−１
に供給する。シーケンサ１３−１は信号Ｖｉｉ＿ｏｋが
供給されると、信号ａｃｔをＶｂｌ／Ｖｃｐ生成部１１
およびＶｎｎ生成部１２に供給する。
【０００５】Ｖｂｌ／Ｖｃｐ生成部１１は信号ａｃｔが
供給されると、ビット線電源電位Ｖｂｌ及びセルプレー
ト電源電位Ｖｃｐの生成を開始する。また、Ｖｎｎ生成
部１２は信号ａｃｔが供給されると、負電源電位Ｖｎｎ
の生成を開始する。Ｖｎｎ生成部１２は負電源電位Ｖｎ
ｎが所定の電位まで上昇すると、信号Ｖｎｎ＿ｏｋをシ
ーケンサ１３−１に供給する。すると、シーケンサ１３
−１は信号Ｓｑ．１＿ｏｋをシーケンサ１３−２に供給
していた。
供給されると、ビット線電源電位Ｖｂｌ及びセルプレー
ト電源電位Ｖｃｐの生成を開始する。また、Ｖｎｎ生成
部１２は信号ａｃｔが供給されると、負電源電位Ｖｎｎ
の生成を開始する。Ｖｎｎ生成部１２は負電源電位Ｖｎ
ｎが所定の電位まで上昇すると、信号Ｖｎｎ＿ｏｋをシ
ーケンサ１３−１に供給する。すると、シーケンサ１３
−１は信号Ｓｑ．１＿ｏｋをシーケンサ１３−２に供給
していた。
【０００６】このように、従来のシーケンス回路は、Ｖ
ｂｌ／Ｖｃｐ生成部１１とＶｎｎ生成部１２とを同時に
動作させていた。
ｂｌ／Ｖｃｐ生成部１１とＶｎｎ生成部１２とを同時に
動作させていた。
【０００７】
【発明が解決しようとする課題】図２は、ワード線とビ
ット線およびセルプレートとの容量結合の一例について
説明する図を示す。積層セルキャパシタにおいて、ワー
ド線ＷＬは、ビット線ＢＬおよびセルプレートＣＰと大
きな容量で結合する。なお、ワード線を不活性時に負電
位にリセットするネガティブワードラインリセット方式
は、負電源電位Ｖｎｎが必要となる。
ット線およびセルプレートとの容量結合の一例について
説明する図を示す。積層セルキャパシタにおいて、ワー
ド線ＷＬは、ビット線ＢＬおよびセルプレートＣＰと大
きな容量で結合する。なお、ワード線を不活性時に負電
位にリセットするネガティブワードラインリセット方式
は、負電源電位Ｖｎｎが必要となる。
【０００８】起動時、ワード線ＷＬ，ビット線ＢＬ，セ
ルプレートＣＰの電位は、それぞれ負電源電位Ｖｎｎ，
ビット線電源電位Ｖｂｌ，セルプレート電源電位Ｖｃｐ
に設定される為、ワード線ＷＬとビット線ＢＬおよびセ
ルプレートＣＰとが強く容量結合することになる。
ルプレートＣＰの電位は、それぞれ負電源電位Ｖｎｎ，
ビット線電源電位Ｖｂｌ，セルプレート電源電位Ｖｃｐ
に設定される為、ワード線ＷＬとビット線ＢＬおよびセ
ルプレートＣＰとが強く容量結合することになる。
【０００９】図３は、電源起動時の負電源電位Ｖｎｎ，
ビット線電源電位Ｖｂｌ，セルプレート電源電位Ｖｃｐ
の電位変化の一例について説明する図を示す。図３中、
電源起動時にビット線電源電位Ｖｂｌ，セルプレート電
源電位Ｖｃｐの電位が立ち上がると、Ｖｎｎ生成部１２
が動作していたとしても負電源電位Ｖｎｎが一定期間上
昇してしまう。このように、上昇した負電源電位Ｖｎｎ
をＶｎｎ生成部１２によって引き下げる必要が生じる
為、起動時間が長くなるという問題があった。
ビット線電源電位Ｖｂｌ，セルプレート電源電位Ｖｃｐ
の電位変化の一例について説明する図を示す。図３中、
電源起動時にビット線電源電位Ｖｂｌ，セルプレート電
源電位Ｖｃｐの電位が立ち上がると、Ｖｎｎ生成部１２
が動作していたとしても負電源電位Ｖｎｎが一定期間上
昇してしまう。このように、上昇した負電源電位Ｖｎｎ
をＶｎｎ生成部１２によって引き下げる必要が生じる
為、起動時間が長くなるという問題があった。
【００１０】さらに、負電源電位Ｖｎｎの上昇により図
４に示すような貫通電流やラッチアップを引き起こす可
能性があるという問題があった。図４は、ワード線駆動
回路の一例の図を示す。ネガティブワードラインリセッ
ト方式では、サブワード線の電位を引き下げるとき、一
時的に接地電位Ｖｓｓに引き下げてから負電源電位Ｖｎ
ｎに引き下げている。
４に示すような貫通電流やラッチアップを引き起こす可
能性があるという問題があった。図４は、ワード線駆動
回路の一例の図を示す。ネガティブワードラインリセッ
ト方式では、サブワード線の電位を引き下げるとき、一
時的に接地電位Ｖｓｓに引き下げてから負電源電位Ｖｎ
ｎに引き下げている。
【００１１】電源起動時において、そのサブワード線を
接地電位Ｖｓｓに引き下げるドライバであるＮＭＯＳト
ランジスタ１５は、ゲートが負電源電位Ｖｎｎ，ソース
が接地電位Ｖｓｓ，ドレインが内部降圧電源電位Ｖｉｉ
に接続されており、負電源電位Ｖｎｎの上昇により内部
降圧電源電位Ｖｉｉから接地電位Ｖｓｓへの貫通電流が
生じていた。例えば１２８Ｍビットのチップ全体では、
数十ｍＡの貫通電流が生じる計算となる。
接地電位Ｖｓｓに引き下げるドライバであるＮＭＯＳト
ランジスタ１５は、ゲートが負電源電位Ｖｎｎ，ソース
が接地電位Ｖｓｓ，ドレインが内部降圧電源電位Ｖｉｉ
に接続されており、負電源電位Ｖｎｎの上昇により内部
降圧電源電位Ｖｉｉから接地電位Ｖｓｓへの貫通電流が
生じていた。例えば１２８Ｍビットのチップ全体では、
数十ｍＡの貫通電流が生じる計算となる。
【００１２】本発明は、上記の点に鑑みなされたもの
で、電源起動時に、ワード線をリセットするための負電
源電位の上昇を避けることができ、これにより消費電流
を減少させることが可能なシーケンス回路及びそのシー
ケンス回路を利用する半導体装置を提供することを目的
とする。
で、電源起動時に、ワード線をリセットするための負電
源電位の上昇を避けることができ、これにより消費電流
を減少させることが可能なシーケンス回路及びそのシー
ケンス回路を利用する半導体装置を提供することを目的
とする。
【００１３】
【課題を解決するための手段】そこで、上記課題を解決
するため、本発明は、非選択時に負電位にリセットされ
るワード線を有する半導体装置において、電源起動時、
ワード線に接続されるメモリセルに供給する所定の電源
電圧が所定の電位に達するまでは、ワード線を所定電位
にクランプするシーケンス回路を具備する構成とした。
電源起動時、ワード線に接続されるメモリセルに供給す
る所定の電源電圧が所定の電位に達するまでは、ワード
線を所定電位（例えば、グランドレベル）にクランプす
るので、ワード線をリセットするための負電源電圧の上
昇を避けることができ、この結果消費電力を減少させる
ことができる。
するため、本発明は、非選択時に負電位にリセットされ
るワード線を有する半導体装置において、電源起動時、
ワード線に接続されるメモリセルに供給する所定の電源
電圧が所定の電位に達するまでは、ワード線を所定電位
にクランプするシーケンス回路を具備する構成とした。
電源起動時、ワード線に接続されるメモリセルに供給す
る所定の電源電圧が所定の電位に達するまでは、ワード
線を所定電位（例えば、グランドレベル）にクランプす
るので、ワード線をリセットするための負電源電圧の上
昇を避けることができ、この結果消費電力を減少させる
ことができる。
【００１４】
【発明の実施の形態】次に、本発明の実施例について図
面に基づいて説明する。図５は、本発明のシーケンス回
路２０の一実施例の構成図を示す。図５のシーケンス回
路２０は、ビット線電源電位Ｖｂｌ及びセルプレート電
源電位Ｖｃｐを生成するＶｂｌ／Ｖｃｐ生成部２２と、
負電源電位Ｖｎｎを生成するＶｎｎ生成部２５とを有す
る電源回路の起動順序を制御するするものである。シー
ケンス回路２０は、内部降圧電源電位Ｖｉｉを検出する
Ｖｉｉ電位検出部２１と，ビット線電源電位Ｖｂｌ及び
セルプレート電源電位Ｖｃｐを検出するＶｂｌ／Ｖｃｐ
電位検出部２３と，負電源電位Ｖｎｎを接地電位Ｖｓｓ
にクランプするＶｎｎクランプ部２４と，Ｖｂｌ／Ｖｃ
ｐ生成部２２，Ｖｎｎ生成部２５などの電源電位生成部
の起動順序を制御するシーケンサ２６とを含むように構
成される。なお、シーケンサ２６は、起動順序を制御す
る電源電位生成部の数に応じてシーケンサ２６−１，シ
ーケンサ２６−２，・・・を含む。
面に基づいて説明する。図５は、本発明のシーケンス回
路２０の一実施例の構成図を示す。図５のシーケンス回
路２０は、ビット線電源電位Ｖｂｌ及びセルプレート電
源電位Ｖｃｐを生成するＶｂｌ／Ｖｃｐ生成部２２と、
負電源電位Ｖｎｎを生成するＶｎｎ生成部２５とを有す
る電源回路の起動順序を制御するするものである。シー
ケンス回路２０は、内部降圧電源電位Ｖｉｉを検出する
Ｖｉｉ電位検出部２１と，ビット線電源電位Ｖｂｌ及び
セルプレート電源電位Ｖｃｐを検出するＶｂｌ／Ｖｃｐ
電位検出部２３と，負電源電位Ｖｎｎを接地電位Ｖｓｓ
にクランプするＶｎｎクランプ部２４と，Ｖｂｌ／Ｖｃ
ｐ生成部２２，Ｖｎｎ生成部２５などの電源電位生成部
の起動順序を制御するシーケンサ２６とを含むように構
成される。なお、シーケンサ２６は、起動順序を制御す
る電源電位生成部の数に応じてシーケンサ２６−１，シ
ーケンサ２６−２，・・・を含む。
【００１５】以下、図６のタイミング図を参照しつつ、
図５のシーケンス回路２０の動作について説明してい
く。図６は、本発明のシーケンス回路２０の一例のタイ
ミング図を示す。
図５のシーケンス回路２０の動作について説明してい
く。図６は、本発明のシーケンス回路２０の一例のタイ
ミング図を示す。
【００１６】Ｖｉｉ電位検出部２１及びＶｎｎクランプ
部２４は図６（Ａ）に示すような内部降圧電源電位Ｖｉ
ｉが供給されている。Ｖｉｉ電位検出部２１は内部降圧
電源電位Ｖｉｉを検出し、内部降圧電源電位Ｖｉｉが所
定の電位まで上昇すると図６（Ｂ）に示すようなハイレ
ベルの信号Ｖｉｉ＿ｏｋをシーケンサ２６−１に供給す
る。
部２４は図６（Ａ）に示すような内部降圧電源電位Ｖｉ
ｉが供給されている。Ｖｉｉ電位検出部２１は内部降圧
電源電位Ｖｉｉを検出し、内部降圧電源電位Ｖｉｉが所
定の電位まで上昇すると図６（Ｂ）に示すようなハイレ
ベルの信号Ｖｉｉ＿ｏｋをシーケンサ２６−１に供給す
る。
【００１７】シーケンサ２６−１はハイレベルの信号Ｖ
ｉｉ＿ｏｋが供給されると、図６（Ｃ）に示すようなハ
イレベルの信号Ｖｂｌ／Ｖｃｐ＿ａｃｔをＶｂｌ／Ｖｃ
ｐ生成部２２に供給する。Ｖｂｌ／Ｖｃｐ生成部２２は
ハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ａｃｔが供給される
と、図６（Ｄ）に示すようなビット線電源電位Ｖｂｌ及
びセルプレート電源電位Ｖｃｐの生成を開始する。Ｖｂ
ｌ／Ｖｃｐ生成部２２は、生成したビット線電源電位Ｖ
ｂｌ及びセルプレート電源電位ＶｃｐをＶｂｌ／Ｖｃｐ
電位検出部２３に供給する。
ｉｉ＿ｏｋが供給されると、図６（Ｃ）に示すようなハ
イレベルの信号Ｖｂｌ／Ｖｃｐ＿ａｃｔをＶｂｌ／Ｖｃ
ｐ生成部２２に供給する。Ｖｂｌ／Ｖｃｐ生成部２２は
ハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ａｃｔが供給される
と、図６（Ｄ）に示すようなビット線電源電位Ｖｂｌ及
びセルプレート電源電位Ｖｃｐの生成を開始する。Ｖｂ
ｌ／Ｖｃｐ生成部２２は、生成したビット線電源電位Ｖ
ｂｌ及びセルプレート電源電位ＶｃｐをＶｂｌ／Ｖｃｐ
電位検出部２３に供給する。
【００１８】Ｖｂｌ／Ｖｃｐ電位検出部２３はビット線
電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐを検出
し、ビット線電源電位Ｖｂｌ及びセルプレート電源電位
Ｖｃｐが所定の電位まで上昇すると図６（Ｅ）に示すよ
うなハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ｏｋをシーケン
サ２６−１に供給する。すると、シーケンサ２６−１は
図６（Ｆ）に示すようなハイレベルの信号Ｓｑ．１＿ｏ
ｋをシーケンサ２６−２及びＶｎｎクランプ部２４に供
給する。
電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐを検出
し、ビット線電源電位Ｖｂｌ及びセルプレート電源電位
Ｖｃｐが所定の電位まで上昇すると図６（Ｅ）に示すよ
うなハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ｏｋをシーケン
サ２６−１に供給する。すると、シーケンサ２６−１は
図６（Ｆ）に示すようなハイレベルの信号Ｓｑ．１＿ｏ
ｋをシーケンサ２６−２及びＶｎｎクランプ部２４に供
給する。
【００１９】シーケンサ２６−２はハイレベルの信号Ｓ
ｑ．１＿ｏｋが供給されると、図６（Ｇ）に示すような
ハイレベルの信号Ｖｎｎ＿ａｃｔをＶｎｎ生成部２５に
供給する。Ｖｎｎ生成部２５はハイレベルの信号Ｖｎｎ
＿ａｃｔが供給されると、図６（Ｈ）に示すような負電
源電位Ｖｎｎの生成を開始する。
ｑ．１＿ｏｋが供給されると、図６（Ｇ）に示すような
ハイレベルの信号Ｖｎｎ＿ａｃｔをＶｎｎ生成部２５に
供給する。Ｖｎｎ生成部２５はハイレベルの信号Ｖｎｎ
＿ａｃｔが供給されると、図６（Ｈ）に示すような負電
源電位Ｖｎｎの生成を開始する。
【００２０】なお、Ｖｎｎクランプ部２４はハイレベル
の信号Ｓｑ．１＿ｏｋが供給されるまで図６（Ｈ）に示
すように負電源電位Ｖｎｎを接地電位Ｖｓｓにクランプ
しておく。ハイレベルの信号Ｓｑ．１＿ｏｋが供給され
ると、Ｖｎｎクランプ部２４はビット線電源電位Ｖｂｌ
及びセルプレート電源電位Ｖｃｐが所定の電位まで上昇
したと判定してクランプ動作を停止する。
の信号Ｓｑ．１＿ｏｋが供給されるまで図６（Ｈ）に示
すように負電源電位Ｖｎｎを接地電位Ｖｓｓにクランプ
しておく。ハイレベルの信号Ｓｑ．１＿ｏｋが供給され
ると、Ｖｎｎクランプ部２４はビット線電源電位Ｖｂｌ
及びセルプレート電源電位Ｖｃｐが所定の電位まで上昇
したと判定してクランプ動作を停止する。
【００２１】Ｖｎｎ生成部２５は図６（Ｈ）に示すよう
に負電源電位Ｖｎｎを所定の電位に引き下げると、図６
（Ｉ）に示すようなハイレベルの信号Ｖｎｎ＿ｏｋをシ
ーケンサ２６−２に供給する。すると、シーケンサ２６
−２は図６（Ｊ）に示すようなハイレベルの信号Ｓｑ．
２＿ｏｋを後段のシーケンサに供給する。前述した手順
によりすべての電源起動が終了すると、Ｖｂｌ／Ｖｃｐ
電位検出部２３は図６（Ｋ）に示すようなハイレベルの
信号ｓｔｏｐが供給され、Ｖｂｌ／Ｖｃｐ電位検出動作
を停止する。電源起動が終了した後、Ｖｂｌ／Ｖｃｐ電
位検出動作を停止することにより、消費電力の低減を図
ることができる。
に負電源電位Ｖｎｎを所定の電位に引き下げると、図６
（Ｉ）に示すようなハイレベルの信号Ｖｎｎ＿ｏｋをシ
ーケンサ２６−２に供給する。すると、シーケンサ２６
−２は図６（Ｊ）に示すようなハイレベルの信号Ｓｑ．
２＿ｏｋを後段のシーケンサに供給する。前述した手順
によりすべての電源起動が終了すると、Ｖｂｌ／Ｖｃｐ
電位検出部２３は図６（Ｋ）に示すようなハイレベルの
信号ｓｔｏｐが供給され、Ｖｂｌ／Ｖｃｐ電位検出動作
を停止する。電源起動が終了した後、Ｖｂｌ／Ｖｃｐ電
位検出動作を停止することにより、消費電力の低減を図
ることができる。
【００２２】このように、本発明のシーケンス回路２０
は、ビット線電源電位Ｖｂｌ及びセルプレート電源電位
Ｖｃｐが所定の電位に上昇するまで負電源電位Ｖｎｎを
接地電位Ｖｓｓにクランプしておく。したがって、負電
源電位Ｖｎｎがビット線電源電位Ｖｂｌ，セルプレート
電源電位Ｖｃｐの電位が立ち上がりと共に上昇すること
を回避することができ、負電源電位Ｖｎｎを所定の電位
に引き下げるまでの時間を短縮でき、電源回路の起動時
間を短縮することが可能である。
は、ビット線電源電位Ｖｂｌ及びセルプレート電源電位
Ｖｃｐが所定の電位に上昇するまで負電源電位Ｖｎｎを
接地電位Ｖｓｓにクランプしておく。したがって、負電
源電位Ｖｎｎがビット線電源電位Ｖｂｌ，セルプレート
電源電位Ｖｃｐの電位が立ち上がりと共に上昇すること
を回避することができ、負電源電位Ｖｎｎを所定の電位
に引き下げるまでの時間を短縮でき、電源回路の起動時
間を短縮することが可能である。
【００２３】図７は、Ｖｉｉ電位検出部２１の一例の構
成図を示す。図７のＶｉｉ電位検出部２１は、Ｎ形チャ
ネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ
という）ｍ０１と，Ｐ形チャネルＭＯＳトランジスタ
（以下、ＰＭＯＳトランジスタという）ｍ０２，ｍ０３
と，抵抗Ｒ１と，インバータｉｎｖ０１とを含む。
成図を示す。図７のＶｉｉ電位検出部２１は、Ｎ形チャ
ネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ
という）ｍ０１と，Ｐ形チャネルＭＯＳトランジスタ
（以下、ＰＭＯＳトランジスタという）ｍ０２，ｍ０３
と，抵抗Ｒ１と，インバータｉｎｖ０１とを含む。
【００２４】図６（Ａ）に示すような内部降圧電源電位
Ｖｉｉの電位が上昇すると、ＰＭＯＳトランジスタｍ０
２を介して抵抗Ｒ１に電流が流れ始め、ノードｎ０１の
電位が抵抗Ｒに流れる電流に応じて上昇する。内部降圧
電源電位Ｖｉｉが所定の電位まで上昇するとノードｎ０
１の電位がハイレベルとなり、ノードｎ０１にゲート端
子が接続されているＮＭＯＳトランジスタｍ０１はＯＮ
される。ＮＭＯＳトランジスタｍ０１がＯＮされるとノ
ードｎ０２の電位がローレベルとなり、インバータｉｎ
ｖ０１の出力が図６（Ｂ）に示すようにハイレベルとな
る。
Ｖｉｉの電位が上昇すると、ＰＭＯＳトランジスタｍ０
２を介して抵抗Ｒ１に電流が流れ始め、ノードｎ０１の
電位が抵抗Ｒに流れる電流に応じて上昇する。内部降圧
電源電位Ｖｉｉが所定の電位まで上昇するとノードｎ０
１の電位がハイレベルとなり、ノードｎ０１にゲート端
子が接続されているＮＭＯＳトランジスタｍ０１はＯＮ
される。ＮＭＯＳトランジスタｍ０１がＯＮされるとノ
ードｎ０２の電位がローレベルとなり、インバータｉｎ
ｖ０１の出力が図６（Ｂ）に示すようにハイレベルとな
る。
【００２５】このように、Ｖｉｉ電位検出部２１は内部
降圧電源電位Ｖｉｉを検出し、内部降圧電源電位Ｖｉｉ
が所定の電位まで上昇するとハイレベルの信号Ｖｉｉ＿
ｏｋを出力することができる。なお、内部降圧電源電位
Ｖｉｉを検出できる回路であれば、他の回路であっても
よい。
降圧電源電位Ｖｉｉを検出し、内部降圧電源電位Ｖｉｉ
が所定の電位まで上昇するとハイレベルの信号Ｖｉｉ＿
ｏｋを出力することができる。なお、内部降圧電源電位
Ｖｉｉを検出できる回路であれば、他の回路であっても
よい。
【００２６】図８は、シーケンサの一例の構成図を示
す。図８のシーケンサ２６−１は、インバータｉｎｖ０
２，ｉｎｖ０３と、ＮＯＲ回路ｎｏｒ０１，ｎｏｒ０２
とを含む。図６（Ｂ）に示すようなハイレベルの信号Ｖ
ｉｉ＿ｏｋが供給されると、インバータｉｎｖ０２の出
力はローレベルとなる。
す。図８のシーケンサ２６−１は、インバータｉｎｖ０
２，ｉｎｖ０３と、ＮＯＲ回路ｎｏｒ０１，ｎｏｒ０２
とを含む。図６（Ｂ）に示すようなハイレベルの信号Ｖ
ｉｉ＿ｏｋが供給されると、インバータｉｎｖ０２の出
力はローレベルとなる。
【００２７】インバータｉｎｖ０２の出力がローレベル
となると、インバータｉｎｖ０３は図６（Ｃ）に示すよ
うなハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ａｃｔをＶｂｌ
／Ｖｃｐ生成部２２に供給することができる。Ｖｂｌ／
Ｖｃｐ生成部２２はハイレベルの信号Ｖｂｌ／Ｖｃｐ＿
ａｃｔが供給されると、ビット線電源電位Ｖｂｌ及びセ
ルプレート電源電位Ｖｃｐの生成を開始する。
となると、インバータｉｎｖ０３は図６（Ｃ）に示すよ
うなハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ａｃｔをＶｂｌ
／Ｖｃｐ生成部２２に供給することができる。Ｖｂｌ／
Ｖｃｐ生成部２２はハイレベルの信号Ｖｂｌ／Ｖｃｐ＿
ａｃｔが供給されると、ビット線電源電位Ｖｂｌ及びセ
ルプレート電源電位Ｖｃｐの生成を開始する。
【００２８】ビット線電源電位Ｖｂｌ及びセルプレート
電源電位Ｖｃｐが所定の電位まで上昇すると図６（Ｅ）
に示すようなハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ｏｋが
Ｖｂｌ／Ｖｃｐ電位検出部２３から供給されると、ＮＯ
Ｒ回路ｎｏｒ０２の出力はローレベルとなる。ＮＯＲ回
路ｎｏｒ０１は一方の入力端子にインバータｉｎｖ０２
からローレベルの信号が供給され、他方の入力端子にＮ
ＯＲ回路ｎｏｒ０２からローレベルの信号が供給される
ため、図６（Ｆ）に示すようなハイレベルの信号Ｓｑ．
１＿ｏｋを出力する。なお、シーケンサ２６−１につい
て説明したが、他のシーケンサについても同様に構成で
きる。
電源電位Ｖｃｐが所定の電位まで上昇すると図６（Ｅ）
に示すようなハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ｏｋが
Ｖｂｌ／Ｖｃｐ電位検出部２３から供給されると、ＮＯ
Ｒ回路ｎｏｒ０２の出力はローレベルとなる。ＮＯＲ回
路ｎｏｒ０１は一方の入力端子にインバータｉｎｖ０２
からローレベルの信号が供給され、他方の入力端子にＮ
ＯＲ回路ｎｏｒ０２からローレベルの信号が供給される
ため、図６（Ｆ）に示すようなハイレベルの信号Ｓｑ．
１＿ｏｋを出力する。なお、シーケンサ２６−１につい
て説明したが、他のシーケンサについても同様に構成で
きる。
【００２９】このように、シーケンサ２６−１は、Ｖｂ
ｌ／Ｖｃｐ生成部２２から出力されるビット線電源電位
Ｖｂｌ及びセルプレート電源電位Ｖｃｐが所定の電位ま
で上昇した後で次段のシーケンサ２６−２に信号Ｓｑ．
１＿ｏｋを供給することで、Ｖｂｌ／Ｖｃｐ生成部２２
等の電源電位生成部の起動順序を制御することができ
る。
ｌ／Ｖｃｐ生成部２２から出力されるビット線電源電位
Ｖｂｌ及びセルプレート電源電位Ｖｃｐが所定の電位ま
で上昇した後で次段のシーケンサ２６−２に信号Ｓｑ．
１＿ｏｋを供給することで、Ｖｂｌ／Ｖｃｐ生成部２２
等の電源電位生成部の起動順序を制御することができ
る。
【００３０】図９は、Ｖｎｎクランプ部２４の一例の構
成図を示す。図９のＶｎｎクランプ部２４は、ＮＭＯＳ
トランジスタｍ０４，ｍ０７，ｍ０８と，ＰＭＯＳトラ
ンジスタｍ０５，ｍ０６と，インバータｉｎｖ０４とを
含む。図６（Ｆ）に示すような信号Ｓｑ．１＿ｏｋがロ
ーレベルの場合、ＮＭＯＳトランジスタｍ０４，ｍ０８
と，ＰＭＯＳトランジスタｍ０６とがＯＮであり、ＮＭ
ＯＳトランジスタｍ０７と，ＰＭＯＳトランジスタｍ０
５とがＯＦＦである。したがって、信号Ｓｑ．１＿ｏｋ
がローレベルの場合、負電源電位Ｖｎｎと接地電位Ｖｓ
ｓとが低抵抗で接続され、負電源電位Ｖｎｎが接地電位
Ｖｓｓにクランプされる。
成図を示す。図９のＶｎｎクランプ部２４は、ＮＭＯＳ
トランジスタｍ０４，ｍ０７，ｍ０８と，ＰＭＯＳトラ
ンジスタｍ０５，ｍ０６と，インバータｉｎｖ０４とを
含む。図６（Ｆ）に示すような信号Ｓｑ．１＿ｏｋがロ
ーレベルの場合、ＮＭＯＳトランジスタｍ０４，ｍ０８
と，ＰＭＯＳトランジスタｍ０６とがＯＮであり、ＮＭ
ＯＳトランジスタｍ０７と，ＰＭＯＳトランジスタｍ０
５とがＯＦＦである。したがって、信号Ｓｑ．１＿ｏｋ
がローレベルの場合、負電源電位Ｖｎｎと接地電位Ｖｓ
ｓとが低抵抗で接続され、負電源電位Ｖｎｎが接地電位
Ｖｓｓにクランプされる。
【００３１】一方、図６（Ｆ）に示すような信号Ｓｑ．
１＿ｏｋがハイレベルの場合、ＮＭＯＳトランジスタｍ
０４，ｍ０８と，ＰＭＯＳトランジスタｍ０６とがＯＦ
Ｆであり、ＮＭＯＳトランジスタｍ０７と，ＰＭＯＳト
ランジスタｍ０５とがＯＮである。したがって、信号Ｓ
ｑ．１＿ｏｋがハイレベルの場合、負電源電位Ｖｎｎと
接地電位Ｖｓｓとが低抵抗で接続された状態が解除さ
れ、クランプが解除される。
１＿ｏｋがハイレベルの場合、ＮＭＯＳトランジスタｍ
０４，ｍ０８と，ＰＭＯＳトランジスタｍ０６とがＯＦ
Ｆであり、ＮＭＯＳトランジスタｍ０７と，ＰＭＯＳト
ランジスタｍ０５とがＯＮである。したがって、信号Ｓ
ｑ．１＿ｏｋがハイレベルの場合、負電源電位Ｖｎｎと
接地電位Ｖｓｓとが低抵抗で接続された状態が解除さ
れ、クランプが解除される。
【００３２】このように、ビット線電源電位Ｖｂｌ及び
セルプレート電源電位Ｖｃｐが所定の電位に上昇するま
で負電源電位Ｖｎｎを接地電位Ｖｓｓにクランプしてお
くことができ、ビット線電源電位Ｖｂｌ，セルプレート
電源電位Ｖｃｐの電位の立ち上がりと共に負電源電位Ｖ
ｎｎが上昇することを回避することが可能である。
セルプレート電源電位Ｖｃｐが所定の電位に上昇するま
で負電源電位Ｖｎｎを接地電位Ｖｓｓにクランプしてお
くことができ、ビット線電源電位Ｖｂｌ，セルプレート
電源電位Ｖｃｐの電位の立ち上がりと共に負電源電位Ｖ
ｎｎが上昇することを回避することが可能である。
【００３３】図１０は、Ｖｂｌ／Ｖｃｐ生成部２２及び
Ｖｂｌ／Ｖｃｐ電位検出部２３の一例の構成図を示す。
図１０のＶｂｌ／Ｖｃｐ生成部２２は、ＮＭＯＳトラン
ジスタｍ９〜ｍ１１と，ＰＭＯＳトランジスタｍ１３〜
ｍ１５と，センスアンプ３０，３１と，抵抗Ｒ２〜Ｒ５
とを含む。また、Ｖｂｌ／Ｖｃｐ電位検出部２３は、Ｎ
ＭＯＳトランジスタｍ１２と，ＰＭＯＳトランジスタｍ
１６と，インバータｉｎｖ０５と，センスアンプ３２と
を含む。
Ｖｂｌ／Ｖｃｐ電位検出部２３の一例の構成図を示す。
図１０のＶｂｌ／Ｖｃｐ生成部２２は、ＮＭＯＳトラン
ジスタｍ９〜ｍ１１と，ＰＭＯＳトランジスタｍ１３〜
ｍ１５と，センスアンプ３０，３１と，抵抗Ｒ２〜Ｒ５
とを含む。また、Ｖｂｌ／Ｖｃｐ電位検出部２３は、Ｎ
ＭＯＳトランジスタｍ１２と，ＰＭＯＳトランジスタｍ
１６と，インバータｉｎｖ０５と，センスアンプ３２と
を含む。
【００３４】なお、Ｖｂｌ／Ｖｃｐ生成部２２とＶｂｌ
／Ｖｃｐ電位検出部２３とは一つにまとめて構成しても
よい。また、Ｖｂｌ／Ｖｃｐ生成部２２はプッシュプル
型の構成となっているが、他の中間電位を生成する方法
であってもよい。
／Ｖｃｐ電位検出部２３とは一つにまとめて構成しても
よい。また、Ｖｂｌ／Ｖｃｐ生成部２２はプッシュプル
型の構成となっているが、他の中間電位を生成する方法
であってもよい。
【００３５】図６（Ｃ）に示すようなハイレベルの信号
Ｖｂｌ／Ｖｃｐ＿ａｃｔがシーケンサ２６−１から供給
されるとき、内部降圧電源電位Ｖｉｉは既に所定の電位
まで上昇している。したがって、抵抗Ｒ２〜Ｒ５で抵抗
分圧された電位が出力されている。また、図６（Ｃ）に
示すようなハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ａｃｔが
シーケンサ２６−１から供給されるとき、Ｖｂｌ／Ｖｃ
ｐ生成部２２はその抵抗分圧された電位に応じてビット
線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐを出
力する。
Ｖｂｌ／Ｖｃｐ＿ａｃｔがシーケンサ２６−１から供給
されるとき、内部降圧電源電位Ｖｉｉは既に所定の電位
まで上昇している。したがって、抵抗Ｒ２〜Ｒ５で抵抗
分圧された電位が出力されている。また、図６（Ｃ）に
示すようなハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ａｃｔが
シーケンサ２６−１から供給されるとき、Ｖｂｌ／Ｖｃ
ｐ生成部２２はその抵抗分圧された電位に応じてビット
線電源電位Ｖｂｌ及びセルプレート電源電位Ｖｃｐを出
力する。
【００３６】Ｖｂｌ／Ｖｃｐ生成部２２は、抵抗分圧さ
れた電位とビット線電源電位Ｖｂｌ及びセルプレート電
源電位Ｖｃｐとをセンスアンプ３２で比較することによ
り、ビット線電源電位Ｖｂｌ及びセルプレート電源電位
Ｖｃｐが所定の電位より高くなった場合に図６（Ｅ）に
示すようなハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ｏｋを出
力することができる。また、Ｖｂｌ／Ｖｃｐ電位検出部
２３がＶｂｌ電位検出部及びＶｃｐ電位検出部で構成さ
れる場合、信号Ｖｂｌ＿ｏｋ及び信号Ｖｃｐ＿ｏｋの論
理積を取ることもできる。
れた電位とビット線電源電位Ｖｂｌ及びセルプレート電
源電位Ｖｃｐとをセンスアンプ３２で比較することによ
り、ビット線電源電位Ｖｂｌ及びセルプレート電源電位
Ｖｃｐが所定の電位より高くなった場合に図６（Ｅ）に
示すようなハイレベルの信号Ｖｂｌ／Ｖｃｐ＿ｏｋを出
力することができる。また、Ｖｂｌ／Ｖｃｐ電位検出部
２３がＶｂｌ電位検出部及びＶｃｐ電位検出部で構成さ
れる場合、信号Ｖｂｌ＿ｏｋ及び信号Ｖｃｐ＿ｏｋの論
理積を取ることもできる。
【００３７】Ｖｂｌ／Ｖｃｐ電位検出部２３は、図６
（Ｋ）に示すようなハイレベルの信号ｓｔｏｐがインバ
ータｉｎｖ０５に供給されると、ＰＭＯＳトランジスタ
ｍ１６がＯＮされる一方、ＮＭＯＳトランジスタｍ１２
がＯＦＦされる。したがって、信号Ｖｂｌ／Ｖｃｐ＿ｏ
ｋはハイレベルで固定される。また、センスアンプ３２
の電流源にＮＭＯＳトランジスタｍ１２が接続されてい
る為、センスアンプ３２の消費電力を削減することが可
能である。
（Ｋ）に示すようなハイレベルの信号ｓｔｏｐがインバ
ータｉｎｖ０５に供給されると、ＰＭＯＳトランジスタ
ｍ１６がＯＮされる一方、ＮＭＯＳトランジスタｍ１２
がＯＦＦされる。したがって、信号Ｖｂｌ／Ｖｃｐ＿ｏ
ｋはハイレベルで固定される。また、センスアンプ３２
の電流源にＮＭＯＳトランジスタｍ１２が接続されてい
る為、センスアンプ３２の消費電力を削減することが可
能である。
【００３８】図１１は、本発明のシーケンス回路の他の
実施例の構成図を示す。図１１のシーケンス回路４０
は、図５のシーケンサ２６−１及びＶｂｌ／Ｖｃｐ電位
検出部２３がモニタ部４１に置き換えられている点が図
５のシーケンス回路２０と異なっている。以下、図１１
のシーケンス回路４０について図５との相違点を中心に
説明する。
実施例の構成図を示す。図１１のシーケンス回路４０
は、図５のシーケンサ２６−１及びＶｂｌ／Ｖｃｐ電位
検出部２３がモニタ部４１に置き換えられている点が図
５のシーケンス回路２０と異なっている。以下、図１１
のシーケンス回路４０について図５との相違点を中心に
説明する。
【００３９】モニタ部４１のＰＭＯＳトランジスタｍ１
８及びＮＭＯＳトランジスタｍ１９は、Ｖｉｉ電位検出
部２１から図６（Ｂ）に示すような信号Ｖｉｉ＿ｏｋが
供給される。また、モニタ部４１のＮＭＯＳトランジス
タｍ２０は、Ｖｂｌ／Ｖｃｐ生成部２２から図６（Ｄ）
に示すようなビット線電源電位Ｖｂｌ及びセルプレート
電源電位Ｖｃｐが供給される。
８及びＮＭＯＳトランジスタｍ１９は、Ｖｉｉ電位検出
部２１から図６（Ｂ）に示すような信号Ｖｉｉ＿ｏｋが
供給される。また、モニタ部４１のＮＭＯＳトランジス
タｍ２０は、Ｖｂｌ／Ｖｃｐ生成部２２から図６（Ｄ）
に示すようなビット線電源電位Ｖｂｌ及びセルプレート
電源電位Ｖｃｐが供給される。
【００４０】信号Ｖｉｉ＿ｏｋがローレベルのとき、Ｐ
ＭＯＳトランジスタｍ１８がＯＮ，ＮＭＯＳトランジス
タｍ１９がＯＦＦとなる。したがって、ノードｎ０３の
電位がハイレベルとなり、インバータｉｎｖ０６の出力
がローレベルとなる。したがって、シーケンサ２６−２
に供給される信号Ｓｑ．１＿ｏｋはローレベルのままで
ある。
ＭＯＳトランジスタｍ１８がＯＮ，ＮＭＯＳトランジス
タｍ１９がＯＦＦとなる。したがって、ノードｎ０３の
電位がハイレベルとなり、インバータｉｎｖ０６の出力
がローレベルとなる。したがって、シーケンサ２６−２
に供給される信号Ｓｑ．１＿ｏｋはローレベルのままで
ある。
【００４１】信号Ｖｉｉ＿ｏｋがハイレベルとなると、
ＰＭＯＳトランジスタｍ１８がＯＦＦ，ＮＭＯＳトラン
ジスタｍ１９がＯＮとなる。また、ビット線電源電位Ｖ
ｂｌ及びセルプレート電源電位Ｖｃｐが所定の電位まで
上昇すると、ＮＭＯＳトランジスタｍ２０がＯＮとな
る。したがって、ノードｎ０３の電位がローレベルとな
り、インバータｉｎｖ０６の出力がハイレベルとなる。
ＰＭＯＳトランジスタｍ１８がＯＦＦ，ＮＭＯＳトラン
ジスタｍ１９がＯＮとなる。また、ビット線電源電位Ｖ
ｂｌ及びセルプレート電源電位Ｖｃｐが所定の電位まで
上昇すると、ＮＭＯＳトランジスタｍ２０がＯＮとな
る。したがって、ノードｎ０３の電位がローレベルとな
り、インバータｉｎｖ０６の出力がハイレベルとなる。
【００４２】このように、モニタ部４１は、図５のシー
ケンサ２６−１及びＶｂｌ／Ｖｃｐ電位検出部２３と同
様な効果を有している。なお、ＮＭＯＳトランジスタｍ
１９，ｍ２０の閾値は、ビット線電源電位Ｖｂｌ及びセ
ルプレート電源電位Ｖｃｐより大きいものとする。ま
た、ＰＭＯＳトランジスタｍ１７はノードｎ０４が不定
なるのを防いでいる。
ケンサ２６−１及びＶｂｌ／Ｖｃｐ電位検出部２３と同
様な効果を有している。なお、ＮＭＯＳトランジスタｍ
１９，ｍ２０の閾値は、ビット線電源電位Ｖｂｌ及びセ
ルプレート電源電位Ｖｃｐより大きいものとする。ま
た、ＰＭＯＳトランジスタｍ１７はノードｎ０４が不定
なるのを防いでいる。
【００４３】以上のように前述したシーケンス回路は、
例えば図１２に示すように半導体装置に用いることがで
きる。図１２は、本発明のシーケンス回路を用いた一実
施例の半導体装置５０を示す。
例えば図１２に示すように半導体装置に用いることがで
きる。図１２は、本発明のシーケンス回路を用いた一実
施例の半導体装置５０を示す。
【００４４】図１２の半導体装置５０は、電源回路５１
と，周辺回路５２と，ＤＲＡＭコア５３とを有する。半
導体装置５０は、電源回路５１を利用して内部降圧電源
電位Ｖｉｉから負電源電位Ｖｎｎ，ビット線電源電位Ｖ
ｂｌ，セルプレート電源電位Ｖｃｐなどの電源を生成し
利用する。本発明のシーケンス回路２０，４０は例えば
電源回路５１に組み込まれて利用される。
と，周辺回路５２と，ＤＲＡＭコア５３とを有する。半
導体装置５０は、電源回路５１を利用して内部降圧電源
電位Ｖｉｉから負電源電位Ｖｎｎ，ビット線電源電位Ｖ
ｂｌ，セルプレート電源電位Ｖｃｐなどの電源を生成し
利用する。本発明のシーケンス回路２０，４０は例えば
電源回路５１に組み込まれて利用される。
【００４５】例えば、Ｖｉｉ電位検出部２１，Ｖｂｌ／
Ｖｃｐ電位検出部２３，Ｖｎｎクランプ部２４，シーケ
ンサ２６は起動回路５４に含ませることができる。ま
た、Ｖｂｌ／Ｖｃｐ生成部２２，Ｖｎｎ生成部２５は各
種生成回路５５に含ませることができる。
Ｖｃｐ電位検出部２３，Ｖｎｎクランプ部２４，シーケ
ンサ２６は起動回路５４に含ませることができる。ま
た、Ｖｂｌ／Ｖｃｐ生成部２２，Ｖｎｎ生成部２５は各
種生成回路５５に含ませることができる。
【００４６】以上、本発明の実施例を説明した。シーケ
ンサ２６−１は、ビット線電源電位Ｖｂｌとセルプレー
ト電源電位Ｖｃｐのいずれかが対応する所定のレベルに
達した時に信号Ｓｑ．１＿ｏｋを出力する構成であって
も良い。
ンサ２６−１は、ビット線電源電位Ｖｂｌとセルプレー
ト電源電位Ｖｃｐのいずれかが対応する所定のレベルに
達した時に信号Ｓｑ．１＿ｏｋを出力する構成であって
も良い。
【００４７】なお、特許請求の範囲の記載において、第
１の回路及び検出回路はＶｂｌ／Ｖｃｐ電位検出部２３
に相当し、第２の回路はＶｎｎクランプ回路２４に相当
し、第３の回路はシーケンサ２６に相当する。
１の回路及び検出回路はＶｂｌ／Ｖｃｐ電位検出部２３
に相当し、第２の回路はＶｎｎクランプ回路２４に相当
し、第３の回路はシーケンサ２６に相当する。
【００４８】
【発明の効果】上述の如く、本発明によれば、ワード線
を所定電位（例えば、グランドレベル）にクランプする
ので、ワード線をリセットするための負電源電圧の上昇
を避け、この結果消費電力を減少させることができる。
を所定電位（例えば、グランドレベル）にクランプする
ので、ワード線をリセットするための負電源電圧の上昇
を避け、この結果消費電力を減少させることができる。
【００４９】
【図１】電源回路の起動を制御するシーケンス回路の一
例の構成図である。
例の構成図である。
【図２】ワード線とビット線およびセルプレートとの容
量結合の一例について説明する図である。
量結合の一例について説明する図である。
【図３】電源起動時の負電源電位Ｖｎｎ，ビット線電源
電位Ｖｂｌ，セルプレート電源電位Ｖｃｐの電位変化の
一例について説明する図である。
電位Ｖｂｌ，セルプレート電源電位Ｖｃｐの電位変化の
一例について説明する図である。
【図４】ワード線駆動回路の一例の図である。
【図５】本発明のシーケンス回路の一実施例の構成図で
ある。
ある。
【図６】本発明のシーケンス回路の一例のタイミング図
である。
である。
【図７】Ｖｉｉ電位検出部の一例の構成図である。
【図８】シーケンサの一例の構成図である。
【図９】Ｖｎｎクランプ部の一例の構成図である。
【図１０】Ｖｂｌ／Ｖｃｐ生成部及びＶｂｌ／Ｖｃｐ電
位検出部の一例の構成図である。
位検出部の一例の構成図である。
【図１１】本発明のシーケンス回路の他の実施例の構成
図である。
図である。
【図１２】本発明のシーケンス回路を用いた一実施例の
半導体装置である。
半導体装置である。
２０ シーケンス回路 ２１ Ｖｉｉ電位検出部 ２２ Ｖｂｌ／Ｖｃｐ生成部 ２３ Ｖｂｌ／Ｖｃｐ電位検出部 ２４ Ｖｎｎクランプ部 ２５ Ｖｎｎ生成部 ２６，２６−１，２６−２ シーケンサ ３０〜３２ センスアンプ ４１ モニタ部 ５０ 半導体装置 ５１ 電源回路 ５２ 周辺回路 ５３ ＤＲＡＭコア ５４ 起動回路 ５５ 各種生成回路 ｍ０１〜ｍ２０ ＭＯＳトランジスタ ｎ０１〜ｎ０４ ノード Ｒ１〜Ｒ５ 抵抗 ｉｎｖ０１〜ｉｎｖ０６ インバータ ｎｏｒ０１，ｎｏｒ０２ ＮＯＲ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年１１月１４日（２００１．１１．
１４）
１４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】このように、モニタ部４１は、図５のシー
ケンサ２６−１及びＶｂｌ／Ｖｃｐ電位検出部２３と同
様な効果を有している。なお、ＮＭＯＳトランジスタｍ
２０の閾値は、ビット線電源電位Ｖｂｌ及びセルプレー
ト電源電位Ｖｃｐより小さいものとする。また、ＰＭＯ
Ｓトランジスタｍ１７はノードｎ０４が不定になるのを
防いでいる。
ケンサ２６−１及びＶｂｌ／Ｖｃｐ電位検出部２３と同
様な効果を有している。なお、ＮＭＯＳトランジスタｍ
２０の閾値は、ビット線電源電位Ｖｂｌ及びセルプレー
ト電源電位Ｖｃｐより小さいものとする。また、ＰＭＯ
Ｓトランジスタｍ１７はノードｎ０４が不定になるのを
防いでいる。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 政春 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝内 Ｆターム(参考） 5B024 AA01 BA13 BA21 BA27 BA29 CA07 CA11 5F038 BB08 BH15 DF08 EZ20 5J055 AX27 AX60 AX64 BX16 CX27 DX22 DX56 DX72 DX83 EX07 EX21 EY01 EY21 EZ00 EZ07 EZ25 FX12 FX17 FX35 GX00 GX01
Claims (7)
- 【請求項１】 電源回路の起動順序を制御するシーケン
ス回路において、 メモリセルのキャパシタ又はビット線を充電する第１の
電源電圧の電位を検出する第１の回路と、 第１の電源電圧の電位が第１の所定電位に達する間は、
ワード線をリセットするための第２の電源電圧を第２の
所定電位にクランプする第２の回路と、 第１の電源電圧が第１の所定電位に達した後にクランプ
を解除して前記第２の電源電圧を生成させる第３の回路
とを有することを特徴とするシーケンス回路。 - 【請求項２】 前記第３の回路は、第２の電源電圧が立
ち上がった後に前記第１の回路を不活性化することを特
徴とする請求項１記載のシーケンス回路。 - 【請求項３】 非選択時に負電位にリセットされるワー
ド線を有する半導体装置において、 電源起動時、メモリセルに供給する所定の電源電圧が所
定の電位に達するまでは、ワード線を所定電位にクラン
プするシーケンス回路を具備することを特徴とする半導
体装置。 - 【請求項４】 前記シーケンス回路は、前記所定の電源
電圧が所定の電位に達した後に、前記負電位を生成する
回路を起動して前記ワード線をリセットすることを特徴
とする請求項３記載の半導体装置。 - 【請求項５】 前記半導体装置は、メモリセルに供給す
る前記所定の電源電圧の電位を検出する検出回路を具備
し、前記シーケンス回路は前記所定の電源電圧が所定の
電位に達した後に、前記検出回路を不活性化することを
特徴とする請求項３又は４記載の半導体装置。 - 【請求項６】 メモリセルに供給する前記所定の電源電
圧は、メモリセルのキャパシタを充電する第１の電源電
圧と、メモリセルに接続されるビット線を充電する第２
の電源電圧とを含むことを特徴とする請求項３ないし５
のいずれか一項記載の半導体装置。 - 【請求項７】 前記半導体装置は、前記第１及び第２の
電源電圧の電位を検出する検出回路を具備し、前記シー
ケンス回路は前記第１及び第２の電源電圧のいずれか一
方がそれぞれの所定の電位に達した後に、前記負電位を
生成する回路を起動して前記ワード線をリセットするこ
とを特徴とする請求項６記載の半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000338068A JP4454830B2 (ja) | 2000-11-06 | 2000-11-06 | シーケンス回路 |
| DE60135290T DE60135290D1 (de) | 2000-11-06 | 2001-10-26 | Sequenzschaltung und Halbleiteranordnung unter Verwendung einer solchen |
| EP01309125A EP1204119B1 (en) | 2000-11-06 | 2001-10-26 | Sequence circuit and semiconductor device using sequence circuit |
| US09/984,270 US6483756B2 (en) | 2000-11-06 | 2001-10-29 | Sequence circuit and semiconductor device using sequence circuit |
| TW090127045A TW512414B (en) | 2000-11-06 | 2001-10-31 | Sequence circuit and semiconductor device using sequence circuit |
| KR1020010068777A KR100667716B1 (ko) | 2000-11-06 | 2001-11-06 | 시퀀스 회로 및 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000338068A JP4454830B2 (ja) | 2000-11-06 | 2000-11-06 | シーケンス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002152025A true JP2002152025A (ja) | 2002-05-24 |
| JP4454830B2 JP4454830B2 (ja) | 2010-04-21 |
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